KR100295999B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치에서는, 동일 반도체 기판(1) 상에 형성된 소자 종류(18, 19, 20)에 대응하는 상이한 방법으로 반도체 기판의 표면 상에 2 종류 이상의 분리 산화막(4, 11)이 형성된다. 또한, 본 발명에 따른 반도체 장치 제조 방법은 제1 분리 산화막 형성 공정 및 제2 분리 산화막 형성 공정을 포함한다. 보다 상세하게는, 전술한 제1 분리 산화막 형성 공정에서, 제1 마스크 층(10)이 반도체 기판(1) 상에 형성된 후, 논리 소자(18)의 소자 분리 영역의 상기 제1 마스크 층이 선택적으로 제거되며, 그 영역에 있는 반도체 기판(1)이 선택적으로 산화된다. 또한, 상기 제2 분리 산화막 형성 공정에서는 나머지 제1 마스크 층(10)이 제거된 후, 제2 마스크 층이 형성된 다음, DRAM 소자들(19, 20)의 소자 분리 영역의 상기 제2 마스크 층이 선택적으로 제거되고, 그 영역의 반도체 기판(1)이 선택적으로 산화된다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR THE PRODUCTION THEREOF}
본 발명은 CMOS 방식의 반도체 장치에 관한 것으로서, 특히 DRAM 소자 및 논리 소자가 동일 기판 상에 형성된 CMOS 방식의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에, 더 작고 빠른 LSI를 제조하기 위하여, 동일 기판 상에 DRAM 소자와 논리 소자를 형성하는 혼재형 DRAM/논리 기술의 개발이 진척되어 왔다. 동일 기판상에 DRAM 소자 및 논리 소자가 형성되는 것이 유리하다. 그 이유는 LSI 내의 DRAM 소자와 논리 소자 간에 다수의 배선이 형성될 수 있기 때문이다. 즉, 데이타 전송률이 쉽게 향상되어, 예컨대 그래픽 처리 성능이 개선될 수 있다. 이 때문에, 응용 분야가 화상 처리용 그래픽 가속기로 확장될 수 있다.
일반적으로, DRAM 반도체 장치의 제조 공정과 논리 유닛 반도체 장치의 제조 공정 사이에는 커다란 차이가 있다. 예컨대, 소자 분리 방법을 비교할 때에도, DRAM 소자에 대한 방법과 논리 소자에 대한 방법에는 차이가 있다.
통상적으로, 도 4 및 5에 도시된 바와 같이, 선택적 산화 방법들(이하, LOCOS-1과 LOCOS-2로 약칭함)이 DRAM 소자 분리에 사용된다. 여기서, LOCOS는 "Local Oxidation of Silicon"의 약어이다. 먼저, LOCOS-1의 간단한 설명이 도 4를 참조하여 주어진다.
도 4(a)에 도시된 바와 같이, P형 반도체 기판(1) 상에 산화물 박막(52)과 Si3N4막(53)이 순서대로 형성된다.
도 4(b)에 도시된 바와 같이, Si3N4막(53)과 산화물 박막(52)이 공지된 포토 에칭 기술에 의해 선택적으로 제거된다. 그 다음, Si3N4막(53)을 마스크로 사용하여, 선택적 산화가 실시되어, 소자 분리용의 분리 산화막(54)이 형성된다. 이어서, 도 4(c)에 도시된 바와 같이, 소자들이 분리되고, Si3N4막(53)과 산화물 박막(52)의 제거에 의해 LOCOS-1이 완성된다.
LOCOS-1에 의해 분리 산화막(54)이 형성될 때에 DRAM 소자의 크기가 감소하는 문제와 함께, 산화막이 측방으로 돌출하는 공지의 버드 빅(bird's beak)의 존재로 인하여 소자 분리 영역과 소자 형성 영역 간의 간격(피치)이 감소될 수 없는 문제점이 있다. 이러한 문제를 극복하기 위한 방법으로서, 그리고 소자 형성 영역으로의 산화의 확산을 억제하기 위하여, 실무자들은 Si3N4막 아래에 폴리실리콘 막을 배치하여 버드 빅이 그 안에 흡수되는 LOCOS-2를 사용해 왔다. LOCOS-2에 대한 간단한 설명이 도 5를 참조하여 주어진다.
도 5(a)에 도시된 바와 같이, P형 반도체 기판(61) 상에 산화물 박막(65), 폴리실리콘막(66) 및 Si3N4막(67)이 형성된다.
도 5(b)에 도시된 바와 같이, Si3N4막(67)은 통상의 포토 에칭 기술에 의해 선택적으로 제거되며, Si3N4막(67)을 마스크로 사용하여 선택적 산화가 실시되어, 분리 산화막(68)이 형성된다. 이에 따라, 도 5(c)에 도시된 바와 같이, 분리 산화막이 형성되고, Si3N4막(67), 폴리실리콘막(66) 및 산화물 박막(65)의 제거에 의해 LOCOS-2가 완성된다.
한편, LOCOS-1 및 LOCOS-2는 통상 논리 소자들의 소자 분리에 사용되어 왔다. 그러나, 이들은 게이트 길이를 0.5 미크론 정도 변화시키기 때문에, LOCOS-3가 도입되었다. LOCOS-3는 반도체 기판을 약간 예비 디깅(digging)한 후에 디깅된 영역을 선택적으로 산화시키는 방법이다. LOCOS-3의 목적은 산화막의 결과로서 발생하는 높이 차이를 억제하는 것이다. 이것은 분리 산화막이 형성된 기판 표면에높이 차이가 발생하고 그 위에 마스크로서 작용하는 포토레지스트가 코팅되는 경우에 포토레지스트 막의 두께가 균일하지 않기 때문이다. 이렇게 포토레지스트의 두께가 균일하지 않은 경우에, 후속의 리소그래피 공정에서 형성되는 DRAM 또는 다른 소자 라인의 두께가 균일하지 않게 된다. 이것은 정상파 효과로 언급된다. 이 때문에, 거의 높이 차이가 없는 분리 산화막을 가능하게 하는 방법인 LOCOS-3가 사용되어 왔다. LOCOS-3에 대한 간단한 설명이 도 6을 참조하여 주어진다.
먼저, 도 6(a)에 도시된 바와 같이, P형 반도체 기판(71) 상에 산화물 박막(79) 및 Si3N4막(80)이 순서대로 형성된다.
도 6(b)에 도시된 바와 같이, Si3N4막(80), 산화물 박막(79) 및 반도체 기판(71)의 일부가 포토 에칭에 의해 필요한 깊이까지 선택적으로 제거된다. 그 다음, Si3N4막(80)을 마스크로 사용하여, 선택적 산화가 실시되어, 분리 산화막(81)이 형성된다. 이에 따라, 도 6(c)에 도시된 바와 같이, 소자 분리가 실시되고, Si3N4막(80) 및 산화물 박막(79)의 제거에 의해 LOCOS-3가 완성된다.
전술한 바와 같이, LOCOS-1, LOCOS-2 및 LOCOS-3 공정에서는, 선택적 산화에 의해 형성된 분리 산화막을 사용하여 소자 분리가 이루어진다. 그러나, 일반적으로 LOCOS 방법은 선택적 산화에서 발생하는 부피 팽창의 결과로서 반도체 기판의 표면 상에 큰 높이 차이가 발생하게 된다. LOCOS-3의 주 특징은 큰 높이 차이의 발생을 방지하기 위하여 포토 에칭에 의해 실리콘 기판에 형성되는 예비 디깅이 존재한다는 것이다.
그런, 전술한 종래 기술의 각각의 예에서는 다음과 같은 단점이 존재한다. 즉, LOCOS-1 및 LOCOS-2는 DRAM 소자들의 소자 분리를 위해 적합하다. 그러나, LOCOS-1 또는 LOCOS-2를 사용하여 약 0.5 미크론의 높이로 형성된 논리 소자들의 소자 분리가 존재하는 경우에, 게이트 길이를 조절하기 어렵다는 것이 문제가 된다. 이것은 리소그래피에서의 정상파 효과가 제어될 수 없기 때문이다.
더우기, LOCOS-3는 논리 소자들의 소자 분리를 위해 적합하다. 그러나, LOCOS-3가 DRAM 소자들의 소자 분리에 적용되는 경우에, 반도체 기판의 디깅의 결과로 반도체 기판에 결함이 발생하고 확산층의 누설 전류가 증가하는 것이 문제가 된다. 일반적으로, 데이타를 유지하기 위하여, 확산층의 누설 전류는 논리용 LSI에서보다 DRAM용 LSI에서 낮게 설정된다. 이 때문에, 반도체 기판을 디깅하는 LOCOS-3 방법이 사용되는 경우에 DRAM용 LSI의 특성은 저하된다.
또한, 지금까지 DRAM용 LSI 및 논리용 LSI는 상이한 생산 기술을 사용하여 설계되고 생산되어 왔다. 이러한 생산 기술은 이미 확립되어 있다. 여기서, 상이한 생산 기술에 의해 형성된 상이한 분리 산화막들이 존재한다. 보다 상세하게는, 버드 빅 구조의 형상 및 확장이 상이하다. 이 때문에, 상기 방법들 중 하나(예컨대, LOCOS-1 또는 LOCOS-3)에 의해 분리 산화막이 형성되는 경우, 소자 형성 영역의 면적의 증감이 초래된다. 이의 심각성은 LSI 집적도 및/또는 용량의 증감이 발생하고 이미 확립된 DRAM 또는 논리 유닛용 LSI의 설계 자산이 추가적인 수정없이는 사용될 수 없게 된다는 점이다.
혼재형 DRAM/논리 유닛을 가진 LSI가 생산되는 경우에, 종래 기술의 DRAM 및논리용의 LSI 설계 자산을 각각 이용하기 위하여, 종래 기술의 DRAM 및 논리 소자에 대한 설계 규칙(design rule)이 사용되어야 한다.
본 발명과 유사한 기술이 일본 특허 출원 H3-262154에 개시되어 있다. 이 LSI에서는, 상이한 방식의 분리 산화막들이 동일 기판 상에 형성된다. 보다 상세하게는, 이것은 바이-씨모스(Bi-CMOS)형의 LSI를 제조하는 방법에 관련된다. 이러한 공지의 예에서, 바이폴라 트랜지스터와 CMOS 트랜지스터 상에는 다른 두께의 분리 산화막이 형성된다. 여기서, 분리 산화막을 형성하기 위한 방법은 동일하다.
본 발명의 목적은 각각의 제조 공정의 차이로 인하여 동일 기판 상에 DRAM 및 논리 소자가 형성될 때 발생하는 문제를 해결하는 데 있다. 본 발명의 추가적인 목적은 논리 및 DRAM의 가치있는 설계 자산이 추가적인 수정 없이 사용될 때에 발생하는 문제를 해결하는 데 있다.
본 발명의 다른 목적은 상이한 유형의 소자들이 동일 기판 상에 형성될 때에 서로에 대해 미치는 영향을 감소시키고, DRAM 소자 및 논리 소자가 동일 기판 상에 형성된 CMOS형 반도체 장치를 제공하며, 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치는 동일 기판 상에 2가지 이상의 유형의 분리 산화막이 동일 반도체 기판 상에 형성된 소자 유형에 대응하는 상이한 방법에 의해 형성된 반도체 장치이다.
또한, 본 발명에 따른 반도체 장치 제조 방법은 제1 분리 산화막 형성 공정 및 제2 분리 산화막 형성 공정을 포함하는 반도체 장치 제조 방법이다. 보다 상세하게는, 전술한 제1 분리 산화막 형성 공정에서는, 반도체 기판 상에 제1 마스크 층을 형성한 후에 논리 소자의 소자 분리 영역의 상기 제1 마스크 층이 선택적으로 제거되며, 그 영역의 반도체 기판이 선택적으로 산화된다. 더우기, 제2 분리 산화막 형성 공정에서는, 상기 나머지 제1 마스크를 제거한 후에 제2 마스크 층이 형성된 다음, DRAM 소자의 소자 분리 영역의 상기 제2 마스크 층이 제거되며, 전술한 바와 같이, 그 영역의 반도체 기판이 선택적으로 산화된다.
본 발명은 기판 상에 형성된 소자 유형을 위해 필요한 최적의 분리 산화막이 형성되는 것을 가능하게 한다. 즉, 논리 소자 형성 영역에서의 정상파 효과는 작으며, 작은 높이 차이를 가진 분리 산화막이 형성될 수 있다. 이 때문에, 형성되는 소자의 게이트 길이는 안정될 수 있다. 또한, DRAM 소자의 형성 영역에는, 확산층 누설 전류를 낮추는 선택적 산화에 의해 분리 산화막이 형성될 수 있고 DRAM의 특성 저하가 방지될 수 있다.
추가적으로, 본 발명을 이용하면, 소자 분리를 위한 분리 산화막이 개별적으로 형성되기 때문에, 소자 분리를 위한 면적의 증감이 발생하지 않는다. 이 때문에, LSI 용량 및 집적도의 증감이 없게 된다. 결과적으로, 혼재형의 LSI가 제조될 때에도, DRAM 및 LSI 유닛에 대한 종래의 설계 규칙이 추가적인 수정 없이 적용될 수 있고, 종래의 귀중한 설계 자산의 양호한 이용이 가능하다.
또한, 논리 유닛을 위한 분리 산화막과 DRAM을 위한 분리 산화막 사이에 선정된 확산층을 형성함으로써, 그리고 셀 트랜지스터 형성 웰 주변의 영역을 분리 산화막과 확산층으로 피복함으로써, 잡음에 민감한 DRAM 소자가 논리 소자의 누설전류로부터 보호된다. 따라서, DRAM 소자의 오동작이 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 공정 순서를 나타내는 단면도.
도 2는 본 발명의 일 실시예에 따른 다른 반도체 장치의 제조 방법의 공정 순서를 나타내는 단면도.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도.
도 4는 종래 기술의 일례를 나타내는 단면도.
도 5는 종래 기술의 일례를 나타내는 단면도.
도 6은 종래 기술의 일례를 나타내는 단면도.
도 7은 본 발명의 반도체 장치 제조 공정을 나타내는 순서도.
<도면의 주요 부분에 대한 부호의 설명>
1, 71 : 반도체 기판
2, 4, 8, 9, 11, 52, 54, 65, 79 : 산화막
3, 7, 10, 53, 67, 80 : 질화막
12, 14 : P웰
13 : N웰
15, 16, 17 : 채널 스톱층
19, 20 : 게이트
21 : 층간막
22, 23 : 비트 라인
24 : 콘택
25 : 알루미늄 와이어
26 : 논리 소자 영역
27 : 버퍼 영역
28 : DRAM 소자 영역
29 : 주변 회로
30 : 셀 유닛
66 : 폴리실리콘막
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
(실시예 1)
도 3은 본 발명에 따른 DRAM 소자 및 논리 소자가 혼재된 LSI를 나타내는 단면도이다.
도 3에 도시된 바와 같이, 작은 높이 차이(500Å 이하)를 가진 분리 산화막(11)이 정상파 효과를 억제하기 위하여 P형 반도체 기판(Si 기판)의 표면 상의 논리 소자 형성 영역에 형성된다. 반면에, DRAM용 분리 산화막(4, 8)은 DRAM 소자 영역(28)에 형성된다. 여기서, 논리 소자용 분리 산화막(11)의 두께와 DRAM용 분리 산화막(4 또는 8)의 두께는 1500Å 내지 3000Å의 범위에 있다. 논리 소자 영역(26)과 DRAM 소자 영역(28)을 전기적으로 절연하기 위하여, 논리 소자 또는 DRAM 소자의 어디에도 속하지 않는 확산층이 분리 산화막(11)과 분리 산화막(4 또는 8) 사이에 버퍼 영역(27)으로 형성된다.
분리 산화막(11)과 분리 산화막(4 또는 8)이 형성된 후, DRAM 소자의 P웰(14)과 N웰 및 논리 소자의 P웰(12)과 N웰(13)이 형성된다.
같은 방법으로, 분리 산화막(11)과 분리 산화막(4 또는 8)이 형성된 후, DRAM 및 논리 소자의 PMOS와 NMOS 중 하나 또는 양쪽에 채널 스톱층(15, 16, 17)이 형성된다. 참조 부호 29는 주변 회로를 나타내고, 30은 셀 유닛을 나타낸다.
이어서, DRAM 소자의 게이트(19, 20) 및 논리 소자의 게이트(18)가 형성된다. 그 다음, 층간막(21)이 형성되고, 메모리 셀 유닛의 비트 라인(22, 23)이 형성된다. 그 다음, 콘택(24) 및 알루미늄 와이어(25)를 사용하여 필요한 회로가 형성된다.
(실시예 2)
도면을 참조하여 본 발명의 제2 실시예에 따른 반도체 제조 방법을 설명한다.
제1 실시예에 따른 반도체 장치 제조 방법에 있어서는, 먼저 도 1(a)에 도시된 바와 같이, 약 300Å의 산화물 박막(9)과 약 2000Å의 질화막이 P형 반도체 기판(1) 상에 형성된다. 이어서, 같은 도면에 도시된 바와 같이, 논리 소자의 소자 분리 영역의 질화막(10)과 산화물 박막(9)이 공지된 포토 에칭 방법에 의해 선택적으로 제거된다. 그 다음, 반도체 기판(1)이 약 800Å의 두께로 디깅된다. 그 다음, 질화막을 마스크로 사용하여 약 1000℃의 온도에서 논리 소자의 소자 분리 영역의 반도체 기판(1)을 선택적으로 산화시킴으로써 약 3000Å의 분리 산화막(11)이 형성된다.
그 다음, 반도체 기판상에 남은 질화막(10)과 산화물 박막(9)이 제거된 후, 도 1(b)에 도시된 바와 같이, 약 100Å의 산화물 박막(2)과 약 1500Å의 질화막(3)이 P형 반도체 기판(1) 상에 형성된다. 이어서, 같은 도면에 도시된 바와 같이, DRAM 소자의 소자 분리 영역의 질화막(3)과 산화물 박막(2)이 선택적으로 제거된다. 이어서, 질화막(3)을 마스크로 사용하여, 약 1000℃의 온도에서 DRAM 소자의 소자 분리 영역의 반도체 기판(1)의 선택적 산화에 의해 약 2000Å의 분리산화막(4)이 형성된다. 마지막으로, 도 1(c)에 도시된 바와 같이, 반도체 기판(1) 상에 남은 질화막(3)과 산화물 박막(2)이 제거된 후, 2 종류의 소자 분리 산화막(4, 11)이 P형 반도체 기판(1) 상에 형성될 수 있다.
도 1에 도시된 실시예에서는 논리 소자의 분리 산화막(11)의 형성 후에 DRAM 소자의 분리 산화막(4)이 형성되는 예가 주어진다는 것을 알 것이다. 그러나, 이것은 DRAM 소자의 분리 산화막(4)의 형성 후 논리 소자의 분리 산화막(11)을 형성하는 것과 동일하다. 또한, 분리 산화막들은 3가지 이상의 다른 방법에 의해 형성될 수 있다.
분리 산화막(11)과 분리 산화막(4)의 형성 후, DRAM 및 논리 소자들의 웰 및 채널 스토퍼가 형성된다. 결과적으로, 도 1(d)에 도시된 바와 같이, DRAM 소자 영역과 논리 소자 영역의 분리에 의해 MOS 트랜지스터가 형성될 수 있다.
마지막으로, 도시되지는 않았지만, 메모리 셀 구조의 형성 후, 금속 와이어링을 실시함으로써 동일 반도체 기판 상에 DRAM 및 논리 소자들이 형성되어 있는 CMOS형 LSI가 완성된다.
(실시예 3)
다음에, 도 2(a) 내지 (d)를 참조하여 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법이 설명된다.
본 발명에 따른 반도체 장치 제조 방법에 있어서는, 먼저 도 2(a)에 도시된 바와 같이, 약 300의 산화물 박막(9)과 약 2000Å의 질화막(10)이 P형 반도체 기판(1) 상에 형성된 후, 동일 도면에 도시된 바와 같이, 논리 소자의 소자 분리영역의 질화막(10)과 산화물 박막(9)이 공지된 포토 에칭에 의해 선택적으로 제거된다. 그 다음, 반도체 기판(1)이 약 800Å의 깊이로 디깅된다. 그 다음, 질화막(10)을 마스크로 사용하여, 약 1000℃의 온도에서 논리 소자의 소자 분리 영역의 반도체 기판(1)을 선택적으로 산화시킴으로써 약 3000Å의 분리 산화막(11)이 형성된다.
그 다음, 반도체 기판(1) 상에 남은 질화막(10)과 산화물 박막(9)이 제거된 후, 도 2(b)에 도시된 바와 같이, P형 반도체 기판(1) 상에 약 200Å의 산화물 박막(5), 약 500Å의 폴리실리콘막(6) 및 약 1800Å의 질화막(7)이 형성된다. 이어서, 동일 도면에 도시된 바와 같이, DRAM 소자의 소자 분리 영역의 질화막(10)이 포토 에칭에 의해 선택적으로 제거된다. 그 다음, 질화막(10)을 마스크로 사용하여, 약 1000℃의 온도에서 DRAM 소자의 소자 분리 영역의 폴리실리콘 막(5)과 반도체 기판(1)을 선택적으로 산화시킴으로써 약 2000Å의 분리 산화막(8)이 형성된다. 도 2(c)에 도시된 바와 같이, 반도체 기판(1) 상에 남은 질화막(10), 폴리실리콘막(9) 및 산화물 박막(5)이 제거된 때, P형 반도체 기판(1) 상에는 2 가지 소자를 분리하기 위한 산화막(8, 11)을 구비한 구조가 얻어질 수 있다.
본 실시예에서는 논리 소자의 분리 산화막(11)의 형성 후 DRAM 소자의 분리 산화막(8)이 형성되는 예가 주어지는 것을 알 수 있지만, 이것은 DRAM 소자의 분리 산화막(8)의 형성 후 논리 소자의 분리 산화막(11)이 형성되는 것과 동일하다.
분리 산화막(11)과 분리 산화막(8)의 형성 후, DRAM 및 논리 소자들의 웰 형성 및 채널 스톱층의 형성을 수행함으로써, 도 1(d)에 도시된 바와 같이, DRAM 소자 영역과 논리 소자 영역에 MOS 트랜지스터가 형성될 수 있다. 그 다음, 도시되지는 않았지만, 메모리 셀 구조의 형성 후, 동일 반도체 기판 상에 DRAM 및 논리 소자들이 형성된 CMOS형 LSI가 금속 와이어링을 실시함으로써 완성된다.
도 7은 본 발명의 반도체 장치 제조 공정을 나타내는 순서도이다.
전술한 바와 같이, 본 발명을 이용하면, 소자 유형에 대해 필요한 최적의 분리 산화막이 형성될 수 있다. 즉, 논리 소자 유닛에서 게이트 길이는 안정화될 수 있고, 정상파 효과가 거의 없는 낮은 단차의 분리 산화막이 형성될 수 있다. 더우기, DRAM 소자 유닛에서는, 선택적 산화법에 의해 확산층의 누설 전류가 거의 없게 하는 분리 산화막을 형성할 수 있으며, DRAM의 성능 저하가 방지될 수 있다. 이것은 논리 및 DRAM 소자들 각각의 분리 산화막이 개별 공정에 의해 형성되기 때문이다.
또한, 혼재 전의 DRAM 및 논리 소자들의 설계 규칙은 혼재 후에도 추가적인 수정 없이 사용될 수 있으며, DRAM 및 논리 소자들이 혼재된 LSI의 귀중한 설계 자산이 이용될 수 있다. 이것은 논리 및 DRAM 소자들의 분리 산화막이 개별적으로 형성되어 소자 분리 영역의 면적 증감을 유발하지 않으며, 따라서 LSI 용량 및/또는 집적도의 증감이 발생하지 않기 때문이다.
또한, 본 발명을 이용함으로써, 논리 소자로부터의 누설 전류가 감소될 수 있고, 잡음에 민감한 DRAM 소자의 오동작이 방지될 수 있다. 이것은 논리 소자의 분리 산화막과 DRAM 소자의 분리 산화막 사이에 확산층이 형성되고, 셀 트랜지스터형성 웰의 주변 영역이 분리 산화막과 확산층으로 피복되어 완전한 소자 분리가 달성될 수 있기 때문이다.
본 발명은 본 발명의 사상 또는 기본 특징을 벗어나지 않고 다른 특정 형태로 구현될 수 있다. 따라서, 본 실시예들은 모든 측면에서 예시적인 것일 뿐 제한적이 아닌 것을 고려되어야 하고, 본 발명의 영역은 전술한 설명에 의해서가 아니라 첨부된 청구 범위에 의해 지시되며, 따라서 청구 범위의 등가의 의미 및 범위 안에 있는 모든 변화는 청구 범위에 포함되는 것으로 의도된다.
명세서, 청구 범위, 도면 및 요약서를 포함하는 일본 특허 출원 9-164492(1997년 6월 20일 출원)는 전체적으로 본 명세서에 참조로 반영되어 있다.

Claims (5)

  1. 반도체 장치 제조 방법에 있어서,
    제1 분리 산화막 형성 공정; 및
    제2 분리 산화막 형성 공정
    을 포함하며,
    상기 제1 분리 산화막 형성 공정은
    기판 상에 제1 마스크 층을 형성하는 단계;
    상기 제1 마스크 층을 선택적으로 제거하고, 상기 제1 마스크 층이 제거된 영역에 있는 기판 표면을 부분적으로 제거하는 단계; 및
    상기 제1 마스크 층이 제거된 영역을 선택적으로 산화시켜 제1 분리 산화막을 형성하는 단계
    를 포함하고,
    상기 제2 분리 산화막 형성 공정은
    상기 제1 마스크 층을 제거하는 단계;
    상기 기판 상에 제2 마스크 층을 형성하는 단계;
    상기 제2 마스크 층을 선택적으로 제거하는 단계; 및
    상기 제2 마스크 층이 제거된 영역을 선택적으로 산화시켜 제2 분리 산화막을 형성하는 단계
    를 포함하며,
    상기 제1 분리 산화막에 의해 분리된 영역에는 논리 소자가 형성되고, 상기 제2 분리 산화막에 의해 분리된 영역에는 DRAM 소자가 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제1 마스크 층의 형성 및 상기 제2 마스크 층의 형성은, 상기 기판 표면 상에 산화막을 형성하는 단계, 및 상기 산화막의 표면 상에 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 제1 마스크 층의 형성은, 상기 기판 표면 상에 산화막을 형성하는 단계; 및 상기 산화막의 표면 상에 질화막을 형성하는 단계를 포함하며,
    상기 제2 마스크 층의 형성은, 상기 기판 표면 상에 산화막을 형성하는 단계; 상기 산화막의 표면 상에 폴리실리콘 막을 형성하는 단계; 및 상기 폴리실리콘 막의 표면 상에 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제2항에 있어서, 상기 질화막은 Si3N4를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제3항에 있어서, 상기 질화막은 Si3N4를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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