JP3331910B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP3331910B2
JP3331910B2 JP16449297A JP16449297A JP3331910B2 JP 3331910 B2 JP3331910 B2 JP 3331910B2 JP 16449297 A JP16449297 A JP 16449297A JP 16449297 A JP16449297 A JP 16449297A JP 3331910 B2 JP3331910 B2 JP 3331910B2
Authority
JP
Japan
Prior art keywords
oxide film
isolation
isolation oxide
region
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP16449297A
Other languages
English (en)
Other versions
JPH1117128A (ja
Inventor
巌 白川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP16449297A priority Critical patent/JP3331910B2/ja
Priority to TW087109607A priority patent/TW442948B/zh
Priority to US09/099,534 priority patent/US6133087A/en
Priority to CN98102288A priority patent/CN1122312C/zh
Priority to KR1019980023281A priority patent/KR100295999B1/ko
Publication of JPH1117128A publication Critical patent/JPH1117128A/ja
Priority to US09/630,137 priority patent/US6380018B1/en
Application granted granted Critical
Publication of JP3331910B2 publication Critical patent/JP3331910B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ ＬＳＩ
半導体装置に関し、特にＤＲＡＭトランジスタとロジッ
クトランジスタを同一基板上に形成したＣＭＯＳ ＬＳ
Ｉ及び、その製造方法に関するものである。
【０００２】
【従来の技術】近年、コンパクト化及び高速化を追求す
るためＤＲＡＭメモリＬＳＩとロジックＬＳＩとを同一
半導体基板上に形成するＤＲＡＭ ロジック混載ＬＳＩ
技術の開発が盛んになってきた。ＤＲＡＭメモリＬＳＩ
とロジックＬＳＩとを同一半導体基板上に形成すること
により、内部パスのバンドが容易に高められ、グラフィ
ック処理性能が向上できるため、画像処理用のグラフィ
ックアクセレータに応用分野が広がっている。
【０００３】一般に、ＤＲＡＭメモリＬＳＩとロジック
ＬＳＩとの製造工程は大きく異なっている。素子間分離
を比較しても、ＤＲＡＭメモリＬＳＩとロジックＬＳＩ
とは異なっている。
【０００４】通常、ＤＲＡＭメモリＬＳＩの素子間分離
は、図４や図５に示す選択酸化法（以下、ＬＯＣＯＳ−
１とＬＯＣＯＳ−２という）が用いられている。ＬＯＣ
ＯＳ−１について図４で簡単に説明する。
【０００５】まず図４（ａ）に示すように、Ｐ型Ｓｉ基
板１に薄い酸化膜２、Ｓｉ3Ｎ4膜３を順に形成する。
【０００６】次に図４（ｂ）に示すように、Ｓｉ3Ｎ4膜
３及び薄い酸化膜２を既知のフォトエッチ技術で選択除
去し、Ｓｉ3Ｎ4膜３をマスクとして選択酸化を行い、分
離酸化膜４を形成する。その後、Ｓｉ3Ｎ4膜３及び薄い
酸化膜２を除去して、図４（ｃ）のように素子分離しＬ
ＯＣＯＳ−１が完成する。
【０００７】ＤＲＡＭメモリ素子の微細化に伴いＬＯＣ
ＯＳ−１では、分離酸化膜４を形成するとき、酸化膜が
横方向に突き出すバーズビークの存在により素子分離領
域と素子領域のピッチを小さくできないことが問題にな
った。その解決策として、素子領域の酸化を抑えるため
にＳｉ3Ｎ4膜の下にポリＳｉを置き、この部分でバーズ
ビークを吸収させるＬＯＣＯＳ−２が用いられるように
なった。ＬＯＣＯＳ−２について図５で簡単に説明す
る。
【０００８】まず図５（ａ）に示すように、Ｐ型Ｓｉ基
板１に薄い酸化膜５、ポリＳｉ６、Ｓｉ3Ｎ4膜７を順に
形成する。
【０００９】まず図５（ｂ）に示すように、Ｓｉ3Ｎ4膜
７を既知のフォトエッチ技術で選択除去し、Ｓｉ3Ｎ4膜
７をマスクとして選択酸化を行い、分離酸化膜８を形成
する。その後、Ｓｉ3Ｎ4膜７及びポリＳｉ６及び薄い酸
化膜５を除去して、図５（ｃ）のように素子分離しＬＯ
ＣＯＳ−２が完成する。
【００１０】一方、ロジックＬＳＩの素子間分離は、以
前はＬＯＣＯＳ−１やＬＯＣＯＳ−２が用いられていた
が、ゲート長のハーフミクロン化に伴いリソグラフィの
定在波効果を抑えるために素子分離段の低い、Ｓｉ基板
を掘ってから選択酸化する方法（以下、ＬＯＣＯＳ−３
という）が用いられるようになった。ＬＯＣＯＳ−３に
ついて図６で簡単に説明する。
【００１１】まず図６（ａ）に示すように、Ｐ型Ｓｉ基
板１に薄い酸化膜９、Ｓｉ3Ｎ4膜１０を順に形成する。
【００１２】次に図６（ｂ）に示すように、Ｓｉ3Ｎ4膜
１０及び薄い酸化膜９及び必要な深さのシリコン基板を
既知のホトエッチ技術で選択除去し、Ｓｉ3Ｎ4膜１０を
マスクとして選択酸化を行い、分離酸化膜１１を形成す
る。その後、Ｓｉ3Ｎ4膜１０及び薄い酸化膜９を除去し
て、図６（ｃ）のように素子分離しＬＯＣＯＳ−３が完
成する。
【００１３】以上のように、ＬＯＣＯＳ−１，ＬＯＣＯ
Ｓ−２又はＬＯＣＯＳ−３は、選択酸化の際の酸化膜で
素子分離を行うものであるが、ＬＯＣＯＳ−３は、選択
酸化の際の体積膨張で表面に大きな段差を防ぐため、シ
リコン基板をエッチングする点に大きな特徴がある。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＬＯＣＯＳ−１又はＬＯＣＯＳ−２を用いてハ
ーフミクロン世代のロジックＬＳＩの素子間分離を形成
することは、リソグラフィの定在波効果を抑えられない
ためにゲート長の寸法制御が問題になる。
【００１５】一方、ＬＯＣＯＳ−３をＤＡＲＭメモリＬ
ＳＩに適用すると、シリコン基板を掘ることによる欠陥
発生及び拡散層リーク増大が問題になる。一般にＤＲＡ
ＭメモリＬＳＩは、データを保持するため拡散層リーク
をロジックＬＳＩより低く設定している。そのため、シ
リコン基板を掘るＬＯＣＯＳ−３では、ＤＡＲＭメモリ
ＬＳＩの特性が劣化する。
【００１６】またＤＲＡＭメモリＬＳＩとロジックＬＳ
Ｉとは、別々の製造技術で設計製造されているため、分
離酸化膜が異なっている。そのため、どちらか一方の分
離酸化膜に合わせようとすると、バーズビークが異なっ
ているために素子分離面積の増減を招く。このことは、
集積度や容量の増減等により設計資産がそのまま使えな
くなる。ＤＲＡＭ−ロジック混載ＬＳＩでは、混載する
ＤＲＡＭメモリＬＳＩとロジックＬＳＩとの豊富な設計
資産を活用するために、混載後も混載前のＤＲＡＭメモ
リＬＳＩとロジックＬＳＩのデザインルールが同じであ
ることが要求される。
【００１７】本発明に類似して同一基板上に分離酸化膜
の異なる素子を持つＬＳＩの公知例としてＢｉ−ＣＭＯ
Ｓ型半導体集積回路に関しての製造方法がある（特開平
３−２６２１５４号公報）。前記公知例は、バイポーラ
部とＣＭＯＳ部とにそれぞれ異なった素子分離酸化膜を
形成するものであるが、ロジック部の段差を低減し、か
つＤＲＡＭ部の特性劣化を防ぐことについては、何ら開
示されていない。
【００１８】本発明の目的は、ＤＲＡＭトランジスタと
ロジックトランジスタとを同一基板上に形成する際に両
者の製造工程の違いから生じる問題点と、ＤＲＡＭメモ
リＬＳＩとロジックＬＳＩとの豊富な設計資産を活用す
る際に生じる問題点とを除去し、また異なる素子を同一
基板上に形成した場合の相互の影響を無くし、ＤＲＡＭ
トランジスタとロジックトランジスタとを同一基板上に
形成するＣＭＯＳＬＳＩ及びその製造法を提供すること
にある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ＭＯＳトランジスタで
構成されたロジック素子領域にシリコン基板を掘って熱
酸化により形成した第１のＬＯＣＯＳ分離酸化膜を有
し、ＭＯＳトランジスタで構成されたＤＲＡＭメモリ素
子領域にシリコン基板を掘らずに熱酸化により形成した
第２の分離酸化膜を有するものである。
【００２０】また前記ロジック素子領域の第１の分離酸
化膜と前記ＤＲＡＭメモリ素子領域の第２の分離酸化膜
との間に緩衝領域として形成された拡散層を有するもの
である。
【００２１】また本発明に係る半導体装置の製造方法
は、第１の分離酸化膜形成工程と、第２の分離酸化膜形
成工程とを有する半導体装置の製造方法であって、 第１
の分離酸化膜形成工程は、ロジック素子領域の素子分離
領域を選択的に除去した第１のマスク層を形成する工程
と前記第１のマスク層を用いてシリコン基板を掘る工程
と前記第１のマスク層をマスクとして前記シリコン基板
を選択酸化して素子分離膜を形成する工程からなり、前
記第１の分離酸化膜形成工程後に行う第２の分離酸化膜
形成工程は、ＤＲＡＭメモり素子領域の素子分離領域を
選択的に除去した第２のマスク層を形成する工程と前記
第２のマスク層をマスクとして前記シリコン基板を選択
酸化して前記シリコン基板を掘らずに素子分離膜を形成
する第２の分離酸化膜形成工程からなるものである。
【００２２】また前記第１の分離酸化膜形成工程と前記
第２の分離酸化膜形成工程との順序を入れ替えて処理を
行う。
【００２３】
【作用】本発明においては、素子の種類に応じて最適な
素子間分離を形成できる。すなわち、ロジック部トラン
ジスタ素子においては、ゲート寸法が安定する定在波効
果の少ない段差の低い分離酸化膜を形成できる。ＤＲＡ
Ｍ部トランジスタ素子においては、混載前の拡散層リー
クの少ない選択酸化法で分離酸化膜が形成でき、ＤＲＡ
Ｍ特性の劣化を防ぐことができる。また素子間分離酸化
膜を別々に形成するため、素子分離面積の増減を招くこ
とがなく、集積度や容量の増減がない。そのため、混載
後も混載前のＤＲＡＭメモリＬＳＩとロジックＬＳＩと
のデザインルールが同じであり、混載するＤＲＡＭメモ
リＬＳＩとロジックＬＳＩとの豊富な設計資産を活用で
きる。
【００２４】さらに、ロジック素子分離とＤＲＡＭメモ
リ素子分離との間に拡散層を形成し、セルトランジスタ
形成ウエルの周辺を分離酸化膜と拡散層で覆うことによ
り、ノイズに弱いＤＲＡＭ素子をロジック素子からのリ
ーク電流による誤動作を防ぐことができる。
【００２５】
【発明の実施の形態】以下、本発明の発明の実施の形態
について図面を参照して説明する。
【００２６】（実施形態１）図３は、本発明の実施形態
に係るＤＡＲＭメモリ素子とロジック素子とを混載した
ＬＳＩを示す断面図である。
【００２７】図３において、Ｐ型シリコン基板１のロジ
ック素子領域２６には、定在波効果を抑える段差の低い
５００Å以下の分離酸化膜１１が形成され、ＤＡＲＭメ
モリ素子領域２８には、ＤＡＲＭ用の慣習的な分離酸化
膜４又は８が形成されている。分離酸化膜１１や分離酸
化膜４又は８の素子分離膜は、１５００Åから３０００
Åの膜厚をもった膜である。
【００２８】分離酸化膜１１や分離酸化膜４又は８の分
離酸化膜の間には、ロジック素子領域２６とＤＡＲＭメ
モリ素子領域２８を隔てる緩衝領域２７としてロジック
素子にもＤＡＲＭメモリ素子にも属さない拡散層が形成
されている。
【００２９】分離酸化膜１１と分離酸化膜４又は８を形
成した後、ＤＲＡＭメモリ素子のＰウエル１４、Ｎウエ
ルとロジック素子のＰウエル１２、Ｎウエル１３が形成
される。
【００３０】同じように分離酸化膜１１と分離酸化膜４
又は８を形成した後、ＤＲＡＭメモリ素子とロジック素
子のＰＭＯＳ又はＮＭＯＳの他方に、もしくは両方のＭ
ＯＳにチャネルストッパー層１５，１６，１７が形成さ
れている。２９は周辺回路部、３０はセル部である。
【００３１】その後、ＤＲＡＭメモリ素子のゲート１
９，２０とロジック素子のゲート１８を形成し、かつ層
間膜２１を形成し、メモリセル部のビット線２２，２３
を形成する。そして、コンタクト２４，アルミ配線２５
で必要な回路を形成する。
【００３２】（実施形態２）次に本発明の実施形態に係
る半導体装置の製造方法について図面を参照して詳細に
説明する。まず、第１の半導体装置の製造方法について
図１（ａ）〜（ｄ）を参照して説明する。
【００３３】第１の半導体装置の製造方法では、まず図
１（ａ）に示すように、Ｐ型半導体基板１上に３００Å
程度の薄い酸化膜９及び２０００Å程度の窒化膜１０を
成長させた後、同図に示すように、既知のフォトエッチ
技術で、ロジック素子部の素子分離する領域の窒化膜１
０及び薄い酸化膜９を選択的に除去し、続いて８００Å
程度の深さにＳｉ基板１を掘る。次にロジック部の素子
分離する領域のシリコン基板１を、窒化膜１０をマスク
として１０００℃前後の温度で選択酸化して３０００Å
程度の分離酸化膜１１を形成する。
【００３４】次に残存している窒化膜１０及び薄い酸化
膜９を除去した後、図１（ｂ）に示すようにＰ型半導体
基板１上に１００Å程度の薄い酸化膜２及び１５００Å
程度の窒化膜３を成長させた後、同図に示すように、既
知のホトエッチ技術で、ＤＲＡＭメモリ素子部の素子分
離する領域の窒化膜３及び薄い酸化膜２を選択的に除去
する。続いてＤＲＡＭメモリ部の素子分離する領域のシ
リコン基板を、窒化膜３をマスクとして１０００℃前後
の温度で選択酸化して分離酸化膜２０００Å程度の分離
酸化膜４を形成する。残存している窒化膜３及び薄い酸
化膜２を除去すると、図１（ｃ）に示すように、Ｐ型半
導体基板１上に２種類の素子分離酸化膜４，１１の構造
を有することができる。
【００３５】なお、図１に示す実施形態では、ロジック
素子の分離酸化膜１１を形成した後に、ＤＲＡＭメモリ
素子の分離酸化膜４を形成した例を挙げたが、ＤＲＡＭ
メモリ素子の分離酸化膜４を形成した後に、ロジック素
子の分離酸化膜１１を形成しても同じである。
【００３６】分離酸化膜１１及び分離酸化膜４を形成し
た後、ＤＲＡＭメモリ素子とロジック素子のウエル形成
及びチャネルストパー層の形成を行なうことにより、図
１（ｄ）に示すようなＤＡＲＭメモリ素子領域とロジッ
ク素子領域とにＭＯＳトランジスタを形成できる。続い
て図示は省略するが、メモリセル構造を形成した後、金
属配線を施してＤＲＡＭメモリ素子とロジック素子とを
同一基板上に形成するＣＭＯＳ ＬＳＩが完成する。
【００３７】（実施形態３）次に、本発明の他の半導体
装置の製造方法について図２（ａ）〜（ｄ）を参照して
説明する。
【００３８】第２の半導体装置の製造方法では、まず２
（ａ）に示すように、Ｐ型半導体基板１上に３００Å程
度の薄い酸化膜９及び２０００Å程度の窒化膜１０を成
長させた後、同図に示すように、既知のフォトエッチ技
術で、ロジック素子部の素子分離する領域の窒化膜１０
及び薄い酸化膜９を選択的に除去し、続いて８００Å程
度の深さにＳｉ基板１を掘る。次に、ロジック部の素子
分離する領域のシリコン基板１を、窒化膜１０をマスク
として１０００℃前後の温度で選択酸化して３０００Å
程度の分離酸化膜１１を形成する。
【００３９】次に、残存している窒化膜７及び薄い酸化
膜９を除去した後、図２（ｂ）に示すように、Ｐ型半導
体基板１上に２００Å程度の薄い酸化膜５及び５００Å
程度のポリＳｉ６、１８００Å程度の窒化膜７を成長さ
せた後、同図に示すように、既知のフォトエッチ技術
で、ＤＲＡＭメモリ素子部の素子分離する領域の窒化膜
７を選択的に除去する。続いてＤＲＡＭメモリ部の素子
分離する領域のポリＳｉ５及びシリコン基板１を、窒化
膜７をマスクとして１０００℃前後の温度で選択酸化し
て２０００Å程度の分離酸化膜８を形成する。残存して
いる窒化膜７及びポリＳｉ９及び薄い酸化膜５を除去す
ると、図２（ｃ）に示すように、Ｐ型半導体基板１上に
２種類の素子分離酸化膜８，１１の構造を有することが
できる。
【００４０】なお、図２に示す実施形態２では、ロジッ
ク素子の分離酸化膜１１を形成した後に、ＤＲＡＭメモ
リ素子の分離酸化膜８を形成した例を挙げたが、ＤＲＡ
Ｍメモリ素子の分離酸化膜８を形成した後に、ロジック
素子の分離酸化膜１１を形成しても同じである。
【００４１】分離酸化膜１１及び分離酸化膜８を形成し
た後、ＤＲＡＭメモリ素子とロジック素子のウエル形成
及びチャネルストパー層の形成を行なうことにより、図
１（ｄ）に示すようなＤＡＲＭメモリ素子領域とロジッ
ク素子領域にＭＯＳトランジスタを形成できる。続いて
図示は省略するが、メモリセル構造を形成した後、金属
配線を施してＤＲＡＭメモリ素子とロジック素子を同一
基板上に形成するＣＭＯＳ ＬＳＩが完成する。
【００４２】
【発明の効果】以上説明したように本発明によれば、素
子の種類に応じて最適な素子間分離を形成することがで
きる。すなわち、ロジック部トランジスタ素子において
は、ゲート寸法が安定する定在波効果の少ない段差の低
い分離酸化膜を形成でき、ＤＲＡＭ部トランジスタ素子
においては、混載前の拡散層リークの少ない選択酸化法
で分離酸化膜が形成でき、ＤＲＡＭ特性の劣化を防ぐこ
とができる。
【００４３】その理由は、ロジック部トランジスタ素子
分離用の第１の分離酸化膜と、ＤＲＡＭ部トランジスタ
素子分離用の第２の分離酸化膜とを別工程にて形成して
いるためである。
【００４４】さらに、混載後も混載前のＤＲＡＭメモリ
ＬＳＩとロジックＬＳＩのデザインルールが同じであ
り、混載するＤＲＡＭメモリＬＳＩとロジックＬＳＩの
豊富な設計資産を活用できる。
【００４５】その理由は、ロジック部トランジスタ素子
用とＤＲＡＭ部トランジスタ素子用の素子間分離酸化膜
を別々に形成するため、素子分離面積の増減を招くこと
がなく、集積度や容量の増減がないためである。
【００４６】さらに、ノイズに弱いＤＲＡＭ素子に対し
てロジック素子からのリーク電流による誤動作を防ぐこ
とができる。
【００４７】その理由は、ロジック素子分離とＤＲＡＭ
メモリ素子分離の間に拡散層を形成し、セルトランジス
タ形成ウエルの周辺を分離酸化膜と拡散層で覆うため、
完全に素子分離できるためである。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法
を工程順に示す断面図である。
【図２】本発明の実施形態に係る他の半導体装置の製造
方法を工程順に示す断面図である。
【図３】本発明の実施形態に係る半導体装置を示す断面
図である。
【図４】従来例を示す断面図である。
【図５】従来例を示す断面図である。
【図６】従来例を示す断面図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ 薄い酸化膜 ３ 窒化膜 ４ 素子分離酸化膜 ５ 薄い酸化膜 ６ ポリＳｉ ７ 窒化膜 ８ 素子分離酸化膜 ９ 薄い酸化膜 １０ 窒化膜 １１ 素子分離酸化膜 １２ ロジック素子領域のＰウエル １３ ロジック素子領域のＮウエル １４ ＤＲＡＭ素子領域のＰウエル １５ チャネルストッパー層 １６ チャネルストッパー層 １７ チャネルストッパー層 １８ ロジック素子領域のＰＭＯＳゲート １９ ＤＲＡＭ素子領域の周辺回路用ＮＭＯＳゲート ２０ ＤＲＡＭ素子領域のセル用ＮＭＯＳゲート ２１ 層間膜 ２２ メモリセル部のビット線 ２３ メモリセル部のスッタック ２４ コンタクト ２５ アルミ配線 ２６ ロジック素子領域 ２７ 緩衝領域 ２８ ＤＲＡＭ素子領域 ２９ ＤＲＡＭ周辺回路部 ３０ ＤＲＡＭセル部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 461 H01L 21/316 H01L 21/76 H01L 21/8242 H01L 27/108

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＭＯＳトランジスタで構成されたロジッ
    ク素子領域にシリコン基板を掘って熱酸化により形成し
    た第１のＬＯＣＯＳ分離酸化膜を有し、ＭＯＳトランジ
    スタで構成されたＤＲＡＭメモリ素子領域にシリコン基
    板を掘らずに熱酸化により形成した第２の分離酸化膜を
    有することを特徴とするＣＭＯＳ型の半導体装置。
  2. 【請求項２】 前記ロジック素子領域の第１の分離酸化
    膜と前記ＤＲＡＭメモリ素子領域の第２の分離酸化膜と
    の間に緩衝領域として形成された拡散層を有することを
    特徴とする請求項１に記載のＣＭＯＳ型の半導体装置。
  3. 【請求項３】 第１の分離酸化膜形成工程と、第２の分
    離酸化膜形成工程とを有する半導体装置の製造方法であ
    って、 第１の分離酸化膜形成工程は、 ロジック素子領域の素子
    分離領域を選択的に除去した第１のマスク層を形成する
    工程と前記第１のマスク層を用いてシリコン基板を掘る
    工程と前記第１のマスク層をマスクとして前記シリコン
    基板を選択酸化して素子分離膜を形成する工程からな
    り、 前記第１の分離酸化膜形成工程後に行う第２の分離酸化
    膜形成工程は、ＤＲＡＭメモり素子領域の素子分離領域
    を選択的に除去した第２のマスク層を形成する工程と前
    記第２のマスク層をマスクとして前記シリコン基板を選
    択酸化して前記シリコン基板を掘らずに素子分離膜を形
    成する第２の分離酸化膜形成工程からなることを特徴と
    する半導体装置の製造方法。
  4. 【請求項４】 前記第１の分離酸化膜形成工程と前記第
    ２の分離酸化膜形成工程との順序を入れ替えて処理を行
    うことを特徴とする請求項３に記載の半導体装置の製造
    方法。
JP16449297A 1997-06-20 1997-06-20 半導体装置及びその製造方法 Expired - Fee Related JP3331910B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP16449297A JP3331910B2 (ja) 1997-06-20 1997-06-20 半導体装置及びその製造方法
TW087109607A TW442948B (en) 1997-06-20 1998-06-16 Semiconductor apparatus and its fabricating method
US09/099,534 US6133087A (en) 1997-06-20 1998-06-18 Method of making a DRAM element and a logic element
CN98102288A CN1122312C (zh) 1997-06-20 1998-06-19 半导体器件制造方法
KR1019980023281A KR100295999B1 (ko) 1997-06-20 1998-06-20 반도체장치및그제조방법
US09/630,137 US6380018B1 (en) 1997-06-20 2000-08-01 Semiconductor device and method for the production thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16449297A JP3331910B2 (ja) 1997-06-20 1997-06-20 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH1117128A JPH1117128A (ja) 1999-01-22
JP3331910B2 true JP3331910B2 (ja) 2002-10-07

Family

ID=15794196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16449297A Expired - Fee Related JP3331910B2 (ja) 1997-06-20 1997-06-20 半導体装置及びその製造方法

Country Status (5)

Country Link
US (2) US6133087A (ja)
JP (1) JP3331910B2 (ja)
KR (1) KR100295999B1 (ja)
CN (1) CN1122312C (ja)
TW (1) TW442948B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2884346A1 (fr) * 2005-04-11 2006-10-13 St Microelectronics Sa Dispositif de memoire du type programmable une fois, et procede de programmation
JP2008016636A (ja) * 2006-07-06 2008-01-24 Nec Electronics Corp 半導体装置およびその製造方法
CN104246836B (zh) * 2012-03-27 2018-05-08 光荣株式会社 货币处理装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4352236A (en) * 1981-07-24 1982-10-05 Intel Corporation Double field oxidation process
JPS594046A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体装置及びその製造方法
JPS61112365A (ja) * 1984-11-07 1986-05-30 Hitachi Ltd 半導体集積回路装置
US4892614A (en) * 1986-07-07 1990-01-09 Texas Instruments Incorporated Integrated circuit isolation process
JPS6379371A (ja) * 1986-09-24 1988-04-09 Hitachi Vlsi Eng Corp 半導体集積回路装置の製造方法
JP2509930B2 (ja) 1987-03-27 1996-06-26 株式会社日立製作所 半導体集積回路装置
US5061654A (en) * 1987-07-01 1991-10-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit having oxide regions with different thickness
EP0304541A1 (de) * 1987-08-18 1989-03-01 Deutsche ITT Industries GmbH Verfahren zum Herstellen implantierter Wannen und Inseln von integrierten CMOS-Schaltungen
JP2940984B2 (ja) * 1990-03-13 1999-08-25 沖電気工業株式会社 ＢｉＣＭＯＳ型半導体集積回路の製造方法
JP2524862B2 (ja) * 1990-05-01 1996-08-14 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH04343247A (ja) 1991-05-20 1992-11-30 Sony Corp 半導体装置の製造方法
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
US5350941A (en) * 1992-09-23 1994-09-27 Texas Instruments Incorporated Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench
JP2978345B2 (ja) * 1992-11-26 1999-11-15 三菱電機株式会社 半導体装置の製造方法
JPH0817813A (ja) * 1994-06-24 1996-01-19 Nec Corp 半導体装置の製造方法
JP2790084B2 (ja) * 1995-08-16 1998-08-27 日本電気株式会社 半導体装置の製造方法
KR100214068B1 (ko) * 1995-11-21 1999-08-02 김영환 반도체 장치의 소자분리막 형성방법
JPH10199875A (ja) * 1997-01-10 1998-07-31 Nec Corp 半導体装置の製造方法
US6265286B1 (en) * 1997-11-17 2001-07-24 Texas Instruments Incorporated Planarization of LOCOS through recessed reoxidation techniques
US6004862A (en) * 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
TW468236B (en) * 1998-09-22 2001-12-11 Nanya Technology Corp Method for manufacturing an LOCOS isolation region

Also Published As

Publication number Publication date
KR100295999B1 (ko) 2001-08-07
US6380018B1 (en) 2002-04-30
US6133087A (en) 2000-10-17
JPH1117128A (ja) 1999-01-22
KR19990007182A (ko) 1999-01-25
CN1203457A (zh) 1998-12-30
TW442948B (en) 2001-06-23
CN1122312C (zh) 2003-09-24

Similar Documents

Publication Publication Date Title
JP2806286B2 (ja) 半導体装置
US6537891B1 (en) Silicon on insulator DRAM process utilizing both fully and partially depleted devices
JPH1070281A (ja) 半導体装置およびその製造方法
JPH09135030A (ja) 半導体集積回路装置およびそれを用いたコンピュータシステム、ならびに半導体集積回路装置の製造方法
JP2976842B2 (ja) 半導体記憶装置の製造方法
US7737466B1 (en) Semiconductor device and manufacturing method thereof
JP3331910B2 (ja) 半導体装置及びその製造方法
KR100318458B1 (ko) 에스오아이소자의소자분리방법
JPH10173072A (ja) 半導体装置の製造方法および半導体装置
JPH0855852A (ja) 半導体装置及びその製造方法
JPH0374848A (ja) 半導体装置及びその製造方法
JPH1092919A (ja) 半導体装置及びその製造方法
JP2833323B2 (ja) 半導体装置
JPH06209088A (ja) 半導体記憶装置及びその製造方法
JPH07176606A (ja) 半導体装置およびその製造方法
JP2002305291A (ja) 半導体集積回路装置の製造方法
JP2940484B2 (ja) 半導体記憶装置及びその製造方法
JP3386293B2 (ja) 半導体集積回路装置の製造方法
JPH0697392A (ja) 半導体記憶装置
JP2596405B2 (ja) 半導体集積回路装置の製造方法
JPH06112436A (ja) 半導体装置及びその製造方法
KR0172830B1 (ko) 다비트 디램의 접지 배선 형성방법
JPS6336143B2 (ja)
JPH04239745A (ja) 半導体装置の製造方法
JP2000164729A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees