JP2940484B2 - 半導体記憶装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積装置及
びその製造方法に係り、特に、大容量半導体記憶装置
で、ゲート電極形成前に、ソース領域及びドレイン領域
である拡散層を形成することを特徴とする半導体記憶装
置及びその製造方法に関するものである。

【０００２】

【従来の技術】最近、半導体記憶装置の大容量化が進ん
できており、特にランダムアクセスが可能でリフレッシ
ュが必要な記憶素子であるＤＲＡＭの大容量化は著しい
ものがある。このような、ＤＲＡＭの概略構造図と、そ
の代表的な製造工程を図５及び図６に示す。

【０００３】図５はＤＲＡＭの概略構造図であり、符号
１はＳｉ半導体基板である。Ｓｉ半導体基板１上には、
メモリセル３が多数配列されたメモリセルアレイ５が並
ぶメモリセル部７と、このようなメモリセル３ごとの記
憶情報の書き込み、読みだし等を行う周辺回路が配置さ
れる周辺部１１とが配置されている。

【０００４】これらのメモリセル部７と周辺部１１との
境界には、境界部１５が設けられ、通常、素子間分離の
ためのフィールド酸化膜領域１７が、ＬＯＣＯＳ法によ
り形成されている。このフィールド酸化膜領域１７の上
に、メモリセル部７から引き出されたワード線２１が配
置される。

【０００５】これらのメモリセル部７、境界部１５及び
周辺部１１の上には、層間絶縁膜２３が堆積されてお
り、その上にはＡｌの上部配線２７が施されている。上
記のワード線２１は、このフィールド酸化膜領域１７上
において、層間絶縁膜２３に形成されたコンタクトホー
ル２５で上部配線２７と接続される、ワード線コンタク
ト部３１を形成している。

【０００６】図６に、上記半導体記憶装置の製造工程を
示す。まず、Ｓｉ基板１上に、ＬＯＣＯＳ法により、厚
さ０．３〜０．５μｍのフィールド酸化膜１７を形成す
る。次に、メモリセル部７に、フォトレジスト（図示せ
ず）等を用いて、ソース領域及びドレイン領域となる拡
散層３３を形成する。その後、８５０℃〜９００℃で基
板表面を酸化させることにより、基板表面には、薄いゲ
ート酸化膜３５が形成される。一方、拡散層３３上には
厚さ０．１〜０．２μｍの増速酸化膜３７が形成され
る。

【０００７】次に、図示はしないが、ｐチャネル型或い
はｎチャネル型のそれぞれのトランジスタに応じてウェ
ルを形成し、ポリシリコンのゲート電極４１を形成す
る。さらに、ソース４７及びドレイン５１用の拡散層
を、ゲート電極４１をマスクとしてセルフアラインで形
成して、周辺部１１のトランジスタを製造する。

【０００８】さらに、基板全面に、厚さ０．４〜０．８
μｍの層間絶縁膜２３を形成した後、メモリセル部７の
ゲート電極４１ａに電気的接続をとるためのコンタクト
ホール（図示せず）を形成する。この工程において同時
に、ゲート電極３５と同時に形成されたワード線２１
が、このフィールド酸化膜領域１７上において、層間絶
縁膜２３に形成されたコンタクトホール２５で上部配線
２７と接続され、ワード線コンタクト部３１が形成され
る。

【０００９】ここで、上記ワード線コンタクト部３１の
コンタクトホール２５を、フィールド酸化膜領域１７上
のワード線２１上に形成しているのは、もし、このワー
ド線コンタクト部３１をメモリセル部７や周辺部１１の
上に形成してしまうと、コンタクトホール２５の開口時
のエッチング工程において、これらのメモリセル３や周
辺トランジスタ中にエッチングダメージが入ってしまう
ため、特性の劣化を招くおそれがあるからである。

【００１０】

【発明が解決しようとする課題】上述のように、フィー
ルド酸化膜領域１７上において、ワード線２１と上部配
線２７を接続するためのコンタクトホール２５を形成し
た構成では、余分な工程追加なしに、上記エッチングダ
メージからメモリセル部７や周辺部１１を保護するた
め、従来から良く用いられてきた。

【００１１】しかしながら、従来の技術では、メモリセ
ル部７のゲート電極４１と、フィールド酸化膜１７上に
設けられたワード線２１とが同時に形成されるため、次
のような問題点が生じる。すなわち、メモリセル部７の
ゲート電極４１とフィールド酸化膜１７上のワード線２
１とでは、酸化膜１７の厚みの分だけ高さが異なるた
め、ワード線２１の配線幅が太る傾向にある。これは、
フォトレジストを用いてゲート電極パターンを形成する
際に、フォトレジストは、基板表面上にほぼ平坦に塗布
されるため、フォトレジストの厚さがＳｉ基板１上のフ
ィールド酸化膜１７が形成されている場所と、これらが
形成されていない場所とで、０．１〜０．４μｍほど異
なってくるからである。

【００１２】従って、フィールド酸化膜１７上のゲート
電極の配線幅（パターン幅）は、メモリセル部７のゲー
ト電極パターン幅と比較して太くなり、その結果、フィ
ールド酸化膜１７上のワード線２１間のの間隔が狭まる
ため、これらのワード線２１のショートを引き起こし、
半導体記憶装置の歩留まり低下や信頼性低下の原因とな
っていた。

【００１３】例えば、以下に示すのは実験値であるが、
設計値でゲート電極の配線幅として０．４μｍ、ゲート
電極間隔０．４μｍの設計値をもつ半導体装置におい
て、メモリセル部７のゲート電極の配線幅と配線間隔を
設計値通りにフォトレジストでパターニングすると、厚
さ０．３μｍのフィールド酸化膜１７上のゲート電極の
配線幅は０．４４μｍとなり、その結果、ゲート電極の
配線間隔は、０．３６μｍに狭まってしまうという寸法
偏差の結果を得ている。

【００１４】このようになる理由は、メモリセル部７
と、フィールド酸化膜１７との段差のため、リソグラフ
ィー時の露光で、メモリセル部７にフォーカスを合致さ
せると、フィールド酸化膜１７上のフォーカスがずれて
しまうためである。

【００１５】上記のような問題点に鑑みて、本発明の目
的は、ワード線間のショートによる素子歩留まりの低下
及び信頼性の低下を防止するための、新しい半導体記憶
装置及びその製造方法を提供することである。

【００１６】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体記憶装置及びその製造方法では、
次に示すような手段を講じた。すなわち、請求項１記載
の半導体記憶装置においては、半導体基板上に、複数の
メモリセルがアレイ状に配置されたメモリセル部と、該
メモリセル部を操作する周辺部と、該メモリセル部と該
周辺部との境界部に設けられたワード線コンタクト部
と、上部配線と、を備えた半導体記憶装置において、前
記周辺部にフィールド酸化膜が形成され、前記ワード線
コンタクト部は、前記境界部に形成された第１の拡散層
と、該第１の拡散層上に酸化処理により形成され、前記
フィールド酸化膜よりも膜厚が薄い増速酸化膜と、前記
メモリセル部から引き出され、前記増速酸化膜上に形成
されたワード線と、該ワード線上に設けられたコンタク
トホールと、該コンタクトホールを介して該ワード線と
接続された前記上部配線と、からなることを特徴とす
る。

【００１７】このような半導体記憶装置では、前記ワー
ド線コンタクト部において、前記ワード線が前記増速酸
化膜上に設けられているため、前記メモリセル部のゲー
ト電極との段差が小さくなる。

【００１８】請求項２記載の半導体記憶装置の製造方法
においては、請求項１記載の半導体記憶装置を製造する
方法であって、該半導体記憶装置の製造方法は、半導体
基板上に、フィールド酸化膜を形成する第１の工程と、
前記メモリセル部のソース領域及びドレイン領域に第２
の拡散層を形成するとともに、前記境界部に前記第１の
拡散層を形成する第２の工程と、前記半導体基板の表面
を酸化して、ゲート酸化膜を形成するとともに、前記第
１及び第２の拡散層上に増速酸化膜を形成する第３の工
程と、前記メモリセル部及び前記周辺部にゲート電極を
形成するとともに、前記第１の拡散層上の前記増速酸化
膜上に、前記ワード線を形成する第４の工程と、を具備
してなることを特徴とする。

【００１９】このような半導体記憶装置の製造方法によ
れば、前記第２の拡散層と前記第１の拡散層とが同時に
形成される。従って、前記ゲート酸化膜と前記増速酸化
膜とも同時に形成される。

【００２０】請求項３記載の半導体記憶装置の製造方法
においては、請求項２記載の半導体記憶装置の製造方法
において、前記第２の工程における、前記第１の拡散層
を形成した後に、該第１の拡散層の不純物濃度を、前記
第２の拡散層の不純物濃度と独立して変化させる工程を
追加したことを特徴とする。

【００２１】このような半導体記憶装置の製造方法にお
いては、前記第１の拡散層の不純物濃度を、前記第２の
工程の後に変化させることにより、前記第１の拡散層上
の増速酸化膜の厚さを調整することができる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を、図
面に基づいて説明する。図１及び図２は、本発明の実施
の形態を示す図である。なお、図５及び図６と同一部分
については、同一符号を付してその説明を省略する。

【００２３】図５の半導体記憶装置の構造と図１の構造
との相違点は、ワード線コンタクト部３１のワード線２
１の電気的接続用のコンタクトホール２５が、従来のよ
うにフィールド酸化膜１７上に設けられているのではな
く、メモリセル部７のソース及びドレインの拡散層３３
と同じ工程で、境界部１５に形成された拡散層３３ａ上
に形成された増速酸化膜３７ａ上を這うワード線２１ａ
上に設けられている点である。この増速酸化膜３７ａの
厚さは、０．１〜０．１５μｍ程度である。

【００２４】次に、このような半導体記憶装置の製造方
法について、図２を参照して述べる。この半導体記憶装
置の製造方法において、図６を参照して述べた従来例と
異なる点は、第２の工程において、メモリセル部７のソ
ース領域及びドレイン領域に第２の拡散層３３を形成す
ると同時に、境界部１５にも、第１の拡散層３３ａを形
成する点である。

【００２５】このように、境界部１５にも拡散層（第１
の拡散層３３ａ）を形成しておくことにより、第３の工
程において、半導体基板１の表面を酸化して、ゲート酸
化膜４１が形成されるとともに、第１の拡散層３３ａ及
び第２の拡散層３３上に増速酸化膜３７ａ及び３７が形
成される。第４の工程においては、メモリセル部７及び
周辺部１１にゲート電極４１が形成されると同時に、第
１の拡散層３３ａ上の増速酸化膜３７ａ上に、ワード線
２１が形成される。

【００２６】ここで、拡散層上の増速酸化膜の厚さは、
拡散層の不純物濃度に比例して厚くなるため、第１の拡
散層３３ａ上の増速酸化膜３７ａの厚さは、第１の拡散
層３３ａの不純物濃度で決まる。メモリセル部７の第２
の拡散層３３上の増速酸化膜３７は、後の工程で、第２
の拡散層３３の上にリソグラフィー用のマスクを合わせ
る時の段差として利用するため、露光機の性能上必要な
厚みとしては、０．１〜０．１５μｍである。

【００２７】一方、フィールド酸化膜１７の厚みは、周
辺部１１のトランジスタ間の電気的絶縁性を保つため、
厚くする必要があり、０．３〜０．５μｍの厚さが必要
となる。従って、本発明の半導体記憶装置及びその製造
方法を用いれば、ワード線コンタクト部３１のワード線
２１とメモリセル部７のゲート電極４１ａとの段差は、
０．１〜０．１５μｍとなり、従来のフィールド酸化膜
１７上にワード線２１を設けた場合の段差、すなわち、
０．３〜０．５μｍ程度に比べて大幅に減少する。

【００２８】次に、本発明の第２の実施の形態について
図３及び図４を参照して説明する。図３は、半導体記憶
装置の構造断面図であり、図１と同一部分については同
一符号を付してその説明を省略する。図３が、図１と異
なる点は、第１の拡散層３３ａの不純物濃度が、図１の
場合には、第２の拡散層３３の不純物濃度と同一である
のに対して、図３の場合には、両者の不純物濃度が異な
る点である。これに従って、第１の拡散層３３ａ上の増
速酸化膜３７ａの厚さも、第２の拡散層３３の上の増速
酸化膜３３と厚さが異なっている。

【００２９】すなわち、図１では、第１の拡散層３３ａ
上の増速酸化膜３７ａの厚さと、第２の拡散層３３上の
増速酸化膜３７の厚さが等しく、０．１〜０．１５μｍ
であるのに対して、図３では、第１の拡散層３３ａの不
純物濃度が高いため、第１の拡散層３３ａ上の増速酸化
膜３７ａの厚さが、０．１５〜０．２μｍとなってい
る。

【００３０】図４に、この半導体記憶装置の製造方法を
示す。ここで、図２と同一部分については、同一符号を
付してその説明を省略する。

【００３１】この半導体記憶装置の製造方法において、
図２に示した工程と異なるところは、図２に示した第２
の工程（拡散層の形成）の後に、フォトレジスト６１を
マスクとして用いて、境界部１５に形成されている第１
の拡散層３３ａと同一の領域に選択的にイオン注入を施
す工程が追加されている。すなわち、第１の拡散層を形
成している不純物（ＰやＡｓ）と同一の導電型（この場
合にはｎ型）を有する不純物（ＰやＡｓ）をイオン注入
し、第１の拡散層３３ａの不純物濃度を変更させる工程
が追加されることである。この場合、必要であれば、注
入した不純物を活性化させるための熱処理工程が追加さ
れる。その後の工程は、図２に示す工程と同一である。

【００３２】前述のように、この工程の後に形成される
増速酸化膜３７ａの厚さは、その下部の拡散層の不純物
濃度と比例して厚くなるため、上記イオン注入の量を制
御することにより、増速酸化膜３７ａの厚さを任意に制
御することができる。

【００３３】

【発明の効果】以上述べたように、請求項１記載の半導
体記憶装置においては、フォトレジストを用いてゲート
電極を形成する際に、メモリセル部のゲート電極パター
ンと、境界部に配置されるワードコンタクト部のワード
線パターンとの寸法偏差が減少するため、ワード線間の
間隔の狭まりによるワード線同士のショートに起因する
半導体記憶装置の歩留まりの低下を抑えることができ
る。

【００３４】請求項２記載の半導体記憶装置において
は、上記半導体記憶装置を製造工程の新たな増加なしに
製造することができる。請求項３記載の半導体記憶装置
の製造方法においては、ワードコンタクト部の増速酸化
膜の厚さを、調整することが可能なため、所望の酸化膜
厚を実現できる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態を示す半導体記憶
装置の構造断面図である。

【図２】 本発明の第１の実施の形態を示す半導体記憶
装置の製造方法の工程図である。

【図３】 本発明の第２の実施の形態を示す半導体記憶
装置の構造断面図である。

【図４】 本発明の第２の実施の形態を示す半導体記憶
装置の製造方法の工程図である。

【図５】 従来の半導体記憶装置の構造断面図である。

【図６】 従来の半導体記憶装置の製造方法を示す工程
図である。

【符号の説明】

１…半導体基板、３…メモリセル、５…メモリセルアレ
イ、７…メモリセル部、１１…周辺部、１５…境界部、
１７…フィールド酸化膜、２１…ワード線、２３…層間
絶縁膜、２５…コンタクトホール、２７…上部配線、３
１…ワードコンタクト部、３３…第２の拡散層、３３ａ
…第１の拡散層、３５…ゲート酸化膜、３７…増速酸化
膜、３７ａ…増速酸化膜、４１…ゲート電極、４７…ソ
ース領域、５１…ドレイン領域、６１…フォトレジスト

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に、複数のメモリセルがア
   レイ状に配置されたメモリセル部と、該メモリセル部を
   操作する周辺部と、該メモリセル部と該周辺部との境界
   部に設けられたワード線コンタクト部と、上部配線と、
   を備えた半導体記憶装置において、前記周辺部にフィールド酸化膜が形成され、 前記ワード
   線コンタクト部は、前記境界部に形成された第１の拡散
   層と、該第１の拡散層上に酸化処理により形成され、前
   記フィールド酸化膜よりも膜厚が薄い増速酸化膜と、前
   記メモリセル部から引き出され、前記増速酸化膜上に形
   成されたワード線と、該ワード線上に設けられたコンタ
   クトホールと、該コンタクトホールを介して該ワード線
   と接続された前記上部配線と、からなることを特徴とす
   る半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置を製造す
   る半導体記憶装置の製造方法であって、 該半導体記憶装置の製造方法は、 半導体基板上に、フィールド酸化膜を形成する第１の工
   程と、 前記メモリセル部のソース領域及びドレイン領域に第２
   の拡散層を形成するとともに、前記境界部に前記第１の
   拡散層を形成する第２の工程と、 前記半導体基板の表面を酸化して、ゲート酸化膜を形成
   するとともに、前記第１及び第２の拡散層上に増速酸化
   膜を形成する第３の工程と、 前記メモリセル部及び前記周辺部にゲート電極を形成す
   るとともに、前記第１の拡散層上の前記増速酸化膜上
   に、前記ワード線を形成する第４の工程と、を具備して
   なることを特徴とする半導体記憶装置の製造方法。
3. 【請求項３】 請求項２記載の半導体記憶装置の製造方
   法において、 前記第２の工程における、前記第１の拡散層を形成した
   後に、 該第１の拡散層の不純物濃度を、前記第２の拡散層の不
   純物濃度と独立して変化させる工程を追加したことを特
   徴とする半導体記憶装置の製造方法。