JPH0426162A - 浮遊ゲート型半導体記憶装置およびその製造方法 - Google Patents
浮遊ゲート型半導体記憶装置およびその製造方法Info
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- JPH0426162A JPH0426162A JP2130268A JP13026890A JPH0426162A JP H0426162 A JPH0426162 A JP H0426162A JP 2130268 A JP2130268 A JP 2130268A JP 13026890 A JP13026890 A JP 13026890A JP H0426162 A JPH0426162 A JP H0426162A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性記憶装置、特に、素子分離用溝（トレ
ンチ）を有する浮遊ゲート型半導体記憶装置およびその
製造方法に利用する。
ンチ）を有する浮遊ゲート型半導体記憶装置およびその
製造方法に利用する。
本発明は、浮遊ゲートと制御ゲートと、これら両ゲート
に隣接して形成された素子分離用溝とを備えた浮遊ゲー
ト型半導体記憶装置およびその製造方法において、 素子分離用溝と接する浮遊ゲートおよび制御ゲートの側
面に、膜の厚さが制御ゲートよりも浮遊ゲートの方が大
となるように、絶縁膜を形成することにより、 導電層形成の際における素子間短絡をなくし装置不良の
発生を防止したものである。
に隣接して形成された素子分離用溝とを備えた浮遊ゲー
ト型半導体記憶装置およびその製造方法において、 素子分離用溝と接する浮遊ゲートおよび制御ゲートの側
面に、膜の厚さが制御ゲートよりも浮遊ゲートの方が大
となるように、絶縁膜を形成することにより、 導電層形成の際における素子間短絡をなくし装置不良の
発生を防止したものである。
第４図（ａ）〜（ｄ）は従来の素子分離用溝を用いた浮
遊ゲート型半導体記憶装置の一例の主要製造工程におけ
る模式的断面図である。
遊ゲート型半導体記憶装置の一例の主要製造工程におけ
る模式的断面図である。
第４図（ａ）に示すように、シリコン基板１０の表面に
第一ゲート絶縁膜１１ａを介して浮遊ゲート１３、さら
に浮遊ゲート１３上には第二ゲート絶縁膜１１ｂを介し
て制御ゲート１４を順次形成する。
第一ゲート絶縁膜１１ａを介して浮遊ゲート１３、さら
に浮遊ゲート１３上には第二ゲート絶縁膜１１ｂを介し
て制御ゲート１４を順次形成する。
次に、第４図（ｂ）に示すように、フォトレジスト膜２
１を所定のパターンに形成した後、素子分離用溝領域の
制御ゲート１４、第二ゲート絶縁膜１１ｂ１浮遊ゲート
１３、第一ゲート絶縁膜１１ａ、およびシリコン基板１
０を順次エツチングし、素子分離用溝１２ａおよび１２
ｂを形成する。
１を所定のパターンに形成した後、素子分離用溝領域の
制御ゲート１４、第二ゲート絶縁膜１１ｂ１浮遊ゲート
１３、第一ゲート絶縁膜１１ａ、およびシリコン基板１
０を順次エツチングし、素子分離用溝１２ａおよび１２
ｂを形成する。
次に、第４図（Ｃ）に示すように、素子分離用溝１２ａ
および１２ｂ内に絶縁物を埋設し、素子分離用溝１２ａ
および１２ｂを完成する。
および１２ｂ内に絶縁物を埋設し、素子分離用溝１２ａ
および１２ｂを完成する。
最後に、第４図（ｄ）に示すように、制御ゲート１４と
電気的に接続するように導電層１５を形成する。
電気的に接続するように導電層１５を形成する。
この導電層１５の形成はフォトレジスト膜２１を用いて
所定のパターンを形成するが、その際不要な部分の制御
ゲート１４、第二ゲート絶縁膜１１ｂおよび浮遊ゲート
１３も順次エツチングし、導電層１５と自己整合的に下
層も形成する。
所定のパターンを形成するが、その際不要な部分の制御
ゲート１４、第二ゲート絶縁膜１１ｂおよび浮遊ゲート
１３も順次エツチングし、導電層１５と自己整合的に下
層も形成する。
なお、この導電層１５は、記憶装置の制御ゲートの電位
を外部に接続するための配線層であるが、マトリクス状
に記憶装置を配置した場合の行線（ワード線）と考えて
もよい。
を外部に接続するための配線層であるが、マトリクス状
に記憶装置を配置した場合の行線（ワード線）と考えて
もよい。
この従来の素子分離用溝を用いた浮遊ゲート型半導体記
憶装置では、浮遊ゲートおよび制御ゲートを素子分離用
溝を介して自己整合的に形成しているため、以下に述べ
るような欠点があった。
憶装置では、浮遊ゲートおよび制御ゲートを素子分離用
溝を介して自己整合的に形成しているため、以下に述べ
るような欠点があった。
第５図に示すように、従来の素子分離用溝の形成方法で
は、浮遊ゲート１３と制御ゲート１４とははぼ同濃度の
不純物を含有した多結晶シリコン層より形成していたの
で、素子分離用溝の形成工程（第４図（ｂ））において
制御ゲート１４が浮遊ゲート１３よりも後退してエツチ
ングされる。その結果、第６図のように、導電層１５の
形成に際して、制御ゲート１４の後退した長さに相当し
た浮遊ゲートの未エツチング部２２が発生しやすくなり
、素子間が電気的に短絡し、装置不良が発生する。
は、浮遊ゲート１３と制御ゲート１４とははぼ同濃度の
不純物を含有した多結晶シリコン層より形成していたの
で、素子分離用溝の形成工程（第４図（ｂ））において
制御ゲート１４が浮遊ゲート１３よりも後退してエツチ
ングされる。その結果、第６図のように、導電層１５の
形成に際して、制御ゲート１４の後退した長さに相当し
た浮遊ゲートの未エツチング部２２が発生しやすくなり
、素子間が電気的に短絡し、装置不良が発生する。
本発明の目的は、前記の欠点を除去することにより、導
電層形成に際して、素子間短絡による装置不良を発生す
ることのない浮遊ゲート型半導体記憶装置およびその製
造方法を提供することにある。
電層形成に際して、素子間短絡による装置不良を発生す
ることのない浮遊ゲート型半導体記憶装置およびその製
造方法を提供することにある。
本発明の浮遊ゲート型半導体記憶装置は、半導体基板の
表面に第一ゲート絶縁膜を介して形成された浮遊ゲート
と、前記浮遊ゲート上に第二ゲート絶縁膜を介して形成
された制御ゲートと、前記浮遊ゲートおよび前記制御ゲ
ートに隣接しで形成された素子分離用溝とを備えた浮遊
ゲート型半導体記憶装置において、前記素子分離用溝に
接する前記浮遊ゲートの側面に形成された第一側面絶縁
膜と、前記素子分離用溝に接する前記制御ゲートの側面
に形成され、厚さが前記第一側面絶縁膜の厚さよりも薄
い第二側面絶縁膜とを備えたことを特徴とする。
表面に第一ゲート絶縁膜を介して形成された浮遊ゲート
と、前記浮遊ゲート上に第二ゲート絶縁膜を介して形成
された制御ゲートと、前記浮遊ゲートおよび前記制御ゲ
ートに隣接しで形成された素子分離用溝とを備えた浮遊
ゲート型半導体記憶装置において、前記素子分離用溝に
接する前記浮遊ゲートの側面に形成された第一側面絶縁
膜と、前記素子分離用溝に接する前記制御ゲートの側面
に形成され、厚さが前記第一側面絶縁膜の厚さよりも薄
い第二側面絶縁膜とを備えたことを特徴とする。
また、本発明の浮遊ゲート型半導体記憶装置は、前記浮
遊ゲートおよび制御ゲートはいずれも不純物を注入した
多結晶シリコン層より構成され、その不純物濃度は前記
浮遊ゲートの方が前記制御ゲートより約一桁高く設定さ
れたことが好ましい。
遊ゲートおよび制御ゲートはいずれも不純物を注入した
多結晶シリコン層より構成され、その不純物濃度は前記
浮遊ゲートの方が前記制御ゲートより約一桁高く設定さ
れたことが好ましい。
本発明の浮遊ゲート型半導体記憶装置の製造方法は、半
導体基板の表面に第一ゲート絶縁膜を介して浮遊ゲート
を形成する工程と、前記浮遊ゲート上に第二ゲート絶縁
膜を介して制御ゲートを形成する工程とを備えた浮遊ゲ
ート型半導体記憶装置の製造方法において、前記浮遊ゲ
ートおよび前記制御ゲートは、不純物を注入した多結晶
シリコン層でかつその不純物濃度は前記浮遊ゲートの方
が前記制御ゲートより約一桁以上高くなるように形成し
、この形成された前記浮遊ゲートおよび前記制御ゲート
に隣接して前記半導体基板の表面に到達する素子分離用
溝を開孔する工程と、酸化により、前記浮遊ゲートの側
面に第一側面絶縁膜と、前記制御ゲートの側面に厚さが
前記第一側面絶縁膜より薄い第二側面絶縁膜とを形成す
る工程と、前記素子分離用溝を前記半導体基板中まで開
孔し、内部に絶縁物を埋設する工程とを備えたことを特
徴とする。
導体基板の表面に第一ゲート絶縁膜を介して浮遊ゲート
を形成する工程と、前記浮遊ゲート上に第二ゲート絶縁
膜を介して制御ゲートを形成する工程とを備えた浮遊ゲ
ート型半導体記憶装置の製造方法において、前記浮遊ゲ
ートおよび前記制御ゲートは、不純物を注入した多結晶
シリコン層でかつその不純物濃度は前記浮遊ゲートの方
が前記制御ゲートより約一桁以上高くなるように形成し
、この形成された前記浮遊ゲートおよび前記制御ゲート
に隣接して前記半導体基板の表面に到達する素子分離用
溝を開孔する工程と、酸化により、前記浮遊ゲートの側
面に第一側面絶縁膜と、前記制御ゲートの側面に厚さが
前記第一側面絶縁膜より薄い第二側面絶縁膜とを形成す
る工程と、前記素子分離用溝を前記半導体基板中まで開
孔し、内部に絶縁物を埋設する工程とを備えたことを特
徴とする。
また、本発明の浮遊ゲート型半導体記憶装置の製造方法
は、半導体基板の表面に第一ゲート絶縁膜を介して浮遊
ゲートを形成する工程と、前記浮遊ゲート上に第二ゲー
ト絶縁膜を介して制御ゲートを形成する工程とを備えた
浮遊ゲート型半導体記憶装置の製造方法において、前記
浮遊ゲートおよび前記制御ゲートは、不純物を注入した
多結晶シリコン層でかつその不純物濃度は前記浮遊ゲー
トの方が前記制御ゲートより約一桁以上高くなるように
形成し、この形成された前記浮遊ゲートおよび前記制御
ゲートに隣接して前記半導体基板の表面に到達する素子
分離用溝を開孔し、前記浮遊ゲートおよび前記制御ゲー
トの側面をエツチングの厚さが前記浮遊ゲートの方が前
記制御ゲートよりも厚くなるようにエツチングする工程
と、酸化により全面に絶縁膜を形成する工程と、前記素
子分離用溝を前記半導体基板中まで開孔し、内部に絶縁
物を埋設する工程とを備えたことを特徴とする。
は、半導体基板の表面に第一ゲート絶縁膜を介して浮遊
ゲートを形成する工程と、前記浮遊ゲート上に第二ゲー
ト絶縁膜を介して制御ゲートを形成する工程とを備えた
浮遊ゲート型半導体記憶装置の製造方法において、前記
浮遊ゲートおよび前記制御ゲートは、不純物を注入した
多結晶シリコン層でかつその不純物濃度は前記浮遊ゲー
トの方が前記制御ゲートより約一桁以上高くなるように
形成し、この形成された前記浮遊ゲートおよび前記制御
ゲートに隣接して前記半導体基板の表面に到達する素子
分離用溝を開孔し、前記浮遊ゲートおよび前記制御ゲー
トの側面をエツチングの厚さが前記浮遊ゲートの方が前
記制御ゲートよりも厚くなるようにエツチングする工程
と、酸化により全面に絶縁膜を形成する工程と、前記素
子分離用溝を前記半導体基板中まで開孔し、内部に絶縁
物を埋設する工程とを備えたことを特徴とする。
浮遊ゲートの側面に形成された第一側面絶縁膜の厚さは
、制御ゲートの側面に形成された第二側面絶縁膜の厚さ
より犬である。すなわち、浮遊ゲートの側面は制御ゲー
トの側面よりも内側に位置するので、素子分離用溝を半
導体基板中まで開孔するエツチング工程において、浮遊
ゲートに未エツチング部は発生しない。
、制御ゲートの側面に形成された第二側面絶縁膜の厚さ
より犬である。すなわち、浮遊ゲートの側面は制御ゲー
トの側面よりも内側に位置するので、素子分離用溝を半
導体基板中まで開孔するエツチング工程において、浮遊
ゲートに未エツチング部は発生しない。
従って、導電層形成時において素子間が短絡することを
なくし、それによる装置不良の発生を防止することが可
能となる。
なくし、それによる装置不良の発生を防止することが可
能となる。
本発明の構造は、例えば、浮遊ゲートおよび制御ゲート
を不純物が注入された多結晶シリコン層で構成し、その
不純物濃度を浮遊ゲートの方が制御ゲートよりも約一桁
以上高くすることにより、この不純物濃度差による酸化
速度またはエツチング速度の違いを利用して容易に得る
ことができる。
を不純物が注入された多結晶シリコン層で構成し、その
不純物濃度を浮遊ゲートの方が制御ゲートよりも約一桁
以上高くすることにより、この不純物濃度差による酸化
速度またはエツチング速度の違いを利用して容易に得る
ことができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の浮遊ゲート型半導体記憶装置の
第一実施例を示す平面図で、第１図（ｂ）はそのＡ−Ａ
’断面図である。
第一実施例を示す平面図で、第１図（ｂ）はそのＡ−Ａ
’断面図である。
本実施例は、シリコン基板１０の表面に、素子分離用溝
１２ａおよび１２ｂにより周囲と隔てられ、かつ、第一
ゲート絶縁膜１１ａおよび第二ゲート絶縁膜１１ｂを介
して、浮遊ゲート１３および制御ゲート１４が形成され
、浮遊ゲート１３と素子分離用溝１２ａおよび１２ｂと
の間にはそれぞれ第一側面絶縁膜１８ａおよび１８ｂ１
また制御ゲート１４と素子分離用溝１２ａおよび１２ｂ
との間にはそれぞれ第二側面絶縁膜１９ａおよび１９ｂ
が形成され、第一側面絶縁膜１８ａおよび１８ｂは第二
側面絶縁膜１９ａおよび１９ｂよりも厚さが厚くなって
いる。さらに、素子分離用溝１２ａおよび１２ｂを含む
制御ゲート１４上には導電層１５が形成され、導電層１
５の上には層間絶縁膜１６を介してアルミニウム配線１
７が形成される。
１２ａおよび１２ｂにより周囲と隔てられ、かつ、第一
ゲート絶縁膜１１ａおよび第二ゲート絶縁膜１１ｂを介
して、浮遊ゲート１３および制御ゲート１４が形成され
、浮遊ゲート１３と素子分離用溝１２ａおよび１２ｂと
の間にはそれぞれ第一側面絶縁膜１８ａおよび１８ｂ１
また制御ゲート１４と素子分離用溝１２ａおよび１２ｂ
との間にはそれぞれ第二側面絶縁膜１９ａおよび１９ｂ
が形成され、第一側面絶縁膜１８ａおよび１８ｂは第二
側面絶縁膜１９ａおよび１９ｂよりも厚さが厚くなって
いる。さらに、素子分離用溝１２ａおよび１２ｂを含む
制御ゲート１４上には導電層１５が形成され、導電層１
５の上には層間絶縁膜１６を介してアルミニウム配線１
７が形成される。
そして、浮遊ゲート１３と制御ゲート１４はともに例え
ばリン（”Ｐ）からなるＮ型不純物をドープした多結晶
シリコン層で形成され、その不純物濃度は、例えば、浮
遊ゲート１３は１０”〜１０２２ｃｍ−’、および制御
ゲート１４は１０１８〜１．０”ｃｍ−’で、浮遊ゲー
ト１３の方が制御ゲー）１４よりも一桁以上高（なって
いる。
ばリン（”Ｐ）からなるＮ型不純物をドープした多結晶
シリコン層で形成され、その不純物濃度は、例えば、浮
遊ゲート１３は１０”〜１０２２ｃｍ−’、および制御
ゲート１４は１０１８〜１．０”ｃｍ−’で、浮遊ゲー
ト１３の方が制御ゲー）１４よりも一桁以上高（なって
いる。
本発明の特徴は、第１図（ａ）およびら）において、浮
遊ゲート１３に第一側面絶縁膜１８ａおよび１８ｂを形
成し、制御ゲート１４に、厚さが第一側面絶縁膜１８ａ
および１８ｂよりも薄い第二側面絶縁膜１９ａおよび１
９ｂを形成し、かつ、浮遊ゲート１３の不純物濃度を制
御ゲート１４の不純物濃度よりも約一桁高くしたもので
ある。
遊ゲート１３に第一側面絶縁膜１８ａおよび１８ｂを形
成し、制御ゲート１４に、厚さが第一側面絶縁膜１８ａ
および１８ｂよりも薄い第二側面絶縁膜１９ａおよび１
９ｂを形成し、かつ、浮遊ゲート１３の不純物濃度を制
御ゲート１４の不純物濃度よりも約一桁高くしたもので
ある。
次に、本実−実施例の製造方法について、第２図（ａ）
〜（ｄ）に示す主要工程における断面図を参照して説明
する。
〜（ｄ）に示す主要工程における断面図を参照して説明
する。
まず、第２図（ａ）に示すように、シリコン基板１０の
表面に、第一ゲート絶縁膜１１ａを介して浮遊ゲー目３
を形成し、浮遊ゲート１３上に第二ゲート絶縁膜１１ｂ
を介して制御ゲート１４を形成し、さらに制御グー１−
１４上に、例えば窒化シリコンのような耐酸化性膜２０
を形成し、次に、所定の位置に形成したフォトレジスト
膜２１をマスクにして、素子分離用溝１２＆および１２
ｂとなる領域の前述した膜を順次エツチングし、第一ゲ
ート絶縁膜１１ａの表面を露出する。ここで、浮遊ゲー
ト１３は、１０２１〜１０２２ｃｍ−’の例えばリン（
”Ｐ）のようなＮ型不純物を含有した多結晶シリコン層
よりなり、また制御ゲート１４は１０１８〜１０２０
ｃ「３の同じくリン（”Ｐ）のようなＮ型不純物を含有
した多結晶シリコン層よりなるので、エツチングに際し
、高濃度の方がエツチングレートが早いため、従来のよ
うに制御ゲート１４が浮遊ゲート１３より後退すること
はない。
表面に、第一ゲート絶縁膜１１ａを介して浮遊ゲー目３
を形成し、浮遊ゲート１３上に第二ゲート絶縁膜１１ｂ
を介して制御ゲート１４を形成し、さらに制御グー１−
１４上に、例えば窒化シリコンのような耐酸化性膜２０
を形成し、次に、所定の位置に形成したフォトレジスト
膜２１をマスクにして、素子分離用溝１２＆および１２
ｂとなる領域の前述した膜を順次エツチングし、第一ゲ
ート絶縁膜１１ａの表面を露出する。ここで、浮遊ゲー
ト１３は、１０２１〜１０２２ｃｍ−’の例えばリン（
”Ｐ）のようなＮ型不純物を含有した多結晶シリコン層
よりなり、また制御ゲート１４は１０１８〜１０２０
ｃ「３の同じくリン（”Ｐ）のようなＮ型不純物を含有
した多結晶シリコン層よりなるので、エツチングに際し
、高濃度の方がエツチングレートが早いため、従来のよ
うに制御ゲート１４が浮遊ゲート１３より後退すること
はない。
次に、第２図（ｂ）に示すように、フォトレジスト膜２
１を除去した後、装置全体を例えば９００℃の酸化性雰
囲気中に置くと、浮遊ゲート１３および制御ゲート１４
の側面に、それぞれ第一ならびに第二側面絶縁膜１８ａ
および１８ｂ、ならびに１９ａおよび１９ｂが形成され
る。ここで前述したＮ型不純物の濃度の違いは酸化速度
の違いにもなり、第一側面絶縁膜１８ａおよび１８ｂは
、第二側面絶縁膜１９ａおよび１９ｂより厚くなる。な
お、その際、制御ゲート１４の上面には耐酸化性膜２０
が形成されているので、上面が酸化されることは防止で
きる。
１を除去した後、装置全体を例えば９００℃の酸化性雰
囲気中に置くと、浮遊ゲート１３および制御ゲート１４
の側面に、それぞれ第一ならびに第二側面絶縁膜１８ａ
および１８ｂ、ならびに１９ａおよび１９ｂが形成され
る。ここで前述したＮ型不純物の濃度の違いは酸化速度
の違いにもなり、第一側面絶縁膜１８ａおよび１８ｂは
、第二側面絶縁膜１９ａおよび１９ｂより厚くなる。な
お、その際、制御ゲート１４の上面には耐酸化性膜２０
が形成されているので、上面が酸化されることは防止で
きる。
次に、第２図（Ｃ）に示すように、シリコン基板１０、
素子分離用溝１２ａおよび１２ｂとなる領域をエツチン
グし、素子分離用溝１２ａおよび１２ｂを形成し、その
後、第２図（ｄ）に示すように、この溝内に絶縁膜を埋
設し素子分離用溝１２ａおよび１２ｂを形成する。続い
て、耐酸化性膜２０を除去した後に導電層１５を形成す
る。
素子分離用溝１２ａおよび１２ｂとなる領域をエツチン
グし、素子分離用溝１２ａおよび１２ｂを形成し、その
後、第２図（ｄ）に示すように、この溝内に絶縁膜を埋
設し素子分離用溝１２ａおよび１２ｂを形成する。続い
て、耐酸化性膜２０を除去した後に導電層１５を形成す
る。
前述の説明から明らかなように、本実−実施例において
は、浮遊ゲート１３は制御ゲート１４よりも確実に後退
して形成されるため、従来例の第６図に示したような浮
遊ゲート１３の未エツチング部２２が形成される心配は
全くない。
は、浮遊ゲート１３は制御ゲート１４よりも確実に後退
して形成されるため、従来例の第６図に示したような浮
遊ゲート１３の未エツチング部２２が形成される心配は
全くない。
従って、アルミニウム配線の際に、素子間に電気的な短
絡を発生することもない。
絡を発生することもない。
第３図（ａ）〜（ｄ）は本発明の第二実施例の主要工程
における断面図である。
における断面図である。
本第二実施例は、第３図（ｄ）に示すように、第一側面
絶縁膜および第二側面絶縁膜の形成方法が異なるだけで
、実質的には前記第一実施例と同様である。次に、第３
図（ａ）〜（ｄ）に従ってその製造方法について説明す
る。
絶縁膜および第二側面絶縁膜の形成方法が異なるだけで
、実質的には前記第一実施例と同様である。次に、第３
図（ａ）〜（ｄ）に従ってその製造方法について説明す
る。
まず、第３図（ａ）に示すように、制御ゲート１４およ
び浮遊ゲート１３のエツチングに際し、浮遊ゲート１３
中のＮ型不純物濃度が高くエツチング速度が大きいこを
利用して、浮遊ゲート１３の側面をエツチングで後退さ
せる。
び浮遊ゲート１３のエツチングに際し、浮遊ゲート１３
中のＮ型不純物濃度が高くエツチング速度が大きいこを
利用して、浮遊ゲート１３の側面をエツチングで後退さ
せる。
次に、第３図（５）に示すように、熱酸化により、浮遊
ゲート１３の側面にシリコン酸化膜からなる第一側面絶
縁膜２３ａおよび２３ｂ１ならびに制御ゲート１４の側
面に第二側面絶縁膜２４ａおよび２４ｂを形成する。こ
のとき、制御ゲート１４の上面にも同様に絶縁膜が形成
される。
ゲート１３の側面にシリコン酸化膜からなる第一側面絶
縁膜２３ａおよび２３ｂ１ならびに制御ゲート１４の側
面に第二側面絶縁膜２４ａおよび２４ｂを形成する。こ
のとき、制御ゲート１４の上面にも同様に絶縁膜が形成
される。
次に、第３図（Ｃ）に示すように、制御ゲート１４をマ
スクにして、素子分離用溝１２ａおよび１２ｂをシリコ
ン基板１０中まで開孔する。
スクにして、素子分離用溝１２ａおよび１２ｂをシリコ
ン基板１０中まで開孔する。
その後、第３図（ｄ）に示すように、ＣＶＤ法により、
シリコン酸化物からなる絶縁膜を素子分離用溝１２ａお
よび１２ｂ内に埋設し、さらに導電層１５を形成する。
シリコン酸化物からなる絶縁膜を素子分離用溝１２ａお
よび１２ｂ内に埋設し、さらに導電層１５を形成する。
本第二実施例においても、第一実施例と同様に、浮遊ゲ
ート１３の側面の絶縁膜は、実効的に第一側面絶縁膜２
３ａおよび２３ｂに、エツチングで後退させた分を加え
た厚さとなり、制御ゲート１４の第二側面絶縁膜２４ａ
および２４ｂの厚さよりも厚くなり、第一実施例と同様
の構成となる。
ート１３の側面の絶縁膜は、実効的に第一側面絶縁膜２
３ａおよび２３ｂに、エツチングで後退させた分を加え
た厚さとなり、制御ゲート１４の第二側面絶縁膜２４ａ
および２４ｂの厚さよりも厚くなり、第一実施例と同様
の構成となる。
本第二実施例では、側面絶縁膜を比較的薄く形成すれば
よいので、制御ゲートの製造上の制御性が優れている。
よいので、制御ゲートの製造上の制御性が優れている。
以上説明したように、本発明は、浮遊ゲートよりも制御
ゲートが後退しやすいという従来のトレンチ分離を用い
た浮遊ゲート型半導体記憶装置において、例えば、浮遊
ゲートの不純物濃度を制御ゲートの不純物濃度よりも１
桁以上高くすることで、浮遊ゲートを逆に後退しやすく
し、浮遊ゲートの側面に制御ゲートの側面に形成される
よりも厚さの厚い絶縁膜を形成することにより、浮遊ゲ
ートの未エツチング部をなくすことができ、その結果素
子間短絡をなくし装置の不良を大幅に改善できる効果が
ある。
ゲートが後退しやすいという従来のトレンチ分離を用い
た浮遊ゲート型半導体記憶装置において、例えば、浮遊
ゲートの不純物濃度を制御ゲートの不純物濃度よりも１
桁以上高くすることで、浮遊ゲートを逆に後退しやすく
し、浮遊ゲートの側面に制御ゲートの側面に形成される
よりも厚さの厚い絶縁膜を形成することにより、浮遊ゲ
ートの未エツチング部をなくすことができ、その結果素
子間短絡をなくし装置の不良を大幅に改善できる効果が
ある。
第１図（ａ）は本発明の浮遊ゲート型半導体記憶装置の
第一実施例を示す平面図。 第１図（ｂ）はそのＡ−Ａ’断面図。 第２図（ａ）〜（ｄ）はその主要製造工程における断面
図。 第３図（ａ）〜（ｄ）は本発明の第二実施例の主要製造
工程における断面図。 第４図（ａ）〜（ｄ）は従来例の主要製造工程における
断面図。 第５図は他の従来例の一製造工程における断面図。 第６図は他の従来例を示す模式的破砕斜視図。 １０・・・シリコン基板、ｌｌａ・・・第一ゲート絶縁
膜、１１ｂ・・・第二ゲート絶縁膜、１２ａ 、 １２
ｂ・・・素子分離用溝、１３・・・浮遊ゲート、１４・
・・制御ゲート、１５・・・導電層、１６・・・層間絶
縁膜、１７・・パアルミニウム配線、１８ａ 、 １８
ｂ 、２３ａ 、２３ｂ ＝−第一側面絶縁膜、１９ａ
、１９ｂ 、 ２４ａ 、 ２４ｂ・・・第二側面絶縁
膜、２０・・・耐酸化性膜、２１・・・フォトレジスト
膜、２２・・・未エツチング部。
第一実施例を示す平面図。 第１図（ｂ）はそのＡ−Ａ’断面図。 第２図（ａ）〜（ｄ）はその主要製造工程における断面
図。 第３図（ａ）〜（ｄ）は本発明の第二実施例の主要製造
工程における断面図。 第４図（ａ）〜（ｄ）は従来例の主要製造工程における
断面図。 第５図は他の従来例の一製造工程における断面図。 第６図は他の従来例を示す模式的破砕斜視図。 １０・・・シリコン基板、ｌｌａ・・・第一ゲート絶縁
膜、１１ｂ・・・第二ゲート絶縁膜、１２ａ 、 １２
ｂ・・・素子分離用溝、１３・・・浮遊ゲート、１４・
・・制御ゲート、１５・・・導電層、１６・・・層間絶
縁膜、１７・・パアルミニウム配線、１８ａ 、 １８
ｂ 、２３ａ 、２３ｂ ＝−第一側面絶縁膜、１９ａ
、１９ｂ 、 ２４ａ 、 ２４ｂ・・・第二側面絶縁
膜、２０・・・耐酸化性膜、２１・・・フォトレジスト
膜、２２・・・未エツチング部。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面に第一ゲート絶縁膜を介して形成
された浮遊ゲートと、 前記浮遊ゲート上に第二ゲート絶縁膜を介して形成され
た制御ゲートと、 前記浮遊ゲートおよび前記制御ゲートに隣接して形成さ
れた素子分離用溝と を備えた浮遊ゲート型半導体記憶装置において、前記素
子分離用溝に接する前記浮遊ゲートの側面に形成された
第一側面絶縁膜と、 前記素子分離用溝に接する前記制御ゲートの側面に形成
され、厚さが前記第一側面絶縁膜の厚さよりも薄い第二
側面絶縁膜と を備えたことを特徴とする浮遊ゲート型半導体記憶装置
。 ２、前記浮遊ゲートおよび制御ゲートはいずれも不純物
を注入した多結晶シリコン層より構成され、その不純物
濃度は前記浮遊ゲートの方が前記制御ゲートより約一桁
高く設定された請求項１記載の浮遊ゲート型半導体記憶
装置。 ３、半導体基板の表面に第一ゲート絶縁膜を介して浮遊
ゲートを形成する工程と、 前記浮遊ゲート上に第二ゲート絶縁膜を介して制御ゲー
トを形成する工程と を備えた浮遊ゲート型半導体記憶装置の製造方法におい
て、 前記浮遊ゲートおよび前記制御ゲートは、不純物を注入
した多結晶シリコン層でかつその不純物濃度は前記浮遊
ゲートの方が前記制御ゲートより約一桁以上高くなるよ
うに形成し、 この形成された前記浮遊ゲートおよび前記制御ゲートに
隣接して前記半導体基板の表面に到達する素子分離用溝
を開孔する工程と、 酸化により、前記浮遊ゲートの側面に第一側面絶縁膜と
、前記制御ゲートの側面に厚さが前記第一側面絶縁膜よ
り薄い第二側面絶縁膜とを形成する工程と、 前記素子分離用溝を前記半導体基板中まで開孔し、内部
に絶縁物を埋設する工程と を備えたことを特徴とする浮遊ゲート型半導体記憶装置
の製造方法。 ４、半導体基板の表面に第一ゲート絶縁膜を介して浮遊
ゲートを形成する工程と、 前記浮遊ゲート上に第二ゲート絶縁膜を介して制御ゲー
トを形成する工程と を備えた浮遊ゲート型半導体記憶装置の製造方法におい
て、 前記浮遊ゲートおよび前記制御ゲートは、不純物を注入
した多結晶シリコン層でかつその不純物濃度は前記浮遊
ゲートの方が前記制御ゲートより約一桁以上高くなるよ
うに形成し、 この形成された前記浮遊ゲートおよび前記制御ゲートに
隣接して前記半導体基板の表面に到達する素子分離用溝
を開孔し、前記浮遊ゲートおよび前記制御ゲートの側面
をエッチングの厚さが前記浮遊ゲートの方が前記制御ゲ
ートよりも厚くなるようにエッチングする工程と、 酸化により全面に絶縁膜を形成する工程と、前記素子分
離用溝を前記半導体基板中まで開孔し、内部に絶縁物を
埋設する工程と を備えたことを特徴とする浮遊ゲート型半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130268A JP2560517B2 (ja) | 1990-05-22 | 1990-05-22 | 浮遊ゲート型半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130268A JP2560517B2 (ja) | 1990-05-22 | 1990-05-22 | 浮遊ゲート型半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426162A true JPH0426162A (ja) | 1992-01-29 |
| JP2560517B2 JP2560517B2 (ja) | 1996-12-04 |
Family
ID=15030230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130268A Expired - Fee Related JP2560517B2 (ja) | 1990-05-22 | 1990-05-22 | 浮遊ゲート型半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560517B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201277B1 (en) * | 1993-08-31 | 2001-03-13 | Texas Instruments Incorporated | Slot trench isolation for flash EPROM |
| US6724036B1 (en) * | 1999-05-12 | 2004-04-20 | Taiwan Semiconductor Manufacturing Company | Stacked-gate flash memory cell with folding gate and increased coupling ratio |
| US7183615B2 (en) | 2003-07-04 | 2007-02-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method for the same |
| US7393747B2 (en) | 2003-09-30 | 2008-07-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and a fabrication method thereof |
| JP2008227535A (ja) * | 2001-03-17 | 2008-09-25 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
-
1990
- 1990-05-22 JP JP2130268A patent/JP2560517B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201277B1 (en) * | 1993-08-31 | 2001-03-13 | Texas Instruments Incorporated | Slot trench isolation for flash EPROM |
| US6724036B1 (en) * | 1999-05-12 | 2004-04-20 | Taiwan Semiconductor Manufacturing Company | Stacked-gate flash memory cell with folding gate and increased coupling ratio |
| JP2008227535A (ja) * | 2001-03-17 | 2008-09-25 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
| US7183615B2 (en) | 2003-07-04 | 2007-02-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method for the same |
| US7393747B2 (en) | 2003-09-30 | 2008-07-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and a fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560517B2 (ja) | 1996-12-04 |
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Legal Events
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|---|---|---|---|
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