KR910001426B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 제조방법으로 형성된 EPROM 또는 EEPROM의 단면도.
제2도는 제1도에 도시된 영역(A)부분을 확대시켜 나타낸 도면.
제3a도 내지 제3e도는 본 발명에 따른 반도체장치의 제조방법에 의한 제조공정을 나타낸 단면도로서, 제3a도는 실리콘기판상에 소자분리영역의 형성과 제1 절연막의 형성 및 인이 주입된 제1 다결정실리콘층이 전표면상에 형성되는 과정을 나타낸 단면도.
제3b도는 제1 다결정실리콘층의 표면을 산화시켜 제2 절연막을 형성시키는 공정과 제2 다결정실리콘층을 형성시키는 공정 및 실리콘질화막을 형성시키는 공정을 나타낸 단면도.
제3c도는 실리콘질화막과 제2 다결정실리콘층, 제2 절연막, 제1 다결정실리콘층이 자기정합방법중 RIE방법에 의해 선택적으로 에칭되는 과정을 나타낸 단면도.
제3d도는 제3 절연막이 제1, 제2 다결정실리콘층의 측면부분에 형성되는 과정을 나타낸 단면도.
제3e도는 실리콘질화막을 제거시키고, 제3 다결정실리콘층을 전표면상에 형성시키며, 인을 제3 다결정실리콘층으로 확산시키는 공정을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 17 : 실리콘기판 12, 18 : 소자분리영역
13 : 게이트절연막 14, 20 : 제1 다결정실리콘층
14a, 14b : 가장자리부분 14c : 측벽부
15, 15a, 15b : 절연막(산화막) 15c : 수직부
16, 22 : 제2 다결정실리콘층 19 : 게이트산화막(제1 절연막)
21 : 얇은 산화막(제2 절연막) 23 : 실리콘질화막(내산화성막)
24 : 산화막(제3 절연막) 25 : 제3 다결정실리콘층 (도전층)
본 발명은 일반적으로 2층이상의 다결정실리콘층의 사용을 필요로하고, 다결정실리콘층사이에 큰용량결합이 유구되는 반도체장치의 제조방법에 관한 것으로, 특히 EPROM, EEPROM, DRAM 등의 반도체장치를 제조하는 방법에 관한 것이다.
종래에는 EPROM(또는 EEPROM)을 두다결정실리콘층사이에 얇은 절연막을 형성시킴으로써 제조하게 되는바, 우선 제1 다결정실리콘층을 형성시킨 다음 이 제1 다결정실리콘층에 예컨대 인등의 불순물을 주입시키고, 이어 포트리소그라피 및 RIE법에 의해 상기 제1 다결정실리콘층중 소망의 영역을 제거시키고, 계속해서 열산화시켜 상기 제1 다결정실리콘층의 표면에 얇은 산화막을 형성시킨다. 그 다음 제2 다결정실리콘층을 형성시켜 이 제2 다결정실리콘층을 패터닝한다.
제1도는 상기한 종래의 제조방법으로 형성된 EPROM(또는 EEPROM)의 단면도로서, 제1도에 있어서 참조부호 11은 실리콘기판이고, 12는 소자분리영역이며, 13은 게이트절연막이다. 또한 참조부호 14는 제1 다결정실리콘층이고, 15는 얇은 절연막(산화막)이며, 16은 제2 다결정실리콘층이다. 또 도시하지 않았지만 소오스와 드레인영역이 기판뒤의 표면에 형성되어 있다.
그런데 최근 반도체장치의 미세화요구에 따라서 절연막(15)을 얇게 해서 실리콘기판(11)중에 형성된 확산층이 넓어짐을 방지하기 위해 절연막(15)을 저온에서 형성시키게 되면, 다음과 같은 문제가 발생하게 된다. 우선 제1도의 점선으로 둘러싸인 영역(A)을 확대해서 제2도에 도시한 바와 같이 제1 다결정실리콘층(14)의 코너부분에는 평면부보다 더 얇은 산화막(15a, 15b ; 절연막)이 형성되어 있기 때문에 소자의 실효적인 내압이 낮아지게 된다. 더구나 얇은 절연막(15)을 저온에서 형성시키면, 다결정실리콘층(14)의 가장자리부분(14a, 14b)이 둥글게 되지 않아 이 가장자리부분(14a, 14b)에 전계가 집중하게 되므로 소자의 전계강도가 낮아지게 된다. 또한 제1 다결정실리콘층(14)의 측벽부(14c)는 제1 다결정실리콘층(14)의 패터닝시에 있어서, RIE처리에 의해 손상을 입거나 오염되며, 이 측벽부(14c)에 형성된 얇은 절연막(15)중 수직부(15c)는 일반적으로 결함밀도가 높아지게 된다. 이러한 결함은 장치의 원료에 대한 제품의 비율을 저하시킨다. 더욱이 종래의 제조방법에서는 얇은 산화막(15)을 형성시키기 전에 상기 제1 다결정실리콘층(14)을 패터닝하기 위해 포토레지스트가 도포되고, 이 레지스트에 의한 제1 다결정실리콘층(14) 표면의 오염에 의해 절연막(15)의 결함밀도가 증가하게 되며, 가동이온이 이 절연막(15)중에 주입되어 소자특성이 불안정하게 되어 신뢰성의 저하를 초래하게 되었다.
본 발명은 상기한 실정을 감안해서 발명된 것으로, 형성된 소자의 전기적인 전계강도의 저하를 방지할 수 있음과 더불어 특성의 안정화를 꾀하고 원료에 대한 제품의 비율 및 신뢰성을 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 불순물을 도핑시킨 제1 실리콘층을 형성시킨 다음 상기 제1 실리콘층을 패터닝하지 않고 얇은 절연막, 제2 실리콘층 및 내산화성막을 순차형성시킨다. 이어 포토리소그라피를 실행해서 상기 내산화성막과 제2 실리콘층 및 얇은 절연막을 자기정합 방법으로 에칭시키고, 계속해서 상기 내산화막을 마스크로서 상기 제1 실리콘층의 측벽부에 두꺼운 산화막을 형성시킨다. 그리고 상기 내산화막상에 도전층을 형성시켜 상기 제2 실리콘층과 이 도전층을 전기적으로 접속시키는 것이다.
상기한 바와 같은 제조방법에서는 제1 실리콘층을 형성시킨 다음 이 제1 실리콘층을 패터닝하지 않고 얇은 절연막과 제2 실리콘층 및 내산화막을 형성시키므로 상기 제1 실리콘층상에 레지스트를 도포할 필요가 없어 레지스트에 의한 오염에 의해 발생하는 얇은 절연막의 결함밀도를 저하시킬 수 있음과 더불어 가동이온이 상기 얇은 절연막중에 주입됨에 따른 소자특성의 변동을 방지할 수 있어 신뢰성도 향상시킬 수 있다. 뿐만아니라 얇은 산화막을 제1 실리콘층의 측벽부에 형성시킬 수 있어 이 측벽부에서의 절연막의 결함밀도와 전계의 상승에 기인하는 전기적인 전계강도를 감소시킬 수 있으므로 원료에 대한 제품의 비율 및 소자의 신뢰도를 크게 향상시킬 수 있다.
이하 도면을 참조하여 본 발명의 1실시예에 관해서 설명한다.
제3a도 내지 제3e도는 EPROM(또는 EEPROM)의 제조공정을 순차 도시한 것으로, 먼저 제3a도에 도시한 바와 같이 실리콘기판(17)의 주표면을 예컨대 LOCOS법으로 선택산화시켜 소자분리영역(18)을 형성시키고, 이 소자 분리영역(18)으로 분리된 소자영역의 실리콘기판(17)상에 게이트산화막(19 ; 제1 절연막)을 800℃∼900℃의 온도로 열산화시켜 형성시킨다. 그다음 게이트산화막(19)의 전면에 LPCVD법에 의해 막두께가 4000Å정도의 제1 다결정실리콘층(20)을 퇴적형성시켜 이 제1 다결정실리콘층(20)에 2×1020㎝-3정도의 인을 확산시킨다.
계속해서 예컨대 1000℃의 희석산화법에 의해 상기 제1 다결정실리콘층(20)의 표면을 산화시켜 100∼200Å의 얇은 산화막(21 ; 제2 절연막)을 형성시키고, 이 산화막(21)상에 막두께가 약 1000Å인 제2 다결정실리콘층(22)을 LPCVD법으로 퇴적형성시킨 후 상기 제2 다결정실리콘층(22)상에 LPCVD법에 의해 실리콘질화막(23 ; 내산화성막)을 100Å정도의 두께로 퇴적형성시키면 제3b도에 도시한 바와 같이 된다.
다음에 포토리소그라피에 의해 마스크(도시하지 않았음)를 형성시키고, 상기 실리콘질화막(23)과 제2 다결정실리콘층(22), 얇은 산화막(21) 및 제1 다결정실리콘층(20)을 RIE법인 자기정합법으로 에칭시킨 다음 RIE처리에 마스크로 사용된 포토레지스트를 제거시키면 제3c도에 도시한 바와 같이 된다.
그후 예컨대 1000℃의 드라이산화분위기(dry oxygen atmosphere)에서 20분정도 선택적으로 열산화시켜 제1, 제2 다결정실리콘층(20, 22)의 측벽부에 산화막(24 ; 제3 절연막)을 형성시키는데, 이때 제1 다결정실리콘층(20)에는 고농도의 인이 함유되어 있으므로 두꺼운 산화막이 급속히 형성되어 제3D도에 도시한 바와 같이 된다.
다음에 RIE법, CDE법 또는 젖은 에칭법(wet etching method)에 의해 상기 실리콘질화막(23)을 제거시킨후 소자분리영역(18)전면에 제3 다결정실리콘층(25 ; 도전층)을 형성시키고, 제2 다결정실리콘층(22)으로 인을 확산시킨다. 그에따라 제2, 제3 다결정실리콘층(22, 25)이 서로 전기적으로 접속되고, 그 구조의 제3e도와 같게 된다.
즉, 상기 다결정실리콘층(25)을 패터닝해서 배선을 형성시키면 제3e도에 도시한 바와 같이 EPROM 또는 EEPROM이 완성된다.
상기한 바와 같은 제조방법에 의하면, 제1 다결정실리콘층(20)의 코너부 및 측벽부에 두꺼운 산화막(24)을 형성시킬 수 있으므로 내압의 저하를 방지할 수 있는 바, 실험에 의하면, 종래와 같이 제1 다결정실리콘층의 가장자리부분에 얇은 절연막이 형성되면 이 가장자리 부분에서 누설전류를 평면부의 누설전류보다 2∼3자리수 크게 되며, 예컨대 ㎟의 캐패시터로 가장자리가 1000㎜길이인 경우에 9MV/Cm의 전계가 가해지면, 10-8∼10-7A의 누설전류가 흐르지만 본 발명의 제조방법으로 형성된 것에서는 누설전류를 10-10A로 억제할 수 있었다. 또한 제1 다결정실리콘층(20)을 형성시킨 다음에 포토리소그라피나 에칭을 하지 않고 직접 얇은 산화막(21)과 제2 다결정실리콘층(22) 및 내산화성막(23)을 순차형성시키고 있으므로 제1 다결정실리콘층(20)에는 레지스트를 도포하지 않으므로 레지스트에 의한 오염에 의해 발생하는 얇은 절연막(21)의 결함밀도를 저하시킬 수 있음과 더불어 가동이온이 이 얇은 절연막(21)중에 주입됨에 따른 소자특성의 변동을 방지할 수 있어 신뢰성을 향상시킬 수 있다.
더구나 상기 실시예에서 내산화막으로서 실리콘질화막(23)을 제거해서 제3 다결정실리콘층(25)을 형성시켰지만, 예컨대 플라스마질화법 등으로 얇은 질화막(막두께 50Å이하)을 형성시키면, 장벽높이가 낮아지므로 전기적으로 제2, 제3 다결정실리콘층(22, 25)은 도통상태와 마찬가지로 되어 이 질화막을 제거할 필요가 없다. 또한 제3 다결정실리콘층(25)대신에 높은 융점을 갖는 금속, 높은 융점을 갖는 금속의 실리사이드 또는 실리사이드와 다결정실리콘의 적층구조(폴리사이드)를 사용하게 되면, 배선층의 저항값을 감소시킬 수 있다. 또 상기 실시예에서는 열산화로 형성시켰지만, CVD법에 의한 절연막이나 열산화막, CVD법에 의한 절연막과의 다층구조를 이용하여도 좋음은 물론이다.
Claims (9)
- 실리콘기판(17)의 주표면상에 소자분리영역(18)을 형성시키는 공정과, 이 소자분리영역(18)에 의해 분리된 상기 실리콘기판(17)의 소자영역상에 제1 절연막(19)을 형성시키는 공정, 상기 제1 절연막(19)과 소자분리영역(18)에 불순물을 도핑시켜 제1 실리콘층(20)을 형성시키는 공정, 상기 제1 실리콘층(20)상에 제2 절연막(21)을 형성시키는 공정, 상기 제2 절연막(21)상에 제2 실리콘층(22)을 형성시키는 공정, 상기 제2 실리콘층(22)상에 내산화성막(23)을 형성시키는 공정, 상기 내산화성막(23)과 제2 실리콘층(22), 제2 절연막(21) 및 제1 실리콘층(20)을 설정된 패턴을 가진 마스크를 사용해서 선택적으로 에칭시키는 공정, 상기 내산화막(23)을 마스크로서 선택산화시켜 상기 제1,제2 실리콘층(20, 22)의 측벽부에 제3 절연막(24)을 형성시키는 공정 및, 상기 제2 실리콘층(22)과 소자분리영역(18)상에 도전층(25)을 형성시키는 공정을 구비하여 2층이상의 실리콘층을 사용한 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 내산화성막(23)은 실리콘질화막으로 이루어지게 됨을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 도전층(25)은 실리콘으로 이루어지게 됨을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 도전층(25)은 고융점금속으로 이루어지게 됨을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 도전층(25)은 고융점금속의 실리사이드로 이루어지게 됨을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 도전층(25)은 고융점금속의 실리사이드와 실리콘의 적층구조로 이루어지게 됨을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1, 제2 실리콘층(20, 22 ; 절연막)은 산화막으로 이루어지게 됨을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1 실리콘층(20)에 도핑된 불순물은 인인것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 내산화성막(23)은 상기 도전층(25)의 형성전에 제거됨을 특징으로 하는 반도체장치의 제조방법.
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