JPH0296377A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に不揮発性
ＭＯＳメモリ装置の構造改善に関するものである。

〔従来の技術〕

従来の半導体装置として浮遊ゲートを有するアバランシ
ェ注入型不揮発性ＭＯＳメモリ装置（以下、ＥＦＲＯＭ
という）が提案されている。このＥＰＲＯＭは、周知の
ようにメモリトランジスタ特性を向上（例えば、書込み
易くする等）させるため、浮遊ゲート電極と制御ゲート
との間の第２ゲート絶縁膜容量を大きくするような構造
が用いられている。

第４図は従来のＥＰＲＯＭにおけるモストランジスタの
製造工程を示す断面図である。以下この図に従って説明
する。まず、第４図（ａ）に示すようにシリコン基板１
の上面に約０．６μｍのフィールド酸化シリコン膜２及
び約３００人の第１ゲート酸化シリコン膜３を９５０℃
程度の熱酸化法により所定の領域に形成した後、浮遊ゲ
ート電極となる第１多結晶シリコン膜４を生成し、リン
をドープする。次に、この第１多結晶シリコン膜４を熱
酸化することにより、約１５０人の第２ゲート酸化シリ
コン膜５を生成し、さらに、その上に窒化シリコン膜６
をＣＶＤ法により堆積する。次に、図に示していないが
レジストをマスクにして、メモリトランジスタのチャネ
ル幅方向の浮遊ゲート電極の長さを決めるように窒化シ
リコン膜６、第２ゲート酸化シリコン膜５及び第１多結
晶シリコン膜４をエツチングする。このエツチングによ
り露出した第１多結晶シリコン膜４の側面に、図示して
いないが１０００〜１５００人の酸化シリコン膜を９０
０℃前後の温度においてＷＥＴ雰囲気で熱酸化すること
により生成する。この熱酸化の際、窒化シリコン膜６上
には５０人程度の極めて薄い第３ゲート酸化シリコン膜
７が同時に生成される。次に、制御ゲート電極となる第
２多結晶シリコン膜８を生成し、リンをドープする。そ
して、メモリトランジスタのソース・ドレイン間隔を決
めるようにレジスト９をマクスにして順次上面層からエ
ッチソゲする。このとき、第２多結晶シリコン膜８をＣ
Ｆ　ｓガスを用いて異方性プラズマエツチングするが、
少し第２多結晶シリコン膜８がサイドエツチングするた
め、エツチング条件によるがレジスト９より０．１〜０
．２μｍ程度幅が狭くなる。このサイドエッチ量を少な
くするためには、レジスト９もエツチングしながら第２
多結晶シリコン膜８をエツチングする方法もあるが、こ
の場合、寸法の制御性が悪くなる恐れがある。次に、レ
ジスト９をマスクに第３ゲート酸化シリコン膜７．窒化
シリコン膜６．及び第２ゲート酸化シリコン膜５を同時
に０２を含んだＣＨＦ、ガスまたは０２Ｆ６ガスを用い
て１０００〜１５００Ｗの異方性プラズマエツチングを
行なう。この３層のゲート絶縁膜のエツチングは、はぼ
完全異方性エツチングになり、レジスト９とほぼ同じ幅
の３層のゲート絶縁膜（第３ゲート酸化シリコン膜７．
窒化シリコン膜６、第２ゲート酸化シリコン膜５）が形
成される。

そして、上記３Ｎのゲート絶縁膜が形成された後、第１
多結晶シリコン膜４がエツチングされる。ここで、第１
多結晶シリコン膜４も第２多結晶シリコン膜８と同じよ
うにサイドエンチングされるため、３層のゲート絶縁膜
の突出部が形成される。

次に、第４図（ｂ）に示すように、レジスト９を除去し
た後、フッ酸水溶液を用いて第２多結晶シリコン膜８．
第１多結晶シリコン膜４をマスクに第１ゲート酸化シリ
コン膜３をエンチングし、ソース・ドレインとなるシリ
コン基ｖｉ１を露出させる。この際、第２ゲート酸化シ
リコン膜５及び第３ゲート酸化シリコン膜７の突出部Ｔ
の酸化膜もエツチングされる。次に、第２多結晶シリコ
ン膜８をマスクにソース・ドレイン領域に不純物をイオ
ン注入し、注入層１１ａを形成する。

次に、第４図＜ｃ＞に示すように、注入した不純物を熱
拡散して所定のソース・ドレイン膜１１を形成し、ＰＳ
Ｇ層１２を堆積後コンタクト部を設け、アルミ１３及び
パッシベーション膜１４を形成する。

なお、上記のＥＦＲＯＭについては、特公昭５３−１１
１９５号公報（山崎舜平氏）、特開昭５７−９３５７８
号公報（ジョージ・ジェイ・コーシュ氏）、特開昭５９
−１６１８７号公報（ジェームス・エル・バターソン氏
）等に詳細に記載されている。

〔発明が解決しようとする課題〕

このように従来技術による半導体装置では、ソース・ド
レインとなる不純物をシリコン基板１にイオン注入する
際、３層の絶縁膜からなる突出部分子が存在するため、
この突出部Ｔ下のシリコン基板１には不純物が殆ど注入
されない。特に、ソース・ドレインにＮ＋拡散領域を形
成するためＡＳを注入する場合、Ａｓは窒化シリコン膜
６をほとんど通過しない。

従来のメモリトランジスタにおけるソース・ドレイン寸
法は１．０〜１．２μｍ程度であり、その拡散深さは不
純物にＡｓを用いた場合、約０．３μｍ程度（熱拡散を
９００℃で１時間）になるように形成していた。このよ
うな場合、上記のような突出部Ｔが存在していても拡散
層が横方向に０．１〜０゜２μｍ程度広がり問題となら
なかった。

しかし、近年の微細化にともない、ソース・ドレイン膜
１１の深さが０．２μｍ程度以下となってきたため、拡
散層の横の広がりが少なくなり、第２図（Ｃ）に示すよ
うにソース・ドレイン膜１１がゲートの端部まで到達せ
ず寸断（オフセント）されてしまうという欠点があった
。このため、ゲート電極に所定の電圧を印加してもメモ
リトランジスタがオン状態にならず、電気的特性にバラ
ツキが生じる結果となった。

本発明は上記のような欠点を解消するためなされたもの
で、突出部Ｔを無くすことにより、ソース・ドレインの
オフセットのない浮遊ゲートを有する半導体装置の製造
方法を得ることを目的としている。

〔課題を解決するための手段〕

本発明に係る半導体装置の製造方法は、シリコン基板上
に第１ゲート酸化シリコン膜を形成し、その上面に第１
多結晶シリコン膜を生成する工程と、第１多結晶シリコ
ン膜上に酸化シリコン膜と窒化シリコン膜による層間絶
縁膜とを生成する工程と、層間絶縁膜上に第２ゲート電
極層を形成する工程と、第２電極層上にレジストを形成
し、このレジストをマスクにしてプラズマエツチングす
る工程と、レジストを除去した後、第２ゲート電極層を
マスクにしてプラズマエツチングする工程とを有してい
る。

〔作用〕

第２ゲート電極層をマスクにしてプラズマエツチングす
ることにより、酸化シリコン膜と窒化シリコン膜からな
る突出部を除去する。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明に係る一実施例を示したＥＰＲＯＭにお
けるモストランジスタの製造工程の断面図である。以下
、この製造工程順に従って説明する。

まず、同図（ａ）に示すように、シリコン基板１の上面
にフィールド酸化シリコン膜２．第１ゲート酸化シリコ
ン膜３．第１多結晶シリコン膜４゜第２ゲート酸化シリ
コン膜５．窒化シリコン膜６゜第３ゲート酸化シリコン
膜７．及び第２多結晶シリコン膜８を形成した後、図示
していないレジスト９をマスクに順次第４図と同様に第
２多結晶シリコン膜８，３層ゲート絶縁膜（第３ゲート
酸化シリコン膜７．窒化シリコン膜６．第２ゲート酸化
シリコン膜５）及び第１多結晶シリコン膜４をエツチン
グし、レジスト９を除去する。そして、第１図（ｂ）に
示すように、第２多結晶シリコン膜８をマスクに数パー
セントの０２を含んだＣＨＦ３ガスまたはｃｚ　Ｆ６ガ
スを用いて１０００〜１５００Ｗの異方性プラズマエツ
チングを行なうことにより、３層ゲート絶縁膜の突出部
Ｔ及び第１ゲート酸化シリコン膜３をエツチングする。

このエツチングにおいて、例えばＣＨＦ３　＋Ｑ２ガス
を用い１０００〜１５００Ｗのパワーで２分行なった場
合、各層のエツチングレートは、第１ゲート酸化シリコ
ン膜３．第２ゲート酸化シリコン膜５．第３ゲート酸化
シリコン膜７及び窒化シリコン膜６は約５００人／分、
第２多結晶シリコン膜８は約８０人／分。

シリコン基板１は約５０人／分であった。従って、エツ
チングマスクとして用いた第２多結晶シリコン膜８及び
シリコン基板１のエツチング量はそれぞれ１６０人と１
００人程度量あり、殆ど無視することができる。次に、
第２多結晶シリコン膜８または第１多結晶シリコン膜４
をマスクに露出したシリコン基板１に第４図と同様に不
純物をイオン注入する。次に、熱拡散によりソース・ド
レイン膜１１を形成し、ＰＳＤ膜１２．コンタクト、ア
ルミ１３．パンシベーション膜１４を形成する。

このように本実施例の半導体装置は、突出部Ｔを除去す
るため、ソース・ドレイン膜１１がオフセットされるこ
とがなく、電気的特性にバラツキの少ないＥＰＲＯＭを
製造することが可能となる。

また、上記の実施例において、第１図に示すように第２
多結晶シリコン膜８と第１多結晶シリコン膜４の幅が同
じに形成した場合を示したが、第２図（ａ）に示すメモ
リトランジスタの断面図のように、第１多結晶シリコン
膜４の幅が第２多結晶シリコン膜８の幅より広い場合は
、同図（ｂ）に示すように、ソース・ドレイン膜１１の
ソース・ドレイン間隔を第１多結晶シリコン膜４の幅で
決定されるため、上記実施例と同一の効果を有する。一
方、第１多結晶シリコン膜４が第１多結晶シリコン膜８
より狭い場合は、ソース・ドレイン膜１１の寸断が発生
する可能性が有る。この場合、第１多結晶シリコン膜４
と第２多結晶シリコン膜８の幅を、これら多結晶シリコ
ン膜のエツチング条件で制御するか、第３図に示すメモ
リトランジスタの断面図のように３層ゲート絶縁膜エツ
チングおいて第２多結晶シリコン膜８の側面にポリマー
１５を付着させることにより防止することができる。

なお、上記の実施例では、制御ゲート電極に多結晶シリ
コン膜を用いたが、Ｍｏ５ｔ、ＷＳｉ等のシリサイド層
でも良い。

また、上記実施例では、ＥＰＲＯＭについて説明したが
、１層レジストで多層ゲート電極をエツチングし、その
ゲート電極間の絶縁に窒化シリコン膜と酸化シリコン膜
を有する半導体装置に応用することもできる。

〔発明の効果〕

以上説明のように本発明は、第２ゲート電極層をマスク
にしてプラズマエツチングすることにより、酸化シリコ
ン膜と窒化シリコン膜からなる突出部を除去するため、
ソース・ドレイン層がゲートに対して寸断されることが
なく、電気的特性のバラツキが少ない半導体装置を製造
できるという優れた効果を有する。

【図面の簡単な説明】 第１図は本発明の一実施例を示すＥＦＲＯＭにおけるモ
ストランジスタの製造工程の断面図、第２図及び第３図
は別の実施例を示すメモリトランジスタの断面図、第４
図は従来のＥＰＲＯＭにおけるモストランジスタの製造
工程を示す断面図である。 １・・・シリコン基板、２・・・フィールド酸化シリコ
ン膜、３・・・第１ゲート酸化シリコン膜、４・・・第
１多結晶シリコン膜、５・・・第２ゲート酸化シリコン
膜、６・・・窒化シリコン膜、７・・・第３ゲート酸化
シリコン膜、８・・・第２多結晶シリコン膜、９・・・
レジスト、１１・・・ソース・ドレイン膜、ｌｌａ・・
・注入層。 第　１　図

Claims (1)

1. 【特許請求の範囲】 シリコン基板上に第１ゲート酸化シリコン膜を形成し、
   その上面に第１多結晶シリコン膜を生成する工程と、 前記第１多結晶シリコン膜上に酸化シリコン膜と窒化シ
   リコン膜による層間絶縁膜とを生成する工程と、 前記層間絶縁膜上に第２ゲート電極層を形成する工程と
   、 前記第２電極層上にレジストを形成し、このレジストを
   マスクにしてプラズマエッチングする工程と、 前記レジストを除去した後、前記第２ゲート電極層をマ
   スクにしてプラズマエッチングする工程とを有すること
   を特徴とする半導体装置の製造方法。