JP3237352B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3237352B2 JP3237352B2 JP29390193A JP29390193A JP3237352B2 JP 3237352 B2 JP3237352 B2 JP 3237352B2 JP 29390193 A JP29390193 A JP 29390193A JP 29390193 A JP29390193 A JP 29390193A JP 3237352 B2 JP3237352 B2 JP 3237352B2
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Description
【０００１】本発明は、半導体装置の製造方法に関す
る。本発明は特に、シリコン系材料下地上に、少なくと
もシリコンの窒化物層とシリコンの酸化物層またはシリ
コンの酸窒化物層とを任意の層順で備える絶縁膜を有す
る半導体装置の製造方法に関するものである。
る。本発明は特に、シリコン系材料下地上に、少なくと
もシリコンの窒化物層とシリコンの酸化物層またはシリ
コンの酸窒化物層とを任意の層順で備える絶縁膜を有す
る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来より、Ｓｉ基板等のＳｉ系下地上
に、シリコン窒化物（ＳｉＮ）と、ＳｉＯ2 を代表とす
るＳｉ酸化物とが積層されて絶縁膜となっている構造が
知られている。これは、例えば、ゲート絶縁膜として、
Ｓｉ酸化膜−Ｓｉ窒化膜−Ｓｉ酸化膜の構造のいわゆる
Ｏ／Ｎ／Ｏ構造として採用されている。下地シリコン酸
化膜は、ＳｉＮで十分下層との絶縁性がとれるとき、形
成しなくてもよい場合があり、上層シリコン酸化膜も、
ＳｉＮで十分上層との絶縁性がとれるとき、形成しなく
てもよい場合がある。
に、シリコン窒化物（ＳｉＮ）と、ＳｉＯ2 を代表とす
るＳｉ酸化物とが積層されて絶縁膜となっている構造が
知られている。これは、例えば、ゲート絶縁膜として、
Ｓｉ酸化膜−Ｓｉ窒化膜−Ｓｉ酸化膜の構造のいわゆる
Ｏ／Ｎ／Ｏ構造として採用されている。下地シリコン酸
化膜は、ＳｉＮで十分下層との絶縁性がとれるとき、形
成しなくてもよい場合があり、上層シリコン酸化膜も、
ＳｉＮで十分上層との絶縁性がとれるとき、形成しなく
てもよい場合がある。
【０００３】いずれの構造をとるにしても、ＳｉＮの膜
質が重要な問題になる。
質が重要な問題になる。
【０００４】従来のこの種の例を、かかる絶縁膜構造を
備える従来のＥＰＲＯＭの製造方法を例にとって以下に
説明する。図６ないし図９を参照する。
備える従来のＥＰＲＯＭの製造方法を例にとって以下に
説明する。図６ないし図９を参照する。
【０００５】図６に示すように、Ｓｉ半導体基板１上に
素子分離領域３をなすロコス（ＬＯＣＯＳ）形成後、表
面酸化によりフローティングゲート絶縁膜２を形成す
る。
素子分離領域３をなすロコス（ＬＯＣＯＳ）形成後、表
面酸化によりフローティングゲート絶縁膜２を形成す
る。
【０００６】次いでＣＶＤにより第１層ＰｏｌｙＳｉを
形成し、中間絶縁膜形成用ＳｉＯ2／ＳｉＮ／ＳｉＯ2
積層膜を形成する。更に第２層ＰｏｌｙＳｉをＣＶＤで
形成後、レジスト窓開け及び連続ＲＩＥを行って、これ
ら第２層ＰｏｌｙＳｉ、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 積
層膜、第１層ＰｏｌｙＳｉをエッチングしてパターニン
グし、これによりフローティングゲート４、中間絶縁膜
５、コントロールゲート６を形成する。メモリＬＤＤイ
オン注入を行ってＬＤＤ領域９を形成する。以上により
図７の構造が得られる。
形成し、中間絶縁膜形成用ＳｉＯ2／ＳｉＮ／ＳｉＯ2
積層膜を形成する。更に第２層ＰｏｌｙＳｉをＣＶＤで
形成後、レジスト窓開け及び連続ＲＩＥを行って、これ
ら第２層ＰｏｌｙＳｉ、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 積
層膜、第１層ＰｏｌｙＳｉをエッチングしてパターニン
グし、これによりフローティングゲート４、中間絶縁膜
５、コントロールゲート６を形成する。メモリＬＤＤイ
オン注入を行ってＬＤＤ領域９を形成する。以上により
図７の構造が得られる。
【０００７】この後全面にＳｉＯ2 膜をＣＶＤし、全面
エッチバックしてゲート構造４〜６の側壁にＳｉＯ2 サ
イドウォール１０を形成する。この後ソース／ドレイン
イオン注入を行って、ソース／ドレイン領域１３を形成
する。更に層間絶縁膜１１を形成して図８の構造とす
る。
エッチバックしてゲート構造４〜６の側壁にＳｉＯ2 サ
イドウォール１０を形成する。この後ソース／ドレイン
イオン注入を行って、ソース／ドレイン領域１３を形成
する。更に層間絶縁膜１１を形成して図８の構造とす
る。
【０００８】コンタクトホールとする接続孔を形成し
（コンタクト部を符号１５で示す）、Ａｌ系材料層を形
成してパターニングすることにより配線１６を形成す
る。上層にオーバーコート層１７を形成し、図９の構造
を得る。
（コンタクト部を符号１５で示す）、Ａｌ系材料層を形
成してパターニングすることにより配線１６を形成す
る。上層にオーバーコート層１７を形成し、図９の構造
を得る。
【０００９】
【発明が解決しようとする問題点】上記のプロセスのＥ
ＰＲＯＭ製造方法においては、中間絶縁膜５のＯ／Ｎ／
Ｏ膜のＳｉＮ膜は、低圧ＣＶＤにより行うのが一般的で
ある。このＣＶＤでは、ＳｉＨ4 とＮＨ3 の反応により
Ｓｉ3 Ｎ4 を気相成長させている。ところが、ＣＶＤの
基本的特性として、これにより得られるＳｉ3 Ｎ4 の窒
素濃度は、堆積開始時と終了時に低くなる傾向がある。
ＰＲＯＭ製造方法においては、中間絶縁膜５のＯ／Ｎ／
Ｏ膜のＳｉＮ膜は、低圧ＣＶＤにより行うのが一般的で
ある。このＣＶＤでは、ＳｉＨ4 とＮＨ3 の反応により
Ｓｉ3 Ｎ4 を気相成長させている。ところが、ＣＶＤの
基本的特性として、これにより得られるＳｉ3 Ｎ4 の窒
素濃度は、堆積開始時と終了時に低くなる傾向がある。
【００１０】つまり、第１層ＰｏｌｙＳｉ（フローティ
ングゲートＰｏｌｙＳｉ）から第２層ＰｏｌｙＳｉ（コ
ントロールゲートＰｏｌｙＳｉ）へのチャージリークを
低く抑えるために、このＯ／Ｎ／Ｏ構造膜中のＳｉＮ膜
の窒素濃度は理想的には化学量論的（ストイキオメトリ
ー）で一定となることが望ましいのであるが、従来のＣ
ＶＤ法では、上記のように窒素濃度が一定とはならなか
ったのである。この知見は本発明者の検討により明らか
になった。
ングゲートＰｏｌｙＳｉ）から第２層ＰｏｌｙＳｉ（コ
ントロールゲートＰｏｌｙＳｉ）へのチャージリークを
低く抑えるために、このＯ／Ｎ／Ｏ構造膜中のＳｉＮ膜
の窒素濃度は理想的には化学量論的（ストイキオメトリ
ー）で一定となることが望ましいのであるが、従来のＣ
ＶＤ法では、上記のように窒素濃度が一定とはならなか
ったのである。この知見は本発明者の検討により明らか
になった。
【００１１】このことについて、図１０を参照して説明
する。図１０（ａ）に示す第１層ＰｏｌｙＳｉ４（フロ
ーティングゲートＰｏｌｙＳｉ）上の酸化シリコン膜１
０１、窒化シリコン膜１０２、酸化シリコン膜１０３に
ついて、当該図１０（ａ）に示すその窒化シリコン膜１
０２の窒素濃度を図１０（ａ）のＸ−Ｘ′方向（基板に
対しての垂直方向）で見た場合、図１０（ｂ）のプロフ
ァイルＩ，IIに示すように、成膜の最初と最後が、窒素
濃度が小さくなる（これについては、本発明の構成例と
の対比において、後に更に詳しく説明する。）。よっ
て、従来技術にあっては、化学量論的にＳｉＮ膜がＳｉ
3 Ｎ4 になってはおらず、かつ、その窒素濃度分布も一
様ではなかったのである。
する。図１０（ａ）に示す第１層ＰｏｌｙＳｉ４（フロ
ーティングゲートＰｏｌｙＳｉ）上の酸化シリコン膜１
０１、窒化シリコン膜１０２、酸化シリコン膜１０３に
ついて、当該図１０（ａ）に示すその窒化シリコン膜１
０２の窒素濃度を図１０（ａ）のＸ−Ｘ′方向（基板に
対しての垂直方向）で見た場合、図１０（ｂ）のプロフ
ァイルＩ，IIに示すように、成膜の最初と最後が、窒素
濃度が小さくなる（これについては、本発明の構成例と
の対比において、後に更に詳しく説明する。）。よっ
て、従来技術にあっては、化学量論的にＳｉＮ膜がＳｉ
3 Ｎ4 になってはおらず、かつ、その窒素濃度分布も一
様ではなかったのである。
【００１２】本発明者は、ＳｉＮ膜の窒素濃度分布に着
目して種々検討を重ね、一つの手段として、例えばＥＰ
ＲＯＭのフローティングゲートＰｏｌｙＳｉとコントロ
ールゲートＰｏｌｙＳｉの層間膜として用いられる中間
絶縁膜のＳｉＮ膜の一部または全部をＳｉＯＮ膜にて形
成する、あるいはＳｉＮ膜の一部または全部をＳｉＮ膜
のストイキオメトリー（Ｓｉ3 Ｎ4 ）より窒素が不足す
るようにしたＳｉＮ膜とする、あるいはまた上記のよう
なＳｉＯＮ膜とＳｉＮ膜（Ｓｉx Ｎy ：ｘ／ｙ＞３／
４）の２種の膜を併用する、という技術を開発した。こ
のように、例えば酸化膜−窒化膜−酸化膜の構造中のＳ
ｉＮ膜の一部または全部をＳｉＯＮ膜またはＳｉＮの窒
素がストイキオメトリー（Ｓｉ3 Ｎ4 ）より少なくなる
膜を採用することにより、ＳｉＮ膜の酸化時に最上層シ
リコン酸化膜の膜厚を厚膜化でき、これによりリテンシ
ョン特性等ＥＰＲＯＭの信頼性の向上に影響を及ぼすト
ップ（上層）酸化膜の膜厚を厚くし、これにより特性を
改善することができる。上記ＳｉＮ膜は例えばＰｏｌｙ
Ｓｉに窒素を小量注入する方法や、ＳｉＮ膜形成時にＮ
Ｈ3 を少なくする方法で形成することができる。またＳ
ｉＮ膜形成後にＳｉをイオン注入したり、あるいはＳｉ
Ｎ上にＰｏｌｙＳｉまたはＮの含有量の少ないＳｉＮ膜
を連続形成する方法によっても得ることができる。
目して種々検討を重ね、一つの手段として、例えばＥＰ
ＲＯＭのフローティングゲートＰｏｌｙＳｉとコントロ
ールゲートＰｏｌｙＳｉの層間膜として用いられる中間
絶縁膜のＳｉＮ膜の一部または全部をＳｉＯＮ膜にて形
成する、あるいはＳｉＮ膜の一部または全部をＳｉＮ膜
のストイキオメトリー（Ｓｉ3 Ｎ4 ）より窒素が不足す
るようにしたＳｉＮ膜とする、あるいはまた上記のよう
なＳｉＯＮ膜とＳｉＮ膜（Ｓｉx Ｎy ：ｘ／ｙ＞３／
４）の２種の膜を併用する、という技術を開発した。こ
のように、例えば酸化膜−窒化膜−酸化膜の構造中のＳ
ｉＮ膜の一部または全部をＳｉＯＮ膜またはＳｉＮの窒
素がストイキオメトリー（Ｓｉ3 Ｎ4 ）より少なくなる
膜を採用することにより、ＳｉＮ膜の酸化時に最上層シ
リコン酸化膜の膜厚を厚膜化でき、これによりリテンシ
ョン特性等ＥＰＲＯＭの信頼性の向上に影響を及ぼすト
ップ（上層）酸化膜の膜厚を厚くし、これにより特性を
改善することができる。上記ＳｉＮ膜は例えばＰｏｌｙ
Ｓｉに窒素を小量注入する方法や、ＳｉＮ膜形成時にＮ
Ｈ3 を少なくする方法で形成することができる。またＳ
ｉＮ膜形成後にＳｉをイオン注入したり、あるいはＳｉ
Ｎ上にＰｏｌｙＳｉまたはＮの含有量の少ないＳｉＮ膜
を連続形成する方法によっても得ることができる。
【００１３】本発明者は、上記以外の手法により、特性
の良い絶縁膜を得ることが可能かどうかを検討し、更に
研究を進めた。
の良い絶縁膜を得ることが可能かどうかを検討し、更に
研究を進めた。
【００１４】即ち、本発明は、絶縁膜を構成するシリコ
ン窒化物の窒素濃度分布に着目することにより、特性の
良好な絶縁膜を形成した半導体装置の製造方法を提供す
ることを目的とするものである。
ン窒化物の窒素濃度分布に着目することにより、特性の
良好な絶縁膜を形成した半導体装置の製造方法を提供す
ることを目的とするものである。
【００１５】
【課題を解決するための手段】本出願に係る発明は、下
記の構成をとることにより、上記課題を達成するもので
ある。
記の構成をとることにより、上記課題を達成するもので
ある。
【００１６】本出願の請求項１の発明は、次の構成をと
る。
る。
【００１７】本出願の請求項１の発明は、シリコン系材
料下地上に、直接または他の層を介してシリコンの窒化
物層とシリコンの酸化物層またはシリコンの酸窒化物層
とを備える絶縁膜を有する半導体装置の製造方法であっ
て、シリコン窒化物層を形成し、酸化を行い、表面酸化
物層を除去し、更に窒化を行う工程を有することを特徴
とする半導体装置の製造方法であり、これにより上記目
的を達成するものである。
料下地上に、直接または他の層を介してシリコンの窒化
物層とシリコンの酸化物層またはシリコンの酸窒化物層
とを備える絶縁膜を有する半導体装置の製造方法であっ
て、シリコン窒化物層を形成し、酸化を行い、表面酸化
物層を除去し、更に窒化を行う工程を有することを特徴
とする半導体装置の製造方法であり、これにより上記目
的を達成するものである。
【００１８】本出願の請求項２の発明は、次の構成をと
る。
る。
【００１９】本出願の請求項２の発明は、前記表面酸化
物層除去後の窒化の後、更に酸化シリコン膜を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方
法であり、これにより上記目的を達成するものである。
物層除去後の窒化の後、更に酸化シリコン膜を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方
法であり、これにより上記目的を達成するものである。
【００２０】
【作 用】本発明によれば、絶縁膜のシリコンの窒化物
層は、窒素原子含有率が化学量論的に四窒化三シリコン
に相当する含有率になっており、その垂直方向の窒素原
子含有率分布がほぼ一定であるので、良好な絶縁膜特性
を示し、これを備えた半導体装置は、特性が改善された
ものとなる。
層は、窒素原子含有率が化学量論的に四窒化三シリコン
に相当する含有率になっており、その垂直方向の窒素原
子含有率分布がほぼ一定であるので、良好な絶縁膜特性
を示し、これを備えた半導体装置は、特性が改善された
ものとなる。
【００２１】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定されるものではない。
【００２２】実施例１ この実施例は、本発明を、ＥＰＲＯＭのフローティング
ゲートとコントロールゲートとの間の中間絶縁膜の酸化
膜−窒化膜−酸化膜構造について適用したものである。
ゲートとコントロールゲートとの間の中間絶縁膜の酸化
膜−窒化膜−酸化膜構造について適用したものである。
【００２３】本実施例は、ＥＰＲＯＭのフローティング
ゲートＰｏｌｙＳｉとコントロールゲートＰｏｌｙＳｉ
との間の層間膜である中間絶縁膜について、ＳｉＮ膜を
堆積後酸化し、これを２度繰り返すことにより、ＳｉＮ
膜中の窒素がストイキオメトリーな四窒化三シリコン
（Ｓｉ3 Ｎ4 ）となるようにして、ＥＰＲＯＭのリテン
ション（Ｒｅｔｅｎｔｉｏｎ）特性を向上させたもので
ある。
ゲートＰｏｌｙＳｉとコントロールゲートＰｏｌｙＳｉ
との間の層間膜である中間絶縁膜について、ＳｉＮ膜を
堆積後酸化し、これを２度繰り返すことにより、ＳｉＮ
膜中の窒素がストイキオメトリーな四窒化三シリコン
（Ｓｉ3 Ｎ4 ）となるようにして、ＥＰＲＯＭのリテン
ション（Ｒｅｔｅｎｔｉｏｎ）特性を向上させたもので
ある。
【００２４】本実施例のＥＰＲＯＭの製造方法を以下説
明する。本実施例のプロセスフローは、Ｏ／Ｎ／Ｏ膜の
形成を除き、即ち特にＳｉＮ膜の形成方法を除き、図６
ないし図９に示した従来のプロセスフローと同じであ
る。よってまず図６ないし図９に従って説明する。本実
施例では以下〜の工程を行う。
明する。本実施例のプロセスフローは、Ｏ／Ｎ／Ｏ膜の
形成を除き、即ち特にＳｉＮ膜の形成方法を除き、図６
ないし図９に示した従来のプロセスフローと同じであ
る。よってまず図６ないし図９に従って説明する。本実
施例では以下〜の工程を行う。
【００２５】素子分離領域３（ＬＯＣＯＳ）を形成
し、更に第１ゲート酸化する工程を行う。即ち、本実施
例では、Ｓｉ基板１上にパッドＳｉＯ2 ５０ｎｍ、及び
ＳｉＮ１００ｎｍを堆積後、ロコス形成用レジストパタ
ーニング、及びレジストパターンをマスクとしたＳｉＮ
のＲＩＥを行い、更にレジスト後処理を行う。この後、
チャネルストップイオン注入、ロコス酸化（これにより
素子分離領域３を形成する）、ＳｉＮエッチング、パッ
ドＳｉＯ2 エッチング、ゲート酸化２５ｎｍ（これによ
りゲート絶縁膜２を形成する）を順次行い、図６の構造
とする。
し、更に第１ゲート酸化する工程を行う。即ち、本実施
例では、Ｓｉ基板１上にパッドＳｉＯ2 ５０ｎｍ、及び
ＳｉＮ１００ｎｍを堆積後、ロコス形成用レジストパタ
ーニング、及びレジストパターンをマスクとしたＳｉＮ
のＲＩＥを行い、更にレジスト後処理を行う。この後、
チャネルストップイオン注入、ロコス酸化（これにより
素子分離領域３を形成する）、ＳｉＮエッチング、パッ
ドＳｉＯ2 エッチング、ゲート酸化２５ｎｍ（これによ
りゲート絶縁膜２を形成する）を順次行い、図６の構造
とする。
【００２６】次に、スタックド（Ｓｔａｃｋｅｄ）ゲ
ートＰｏｌｙＳｉ電極を形成し、更にＮ- 層を形成する
工程を行う。即ち、フローティングゲートＰｏｌｙＳｉ
を１５ｎｍ堆積し、９５０℃で１時間ＰＯＣｌ3 により
処理後、１１００℃で１５ｎｍキャップ酸化を行ってＳ
ｉＯ2 を得、更に、ＳｉＮを１５ｎｍ、ＳｉＮＯｘを４
０ｎｍ形成してＯ／Ｎ／Ｏ膜を形成し、コントロールゲ
ートＰｏｌｙＳｉを３０ｎｍ堆積し、９５０℃で１時間
処理を行い、コントロールゲートパターンでフォトレジ
ストパターニング、ＲＩＥ、後処理を順次行う。この
後、Ｐ+ を例えば１００ｋｅＶ、１Ｅ１４ｃｍ-2程度イ
オン注入し、１０００℃３０分アニールしてＮ- 拡散層
９（ＬＤＤ拡散層）を形成する。本実施例ではこの工程
のＳｉＮの形成法、及びＳｉＮ酸化が特徴的なものであ
って、これは別途詳述する。
ートＰｏｌｙＳｉ電極を形成し、更にＮ- 層を形成する
工程を行う。即ち、フローティングゲートＰｏｌｙＳｉ
を１５ｎｍ堆積し、９５０℃で１時間ＰＯＣｌ3 により
処理後、１１００℃で１５ｎｍキャップ酸化を行ってＳ
ｉＯ2 を得、更に、ＳｉＮを１５ｎｍ、ＳｉＮＯｘを４
０ｎｍ形成してＯ／Ｎ／Ｏ膜を形成し、コントロールゲ
ートＰｏｌｙＳｉを３０ｎｍ堆積し、９５０℃で１時間
処理を行い、コントロールゲートパターンでフォトレジ
ストパターニング、ＲＩＥ、後処理を順次行う。この
後、Ｐ+ を例えば１００ｋｅＶ、１Ｅ１４ｃｍ-2程度イ
オン注入し、１０００℃３０分アニールしてＮ- 拡散層
９（ＬＤＤ拡散層）を形成する。本実施例ではこの工程
のＳｉＮの形成法、及びＳｉＮ酸化が特徴的なものであ
って、これは別途詳述する。
【００２７】次に、サイドウォールを形成し、ソース
／ドレインイオン注入を行う工程に入る。即ち、ＳｉＯ
2 を３００ｎｍＣＶＤ後、ＬＤＤ形成用ＲＩＥ（全面エ
ッチバック）を行い、サイドウォール１０を形成し、更
にＳｉＯ2 膜１１を２５ｎｍＣＶＤ後、ソース／ドレイ
ンイオン注入としてＡｓ+ の７０ｋｅＶ、８Ｅ１５ｃｍ
-2でのイオン注入を行い、１０００℃で２０ｎｍのソー
ス／ドレイン酸化膜１８形成用アニールを行い、ここで
ソース／ドレイン拡散層１３を形成する。
／ドレインイオン注入を行う工程に入る。即ち、ＳｉＯ
2 を３００ｎｍＣＶＤ後、ＬＤＤ形成用ＲＩＥ（全面エ
ッチバック）を行い、サイドウォール１０を形成し、更
にＳｉＯ2 膜１１を２５ｎｍＣＶＤ後、ソース／ドレイ
ンイオン注入としてＡｓ+ の７０ｋｅＶ、８Ｅ１５ｃｍ
-2でのイオン注入を行い、１０００℃で２０ｎｍのソー
ス／ドレイン酸化膜１８形成用アニールを行い、ここで
ソース／ドレイン拡散層１３を形成する。
【００２８】次に、Ａｌ配線形成と、オーバーコート
層形成の工程を行う。即ち、層間ＳｉＯ2 膜１４（ＢＰ
ＳＧ等の不純物含有ガラスでもよい）を６００ｎｍ厚で
ＣＶＤにより形成後、Ａｌコンタクト１５用レジスト窓
開け、ＲＩＥ、後処理、Ａｌ配線１６（１．２μｍ厚）
形成用堆積、Ａｌ配線パターン形成用レジスト窓開け、
ＡｌパターニングＲＩＥを順次行う。これにより配線１
６が形成される。更にオーバーコート用ＳｉＮを形成
し、パッド用レジスト窓開け、ＳｉＮのＲＩＥ、後処
理、Ａｌシンターと順次行ってオーバーコート１７を形
成して、図９に対応する本実施例の構造を得ることにな
る。
層形成の工程を行う。即ち、層間ＳｉＯ2 膜１４（ＢＰ
ＳＧ等の不純物含有ガラスでもよい）を６００ｎｍ厚で
ＣＶＤにより形成後、Ａｌコンタクト１５用レジスト窓
開け、ＲＩＥ、後処理、Ａｌ配線１６（１．２μｍ厚）
形成用堆積、Ａｌ配線パターン形成用レジスト窓開け、
ＡｌパターニングＲＩＥを順次行う。これにより配線１
６が形成される。更にオーバーコート用ＳｉＮを形成
し、パッド用レジスト窓開け、ＳｉＮのＲＩＥ、後処
理、Ａｌシンターと順次行ってオーバーコート１７を形
成して、図９に対応する本実施例の構造を得ることにな
る。
【００２９】ここで、本実施例のＥＰＲＯＭの平面図
を、図３に示す。この図中のＩ−Ｉ′断面及びII−II′
断面をそれぞれ図１，図２に示す。
を、図３に示す。この図中のＩ−Ｉ′断面及びII−II′
断面をそれぞれ図１，図２に示す。
【００３０】従来、上記のプロセスにより形成したＥＰ
ＲＯＭでは、中間絶縁膜５のＯ／Ｎ／Ｏ膜中のＳｉＮ膜
は、ＬＰ（低圧）ＣＶＤにより形成する。このＣＶＤで
は、ＳｉＨ4 とＮＨ3 の反応によりＳｉ3 Ｎ4 を気相成
長させているが、ＣＶＤの基本的特性として、Ｓｉ3 Ｎ
4 の窒素濃度は堆積開始時と終了時に低くなる傾向があ
る。図１０（ａ）は、従来技術の中間絶縁膜を示し、符
号４はフローティングゲートＰｏｌｙＳｉで、１０１は
Ｏ／Ｎ／Ｏ膜の底部（下層）酸化膜、１０２はＳｉＮ
膜、１０３はトップ（上層）酸化膜である。図３（ａ）
中のＸ−Ｘ′断面の窒素濃度分布プロファイルを図１０
（ｂ）に示す。図１０（ｂ）において、ＩはＣＶＤ直
後、IIはＳｉ3 Ｎ4 酸化後の窒素濃度を示す。また、図
１０（ｃ）には理想的なＳｉ3 Ｎ4 膜の窒素濃度を符号
III で示す。
ＲＯＭでは、中間絶縁膜５のＯ／Ｎ／Ｏ膜中のＳｉＮ膜
は、ＬＰ（低圧）ＣＶＤにより形成する。このＣＶＤで
は、ＳｉＨ4 とＮＨ3 の反応によりＳｉ3 Ｎ4 を気相成
長させているが、ＣＶＤの基本的特性として、Ｓｉ3 Ｎ
4 の窒素濃度は堆積開始時と終了時に低くなる傾向があ
る。図１０（ａ）は、従来技術の中間絶縁膜を示し、符
号４はフローティングゲートＰｏｌｙＳｉで、１０１は
Ｏ／Ｎ／Ｏ膜の底部（下層）酸化膜、１０２はＳｉＮ
膜、１０３はトップ（上層）酸化膜である。図３（ａ）
中のＸ−Ｘ′断面の窒素濃度分布プロファイルを図１０
（ｂ）に示す。図１０（ｂ）において、ＩはＣＶＤ直
後、IIはＳｉ3 Ｎ4 酸化後の窒素濃度を示す。また、図
１０（ｃ）には理想的なＳｉ3 Ｎ4 膜の窒素濃度を符号
III で示す。
【００３１】第１層ＰｏｌｙＳｉ（フローティングゲー
トＰｏｌｙＳｉ）からコントロールゲートＰｏｌｙＳｉ
へのチャージリークを防ぐためには、このＯ／Ｎ／Ｏ膜
におけるＳｉＮ膜中の窒素濃度は、ストイキオメトリー
に一定することが望ましい。しかし従来は、ＣＶＤ法で
ＳｉＮ膜を形成すると、上述のとおり堆積開始時と堆積
終了時に膜中の窒素濃度が低くなってしまっていたので
ある。
トＰｏｌｙＳｉ）からコントロールゲートＰｏｌｙＳｉ
へのチャージリークを防ぐためには、このＯ／Ｎ／Ｏ膜
におけるＳｉＮ膜中の窒素濃度は、ストイキオメトリー
に一定することが望ましい。しかし従来は、ＣＶＤ法で
ＳｉＮ膜を形成すると、上述のとおり堆積開始時と堆積
終了時に膜中の窒素濃度が低くなってしまっていたので
ある。
【００３２】一方ＳｉＮ膜の酸化により、図１０（ｂ）
にＩで示した窒素濃度が、IIで示すように向上する。こ
れは、ＳｉＮ膜の酸化によりＳｉＮ膜中の窒素がＳｉＮ
残膜側の表面領域に再分布して、窒素濃度を高めるため
と考えられる。
にＩで示した窒素濃度が、IIで示すように向上する。こ
れは、ＳｉＮ膜の酸化によりＳｉＮ膜中の窒素がＳｉＮ
残膜側の表面領域に再分布して、窒素濃度を高めるため
と考えられる。
【００３３】以下に、本実施例の中間絶縁膜の形成法、
特にＳｉＮ膜の形成法について述べる。図４を参照す
る。
特にＳｉＮ膜の形成法について述べる。図４を参照す
る。
【００３４】前述した工程におけるフローティングゲ
ートＰｏｌｙＳｉ堆積後の処理後のパターニング後（即
ちフォトレジスト工程、ＲＩＥ、後処理の後）に、次の
ようにして中間絶縁膜を形成した。
ートＰｏｌｙＳｉ堆積後の処理後のパターニング後（即
ちフォトレジスト工程、ＲＩＥ、後処理の後）に、次の
ようにして中間絶縁膜を形成した。
【００３５】即ち、まず１１００℃で第１層ＰｏｌｙＳ
ｉ上にＰｏｌｙＳｉ酸化膜を例えば１５ｎｍ成長させ
る。この酸化膜は、図４で符号１０１で示すものであ
る。この後、ＬＰＣＶＤ法にて、ＳｉＮ膜を約８ｎｍ形
成する。この窒化膜は、図４で符号１０２で示すもので
ある。この後、例えば１０００℃にてベアＳｉ上で３５
ｎｍの酸化を行う。これにより、ＳｉＮ１０２が約２ｎ
ｍ消費され、ＳｉＮ酸化膜（ＳｉＯ2 もしくはＳｉＯＮ
となる）が約３ｎｍ形成される。このＳｉＮ酸化膜は、
図４（ｂ）で符号１０４で仮想的に示すものである。以
上でＯ／Ｎ／Ｏ膜が形成される。この後ＳｉＮ酸化膜１
０４をウェットエッチングによりエッチオフする。
ｉ上にＰｏｌｙＳｉ酸化膜を例えば１５ｎｍ成長させ
る。この酸化膜は、図４で符号１０１で示すものであ
る。この後、ＬＰＣＶＤ法にて、ＳｉＮ膜を約８ｎｍ形
成する。この窒化膜は、図４で符号１０２で示すもので
ある。この後、例えば１０００℃にてベアＳｉ上で３５
ｎｍの酸化を行う。これにより、ＳｉＮ１０２が約２ｎ
ｍ消費され、ＳｉＮ酸化膜（ＳｉＯ2 もしくはＳｉＯＮ
となる）が約３ｎｍ形成される。このＳｉＮ酸化膜は、
図４（ｂ）で符号１０４で仮想的に示すものである。以
上でＯ／Ｎ／Ｏ膜が形成される。この後ＳｉＮ酸化膜１
０４をウェットエッチングによりエッチオフする。
【００３６】このシーケンスを１度（またはそれ以上）
繰り返す。最後にＳｉＮ酸化を行う。このＳｉＮ酸化に
より、図４中符号１０３で示すシリコン酸化膜（ＳｉＯ
Ｎであってもよい）が形成される。
繰り返す。最後にＳｉＮ酸化を行う。このＳｉＮ酸化に
より、図４中符号１０３で示すシリコン酸化膜（ＳｉＯ
Ｎであってもよい）が形成される。
【００３７】これに引き続き、コントロールゲートＰｏ
ｌｙＳｉを３０ｎｍ堆積し、９５０℃で１時間処理を行
い、コントロールゲートパターンでパターニングしてコ
ントロールゲート６とし、この後イオン注入をＰ+ １０
００ｋｅＶ、１Ｅ１４ｃｍ-2程度行って、１０００℃３
０分アニールして、Ｎ- 層９を形成するものである。
ｌｙＳｉを３０ｎｍ堆積し、９５０℃で１時間処理を行
い、コントロールゲートパターンでパターニングしてコ
ントロールゲート６とし、この後イオン注入をＰ+ １０
００ｋｅＶ、１Ｅ１４ｃｍ-2程度行って、１０００℃３
０分アニールして、Ｎ- 層９を形成するものである。
【００３８】その後の工程、工程であるサイドウォ
ール形成、ソース／ドレインイオン注入工程、及びＡｌ
配線の形成とオーバーコートの形成については、前記説
明したとおりである。
ール形成、ソース／ドレインイオン注入工程、及びＡｌ
配線の形成とオーバーコートの形成については、前記説
明したとおりである。
【００３９】以上のプロセスで形成したＯ／Ｎ／Ｏ膜を
示すのが図４（ａ）である。ここで図４（ａ）のＹ−
Ｙ′断面での窒素の濃度を図４（ｂ）に示した。この図
において、ＩはＳｉＮ膜の堆積時での窒素濃度プロファ
イル、IIはＳｉＮ膜の酸化後の窒素濃度プロファイルで
ある。ＳｉＮの堆積を複数回にすることにより、ＳｉＮ
膜ＣＶＤ時の窒素濃度の低下を膜厚が厚い時に比べ少な
く抑えられ、しかも堆積毎にＳｉＮ膜を酸化することに
より、図１０（ｃ）に示した理想的な窒素濃度プロファ
イル（Ｓｉ3 Ｎ4 のストイキオメトリーで一定）に近い
構造が得られた。この結果、Ｏ／Ｎ／Ｏ膜の電荷のリー
クを減らせ、リテンション特性が改善された。
示すのが図４（ａ）である。ここで図４（ａ）のＹ−
Ｙ′断面での窒素の濃度を図４（ｂ）に示した。この図
において、ＩはＳｉＮ膜の堆積時での窒素濃度プロファ
イル、IIはＳｉＮ膜の酸化後の窒素濃度プロファイルで
ある。ＳｉＮの堆積を複数回にすることにより、ＳｉＮ
膜ＣＶＤ時の窒素濃度の低下を膜厚が厚い時に比べ少な
く抑えられ、しかも堆積毎にＳｉＮ膜を酸化することに
より、図１０（ｃ）に示した理想的な窒素濃度プロファ
イル（Ｓｉ3 Ｎ4 のストイキオメトリーで一定）に近い
構造が得られた。この結果、Ｏ／Ｎ／Ｏ膜の電荷のリー
クを減らせ、リテンション特性が改善された。
【００４０】上述の如く、本実施例によれば、中間絶縁
膜５中のＳｉＮ膜１０２を化学量論に従う構造とした結
果、中間絶縁膜５を通過して流れるチャージ（ＰＦ電流
等）を非常に低く抑えることができ、このためＥＰＲＯ
Ｍのリテンション特性を従来に比べ大幅に改善でき、よ
ってＥＰＲＯＭの信頼性を向上することができるように
なった。かつ本実施例で形成するＳｉＮ膜１０２は、従
来のＳｉＮ膜の形成装置（堆積装置）と同じでよく、ガ
ス系もほとんど変更の必要がなく、従来プロセスとのプ
ロセス整合性がよいので、生産ラインへの導入が容易で
ある。更に、コストアップも特に大きくなく、コストを
少なく抑えることができる。プロセスは従来からのＥＰ
ＲＯＭ生産プロセスと、ＳｉＮ膜形成部分を除いては変
更なく、プロセス整合性も非常に高い。
膜５中のＳｉＮ膜１０２を化学量論に従う構造とした結
果、中間絶縁膜５を通過して流れるチャージ（ＰＦ電流
等）を非常に低く抑えることができ、このためＥＰＲＯ
Ｍのリテンション特性を従来に比べ大幅に改善でき、よ
ってＥＰＲＯＭの信頼性を向上することができるように
なった。かつ本実施例で形成するＳｉＮ膜１０２は、従
来のＳｉＮ膜の形成装置（堆積装置）と同じでよく、ガ
ス系もほとんど変更の必要がなく、従来プロセスとのプ
ロセス整合性がよいので、生産ラインへの導入が容易で
ある。更に、コストアップも特に大きくなく、コストを
少なく抑えることができる。プロセスは従来からのＥＰ
ＲＯＭ生産プロセスと、ＳｉＮ膜形成部分を除いては変
更なく、プロセス整合性も非常に高い。
【００４１】実施例２ この実施例は、実施例１と同じ適用分野につき、次のよ
うにして中間絶縁膜を形成した例である。実施例１にお
ける前記した中間絶縁膜の形成時点から説明する。図５
を参照する。
うにして中間絶縁膜を形成した例である。実施例１にお
ける前記した中間絶縁膜の形成時点から説明する。図５
を参照する。
【００４２】１１００℃で第１層ＰｏｌｙＳｉ上にＰｏ
ｌｙ酸化膜１０１（図５（ａ）参照）を例えば１５ｎｍ
成長させる。この後ＬＰＣＶＤ法にて、ＳｉＮ膜１０２
を約１５ｎｍ形成する。この時、ＳｉＮのＣＶＤの終了
直前に、従来よりＮＨ3 を多く（従ってＳｉＨ4 を少な
く）することにより、図５（ａ）に示す中間絶縁膜のＺ
−Ｚ′断面の窒素濃度を従来のプロファイルＩに比べ、
ＣＶＤＳｉＮ表面の窒素濃度を高くする（II）。よって
これを酸化することで、II′に示すように更にこの窒素
濃度を増やし、ほぼ窒素濃度を一定とすることができ
る。なお、この時先に述べたようにＳｉＮ酸化（ベアＳ
ｉ３５ｎｍ相当）によりＳｉＮ膜が約２ｎｍ消費され、
ＳｉＮ酸化膜（ＳｉＯ2 またはＳｉＯＮ）が約３ｎｍ形
成される。これを符号１０４で示す。以上でＯ／Ｎ／Ｏ
膜が形成される。
ｌｙ酸化膜１０１（図５（ａ）参照）を例えば１５ｎｍ
成長させる。この後ＬＰＣＶＤ法にて、ＳｉＮ膜１０２
を約１５ｎｍ形成する。この時、ＳｉＮのＣＶＤの終了
直前に、従来よりＮＨ3 を多く（従ってＳｉＨ4 を少な
く）することにより、図５（ａ）に示す中間絶縁膜のＺ
−Ｚ′断面の窒素濃度を従来のプロファイルＩに比べ、
ＣＶＤＳｉＮ表面の窒素濃度を高くする（II）。よって
これを酸化することで、II′に示すように更にこの窒素
濃度を増やし、ほぼ窒素濃度を一定とすることができ
る。なお、この時先に述べたようにＳｉＮ酸化（ベアＳ
ｉ３５ｎｍ相当）によりＳｉＮ膜が約２ｎｍ消費され、
ＳｉＮ酸化膜（ＳｉＯ2 またはＳｉＯＮ）が約３ｎｍ形
成される。これを符号１０４で示す。以上でＯ／Ｎ／Ｏ
膜が形成される。
【００４３】また、ＳｉＮ膜堆積開始時にも同様にＮＨ
3 の流量を多くすることにより、より膜中の窒素濃度プ
ロファイルをストイキオメトリーに一定に近づけること
が可能となる。
3 の流量を多くすることにより、より膜中の窒素濃度プ
ロファイルをストイキオメトリーに一定に近づけること
が可能となる。
【００４４】なお各実施例においては、十分な耐圧をと
れるＳｉＮに、微小リークを抑制する酸化膜を併用して
いるのであるが、かかる微小リークをＳｉＮ自体の膜質
で抑制すれば、Ｓｉ酸化膜（特に上層Ｓｉ酸化膜）は不
要とすることができる。
れるＳｉＮに、微小リークを抑制する酸化膜を併用して
いるのであるが、かかる微小リークをＳｉＮ自体の膜質
で抑制すれば、Ｓｉ酸化膜（特に上層Ｓｉ酸化膜）は不
要とすることができる。
【００４５】
【発明の効果】上述したように、本発明によれば、絶縁
膜を構成する積層構造中のシリコン窒化膜の窒素濃度分
布に着目してこれについて改良を行ったことにより、特
性の良好な絶縁膜を形成できたものであり、これにより
特性の改善された半導体装置を得ることができた。
膜を構成する積層構造中のシリコン窒化膜の窒素濃度分
布に着目してこれについて改良を行ったことにより、特
性の良好な絶縁膜を形成できたものであり、これにより
特性の改善された半導体装置を得ることができた。
【図１】実施例１の半導体装置の断面を示すもので、図
３のＩ−Ｉ′断面図に相当するものである。
３のＩ−Ｉ′断面図に相当するものである。
【図２】実施例１の半導体装置の断面を示すもので、図
３のII−II′断面図に相当するものである。
３のII−II′断面図に相当するものである。
【図３】実施例１の半導体装置の平面構造を示すもので
ある。
ある。
【図４】実施例１の説明図である。
【図５】実施例２の説明図である。
【図６】半導体装置の製造工程を断面図で示すものであ
る（１）。
る（１）。
【図７】半導体装置の製造工程を断面図で示すものであ
る（２）。
る（２）。
【図８】半導体装置の製造工程を断面図で示すものであ
る（３）。
る（３）。
【図９】半導体装置の製造工程を断面図で示すものであ
る（４）。
る（４）。
【図１０】従来例の説明図である。
１ 基板（Ｓｉ基板） ２ （フローティング）ゲート絶縁膜（ＳｉＯ2 ） ３ 素子分散領域（ＬＯＣＯＳ酸化膜） ４ 第１層（フローティングゲート）ＰｏｌｙＳｉ ５ 中間絶縁膜 ６ 第２層（コントロールゲート）ＰｏｌｙＳｉ ９ ＬＤＤ拡散層 １０ サイドウォール（ＳｉＯ2 等） １１ ＳｉＯ2 膜 １３ ソース／ドレイン拡散層 １４ 層間絶縁膜 １５ コンタクト １６ 配線（Ａｌ） １７ オーバーコート層 １８ ソース／ドレイン酸化膜 １０１ シリコン酸化膜 １０２ ＳｉＮ膜 １０３ シリコン酸化膜（ＳｉＮＯｘ） １０４ ＳｉＮＯｘによりＳｉＯＮ膜に変換されたＳ
ｉＮ膜部分
ｉＮ膜部分
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/318 H01L 21/316 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】シリコン系材料下地上に、直接または他の
層を介してシリコンの窒化物層とシリコンの酸化物層ま
たはシリコンの酸窒化物層とを備える絶縁膜を有する半
導体装置の製造方法であって、 シリコン窒化物層を形成し、酸化を行い、表面酸化物層
を除去し、更に窒化を行う工程を有することを特徴とす
る半導体装置の製造方法。 - 【請求項2】前記表面酸化物層除去後の窒化の後、更に
酸化シリコン膜を形成することを特徴とする請求項１に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29390193A JP3237352B2 (ja) | 1993-10-30 | 1993-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29390193A JP3237352B2 (ja) | 1993-10-30 | 1993-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130729A JPH07130729A (ja) | 1995-05-19 |
| JP3237352B2 true JP3237352B2 (ja) | 2001-12-10 |
Family
ID=17800624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29390193A Expired - Fee Related JP3237352B2 (ja) | 1993-10-30 | 1993-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237352B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100665396B1 (ko) * | 2004-01-09 | 2007-01-04 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자의 제조 방법 |
| KR100799057B1 (ko) * | 2005-12-23 | 2008-01-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| JP5336877B2 (ja) * | 2009-02-17 | 2013-11-06 | 株式会社東芝 | 半導体装置，及び半導体装置の製造方法 |
| JP2011014688A (ja) * | 2009-07-01 | 2011-01-20 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
-
1993
- 1993-10-30 JP JP29390193A patent/JP3237352B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130729A (ja) | 1995-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |