KR100665396B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 150000004767 nitrides Chemical class 0.000 claims description 31
- 239000007789 gas Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 7
- 238000005121 nitriding Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims 1
- 229910004679 ONO2 Inorganic materials 0.000 abstract description 23
- -1 ONO2 nitride Chemical class 0.000 abstract description 21
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 17
- 238000000137 annealing Methods 0.000 abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 230000014759 maintenance of location Effects 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000004904 shortening Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 105
- 239000010409 thin film Substances 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 125000001893 nitrooxy group Chemical group [O-][N+](=O)O* 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- CHNUOJQWGUIOLD-NFZZJPOKSA-N epalrestat Chemical compound C=1C=CC=CC=1\C=C(/C)\C=C1/SC(=S)N(CC(O)=O)C1=O CHNUOJQWGUIOLD-NFZZJPOKSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47C—CHAIRS; SOFAS; BEDS
- A47C27/00—Spring, stuffed or fluid mattresses or cushions specially adapted for chairs, beds or sofas
- A47C27/14—Spring, stuffed or fluid mattresses or cushions specially adapted for chairs, beds or sofas with foamed material inlays
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
- B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
- B29C44/00—Shaping by internal pressure generated in the material, e.g. swelling or foaming ; Producing porous or cellular expanded plastics articles
- B29C44/02—Shaping by internal pressure generated in the material, e.g. swelling or foaming ; Producing porous or cellular expanded plastics articles for articles of definite length, i.e. discrete articles
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B68—SADDLERY; UPHOLSTERY
- B68G—METHODS, EQUIPMENT, OR MACHINES FOR USE IN UPHOLSTERING; UPHOLSTERY NOT OTHERWISE PROVIDED FOR
- B68G5/00—Resilient upholstery pads
- B68G5/02—Resilient upholstery pads of cellular material, e.g. sponge rubber
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- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘층 상에 ONO1 HTO막과 ONO2 질화막을 순차적으로 형성하고 ONO2 질화막의 표면을 산화시켜 ONO3용 산화막을 SiON막으로 형성함으로써 기존의 HTO 산화막보다 막질이 우수하고 유전상수가 높은 ONO3용 산화막을 형성하여 충전용량의 증가와 절연파괴전압의 상승을 구현하고, 궁극적으로 차지 누설(Charge leakage) 특성 및 유지(Retention) 특성을 향상시킬 수 있다. 또한, ONO3 어닐링 공정과 후속의 고온 스팀 어닐링 공정을 하나의 공정으로 대체함으로써 공정 단축에 따른 원가를 절감할 수 있다.
ONO, 유전체막, ONO3, SiON
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 플로팅 게이트용 폴리실리콘층
104 : 질화 처리막 105 : ONO1 산화막
106 : ONO2 질화막 107 : ONO3 SiON막
108 : 유전체막 109 : 콘트롤 게이트용 폴리실리콘층
110 : 실리사이드층
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 프로그램, 소거 및 독출 동작 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자에서 유전체막은 적층형의 게이트 구조를 갖고 있는 메모리 셀 트랜지스터에서 프로그램, 소거 및 독출 특성에 절대적인 영향을 미친다.
일반적으로, 유전체막은 ONO1/2/3(HTO/ Nitride/HTO) 구조로 형성되는데, ONO1,3에 해당하는 산화막은 DCS 또는 MS base의 CVD(화학기상반응) 방식으로 증착된다. 이러한 화학기상반응에 의하여 형성된 CVD 산화막은 통상의 건식 및 습식 산화에 의해 형성되며 산화막에 비하여 막질이 떨어진다. 특히, ONO3 산화막은 두께뿐만 아니라 막질이 메모리 셀의 전하 누설(Charge leakage)과 유지(Retention) 특성에 절대적인 영향을 미친다.
또한, ONO2에 해당하는 질화막은 기공이 많고 부서지기 쉽기 때문에, 후속 공정으로 고온 어닐링 공정을 실시하여 질화막 내에 존재하는 핀홀(Pin hole)등을 제어해야만 한다.
따라서, 적층형 구조의 플래쉬 메모리 소자에서 소자의 동작에 요구되는 차지 누설(Charge leakage) 및 유지(Retention) 특성을 얻기 위하서는, 일정두께의 ONO1/2/3(HTO/Nitride/HTO) 박막을 형성한 후, 고온의 습식 어닐링(예를 들면, 스팀 어닐링) 공정을 거쳐 ONO2(Nitride) 박막뿐만 아니라 ONO3(HTO)의 막질을 개선해야한다. 그러나, 이러한 고온의 습식 어닐링 공정은 대기압에서 장시간에 걸쳐 고온의 습식 분위기에 노출되기 때문에 열적 부담(Thermal Budget)을 유발할 수 있다. 또한, ONO2(Nitride) 박막의 펀치(Punch) 발생에 의한 이상 산화를 유발하여 유전체막의 유전상수에 변화를 줌으로써, 플래쉬 메모리 셀의 프로그램, 소거 및 독출 동작의 특성을 저하시킬 수 있다.
이에 대하여, 본 발명이 제시하는 플래쉬 메모리 소자의 제조 방법은 플로팅 게이트용 폴리실리콘층 상에 ONO1 HTO막과 ONO2 질화막을 순차적으로 형성하고 ONO2 질화막의 표면을 산화시켜 ONO3용 산화막을 SiON막으로 형성함으로써 기존의 HTO 산화막보다 막질이 우수하고 유전상수가 높은 ONO3용 산화막을 형성하여 충전용량의 증가와 절연파괴전압의 상승을 구현하고, 궁극적으로 차지 누설(Charge leakage) 특성 및 유지(Retention) 특성을 향상시킬 수 있다. 또한, ONO3 어닐링 공정과 후속의 고온 스팀 어닐링 공정을 하나의 공정으로 대체함으로써 공정 단축에 따른 원가를 절감할 수 있다.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘층이 형성된 반도체 기판이 제공되는 단계와, 폴리실리콘층 상에 산화막 및 질화막을 순차적으로 형성하는 단계와, 질화막의 상부를 산화시켜 산화 질화막을 형성하고, 이를 통해 산화막, 질화막 및 산화 질화막의 적층 구조로 이루어진 유전체막이 형성되는 단계, 및 유전체막 상부에 콘트롤 게이트용 폴리실리콘층 및 실리사이드층을 순차적으로 형성하는 단계를 포함한다.
상기에서, 산화막을 형성하기 전에, 플로팅 게이트용 폴리실리콘층의 표면을 질화처리하는 단계를 더 포함할 수 있다. 이때, 질화처리는 600℃ 내지 800℃의 온도와 20Torr 내지 760Torr의 압력에서 질소 함유 기체를 사용하여 실시할 수 있으며, 질소 함유 기체로 NH3 기체가 단독으로 사용되거나, NH3/Ar 또는 NH3/N
2의 혼합 기체가 사용될 수 있다.
산화막은 SiH4/N2O 또는 SiH2Cl2/N2O의 혼합기체로 형성되며, 700℃ 내지 900℃의 온도와 0.05Torr 내지 2Torr의 압력에서 화학기상반응을 통해 형성될 수 있다. 한편, 산화막을 형성하기 위하여 반도체 기판을 증착 챔버로 로딩하는 과정에서 로딩 온도를 300℃ 이하로 설정할 수 있다.
질화막은 SiH4/NH3 또는 SiH2Cl2/NH3의 혼합기체로 형성되며, 600℃ 내지 800℃의 온도와 0.05Torr 내지 2Torr의 압력에서 화학기상반응을 통해 형성될 수 있다. 이때, 질화막 상부가 소정의 두께만큼 산화 질화막으로 변하는 것을 고려하여 질화막의 두께를 결정하는 것이 바람직하다.
산화 질화막은 O2 가스 및 H2 가스를 증착 챔버로 공급하여 반도체 기판의 표면에 스팀을 형성하는 방식으로 질화막을 산화시켜 형성한다. 이때, H2의 비율을 최고 33%로 하며, 압력은 20Torr 이하로 유지하고, 온도는 800℃ 내지 1050℃를 유 지한다.
최종적으로, 질화막을 30Å 내지 100Å의 두께로 형성하고, 질화막의 산화손실을 통해 형성되는 산화 질화막을 30Å 내지 100Å의 두께로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 명칭을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 터널 산화막(102)을 형성한다. 이후, 터널 산화막(102) 상부에 플로팅 게이트용 폴리실리콘층(103)을 형성한다.
폴리실리콘층(103)에는 불순물로 P 또는 As이 주입될 수 있다. 이때, 불순물 의 도핑 농도를 1E20atoms/cm 2 내지 5E21atoms/cm 2 으로 조절할 수 있다.
한편, 폴리실리콘층(103)은 도프드 실리콘층과 언도프드(Undoped) 실리콘층을 적층 구조로 형성한 후, PH3 분위기에서 플라즈마 공정으로 추가로 도핑(Doping)하는 방법으로 형성할 수도 있다. 이때, 폴리실리콘층(103)의 표면적을 증가시키기 위하여 언도프드 실리콘층은 표면을 울퉁불퉁하게 가공할 수도 있다.
폴리실리콘층(103)을 형성한 후에는, 폴리실리콘층(103)의 표면을 세정한다. 이때, 세정 공정은 상온 내지 80℃로 유지되며 NH4OH와 H2O2가 소정의 비율로 혼합되어있는 수용액에 1분 내지 30분 동안 담그거나, 희석된 HF 수용액에 1분 이내로 담그는 방식으로 실시할 수 있다.
도 1b를 참조하면, 후속 공정으로 ONO 유전체막의 ONO1 산화막을 형성하는 과정에서 고온의 어닐링 공정에 의해 ONO1 산화막과 폴리실리콘층(103)의 계면에 이상 산화(ONO Smiling)가 발생되는 것을 방지하기 위하여, 질화처리 공정으로 폴리실리콘층(103)의 표면을 질화처리 한다. 이로써, 폴리실리콘층(103)의 표면이 소정의 두께만큼 질화 처리막(104)으로 형성된다.
이때, 질화처리 공정은 600℃ 내지 800℃의 온도와 20Torr 내지 760Torr의 압력에서 NH3 기체를 단독으로 사용하거나, NH3/Ar 또는 NH3/N2의 혼합 기체를 사용하여 실시할 수 있다.
도 1c를 참조하면, 질화 처리막(104)을 포함한 전체 구조 상에 ONO1 산화막(105)과 ONO2 질화막(106)을 순차적으로 형성한다. 이때, ONO1 산화막(105) 과 ONO2 질화막(106)은 질화 처리막(104)을 형성한 후 시간지연 없이 2시간 이내에 형성하는 것이 바람직하다. 여기서, ONO2 질화막(106)의 두께는 후속 공정에서 형성될 ONO3 SiON막을 형성하기 위한 두께를 고려하여 ONO3 SiON막의 두께만큼 두껍게 형성하는 것이 바람직하다.
이러한 ONO1 산화막(105)은 SiH4/N2O 또는 SiH2Cl2/N2
O의 혼합기체를 사용하여 700℃ 내지 900℃의 온도와 0.05Torr 내지 2Torr의 압력에서 화학기상반응을 통해 형성할 수 있다. 좀 더 구체적으로 예를 들어 설명하면, 400℃ 내지 700℃의 온도에서 반도체 기판(101)을 증착 챔버로 로딩(Loading)한 후, 750℃ 내지 850℃의 온도와 0.1Torr 내지 3Torr의 낮은 압력에서 LP-CVD법으로 형성할 수 있다. 이때, 폴리실리콘층(103)의 표면 산화를 억제하기 위하여, 반도체 기판(101)의 로딩 온도를 300℃ 이하로 설정할 수도 있다. 상기의 방법을 통해 ONO1 산화막(105)은 30Å 내지 100Å의 두께로 형성될 수 있다.
한편, ONO2 질화막(106)은 SiH4/NH3 또는 SiH2Cl2/NH3
의 혼합기체를 사용하여 600℃ 내지 800℃의 온도와 0.05Torr 내지 3Torr의 압력에서 화학기상반응을 통해 형성할 수 있다. 좀 더 구체적으로 예를 들어 설명하면, 반응 기체로 NH3 + DCS(SiH2Cl2) 가스를 이용하여 650℃ 내지 800℃의 온도와 1Torr 내지 3Torr 이하의 낮은 압력에서 LP-CVD 방법으로 형성할 수 있다. 상기의 방법을 통해 ONO2 질화막(106)은 30Å 내지 200Å의 두께로 형성될 수 있다
도 1d를 참조하면, ONO2 질화막(106) 상부에 ONO3 산화막을 ONO3 SiON막(107)을 형성한다. ONO3 SiON막(107)은 ONO2 질화막(106)을 소정의 두께만큼 산화시켜 형성할 수 있다.
그러나, 질화막은 산화저항성인 매우 우수한 물질로서 고온의 습식 산화 분위기에서 산화를 할 경우에도 원하는 두께만큼 산화시키기가 매우 힘들다. 이로 인해,고온의 습식 산화 공정으로 질화막을 산화시킬 경우, 기존의 ONO3 HTO 산화막이 없는 상태에서 장시간에 걸쳐 고온의 습식 분위기에 노출되기 때문에, 펀치(Punch)에 의한 이상 산화의 발생가능성은 더욱 커진다.
그러나, 저압(예를 들면, 10Torr 이하)에서 반도체 기판(101)의 표면에서 H2 및 O2를 반응시키면, 기존의 퍼니스 공정보다 짧은 시간 내에 질화막을 산화시킬 수 있다. 이러한 방법을 이용하면 ONO3 산화막 및 후속의 고온 습식 어닐링 공정을 대체할 수 있으며, 이러한 방식으로 형성된 ONO3 SiON막(107)은 유전상수가 높고 기존의 화학기상반응 보다 막질이 우수한 산화막으로 형성된다.
이러한 ONO3 SiON막(107)의 형성 방법을 보다 구체적으로 설명하면 다음과 같다.
증착 챔버에서 ONO1 산화막(105) 상에 ONO2 질화막(106)을 형성한 후, O2 가스 및 H2 가스를 증착 챔버로 공급하여 반도체 기판(101)의 표면에 스팀(Steam)을 형성한다. 이때, H2의 비율을 최고 33%로 하며 압력은 20Torr 이하로 유지하고 온도는 800℃ 내지 1050℃를 유지한다. ONO3 SiON막(107)은 ONO2 질화막(106)의 상부가 산화되면서 형성되기 때문에, ONO3 SiON막(107)의 두께만큼 ONO2 질화막(106)이 손 실된다. 이를 고려하여, ONO3 SiON막(107)의 두께는 ONO2 질화막(106)의 손실분 대비 1 내지 1.5배로 설정할 수 있다. 좀 더 구체적으로 예를 들면, ONO2 질화막(106)의 최종 두께가 30Å 내지 100Å이 되고, ONO2 질화막(106)의 손실을 통해 형성되는 ONO3 SiON막(107)의 두께가 30Å 내지 100Å이 되도록 ONO2 질화막(106)을 산화시켜 ONO3 SiON막(107)을 형성한다.
이로써, ONO1 산화막(105), ONO2 질화막(106) 및 ONO3 SiON막(107)이 적층된 구조로 이루어진 유전체막(108)이 형성된다.
도 1e를 참조하면, 유전체막(108) 상부에 콘트롤 게이트용 폴리실리콘층(109)과 실리사이드층(111)을 순차적으로 형성한다. 이후, 도면에는 도시되어 있지 않지만, 통상의 공정을 통해 게이트 마스크를 이용한 식각 공정과 자기정렬식 식각 공정을 실시하여 플래쉬 메모리 셀을 제조한다.
상기에서 서술한 각 공정 단계는 시간지연 없이 2시간 이내에 연속해서 진행한다.
상술한 바와 같이, 본 발명은 플로팅 게이트용 폴리실리콘층 상에 ONO1 HTO막과 ONO2 질화막을 순차적으로 형성하고 ONO2 질화막의 표면을 산화시켜 ONO3용 산화막을 SiON막으로 형성함으로써 기존의 HTO 산화막보다 막질이 우수하고 유전상수가 높은 ONO3용 산화막을 형성하여 충전용량의 증가와 절연파괴전압의 상승을 구현하고, 궁극적으로 차지 누설(Charge leakage) 특성 및 유지(Retention) 특성을 향상시킬 수 있다. 또한, ONO3 어닐링 공정과 후속의 고온 스팀 어닐링 공정을 하나의 공정으로 대체함으로써 공정 단축에 따른 원가를 절감할 수 있다.
Claims (11)
- 플로팅 게이트용 폴리실리콘층이 형성된 반도체 기판이 제공되는 단계;질화처리공정을 실시하여 상기 폴리실리실리콘층의 표면에 소정두께의 질화 처리막을 형성하는 단계;상기 폴리실리콘층 상부에 산화막 및 질화막을 순차적으로 형성하는 단계;상기 질화막의 상부를 산화시켜 산화 질화막을 형성하고, 이를 통해 상기 산화막, 상기 질화막 및 상기 산화 질화막의 적층 구조로 이루어진 유전체막이 형성되는 단계; 및상기 유전체막 상부에 콘트롤 게이트용 폴리실리콘층 및 실리사이드층을 순차적으로 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 질화처리공정은 600℃ 내지 800℃의 온도와 20Torr 내지 760Torr의 압력에서 질소 함유 기체를 사용하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 질소 함유 기체로 NH3 기체가 단독으로 사용되거나, NH3/Ar 또는 NH3/N 2의 혼합 기체가 사용되는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막은 SiH4/N2O 또는 SiH2Cl2/N2O의 혼합기체로 형성되며, 700℃ 내지 900℃의 온도와 0.05Torr 내지 2Torr의 압력에서 화학기상반응을 통해 형성되는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막을 형성하기 위하여 상기 반도체 기판을 증착 챔버로 로딩하는 과정에서 로딩 온도를 300℃ 이하로 설정하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막은 SiH4/NH3 또는 SiH2Cl2/NH3의 혼합기체로 형성되며, 600℃ 내지 800℃의 온도와 0.05Torr 내지 2Torr의 압력에서 화학기상반응을 통해 형성되는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막 상부가 소정의 두께만큼 상기 산화 질화막으로 변하는 것을 고려하여 상기 질화막의 두께가 결정되는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화 질화막은 O2 가스 및 H2 가스를 증착 챔버로 공급하여 상기 반도체 기판의 표면에 스팀을 형성하는 방식으로 상기 질화막을 산화시켜 형성되는 플래쉬 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 H2의 비율을 최고 33%로 하며, 압력은 20Torr 이하로 유지하고, 온도는 800℃ 내지 1050℃를 유지하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 질화막의 최종 두께가 30Å 내지 100Å이 되고, 상기 질화막의 산화손실을 통해 형성되는 상기 산화 질화막의 두께가 30Å 내지 100Å이 되는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040001746A KR100665396B1 (ko) | 2004-01-09 | 2004-01-09 | 플래쉬 메모리 소자의 제조 방법 |
| US11/007,311 US7132328B2 (en) | 2004-01-09 | 2004-12-09 | Method of manufacturing flash memory device |
| TW093138241A TWI255046B (en) | 2004-01-09 | 2004-12-10 | Method of manufacturing flash memory device |
| JP2004370498A JP2005197686A (ja) | 2004-01-09 | 2004-12-22 | フラッシュメモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040001746A KR100665396B1 (ko) | 2004-01-09 | 2004-01-09 | 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050073374A KR20050073374A (ko) | 2005-07-13 |
| KR100665396B1 true KR100665396B1 (ko) | 2007-01-04 |
Family
ID=34738022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040001746A KR100665396B1 (ko) | 2004-01-09 | 2004-01-09 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7132328B2 (ko) |
| JP (1) | JP2005197686A (ko) |
| KR (1) | KR100665396B1 (ko) |
| TW (1) | TWI255046B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100791333B1 (ko) * | 2006-01-17 | 2008-01-07 | 삼성전자주식회사 | 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된비휘발성 메모리 소자 |
| KR100806130B1 (ko) * | 2006-07-12 | 2008-02-22 | 삼성전자주식회사 | 불휘발성 메모리 장치의 제조방법 |
| KR20080063699A (ko) | 2007-01-02 | 2008-07-07 | 엘지전자 주식회사 | 디스플레이 기기 및 디스플레이 기기를 위한 스피커 시스템 |
| JP5036849B2 (ja) * | 2009-08-27 | 2012-09-26 | 株式会社日立国際電気 | 半導体装置の製造方法、クリーニング方法および基板処理装置 |
| JP5922542B2 (ja) | 2012-09-19 | 2016-05-24 | 東京エレクトロン株式会社 | 積層膜の形成方法およびその形成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181459A (ja) * | 1988-01-15 | 1989-07-19 | Ind Technol Res Inst | ゲート分離構造を形成するプロセス |
| JPH06310654A (ja) * | 1993-04-27 | 1994-11-04 | Nippon Steel Corp | 半導体装置及びその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3237352B2 (ja) * | 1993-10-30 | 2001-12-10 | ソニー株式会社 | 半導体装置の製造方法 |
| JP3780057B2 (ja) * | 1997-03-19 | 2006-05-31 | 富士通株式会社 | 半導体装置の製造方法 |
| US6165833A (en) * | 1997-12-19 | 2000-12-26 | Micron Technology, Inc. | Semiconductor processing method of forming a capacitor |
| US6218689B1 (en) * | 1999-08-06 | 2001-04-17 | Advanced Micro Devices, Inc. | Method for providing a dopant level for polysilicon for flash memory devices |
| JP2001156186A (ja) * | 1999-11-17 | 2001-06-08 | Chartered Semiconductor Mfg Ltd | 破壊電圧及び漏れ率が改善された、半導体メモリー装置用ゲート構造の製造方法 |
| KR100351450B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR100367404B1 (ko) * | 1999-12-31 | 2003-01-10 | 주식회사 하이닉스반도체 | 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법 |
| JP2001274154A (ja) * | 2000-01-18 | 2001-10-05 | Applied Materials Inc | 成膜方法、成膜装置、半導体装置及びその製造方法 |
| JP2003086716A (ja) * | 2001-09-11 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2003224214A (ja) * | 2002-01-31 | 2003-08-08 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
2004
- 2004-01-09 KR KR1020040001746A patent/KR100665396B1/ko active IP Right Grant
- 2004-12-09 US US11/007,311 patent/US7132328B2/en active Active
- 2004-12-10 TW TW093138241A patent/TWI255046B/zh not_active IP Right Cessation
- 2004-12-22 JP JP2004370498A patent/JP2005197686A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181459A (ja) * | 1988-01-15 | 1989-07-19 | Ind Technol Res Inst | ゲート分離構造を形成するプロセス |
| JPH06310654A (ja) * | 1993-04-27 | 1994-11-04 | Nippon Steel Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI255046B (en) | 2006-05-11 |
| US7132328B2 (en) | 2006-11-07 |
| TW200534489A (en) | 2005-10-16 |
| JP2005197686A (ja) | 2005-07-21 |
| KR20050073374A (ko) | 2005-07-13 |
| US20050153503A1 (en) | 2005-07-14 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20131122 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141126 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151120 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20161125 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20171124 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20181126 Year of fee payment: 13 |