JPH06310654A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06310654A JPH06310654A JP5123515A JP12351593A JPH06310654A JP H06310654 A JPH06310654 A JP H06310654A JP 5123515 A JP5123515 A JP 5123515A JP 12351593 A JP12351593 A JP 12351593A JP H06310654 A JPH06310654 A JP H06310654A
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Abstract
(57)【要約】
【目的】 キャパシタ誘電体膜に使用するＯＮＯ膜の特
性向上を図る。 【構成】 シリコン基板１１上に下部電極用ポリシリコ
ン１２と自然酸化膜１３とシリコン窒化膜１４とを形成
した後、シリコン窒化膜１４上部を熱酸化して、オキシ
ナイトライド膜１５とシリコン酸化膜１６との２層から
なるtop 酸化膜を形成し、top 酸化膜上層のシリコン酸
化膜１６をフッ化水素水溶液を用いてウエットエッチン
グして取り除くことにより、自然酸化膜１３とシリコン
窒化膜１４とオキシナイトライド膜１５とからなるＯＮ
Ｏ膜を形成し、オキシナイトライド膜１５上に上部電極
用ポリシリコン１７を形成する。 【効果】 シリコン酸化膜１６はオキシナイトライド膜
１５よりも比誘電率が低く、絶縁性も劣っているので、
シリコン酸化膜１６を取り除くことにより、キャパシタ
誘電体膜としてＯＮＯ膜を有する半導体装置の容量増加
とリーク電流低減が図れる。
性向上を図る。 【構成】 シリコン基板１１上に下部電極用ポリシリコ
ン１２と自然酸化膜１３とシリコン窒化膜１４とを形成
した後、シリコン窒化膜１４上部を熱酸化して、オキシ
ナイトライド膜１５とシリコン酸化膜１６との２層から
なるtop 酸化膜を形成し、top 酸化膜上層のシリコン酸
化膜１６をフッ化水素水溶液を用いてウエットエッチン
グして取り除くことにより、自然酸化膜１３とシリコン
窒化膜１４とオキシナイトライド膜１５とからなるＯＮ
Ｏ膜を形成し、オキシナイトライド膜１５上に上部電極
用ポリシリコン１７を形成する。 【効果】 シリコン酸化膜１６はオキシナイトライド膜
１５よりも比誘電率が低く、絶縁性も劣っているので、
シリコン酸化膜１６を取り除くことにより、キャパシタ
誘電体膜としてＯＮＯ膜を有する半導体装置の容量増加
とリーク電流低減が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、キャパシタ誘電体膜や
ゲート絶縁膜に使用するＯＮＯ膜（酸化膜−窒化膜−酸
化膜）を有する半導体装置及びその製造方法に関する。
ゲート絶縁膜に使用するＯＮＯ膜（酸化膜−窒化膜−酸
化膜）を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＯＮＯ膜を誘電体部分に使用するキャパ
シタは、"Oxidation Studies of Crystalline CVD Sili
con Nitride"（J.Electronchem.Soc.,Vol.136,No.5 ,19
89.5）に記載されている。
シタは、"Oxidation Studies of Crystalline CVD Sili
con Nitride"（J.Electronchem.Soc.,Vol.136,No.5 ,19
89.5）に記載されている。
【０００３】従来のＯＮＯ膜を誘電体部分に使用するキ
ャパシタは、図２に示すように、シリコン基板２１上に
下部電極用ポリシリコン２２を形成した後、自然酸化膜
２３、シリコン窒化膜２４を形成し、シリコン窒化膜２
４上部を熱酸化（ウエット酸化又はドライ酸化）するこ
とによって、シリコン窒化膜２４上にtop 酸化膜（オキ
シナイトライド（ＳｉＯx Ｎy ）膜２５、シリコン酸化
膜２６）を形成し、top 酸化膜形成後、top 酸化膜上に
上部電極用ポリシリコン２７を形成していた。
ャパシタは、図２に示すように、シリコン基板２１上に
下部電極用ポリシリコン２２を形成した後、自然酸化膜
２３、シリコン窒化膜２４を形成し、シリコン窒化膜２
４上部を熱酸化（ウエット酸化又はドライ酸化）するこ
とによって、シリコン窒化膜２４上にtop 酸化膜（オキ
シナイトライド（ＳｉＯx Ｎy ）膜２５、シリコン酸化
膜２６）を形成し、top 酸化膜形成後、top 酸化膜上に
上部電極用ポリシリコン２７を形成していた。
【０００４】
【発明が解決しようとする課題】従来のＯＮＯ膜（自然
酸化膜２３、シリコン窒化膜２４、top 酸化膜）におけ
るtop 酸化膜は、シリコン窒化膜２４上に形成されたオ
キシナイトライド膜２５とシリコン酸化膜２６との２層
構造からなる。このtop 酸化膜の上層部、シリコン酸化
膜２６は、top 酸化膜の下層部、オキシナイトライド膜
２５よりも比誘電率が低く、且つ結晶構造的にも粗いシ
リコン酸化膜を半導体の表層に含むため、絶縁性が劣
り、キャパシタ誘電体膜を有する半導体装置における容
量増加やリーク電流低減に限界が生じ、ゲート絶縁膜を
有する半導体装置におけるリーク電流低減に限界が生じ
るという問題があった。
酸化膜２３、シリコン窒化膜２４、top 酸化膜）におけ
るtop 酸化膜は、シリコン窒化膜２４上に形成されたオ
キシナイトライド膜２５とシリコン酸化膜２６との２層
構造からなる。このtop 酸化膜の上層部、シリコン酸化
膜２６は、top 酸化膜の下層部、オキシナイトライド膜
２５よりも比誘電率が低く、且つ結晶構造的にも粗いシ
リコン酸化膜を半導体の表層に含むため、絶縁性が劣
り、キャパシタ誘電体膜を有する半導体装置における容
量増加やリーク電流低減に限界が生じ、ゲート絶縁膜を
有する半導体装置におけるリーク電流低減に限界が生じ
るという問題があった。
【０００５】そこで、本発明は、キャパシタ誘電体膜と
してのＯＮＯ膜においては容量増加とリーク電流低減と
を両立させ、ゲート絶縁膜としてのＯＮＯ膜においては
リーク電流低減を図ることができる半導体装置及びその
製造方法を提供することを目的とする。
してのＯＮＯ膜においては容量増加とリーク電流低減と
を両立させ、ゲート絶縁膜としてのＯＮＯ膜においては
リーク電流低減を図ることができる半導体装置及びその
製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板上に酸化膜とシリコン窒化膜とが形成さ
れた半導体装置において、前記シリコン窒化膜上に形成
されたオキシナイトライド膜と、このオキシナイトライ
ド膜上に直接接触して形成された導電膜とを有するもの
である。
は、半導体基板上に酸化膜とシリコン窒化膜とが形成さ
れた半導体装置において、前記シリコン窒化膜上に形成
されたオキシナイトライド膜と、このオキシナイトライ
ド膜上に直接接触して形成された導電膜とを有するもの
である。
【０００７】また、本発明による半導体装置の製造方法
は、半導体基板上に酸化膜とシリコン窒化膜とを形成す
る工程と、前記シリコン窒化膜上部を酸化して該シリコ
ン窒化膜上にオキシナイトライド膜及びシリコン酸化膜
を形成する工程と、前記シリコン酸化膜をエッチング除
去する工程とを有するものである。
は、半導体基板上に酸化膜とシリコン窒化膜とを形成す
る工程と、前記シリコン窒化膜上部を酸化して該シリコ
ン窒化膜上にオキシナイトライド膜及びシリコン酸化膜
を形成する工程と、前記シリコン酸化膜をエッチング除
去する工程とを有するものである。
【０００８】
【作用】本発明では、酸化膜とシリコン窒化膜とtop 酸
化膜（オキシナイトライド膜、シリコン酸化膜）とから
なるＯＮＯ膜のうち、top 酸化膜上層にあたるシリコン
酸化膜は、オキシナイトライド膜よりも比誘電率が低
く、且つ絶縁性に劣るため、top 酸化膜のシリコン酸化
膜をエッチングして取り除き、酸化膜とシリコン窒化膜
とオキシナイトライド膜のみのtop 酸化膜とからなるＯ
ＮＯ膜にすることにより、絶縁性に優れたＯＮＯ膜を得
ることができる。従って、このＯＮＯ膜をキャパシタ誘
電体膜を有する半導体装置に用いることにより、容量増
加とリーク電流低減との両立を図ることができる。又、
このＯＮＯ膜をゲート絶縁膜を有する半導体装置に用い
れば、リーク電流低減を図ることができる。
化膜（オキシナイトライド膜、シリコン酸化膜）とから
なるＯＮＯ膜のうち、top 酸化膜上層にあたるシリコン
酸化膜は、オキシナイトライド膜よりも比誘電率が低
く、且つ絶縁性に劣るため、top 酸化膜のシリコン酸化
膜をエッチングして取り除き、酸化膜とシリコン窒化膜
とオキシナイトライド膜のみのtop 酸化膜とからなるＯ
ＮＯ膜にすることにより、絶縁性に優れたＯＮＯ膜を得
ることができる。従って、このＯＮＯ膜をキャパシタ誘
電体膜を有する半導体装置に用いることにより、容量増
加とリーク電流低減との両立を図ることができる。又、
このＯＮＯ膜をゲート絶縁膜を有する半導体装置に用い
れば、リーク電流低減を図ることができる。
【０００９】
【実施例】以下、図１を用いて、本発明をキャパシタに
適用した場合の一実施例を説明する。
適用した場合の一実施例を説明する。
【００１０】まず、図１（ａ）に示すように、シリコン
基板１１上に、キャパシタの下部電極として、下部電極
用ポリシリコン１２をＣＶＤ法により厚さ例えば１００
〜３００ｎｍで成長させる。下部電極用ポリシリコン１
２成長後、下部電極用ポリシリコン１２上部には自然酸
化膜１３が厚さ約１〜２ｎｍで形成される。自然酸化膜
１３形成後、ＣＶＤ法によりシリコン窒化膜１４を成長
させる。このシリコン窒化膜１４の形成条件は、例え
ば、成長温度７００〜７５０℃、その厚さ１０〜２０ｎ
ｍを規定する。その後、シリコン窒化膜１４上部を熱酸
化することにより、top 酸化膜（オキシナイトライド膜
１５とシリコン酸化膜１６）を形成する。ここでのシリ
コン窒化膜１４の熱酸化条件は、例えばウエット酸化で
９００℃／３０分と規定する。
基板１１上に、キャパシタの下部電極として、下部電極
用ポリシリコン１２をＣＶＤ法により厚さ例えば１００
〜３００ｎｍで成長させる。下部電極用ポリシリコン１
２成長後、下部電極用ポリシリコン１２上部には自然酸
化膜１３が厚さ約１〜２ｎｍで形成される。自然酸化膜
１３形成後、ＣＶＤ法によりシリコン窒化膜１４を成長
させる。このシリコン窒化膜１４の形成条件は、例え
ば、成長温度７００〜７５０℃、その厚さ１０〜２０ｎ
ｍを規定する。その後、シリコン窒化膜１４上部を熱酸
化することにより、top 酸化膜（オキシナイトライド膜
１５とシリコン酸化膜１６）を形成する。ここでのシリ
コン窒化膜１４の熱酸化条件は、例えばウエット酸化で
９００℃／３０分と規定する。
【００１１】次に、図１（ｂ）に示すように、top 酸化
膜を形成後、top 酸化膜の上層にあたるシリコン酸化膜
１６部分をエッチングにより除去する。ここでのエッチ
ングの条件は、例えば、０．５％濃度のフッ化水素水溶
液で、２〜１０分と規定する。このエッチングは、シリ
コン窒化膜１４上部の熱酸化により形成されたtop 酸化
膜のうち、シリコン酸化膜１６部分のみをエッチングす
るものである。このシリコン酸化膜１６をエッチングす
る量は、top 酸化膜（オキシナイトライド膜、シリコン
酸化膜）厚の８／１０〜９／１０である。
膜を形成後、top 酸化膜の上層にあたるシリコン酸化膜
１６部分をエッチングにより除去する。ここでのエッチ
ングの条件は、例えば、０．５％濃度のフッ化水素水溶
液で、２〜１０分と規定する。このエッチングは、シリ
コン窒化膜１４上部の熱酸化により形成されたtop 酸化
膜のうち、シリコン酸化膜１６部分のみをエッチングす
るものである。このシリコン酸化膜１６をエッチングす
る量は、top 酸化膜（オキシナイトライド膜、シリコン
酸化膜）厚の８／１０〜９／１０である。
【００１２】次に、図１（ｃ）に示すように、シリコン
酸化膜１６をエッチングして取り除いた後に、オキシナ
イトライド膜１５上にキャパシタの上部電極として使用
する上部電極用ポリシリコン１７を形成することによ
り、キャパシタ構造を形成する。
酸化膜１６をエッチングして取り除いた後に、オキシナ
イトライド膜１５上にキャパシタの上部電極として使用
する上部電極用ポリシリコン１７を形成することによ
り、キャパシタ構造を形成する。
【００１３】上記により、比誘電率が低く、絶縁性も劣
っているシリコン酸化膜１６を取り除くことができるの
で、比誘電率が高くなり絶縁性に優れたＯＮＯ膜を得る
ことができる。従って、キャパシタの容量が増加すると
共にリーク電流を低減することができる。なお、本実施
例ではキャパシタについて記述したが、このＯＮＯ膜を
ゲート絶縁膜に用いれば、絶縁性に優れるという該ＯＮ
Ｏ膜の特徴からゲート電極のリーク電流が減少する。
っているシリコン酸化膜１６を取り除くことができるの
で、比誘電率が高くなり絶縁性に優れたＯＮＯ膜を得る
ことができる。従って、キャパシタの容量が増加すると
共にリーク電流を低減することができる。なお、本実施
例ではキャパシタについて記述したが、このＯＮＯ膜を
ゲート絶縁膜に用いれば、絶縁性に優れるという該ＯＮ
Ｏ膜の特徴からゲート電極のリーク電流が減少する。
【００１４】
【発明の効果】本発明によれば、ＯＮＯ膜のtop 酸化膜
（オキシナイトライド膜，シリコン酸化膜）のシリコン
酸化膜は、オキシナイトライド膜よりも比誘電率が低
く、絶縁性も劣っているため、top 酸化膜のシリコン酸
化膜をエッチングして取り除くことにより、キャパシタ
誘電体膜としてＯＮＯ膜を有するＤＲＡＭ等の半導体装
置における容量増加とリーク電流低減とを図り、ゲート
絶縁膜としてＯＮＯ膜を有するＭＯＳトランジスタ等の
半導体装置におけるリーク電流低減を図ることができ
る。
（オキシナイトライド膜，シリコン酸化膜）のシリコン
酸化膜は、オキシナイトライド膜よりも比誘電率が低
く、絶縁性も劣っているため、top 酸化膜のシリコン酸
化膜をエッチングして取り除くことにより、キャパシタ
誘電体膜としてＯＮＯ膜を有するＤＲＡＭ等の半導体装
置における容量増加とリーク電流低減とを図り、ゲート
絶縁膜としてＯＮＯ膜を有するＭＯＳトランジスタ等の
半導体装置におけるリーク電流低減を図ることができ
る。
【図１】本発明をキャパシタに適用した場合の一実施例
を製造工程順に示す断面図である。
を製造工程順に示す断面図である。
【図２】従来のＯＮＯ膜を使用したキャパシタの断面図
である。
である。
１１ シリコン基板 １２ 下部電極用ポリシリコン １３ 自然酸化膜 １４ シリコン窒化膜 １５ オキシナイトライド膜 １６ シリコン酸化膜 １７ 上部電極用ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (4)
- 【請求項１】 半導体基板上に酸化膜とシリコン窒化膜
とが形成された半導体装置において、 前記シリコン窒化膜上に形成されたオキシナイトライド
膜と、このオキシナイトライド膜上に直接接触して形成
された導電膜とを有することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に酸化膜とシリコン窒化膜
とを形成する工程と、 前記シリコン窒化膜上部を酸化して該シリコン窒化膜上
にオキシナイトライド膜及びシリコン酸化膜を形成する
工程と、 前記シリコン酸化膜をエッチング除去する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 前記シリコン酸化膜をエッチング除去す
る工程は、フッ化水素水溶液を用いてウエットエッチン
グする工程であることを特徴とする請求項２に記載の半
導体装置の製造方法。 - 【請求項４】 前記酸化膜、前記シリコン窒化膜及び前
記オキシナイトライド膜をゲート絶縁膜とする工程と、
前記オキシナイトライド膜上に導電膜を形成する工程と
を更に有することを特徴とする請求項２に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12351593A JP3295178B2 (ja) | 1993-04-27 | 1993-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12351593A JP3295178B2 (ja) | 1993-04-27 | 1993-04-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310654A true JPH06310654A (ja) | 1994-11-04 |
| JP3295178B2 JP3295178B2 (ja) | 2002-06-24 |
Family
ID=14862526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12351593A Expired - Lifetime JP3295178B2 (ja) | 1993-04-27 | 1993-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3295178B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282425B1 (ko) * | 1997-10-10 | 2001-04-02 | 김영환 | 캐패시터의제조방법 |
| KR20040019512A (ko) * | 2002-08-28 | 2004-03-06 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR100459937B1 (ko) * | 2002-06-11 | 2004-12-03 | 동부전자 주식회사 | Ｍｉｍ 커패시터를 갖는 반도체 소자의 제조방법 |
| US7132328B2 (en) | 2004-01-09 | 2006-11-07 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
| US7829412B2 (en) | 2006-03-28 | 2010-11-09 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
| CN103594354A (zh) * | 2013-11-08 | 2014-02-19 | 溧阳市江大技术转移中心有限公司 | 一种电介质层的制造方法 |
| CN103606513A (zh) * | 2013-11-08 | 2014-02-26 | 溧阳市江大技术转移中心有限公司 | 一种半导体电容器的制造方法 |
| CN105448886A (zh) * | 2014-08-06 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 电容器以及制备方法 |
-
1993
- 1993-04-27 JP JP12351593A patent/JP3295178B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282425B1 (ko) * | 1997-10-10 | 2001-04-02 | 김영환 | 캐패시터의제조방법 |
| KR100459937B1 (ko) * | 2002-06-11 | 2004-12-03 | 동부전자 주식회사 | Ｍｉｍ 커패시터를 갖는 반도체 소자의 제조방법 |
| KR20040019512A (ko) * | 2002-08-28 | 2004-03-06 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| US6825518B2 (en) | 2002-08-28 | 2004-11-30 | Hynix Semiconductor Inc. | Capacitor in semiconductor device and method for fabricating the same |
| US7132328B2 (en) | 2004-01-09 | 2006-11-07 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
| KR100665396B1 (ko) * | 2004-01-09 | 2007-01-04 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자의 제조 방법 |
| US7829412B2 (en) | 2006-03-28 | 2010-11-09 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
| CN103594354A (zh) * | 2013-11-08 | 2014-02-19 | 溧阳市江大技术转移中心有限公司 | 一种电介质层的制造方法 |
| CN103606513A (zh) * | 2013-11-08 | 2014-02-26 | 溧阳市江大技术转移中心有限公司 | 一种半导体电容器的制造方法 |
| CN105448886A (zh) * | 2014-08-06 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 电容器以及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3295178B2 (ja) | 2002-06-24 |
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