KR20040019512A - 반도체 소자의 캐패시터 형성방법 - Google Patents

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박동수
이태혁
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Abstract

본 발명은 캐패시터 형성방법을 개시한다. 개시된 본 발명의 캐패시터 형성방법은, 반도체 기판 상에 도핑된 실리콘 재질의 하부전극을 형성하는 단계와, 상기 하부전극 상에 박막의 실리콘질화막을 증착하는 단계와, 상기 실리콘질화막을 산화시켜 표면에 실리콘질산화막을 형성하는 단계와, 상기 표면 산화가 이루어진 실리콘질화막 상에 유전체막을 증착하는 단계와, 상기 유전체막 상에 상부전극을 형성하는 단계를 포함한다. 본 발명에 따르면, 하부전극 상에 실리콘질화막을 증착한 후 이에 대한 산화 처리를 수행하고, 이렇게 산화 처리된 실리콘질화막 상에 유전체막을 형성해 줌으로써, 상기 하부전극과 유전체막간의 계면 특성이 개선된 것으로 인해 캐패시터의 누설 전류를 감소시키면서 절연 파괴 전압을 높일 수 있다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 누설 전류 및 항복 전압 특성을 개선시킬 수 있는 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행되면서 셀 크기가 감소되고 있음은 주지의 사실이다. 그런데, 상기 셀 크기의 감소는 캐패시터 면적 감소를 수반하기 때문에 소자 특성을 일정하게 유지하는데 필요한 충전용량의 확보에 어려움을 겪고 있다. 예컨데, 64M 디램급 이상의 고집적 소자는 집적도 증가에 따라 셀 크기가 급격하게 축소되었고, 이에 따라, 기존의 캐패시터 구조로는 셀 동작에 필요한 충전용량을 확보할 수 없게 되었다.
이에, 현재 양산 중인 고집적 소자는 셀 동작에 필요한 일정량 이상의 충전용량의 확보를 위해 전하 저장 전극을 다양한 3차원 구조로 형성하거나, 유전체막 재료로 고유전율 물질을 이용하거나, 또는, 유전체막을 최대한 얇은 두께로 증착하고 있다. 이것은 충전용량이 전극 표면적 및 유전체막의 유전율에 비례하고, 상,하부전극들간의 간격, 즉, 실질적으로 유전체막의 두께에 반비례하는 것에 근거한 것이다.
예컨데, 실린더(Cylinder), 오목(Concave) 및 핀(Pin) 구조 등의 하부전극은 전극 표면적의 증대를 이용한 충전용량의 증대를 꾀한 것이고, Ta2O5및 BST 등의 유전체막은 고유전율 물질을 이용한 충전용량의 증대를 꾀한 것이며, 그리고, 박막의 NO(질화막/산화막) 멀티층은 유전체막의 두께 감소를 이용한 충전용량의 증대를 꾀한 것이다.
그러나, 유전체막 두께 감소의 한계에 따라 도입된 고유전 물질은 아직까지 해결되어야 할 많은 문제점을 안고 있다.
특히, 유전체막 재료로 NO 멀티층이나 Ta2O5및 BST의 고유전 물질을 이용함에 있어서 현재의 기술로는 하부전극과 유전체막간의 계면 처리에 한계가 있기 때문에, 유전체막 재료로 상기 NO 멀티층이나 Ta2O5및 BST를 이용하면서 그 두께를 감소시키면 충전용량은 증대시킬 수는 있으나, 하부전극과 유전체간의 계면 불량으로 인해 누설 전류(leakage current) 및 항복 전압(breakdown voltage) 특성 등이 열화되고, 그리고, 신뢰성 및 수율 저하가 초래된다.
결국, 유전체막 재료로 NO 멀티층이나 Ta2O5및 BST의 고유전 물질을 이용하는 방법은 현재로서는 신뢰성 및 수율 감소의 원인이 되므로, 그 적용이 곤란하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 유전체막 재료로서 NO 멀티층이나 Ta2O5및 BST의 고유전 물질을 이용하면서도 누설 전류 및 항복 전압 특성의 열화를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 2a 및 도 2b는 본 발명에 따른 캐패시터의 전기적 특성을 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 하부전극
3 : 실리콘질화막 4 : 실리콘질산화막
5 : 유전체막 6 : 상부전극
10 : 캐패시터
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 도핑된 실리콘 재질의 하부전극을 형성하는 단계와, 상기 하부전극 상에 박막의 실리콘질화막을 증착하는 단계와, 상기 실리콘질화막을 산화시켜 표면에 실리콘질산화막을 형성하는 단계와, 상기 표면 산화가 이루어진 실리콘질화막 상에 유전체막을 증착하는 단계와, 상기 유전체막 상에 상부전극을 형성하는 단계를 포함하는 캐패시터 형성방법을 제공한다.
여기서, 상기 하부전극은 평판 구조, 실린더 구조, 오목 구조 및 핀 구조로 구성된 그룹으로부터 선택되는 어느 하나의 구조로 형성하며, 또한, 표면에 반구형 실리콘 그레인(Hemispherical Silicon Grain)을 갖도록 형성한다.
상기 실리콘질화막을 증착하는 단계는 플라즈마 NH3질화 공정, 열 NH3질화 공정 또는 LPCVD 공정으로 수행하며, 그리고, 상기 실리콘질화막은 5∼30Å 두께로 증착한다.
상기 실리콘질화막 산화는 플라즈마강화 산화(Plasma Enhanced Oxidation), 저압 산화(Low Pressure Oxidation), 상압 산화(Atmosphere Pressure Oxidation) 또는 O2분위기의 자연 공냉 공정으로 진행하며, 그리고, 실리콘질화막 표면으로부터 15Å 이하 두께의 실리콘질산화막이 형성되도록 수행한다.
상기 유전체막은 NO막 또는 Ta2O5막으로 형성하며, 유전체막에 대한 포스트 처리는 O2, N2, NO 또는 O2를 이용한 열처리로 수행한다.
상기 유전체막을 증착하는 단계 후, 상기 상부전극을 형성하는 단계 전, 상기 증착된 유전체막에 대해 O2, N2, NO 및 O2로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 이용한 포스트 처리(post treatment)를 수행한다.
상기 실리콘질화막 증착 단계, 상기 실리콘질화막의 산화 단계, 상기 유전체막의 증착 단계 및 상기 유전체막의 포스트 처리 단계는 인-시튜(In-situ) 방식으로 수행한다.
본 발명에 따르면, 하부전극 상에 실리콘질화막을 증착한 후 이에 대한 산화처리를 수행하고, 이렇게 산화 처리된 실리콘질화막 상에 유전체막을 형성해 줌으로써, 상기 하부전극과 유전체막간의 계면 특성이 개선된 것으로 인해 캐패시터의 캐패시터의 누설 전류를 감소시키면서 절연 파괴 전압을 높일 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(1) 상에 도핑된 실리콘막을 증착하고, 그런다음, 상기 도핑된 실리콘막을 패터닝하여 하부전극(2)을 형성한다. 여기서, 상기 하부전극(2)은 평판 형태로 도시되었지만, 충전용량을 증대시키기 위해 실린더 구조, 오목 구조, 또는, 핀 구조로도 형성될 수 있으며, 또한, 표면에 반구형 실리콘 그레인(Hemispherical Silicon Grain)을 갖도록 형성될 수도 있다.
도 1b를 참조하면, 하부전극(2)이 형성된 기판 결과물에 대해 세정 공정을 수행한다. 그런다음, 상기 하부전극(2) 표면 상에 유전체막과의 계면 특성을 개선시키기 위해 박막의 실리콘질화막(3)을 증착한다. 여기서, 상기 박막의 실리콘질화막(3)은 LPCVD 공정을 이용한 실리콘질화막의 증착 공정, 플라즈마 NH3처리를 이용한 질화(nitridation) 공정, 또는, 열 NH3처리를 이용한 질화 공정 등으로 증착하며, 바람직하게, 5∼30Å 두께로 증착한다.
도 1c를 참조하면, 실리콘질화막(3)에 대한 산소 처리를 행하여 상기 실리콘질화막(3)의 표면을 산화시키고, 이를 통해, 상기 실리콘질화막(3)의 표면에 실리콘질산화막(4)을 형성시킨다. 여기서, 상기 산소 처리가 수행되면, 상기 실리콘질화막(3)의 표면은 약간(slightly) 산화되며, 이와 동시에, 상기 실리콘질화막(3)의 전체 유전율은 감소되지 않으면서 막 내의 핀 홀(pin hole) 및 트랩 자리(trap site) 등의 결함이 제거된다.
따라서, 후속 공정에서 산화된 실리콘질화막(3) 상에 유전체막이 증착되면, 상기 산화된 실리콘질화막(3)은 하부전극과 유전체막간의 계면 특성을 개선시키게 되고, 특히, 상기 산화된 실리콘질화막(3)에서의 홀 커런트(hole current)가 억제됨으로써 캐패시터에서의 누설 전류는 감소되고, 아울러, 절연 파괴 전압인 항복 전압이 증가된다.
또한, 상기 산화된 실리콘질화막(3), 즉, 실리콘질산화(SiOxNy )막(4)은 실리콘질화막(3) 보다 산화 저항성이 우수하기 때문에, 유전체막 증착 후의 포스트 처리(post treatment), 즉, ONO 캐패시터에서의 열산화 또는 Ta2O5캐패시터에서의 N2O 처리시의 산화 저항성이 종래 보다 우수하게 되며, 따라서, 하부전극 물질인 도핑된 실리콘막으로의 산소 확산이 억제되어 유전 특성 저하가 방지된다.
본 발명의 실시예에 있어서, 상기 실리콘질화막(3)의 산화는 플라즈마 강화 산화(Plasma Enhanced Oxidation), 저압 산화(Low Pressure Oxidation), 상압산화(Atmosphere Pressure Oxidation) 또는 O2분위기의 자연 공냉, 즉, 실리콘질화막의 증착 후에 의도적으로 O2분위기에서 냉각시키는 공정으로 수행하며, 그리고, 상기 실리콘질화막(3)의 표면으로부터 15Å 이하 두께의 실리콘질산화막(4)이 형성되도록 수행한다.
도 1d를 참조하면, 상기 산화된 실리콘질화막(3) 상에 NO막 또는 Ta2O5막으로 이루어진 박막의 유전체막(5)을 증착한다. 그런다음, 상기 증착된 유전체막(5)에 대해 O2, N2, NO 또는 O2를 이용한 포스트 처리, 즉, 열처리를 수행하고, 이를 통해, 막 내의 핀 홀, 산소 공공(oxygen vacancy) 등의 결함을 제거하고, 아울러, 결정화시켜 유전체막(5)의 유전 특성을 개선시킨다.
여기서, 상기 유전체막(5)의 재료로 NO막이 이용된 경우, 실리콘질화막(3)의 표면에 실리콘질산화막(4)이 형성된 것과 관련해서 상기 유전체막(5)은 ONO 구조를 갖게 된다.
도 1e를 참조하면, 유전체막(5) 상에 상부전극용 도전막, 예컨데, 도핑된 실리콘막 또는 알루미늄 금속막 등을 증착한다. 그런다음, 상기 상부전극용 물질막을 패터닝하여 상부전극(6)을 형성하고, 이 결과로서, 하부전극(2)과 산화된 실리콘질화막(3)을 포함한 유전체막(5) 및 상부전극(6)의 적층 구조로 이루어진 본 발명에 따른 캐패시터(10)를 형성한다.
한편, 본 발명의 실시예에 있어서, 하부전극 물질인 실리콘막에의 불순물 도핑, 실리콘질화막의 증착, 실리콘질화막 표면의 산화, 유전체막의 증착 및 유전체막에 대한 후속 열처리는 인-시튜(In-situ) 방식으로 수행함이 바람직하다.
본 발명의 방법에 따르면, 하부전극인 도핑된 실리콘 상에 박막의 실리콘질화막을 증착한 후 그 표면을 산화시키고, 그런다음, 유전체막을 증착함으로써, 하부전극과 유전체막간의 계면 스트레스가 완화되고, 그리고, 계면 트랩 전하가 억제된다. 특히, 상기 산화된 실리콘질화막은 유전체막의 증착시에 버퍼층으로서 작용하여 마이크로 스트레스를 완화시키며, 또한, 산화 저항성이 우수하여 하부전극 물질인 도핑된 실리콘막으로의 산소 확산을 억제하므로, 동일한 누설 전류 및 절연 파괴 전압하에서도 더 높은 충전용량을 갖는 캐패시터를 얻을 수 있다.
도 2a 및 도 2b는 본 발명에 따른 캐패시터의 전기적 특성을 설명하기 위한 그래프로서, 여기서, 도 2a는 전압 대 전류 밀도를 도시한 그래프이고, 도 2b는 전압 대 충전용량을 도시한 그래프이다.
도 2a 및 도 2b를 참조하면, 산화된 실리콘질화막이 적용된 본 발명에 따른 ONO 구조의 캐패시터(A)가 노멀한(normal) ONO 구조의 캐패시터(B)에 비해 누설 전류가 낮고, 항복 전압이 높은 특성을 보임을 알 수 있으며, 그리고, 충전용량이 증가되었음을 볼 수 있다.
하기의 표는 산화된 실리콘질화막이 적용된 경우와 적용되지 않은 경우에서의 ONO 및 TaO 구조의 캐패시터에 대한 충전용량 및 항복 전압을 실험적으로 얻은 결과이다.
양산 소자에서의 실험 결과 충전용량 항복전압
노멀 ONO 캐패시터 33.14fF/셀 2.63fF/셀개선 3.41V 0.11V개선
산화된 실리콘질화막이 적용된ONO 캐패시터 35.51fF/셀 3.52V
평판 캐패시터 충전용량 항복전압
NH3전처리 진행된 Ta2O5캐패시터 10.9fF/㎛2 1.6fF/셀개선 3.7V 0.4V개선
산화된 실리콘질화막이 적용된Ta2O5캐패시터 12.5fF/㎛2 4.1V
결국, 도 2a 및 도 2b와 상기 표로부터 산화된 실리콘질화막이 적용된 본 발명의 캐패시터가 종래의 그것 보다 누설 전류 및 항복 전압에서 우수한 특성을 나타냄을 알 수 있으며, 따라서, 본 발명의 캐패시터는 유전율 감소를 억제하여 동일한 누설 전류 및 절연 파괴 전압 하에서 더 높은 충전용량을 얻을 수 있다.
이상에서와 같이, 본 발명은 실리콘질화막 증착 및 그 표면의 산화를 통해 하부전극과 유전체막간의 계면 특성을 개선시킴으로써, 캐패시터에 바이어스가 인가될 때 홀 커런트를 억제하여 누설 전류를 감소시킬 수 있으며, 아울러, 항복 전압을 증가시킬 수 있는 바, 신뢰성 및 수율을 향상시킬 수 있다.
또한, 본 발명은 유전체막 포스트 처리시 하부전극으로의 산소 침투를 방지할 수 있으며, 이에 따라, 유전체막의 전체 유전율 열화를 방지할 수 있어 충전용량을 증가시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (10)

  1. 반도체 기판 상에 도핑된 실리콘 재질의 하부전극을 형성하는 단계;
    상기 하부전극 상에 박막의 실리콘질화막을 증착하는 단계;
    상기 실리콘질화막을 산화시켜 표면에 실리콘질산화막을 형성하는 단계;
    상기 표면 산화가 이루어진 실리콘질화막 상에 유전체막을 증착하는 단계; 및
    상기 유전체막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 하부전극은
    평판 구조, 실린더 구조, 오목 구조 및 핀 구조로 구성된 그룹으로부터 선택되는 어느 하나의 구조로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 하부전극은
    그 표면에 반구형 실리콘 그레인(Hemispherical Silicon Grain)을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서, 상기 박막의 실리콘질화막을 증착하는 단계는
    플라즈마 NH3질화 공정, 열 NH3질화 공정 및 LPCVD 공정으로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 실리콘질화막은 5∼30Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서, 상기 실리콘질화막의 산화는
    플라즈마 강화 산화(Plasma Enhanced Oxidation), 저압 산화(Low Pressure Oxidation), 상압 산화(Atmosphere Pressure Oxidation) 및 O2분위기의 자연 공냉 공정으로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 실리콘질화막의 산화는
    상기 실리콘질산화막이 실리콘질화막의 표면으로부터 15Å 이하의 두께로 형성되도록 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서, 상기 유전체막은
    NO막 또는 Ta2O5막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제 1 항에 있어서, 상기 유전체막을 증착하는 단계 후, 상기 상부전극을 형성하는 단계 전, 상기 증착된 유전체막에 대해 O2, N2, NO 및 O2로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 이용한 포스트 처리(post treatment)를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 1 항 또는 제 9 항에 있어서, 상기 실리콘질화막 증착 단계와 상기 실리콘질화막의 산화 단계와 상기 유전체막의 증착 단계 및 상기 유전체막의 포스트 처리 단계는 인-시튜(In-situ) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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