KR19990070001A - 반도체 장치 커패시터의 제조 방법 - Google Patents

Abstract

반도체 장치의 커패시터의 제조 방법이 제공된다. 본 발명에 따르면 커패시터의 유전체막을 실리콘 질화막, 실리콘 산소 질화막 및 실리콘 산화막을 차례대로 증착하여 형성한다. 즉, 본 발명에 따르면 실리콘 산화막을 유전체막의 최상부에 박막 상태로 형성하기 때문에 실리사이드막의 특성을 열화시킬 정도의 장시간의 고온 열처리 공정이 필요없고, 유전 특성에 있어서 실리콘 산화막과 거의 유사하면서 저온에서 형성가능한 실리콘 산소 질화막을 유전체막의 일부로 형성하기 때문에 커패시터 유전체의 유전 특성도 유지함과 동시에 실리사이드막의 특성을 열화시키지 않아 소자의 고속 동작 특성도 만족시킬 수 있다.

Description

반도체 장치 커패시터의 제조 방법.

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 장치 커패시터의 제조 방법에 관한 것이다.

DRAM(Dynamic Random Access Memory) 셀의 커패시터 제조시 일반적으로 하부 전극이라 불리우는 스토리지 전극을 형성한 후, 스토리지 전극 위에 유전체막을 형성하고 상부 전극인 플레이트 전극을 형성하는 것이 통상적인 방법이다.

종래에는 유전체막으로 유전율이 7.5인 실리콘 질화막(Si₃N₄)을 사용하였으나 실리콘 질화막만으로는 누설 전류 특성을 충족시킬 수 없기 때문에 실리콘 질화막 위에 유전율이 3.8 내지 3.9 정도인 실리콘 산화막(SiO₂)을 형성하여 이를 유전체막으로 사용하여 왔다.

그런데 최근들어 메모리 장치가 고속화됨에 따라 트랜지스터의 게이트 전극 형성시 게이트 전극의 비저항을 충분히 낮추기 위해서 실리사이드화 공정이 사용되면서 유전체막으로 실리콘 산화막을 사용할 수 없는 문제점이 제기되고 있다. 그 이유는 폴리실리콘 게이트 형성 후 코발트나 티타늄과 같은 전이 금속을 사용하여 폴리실리콘 게이트 표면과 노출된 반도체 기판 표면에 실리사이드막을 형성하는 실리사이드화 공정을 실시한 후, 유전체막으로 실리콘 질화막과 실리콘 산화막을 차례대로 형성할 경우 실리콘 산화막의 증착 온도가 850℃ 이상의 고온이기 때문에 실리사이드막을 형성하는 전이 금속의 특성이 현저하게 열화되기 때문이다. 따라서 유전체막으로 실리콘 질화막과 실리콘 산화막의 복합막을 사용할 경우 실리사이드화 공정을 적용할 수 없어서 소자의 고속 특성을 달성할 수 없는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 실리사이드막의 특성을 열화시키지 않고 유전체막을 형성할 수 있는 반도체 장치 커패시터 제조 방법을 제공하는 것이다.

도 1 내지 도 3은 본 발명의 일 실시예에 따라 반도체 장치 커패시터의 제조 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터의 제조 방법에 따르면, 먼저, 반도체 기판상에 하부 전극 패턴을 형성한다. 다음에, 실리콘 질화막, 실리콘 산소 질화막 및 실리콘 산화막을 차례대로 증착하여 유전체막을 완성한다.

본 발명에 있어서, 상기 하부 전극 패턴을 형성하는 단계 전에 다음과 같은 단계들을 더 구비하는 것이 바람직하다. 먼저, 반도체 기판상에 게이트 및 소오스/드레인 영역을 형성한 후, 상기 게이트의 측벽에 절연막 스페이서를 형성한다. 이어서, 상기 절연막 스페이서가 형성된 결과물 전면에 전이금속을 형성한 후, 열처리하고, 상기 열처리 단계시 미반응한 전이 금속을 제거하여 상기 게이트 표면 및 상기 소오스/드레인 영역상에 실리사이드막을 완성한다. 계속해서 상기 실리사이드막이 형성된 결과물 전면에 층간 절연막을 형성한 후, 상기 층간 절연막을 부분적으로 식각하여 상기 소오소 영역을 노출시키는 콘택홀을 형성한다. 마지막으로, 상기 콘택홀을 매립하는 상기 하부 전극 패턴을 형성한다.

본 발명에 있어서, 상기 실리콘 질화막은 10∼30Å 두께로, 상기 실리콘 산소 질화막은 20∼50Å 두께로, 상기 실리콘 산화막은 5Å 이하로 형성하며, 상기 실리콘 질화막을 형성하는 단계와 상기 실리콘 산소 질화막을 형성하는 단계는 인-시튜(in-situ)로 진행하는 것이 바람직하다.

본 발명에 따르면, 실리콘 산화막을 유전체막의 최상부에 박막 상태로 형성하기 때문에 실리사이드막의 특성을 열화시킬 정도의 장시간의 고온 열처리 공정이 필요없고, 유전 특성에 있어서 실리콘 산화막과 거의 유사하면서 저온에서 형성가능한 실리콘 산소 질화막을 유전체막의 일부로 형성하기 때문에 커패시터 유전체의 유전 특성도 유지함과 동시에 실리사이드막의 특성을 열화시키지 않아 소자의 고속 동작 특성도 만족시킬 수 있다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일참조부호는 동일부재를 나타낸다.

도 1 내지 도 3을 참고하여 본 발명에 따른 반도체 장치 커패시터의 제조 방법을 설명한다.

도 1을 참고하면, 반도체 기판(100)상에 활성 영역을 정의하기 위한 소자 분리 영역(102)을 형성한 이후, 활성 영역상에 게이트 산화막(미도시) 및 게이트 전극(104)을 형성한다. 이어서 게이트 전극(104) 및 게이트 산화막을 이온주입 마스크로 이용하여 불순물 이온을 주입하여 반도체 기판(100) 내에 소오스/드레인 영역(미도시)을 형성한다.

계속해서 게이트 전극(104)의 측벽에 절연막 스페이서(106)을 형성한 후, 결과물 전면에 전이 금속막, 예컨대 코발트막이나 티타늄막을 증착한 후 열처리한다. 열처리 결과 전이 금속이 게이트 전극(104)위의 노출된 폴리실리콘과 불순물 영역의 노출된 실리콘과 반응하여 실리사이드를 형성한다. 절연막 스페이서(106)는 실리사이드 형성 공정 동안, 절연막 스페이서(106)위에 실리사이드가 형성되지 못하도록 함으로써 게이트(104)와 소오스/드레인 영역이 전기적으로 연결되는 것을 방지한다.

실리사이드 형성후, 실리사이드, 실리콘 기판(100) 또는 절연막 스페이서(106)는 식각하지 않는 선택적 식각에 의해 미반응 전이 금속을 제거한다. 그 결과, 노출된 소오스/드레인 영역 및 폴리실리콘 게이트(104) 위에 각각 실리사이드막(108)이 형성된다. 실리사이드막(108)이 형성된 반도체 기판(100)상에 층간 절연막(110)을 형성한 후, 실리사이드(108)가 형성된 소오스 영역을 노출시키는 콘택홀(112)을 형성한다.

도 2를 참고하면, 콘택홀(112)이 형성된 결과물 전면에 콘택홀(112)을 매립하고 층간 절연막(110)상에 소정 두께가 되도록 도전막을 형성한 후, 이를 패터닝하여 하부 전극(114)을 형성한다.

이어서, 하부 전극(114)이 형성된 결과물 상에 유전율이 7.5인 실리콘 질화막(116), 유전율이 4.77∼6.12인 실리콘 산소 질화막(SiO_xN_y)(118) 및 실리콘 산화막(120)을 차례대로 증착하여 3중막 구조의 유전체막(D)을 형성한다.

이 때, 실리콘 질화막(116)은 10∼30Å 두께로, 실리콘 산소 질화막(118)은 20∼50Å 두께로, 상부 실리콘 산화막(120)은 5Å 이하로 형성하는 것이 바람직하다.

이렇게 실리콘 질화막(116)과 실리콘 산화막(120) 사이에 실리콘 산소 질화막(118)이 샌드위치 형태로 개재된 유전체막을 형성하더라도, 실리콘 질화막과 실리콘 산화막의 이중막으로 이루어진 종래의 유전체와 유전 특성은 거의 동일하다. 그 이유는 실리콘 산소 질화막(118)의 경우 스트레스가 6×10⁹dyne/㎠ 로서 스트레스가 9∼10×10⁹dyne/㎠ 인 실리콘 질화막(116)보다 스트레스 특성이 우수하고, 실리콘 산소 질화막(118)의 반사율 지수(Reflective Index)는 1.6∼1.8로서 반사율 지수가 1.46인 실리콘 산화막(120)과 반사율 지수가 2.05인 실리콘 질화막(116)의 중간 특성을 지니기 때문이다.

또, 실리콘 산소 질화막(118)은 실리콘 산화막(120)에 비해 저온에서 형성이 가능하며, 실리콘 산화막(120) 또한 5Å 두께 이하의 박막으로 형성하기 때문에 종래에 비해 고온 열처리 시간이 현저하게 감소한다. 따라서, 유전체막(D) 하부에 형성된 실리사이드막(108)의 특성을 열화시키지 않으므로 메모리 소자의 고속 동작 특성도 만족시킬 수 있다.

도 3을 참고하면, 3중막 구조의 유전체막(D)이 형성된 결과물상에 다시 도전막(122)을 증착한 후, 도전막(122)와 유전체막(D)을 셀 단위로 패터닝하여 메모리 셀 커패시터를 완성한다.

본 발명에 따르면, 고온 처리를 요구하는 실리콘 산화막을 유전체막의 최상부막으로 형성하고 박막 상태로 형성하기 때문에 실리사이드막의 특성을 열화시킬 정도의 장시간의 고온 열처리 공정이 필요없다. 그리고, 유전 특성에 있어서 실리콘 산화막과 거의 유사하면서 저온에서 형성가능한 실리콘 산소 질화막을 실리콘 산화막 하부에 형성하기 때문에 커패시터 유전체막의 유전 특성도 종래와 거의 유사하게 유지할 수 있다. 즉, 유전체막의 형성 공정이 전체적으로 저온에서 진행될 수 있기 때문에 게이트 전극 표면에 형성된 실리사이드막의 특성을 그대로 유지할 수 있으므로 소자의 고속 특성도 만족시킬 수 있다.

Claims (4)

1. 반도체 기판상에 하부 전극 패턴을 형성하는 단계;

   상기 하부 전극 패턴상에 실리콘 질화막을 형성하는 단계;

   상기 실리콘 질화막상에 실리콘 산소 질화막을 형성하는 단계; 및

   상기 실리콘 산소 질화막상에 실리콘 산화막을 증착하여 유전체막을 완성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 커패시터의 제조 방법.
2. 제1항에 있어서, 상기 하부 전극 패턴을 형성하는 단계 전에

   반도체 기판상에 게이트 및 소오스/드레인 영역을 형성하는 단계;

   상기 게이트의 측벽에 절연막 스페이서를 형성하는 단계;

   상기 절연막 스페이서가 형성된 결과물 전면에 전이금속을 형성한 후, 열처리하는 단계;

   상기 열처리 단계시 미반응한 전이 금속을 제거하여 상기 게이트 표면 및 상기 소오스/드레인 영역상에 실리사이드막을 완성하는 단계;

   상기 실리사이드막이 형성된 결과물 전면에 층간 절연막을 형성하는 단계;

   상기 층간 절연막을 부분적으로 식각하여 상기 소오소 영역을 노출시키는 콘택홀을 형성하는 단계; 및

   상기 콘택홀을 매립하는 상기 하부 전극 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 커패시터의 제조 방법.
3. 제1항에 있어서, 상기 실리콘 질화막은 10∼30Å 두께로, 상기 실리콘 산소 질화막은 20∼50Å 두께로, 상기 실리콘 산화막은 5Å 이하 두께로 형성하는 것을 특징으로 하는 반도체 장치 커패시터의 제조 방법.
4. 제1항에 있어서, 상기 실리콘 질화막을 형성하는 단계와 상기 실리콘 산소 질화막을 형성하는 단계는 인-시튜(in-situ)로 진행하는 것을 특징으로 하는 반도체 장치 커패시터의 제조 방법.