KR20000043558A - 반도체 소자의 배선 형성방법 - Google Patents

반도체 소자의 배선 형성방법 Download PDF

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Abstract

본 발명은 워드라인의 스페이서 크기의 감소없이, 콘택면적을 증가시켜 콘택저항을 최소화할 수 있는 반도체 소자의 배선 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 배선 형성방법은 상부에 게이트 산화막이 개재된 워드라인이 형성되고 그의 내부에 LDD 영역이 형성된 반도체 기판을 제공하는 단계; 워드라인의 측벽에 제 1 질화막의 제 1 스페이서를 형성하는 단계; 워드라인 상부, 제 1 스페이서 상부 및 제 1 스페이서 양 측의 노출된 기판 상부에 선택적 산화방식으로 제 1 산화막을 형성하는 단계; 기판 상부에만 일부 두께가 남도록 워드라인 상부 및 제 1 스페이서 상부의 제 1 산화막을 완전히 제거하는 단계; 기판 전면에 제 2 질화막을 형성하는 단계; 제 2 질화막 및 제 1 산화막을 기판이 노출되도록 전면식각하여 제 1 스페이서 양 측에 제 2 질화막 및 제 1 산화막으로 이루어진 제 2 스페이서를 형성하는 단계; 제 2 스페이서 양 측의 기판에 소오스 및 드레인을 형성하는 단계; 기판 전면에 층간절연막으로서 상기 제 1 산화막에 대하여 식각 선택비를 갖는 제 2 산화막을 형성하는 단계; 제 2 산화막을 소오스 및 드레인이 노출되도록 식각하여 콘택홀을 형성하는 단계; 및, 제 2 스페이서의 제 1 산화막을 제거하여 콘택홀 내의 소오스 및 드레인의 일부를 더 노출시키는 단계를 포함한다.

Description

반도체 소자의 배선 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택저항을 감소시킬 수 있는 반도체 소자의 배선 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 배선 설계가 자유롭고 용이하며, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있는 배선기술에 관한 연구가 활발히 진행되고 있다. 특히, 디자인룰의 감소로 워드라인 사이의 공간 및 액티브 영역의 크기가 극도로 감소되었다.
한편, 배선의 콘택형성시 액티브 영역의 축소로 인하여 콘택저항이 증가되는 문제가 발생한다. 이에 대하여, 액티브 영역의 콘택면적을 확보하기 위하여, 워드라인의 스페이서 크기를 감소시켰지만, 이 경우 소자특성이 열회되는 문제가 있었다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 워드라인의 스페이서 크기의 감소없이, 콘택면적을 증가시켜 콘택저항을 최소화할 수 있는 반도체 소자의 배선 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
11 : 반도체 기판 12 : 게이트 산화막
13 : 폴리실리콘막 14 : 금속 실리사이드막
15, 17, 19 : 제 1 내지 제 3 질화막
16 : LDD 영역 17A, 20 : 제 1 및 제 2 스페이서
18, 22 : 제 1 및 제 2 산화막
21 : 소오스 및 드레인 23 : 콘택홀
24 : 콘택 플러그
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 배선 형성방법은 상부에 게이트 산화막이 개재된 워드라인이 형성되고 그의 내부에 LDD 영역이 형성된 반도체 기판을 제공하는 단계; 워드라인의 측벽에 제 1 질화막의 제 1 스페이서를 형성하는 단계; 워드라인 상부, 제 1 스페이서 상부 및 제 1 스페이서 양 측의 노출된 기판 상부에 선택적 산화방식으로 제 1 산화막을 형성하는 단계; 기판 상부에만 일부 두께가 남도록 워드라인 상부 및 제 1 스페이서 상부의 제 1 산화막을 완전히 제거하는 단계; 기판 전면에 제 2 질화막을 형성하는 단계; 제 2 질화막 및 제 1 산화막을 기판이 노출되도록 전면식각하여 제 1 스페이서 양 측에 제 2 질화막 및 제 1 산화막으로 이루어진 제 2 스페이서를 형성하는 단계; 제 2 스페이서 양 측의 기판에 소오스 및 드레인을 형성하는 단계; 기판 전면에 층간절연막으로서 상기 제 1 산화막에 대하여 식각 선택비를 갖는 제 2 산화막을 형성하는 단계; 제 2 산화막을 소오스 및 드레인이 노출되도록 식각하여 콘택홀을 형성하는 단계; 및, 제 2 스페이서의 제 1 산화막을 제거하여 콘택홀 내의 소오스 및 드레인의 일부를 더 노출시키는 단계를 포함한다.
또한, 제 1 산화막은 TEOS 산화막으로 형성하고, 워드라인 상부 및 제 1 스페이서 상부의 제 1 산화막을 완전히 제거하는 단계는 HF 나 BOE 용액을 이용한 습식식각으로 진행하며, 제 2 산화막은 HDP CVD 산화막으로 형성한다. 또한, 제 2 스페이서의 제 1 산화막은 HF용액을 이용한 습식식각으로 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 실리콘을 함유한 반도체 기판(11) 상에 게이트 산화막(12), 폴리실리콘막(13), 금속 실리사이드막(14), 및 제 1 질화막(15)을 순차적으로 형성한다. 여기서, 폴리실리콘막(13) 및 금속 실리사이드막(14)의 두께비는 소망의 워드라인 면저항값을 얻을 수 있도록 설정하고, 금속 실리사이드막(14)의 금속은 몰리브덴, 탄탈륨, 티타늄, 텅스텐, 코발트, 니켈, 백금등의 전이금속에서 선택되는 하나의 금속, 바람직하게 텅스텐막을 이용한다. 또한, 제 1 질화막(15)은 이후 콘택 형성시 식각 배리어로서 작용한다. 그런 다음, 제 1 질화막(15), 금속 실리사이드막(14), 폴리실리콘막(13), 및 게이트 산화막(12)을 플라즈마 건식식각으로 식각하여 워드라인을 형성한다. 그리고 나서, 노출된 기판(11)으로 LDD(Lightly Doped Drain) 이온을 주입하여 LDD 영역(16)을 형성하고, 기판 전면에 스페이서용 제 2 질화막(17)을 형성한다. 이때, 제 2 질화막(17)은 스페이서 두께의 일부 두께로 형성한다.
도 1b를 참조하면, 제 2 질화막(17)을 기판(11)이 노출되도록 플라즈마 건식식각으로 전면식각하여 워드라인의 양 측벽에 제 1 스페이서(17A)를 형성한다. 그런 다음, 도 1c에 도시된 바와 같이, 1998 IEEE에 노버트 엘벨(Norbert Elbel)에 의한 "선택적 산화 증착을 기본으로 하는 새로운 STI 공정"에 개재된 선택적 산화막 증착방식(selective oxide deposition)으로 노출된 기판 전면에 제 1 산화막(18)으로서 TEOS 산화막을 형성한다. 이때, 기판(11)과 질화막(17A, 15)에서의 제 1 산화막(18)의 증착비는 5 : 1 정도로 실리콘을 함유한 기판(11)에서 약 5배 정도 두껍게 형성된다. 바람직하게, 제 1 산화막(18)은 기판(10) 상부에는 200 내지 300Å의 두께로 형성하고, 질화막(17A, 15) 상부에는 40 내지 60Å 정도의 두께로 형성한다.
그리고 나서, 도 1d에 도시된 바와 같이, HF 나 BOE 용액을 이용하여 질화막(17A, 15) 상부에 증착된 제 1 산화막(18)이 완전히 제거되도록 제 1 산화막(18)을 습식식각한다. 여기서, HF를 이용하는 경우 HF : H2O가 1 :50 이상인 용액을 이용하고, BOE를 이용하는 경우 NH4F : HF가 300 : 1 또는 9 :1 이상인 용액을 이용한다. 이때, 과도식각 정도를 조절하여 기판(11) 상부에 형성되어 있는 제 1 산화막(18)의 제거두께를 조절한다. 예컨대 100%의 과도식각을 진행하는 경우, 질화막(17A, 15)과 제 1 산화막(18)과의 우수한 식각선택비에 의해 질화막(17A, 15)의 손실없이 TEOS 산화막(18)은 기판(11) 상부에만 초기 두께의 반정도의 두께가 남는다.
도 1e를 참조하면, 기판 전면에 스페이서용 제 3 질화막(19)을 총 스페이서 두께의 나머지 두께로 형성한다. 도 1f를 참조하면, 제 3 질화막(19) 및 제 1 산화막(11)을 기판(11)이 노출되도록 건식식각으로 전면식각하여 제 1 산화막(18)과 제 3 질화막(19)으로 이루어진 제 2 스페이서(20)를 형성한다. 그런 다음, 스페이서 양 측의 기판으로 고농도 불순물 이온을 주입하여 소오스 및 드레인(21)을 형성하고, 기판 전면에 층간절연막으로서 제 2 산화막(22)을 형성한다. 여기서, 제 2 산화막(22)은 제 1 산화막(18)과의 습식식각선택비가 우수한 막으로, 바람직하게 HDP CVD(High Density Plasma Chemical Vapor Deposition) 산화막으로 형성한다.
도 1g에 도시된 바와 같이, 자기정렬 콘택(Self Aligned Contact; SAC) 방식을 이용하여 제 2 산화막(22)을 소오스 및 드레인(21)이 노출되도록 식각하여 콘택홀(23)을 형성한다. 그런 다음, 도 1h에 도시된 바와 같이, 제 2 산화막(22)과의 우수한 습식식각선택비가 우수한 HF : H2O의 비가 1 : 50 이상인 HF용액을 이용하여 제 1 산화막(18)을 제거함으로써, 소오스 및 드레인(21)의 일부를 더 노출시킨다. 이때, 제 2 산화막(22)이 일부 식각된다. 즉, 스페이서 하부를 일부 제거함으로써, 소오스 및 드레인(21)의 콘택영역이 증가된다.
도 1i를 참조하여, 콘택홀(23)에 매립되도록 기판 전면에 플러그용 폴리실 리콘막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP)로 제 2 산화막(22)이 노출되도록 전면식각하여 콘택 플러그(24)를 형성한다. 여기서, 콘택 플러그(24)는 상기한 방법과는 달리, 선택적 에피택시 성장(Selective Epitaxy Growth; SEG) 방식으로 형성할 수 있다.
상기한 본 발명에 의하면, 워드라인의 측벽에 형성되는 스페이서 크기를 감소시키지 않고, 그의 하단부분만을 일부 제거하여 소오스 및 드레인의 콘택영역을 증가시킨다. 이에 따라, 소오스 및 드레인 콘택의 형성시 콘택저항이 감소됨으로써, 고집적화에 따른 배선의 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (21)

  1. 상부에 게이트 산화막이 개재된 워드라인이 형성되고 그의 내부에 LDD 영역이 형성된 반도체 기판을 제공하는 단계;
    상기 워드라인의 측벽에 제 1 질화막의 제 1 스페이서를 형성하는 단계;
    상기 워드라인 상부, 상기 제 1 스페이서 상부 및 제 1 스페이서 양 측의 노출된 기판 상부에 선택적 산화방식으로 제 1 산화막을 형성하는 단계;
    상기 기판 상부에만 일부 두께가 남도록 상기 워드라인 상부 및 상기 제 1 스페이서 상부의 제 1 산화막을 완전히 제거하는 단계;
    상기 기판 전면에 제 2 질화막을 형성하는 단계;
    상기 제 2 질화막 및 제 1 산화막을 상기 기판이 노출되도록 전면식각하여 상기 제 1 스페이서 양 측에 상기 제 2 질화막 및 제 1 산화막으로 이루어진 제 2 스페이서를 형성하는 단계;
    상기 제 2 스페이서 양 측의 기판에 소오스 및 드레인을 형성하는 단계;
    상기 기판 전면에 층간절연막으로서 상기 제 1 산화막에 대하여 식각 선택비를 갖는 제 2 산화막을 형성하는 단계;
    상기 제 2 산화막을 상기 소오스 및 드레인이 노출되도록 식각하여 콘택홀을 형성하는 단계; 및,
    상기 제 2 스페이서의 상기 제 1 산화막을 제거하여 상기 콘택홀 내의 상기 소오스 및 드레인의 일부를 더 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  2. 제 1 항에 있어서, 상기 워드라인은 폴리실리콘막과 금속 실리사이드막의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  3. 제 1 항에 있어서, 상기 금속은 몰리브덴, 탄탈륨, 티타늄, 텅스텐, 코발트, 니켈, 백금등의 전이금속에서 선택되는 하나의 금속인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 워드라인은 그의 상부에 식각 배리어로서 질화막을 구비한 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  5. 제 1 항에 있어서, 상기 제 1 스페이서를 형성하는 단계는
    상기 기판 전면에 제 1 질화막을 형성하는 단계와,
    상기 제 1 질화막을 상기 기판이 노출되도록 전면식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  6. 제 5 항에 있어서, 상기 제 1 질화막은 총 스페이서 두께의 일부 두께로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  7. 제 5 항에 있어서, 상기 전면식각은 플라즈마 건식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  8. 제 1 항에 있어서, 상기 제 1 산화막은 TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  9. 제 1 항 또는 제 8 항에 있어서, 상기 제 1 산화막은 상기 워드라인 상부 및 상기 제 1 스페이서 상부보다 상기 기판 상부에서 약 5배 정도 두꺼운 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  10. 제 9 항에 있어서, 상기 기판 상부의 제 1 산화막 두께는 40 내지 60Å이고, 상기 워드라인 상부 및 상기 스페이서 상부의 제 1 산화막 두께는 200 내지 300Å인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  11. 제 8 항에 있어서, 상기 워드라인 상부 및 상기 제 1 스페이서 상부의 제 1 산화막을 완전히 제거하는 단계는 HF 나 BOE 용액을 이용한 습식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  12. 제 11 항에 있어서, 상기 HF는 HF : H2O가 1 :50 이상인 용액인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  13. 제 11 항에 있어서, 상기 BOE는 NH4F : HF가 300 : 1 또는 9 :1 이상인 용액인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  14. 제 6 항에 있어서, 상기 제 2 질화막은 총 스페이서 두께의 나머지 두께로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  15. 제 1 항에 있어서, 상기 제 2 스페이서를 형성하는 단계는 건식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  16. 제 8 항에 있어서, 상기 제 2 산화막은 HDP CVD 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  17. 제 16 항에 있어서, 상기 제 2 스페이서의 제 1 산화막은 HF용액을 이용한 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  18. 제 17 항에 있어서, 상기 HF 용액은 HF : H2O의 비가 1 : 50 이상인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  19. 제 1 항에 있어서, 상기 콘택홀 내의 상기 소오스 및 드레인의 일부를 더 노출시키는 단계 이후에, 상기 콘택홀에 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  20. 제 19 항에 있어서, 상기 콘택 플러그를 형성하는 단계는
    상기 콘택홀에 매립되도록 기판 전면에 플러그용 폴리실리콘막을 증착하는 단계; 및,
    상기 폴리실리콘막을 화학기계연마로 상기 제 2 산화막이 노출되도록 전면식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  21. 제 19 항에 있어서, 상기 콘택 플러그를 형성하는 단계는 선택적 에피택시 성장 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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KR100431295B1 (ko) * 2001-10-12 2004-05-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100451504B1 (ko) * 2001-10-08 2004-10-06 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100475547B1 (ko) * 2000-12-29 2005-03-10 주식회사 하이닉스반도체 에피 성장법을 이용한 반도체 소자의 콘택 플러그 형성 방법
KR100557537B1 (ko) * 2000-12-18 2006-03-03 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100745051B1 (ko) * 2001-02-16 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법

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