KR100338413B1 - 이중 작용 기능 도핑 및 보호 절연 캡을 제공하는 방법 - Google Patents

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Abstract

본 발명은 2 작용 기능 도핑 및 무경계 어레이 확산 접점을 제공하는 방법에 관한 것으로서, 이 방법은 반도체 기판, 게이트 절연체, 이 게이트 절연체상의 도체, 이 도체상의 절연 캡, 그리고 상기 도체와 절연체 캡의 측벽에 있는 절연 스페이서를 마련하는 것을 포함한다. 본 발명의 방법은 또한 반도체 기판과 도체의 제1 부분은 제1 도전형으로 도핑하고 제2 부분은 제2 도전형으로 도핑하는 단계를 포함한다. 상기 도체는 제1 도전형 도판트와 제2 도전형 도판트가 각 도체로 확산되도록 어닐링된다.

Description

이중 작용 기능 도핑 및 보호 절연 캡을 제공하는 방법{METHOD FOR PROVIDING DUAL WORK FUNCTION DOPING AND PROTECTIVE INSULATING CAP}
본 발명은 일반적으로 말하면 이중 작용 기능 도핑 (dual work function doping)을 제공하는 방법에 관한 것으로, 구체적으로 말하면 일부분의 게이트 구조는 P+로 도핑되고 타부분의 게이트 구조는 N+로 도핑되는 게이트 구조 어레이를 제공하는 것에 관한 것이다. 본 발명은 특히 DRAM과 논리 회로를 모두 포함하는 구조를 제공하는 데에 유리하다.
최근 몇 년에 걸쳐, 집적 회로 칩 기술에서 회로 밀도를 향상시킴에 있어서 상당한 진전이 있어 왔다. 집적 회로 칩에 꽤 많은 수의 디바이스 및 회로를 마련하는 능력은 다시 단일의 집적 회로 칩에 추가적인 시스템 기능을 부가 또는 일체화 하는 요구를 증대시켜 왔다. 특히, 메모리 회로와 논리 회로를 함께 동일한 집적 회로 칩에 조합시킬 필요성이 점증하고 있다.
다이나믹 랜덤 액세스 메모리(DRAM) 회로를 제조함에 있어서는, 비용의 절감과 함께 회로 밀도가 중요시되고 있다. 반면, 논리 회로를 제조하는 경우, 고속으로 동작하는 회로를 형성하는 것이 중요시된다. 따라서, 이중 작용 기능에 대한 이러한 요구는 제조 공정의 복잡성 및 상대적인 비용과 관련하여 추가적인 문제를 발생시킨다. 예를 들면, 메모리 회로는 셀프 얼라인 접점(self-aligned contacts)을 채용함으로써, 밀도 증대의 요구를 실현하는데, 셀프 얼라인 접점은 한가지 도전형(예컨대, 전형적으로는 N+ 형)의 게이트 작용 기능을 갖는 공정으로 용이하게 실현된다. 매입 채널형 PMOSFET(P형 금속 산화물 반도체)는 DRAM을 제조하는 데에 사용되는데, 그 이유는 N+ 형인 단일 작용 기능 게이트 도체를 전체 제조 공정에 사용할 수 있기 때문이다. 이는 DRAM의 제조에 있어서 상당한 비용 저감을 가져오지만, 저품위(inferior performing) PMOSFET를 제조하는 것을 희생시킨다. 반면에, 논리 회로는 필요한 스위칭 속도를 실현하기 위하여 P+ 및 N+ 게이트 MOSFET를 모두 필요로 한다. P+ 및 N+ 게이트 도체 디바이스는 통합된 논리 및 DRAM 제품에 매우 바람직하다.
고성능 논리는 N+ 및 P+ 도핑 게이트 도체를 모두 사용하는 것을 필요로 한다. 비록 현재 실시되고 있는 고성능 논리 공정(currently practiced high-performance logic processes)이 이중 작용 기능 게이트 도체를 제공하고 있기는 하지만, 그 공정은 밀도 조건 때문에, 그리고 이에 따라 게이드 도체에 대하여 경계가 없는 확산 접점(diffusion contacts)의 필요성 때문에(이들은 동작 속도를 위하여 이차적으로 중요함) 절연 게이트 캡(insulating gate cap)을 사용하며, 따라서 게이트 도체에 대하여 경계가 없는 무경계 확산 접점을 필요로 한다. DRAM에 있어서, 게이트 도체에 대하여 셀프 얼라인되는 절연 캡은 워드선(wordlines)에 대하여 경계가 없는 비트선 접점(bitline contacts)을 형성하는 데에 필수적이다. 무경계 접점은 최고 밀도의 메모리셀 레이아웃을 실현하기 위하여 필요하다. 그러나, 비용 효율적인 DRAM 공정은 단일의 N+ 폴리실리콘 게이트 도체만을 사용한다. 그러므로, 현재로서는 이중 작용 기능 게이트 도핑 및 무경계 확산 접점 성능을 제공하기 위한 경제적으로 매력적인 공정은 없다.
본 발명은, 전술한 종래 기술의 문제점 및 기타의 문제점을 감안하여, 셀프 얼라인된 절연 게이트 캡을 포함하여 이중 작용 기능 도핑 게이트 도체를 제공하는 데에 있다.
도 1 은 초기의 반도체 구조를 보여주는 도면.
도 2는 에칭 후의 도 1의 반도체 구조를 보여주는 도면.
도 3a 및 도 3b는 각각 스페이서 재료를 침적한 후의 어레이 영역과 지지 영역의 반도체 구조를 보여주는 도면.
도 4a 및 도 4b는 스페이서 재료의 에칭 후의 반도체 구조를 보여주는 도면.
도 5a 및 도 5b는 산화물 차폐 층 형성 후의 반도체 구조를 보여주는 도면.
도 6a 및 도 6b는 도핑 후의 반도체 구조를 보여 주는 도면.
도 7a 및 도 7b는 어닐링 후의 반도체 구조를 보여 주는 도면.
도 8a 및 도 8b는 소스-드레인 확장 후의 반도체 구조를 보여 주는 도면.
도9a 및 도 9b는 삽입 유전체 층의 침적 후의 반도체 구조를 보여주는 도면.
도 10은 본 발명의 단계를 보여주는 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
5 : 반도체 기판
10 : 게이트 산화물 층
11 : 폴리실리콘 층
12 : 텅스텐 규화물(WSix) 층
13 : 질화물 캡
30 : 스페이서
32 : BSG(붕소 규산염 유리) 층
41 : 차폐 층
42 : 산화물 이어
43 : 릿지
51 : 소스-드레인 영역
53 : 어레이 확산부
61 : (도핑된) 폴리실리콘 층
90 : 측벽 산화물
92 : 질화물 스페이서
94 : 접점 스터드
95 : 폴리실리콘 스터드
100 : 삽입 유전체 층
본 발명의 다른 한 가지 목적은 이중 작용 기능 도핑을 제공하는 것이다. 이 방법은 반도체 기판, 게이트 절연체, 게이트 도체(진성 폴리실리콘 및 상부 규화물 층으로 구성됨)과 절연캡을 마련하는 단계를 포함할 수 있다. 이 방법은 또한 규화물 층(WSix)과 절연 캡의 측부를 따라 절연 스페이서[예컨대, 붕소 규산염 유리 스페이서(boron silicate glass spacers)]를 마련하는 단계와, 반도체 기판 및 도체의 일부분은 제1 도전형으로, 타부분은 제2 도전형으로 도핑하는 단계, 그리고 제1 도전형 도판트와 제2 도전형 도판트가 각 도체 위로 확산하도록 도체를 어닐링하는 단계를 포함할 수도 있다. 규화물 층과 절연 캡 부분들은 절연 스페이서를 마련하기 전에 에칭되어 부분적인 게이트 도체 스택(partial gate conductor stack)을 형성할 수 있다. 본 발명의 방법은, 절연 스페이서를 마련한 후, 그리고 도핑 전에, 스페이서 재료에 의해 덮이지 않은 도체 영역에서 진성 도체를 에칭하는 것을 추가로 포함할 수 있다.
진성 도체로 덮이지 않은 반도체 기판의 부분들에는 산화물 층이 형성될 수 있다. 절연 스페이서는 반도체 기판과 도체의 부분들을 도핑하기 전에 제거될 수도 있다.
상기 반도체 기판의 부분들은 소스 및 드레인 접점 영역에 해당할 수 있다. 본 발명의 방법은 기판의 지지 영역(support region)에 있는 소스 및 드레인 영역을 적어도 어닐링된 도체 아래의 영역까지 확장시키는 단계를 추가로 포함할 수도 있다. 본 발명의 방법은 또한 어레이 영역(array region)에 소스 및 드레인 영역을 형성하는 단계를 포함할 수도 있다.
본 발명의 목적은 또한 게이트 도체에 P+ 또는 N+ 도핑을 선택적으로 적용함과 동시에 게이트 도체상에 셀프 얼라인된 절연 캡을 형성하기 위한 이중 작용 기능 조건을 실현하는 것이다.
본 발명의 다른 목적, 장점 및 특징은 첨부 도면을 참고로 하여 본 발명의 바람직한 실시예를 설명하는 후술되는 상세한 설명으로부터 명확해 질 것이다. 후술되는 상세한 설명 및 도면에 있어서, 동일한 부분에 대해서는 동일한 도면 부호를 사용한다.
이제, 부분적인 게이트 도체 스택(gate conductor stack)을 형성하는 것과 관련하여, 도 1 및 도 2를 설명하겠다. 이들 도면은 반도체 구조의 지지 영역과 어레이 영역의 게이트 도체 스택을 보여주도록 분할되어 있다.
도 1은 초기에 마련되는 반도체 기판(5)과 그 기판 위에 형성되는 게이트 산화물 층(10)을 보여주고 있다. 반도체 기판(5)은 전형적으로는 실리콘이지만, 어떤 반도체라도 무방하여, 예컨대 Ⅱ - Ⅳ족 반도체, Ⅲ - Ⅴ족 반도체, 또는 탄화 실리콘과 같은 복합 실리콘일 수 있다. 반도체 기판(5)은 통상 상부 층(overlying layers)을 형성하기 전에 형성된 웰 도핑 영역(well doping regions)을 포함한다. 또한, 게이트 산화물 층(10) 이외에 질화물 또는 옥시질화물 게이트 절연체가 사용될 수도 있다.
기판(5)과 게이트 산화물 층(10) 위에 게이트 스택이 침적된다. 게이트 스택은 진성의(즉, 도핑되지 않은) 폴리실리콘 층(11), 텅스텐 규화물(WSix) 층(12), 그리고 질화물 캡(13)으로서 작용하는 질화 실리콘 층을 포함할 수 있다.
공지의 리소그래피 마스킹 및 에칭 기술에서 채용되는 형태의 레지스트 재료 층(도시되지 않음)과 같은 게이트 도체(GC) 마스크가 질화물 캡(13) 위에 덮인다. 어떤 공지된 감광성의 중합 가능한 재료라도 사용될 수 있다. 레지스트 재료는, 예컨대 스피닝(spinning) 또는 스프레잉에 의해 도포될 수 있다. 상기 게이트 스택은 도 2에 도시되어 있는 바와 같이, 질화물 캡(13)과 WSix층(12)을 통해서 하방으로 폴리실리콘 층(11)까지 패터닝 및 에칭된다. 폴리실리콘 층(11) 내로의 과도 에칭(overetching)도 허용될 수 있다.
당해 기술 분야에서 공지되어 있는 바와 같이, 반도체 구조는 어레이 영역과 지지 영역을 포함할 수 있는데, 도 3a 내지 도 9b에 관한 후술되는 논의는 지지 영역과 어레이 영역 사이의 다른 공정들을 포함하고 있다. 어레이 영역에 있어서의 레이아웃은 최대의 밀도, 최소의 채널 길이(최소의 폴리실리콘 게이트 도체 스택 폭)를 필요로 하고 게이트 도체 사이에 최소의 공간이 사용된다. 어레이 영역에 있어서, 게이트 도체들 사이의 최소의 공간은 확산 접점들이 어레이 게이트 도체(워드선)에 대하여 경계가 없을 것을 필요로 한다. 단일 작용 기능 게이트 도체(즉, 바람직하기로는 N+ 형)에 대해서는 무경계 접점 기술(borderless contact techonlogy)이 가장 적합하고 가장 비용이 적게 든다.
지지 영역에 있어서의 밀도 조건이 어레이 영역에서 보다 더 완화되기 때문에, 절연 캡을 구비한 게이트 도체 및 무경계 확산 접점은 필요하지 않다. 그러나, 지지 영역에 있어서의 이중 작용 기능 게이트 도체는 향상된 성능을 위하여 바람직하다. 후술되는 논의에 있어서, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a및 도 9a는 각기 어레이 영역의 구조를 보여주고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 각기 지지 영역의 구조를 보여준다.
도 3a 및 도 3b에 있어서, 붕소 규산염 유리(BSG) 층(32)은 부분적으로 패터닝된 게이트 스택 위에 정합되게(conformally) 침적된다. BSG 층(32)의 두께는 어레이 영역(도 3a)의 게이트 도체(워드선) 사이의 좁은 공간이 완전히 충전되는 한편, 지지 영역(도 3b)의 보다 넓은 공간은 정합되는 BSG 층(32)의 형태를 수용하도록 정해진다. 예시적인 경우로서, 최소 요부(要部) 치수가 150 nm인 경우, 어레이 영역에 있어서의 게이트 도체간 간격은 공칭 치수로 약 150 nm인 반면, 지지 영역(도 3b)에 있어서의 게이트 도체간 간격은 전형적으로 300 nm 이상이다. BSG 층(32)의 두께는 80 nm 내지 140 nm 사이인 것이 바람직하다.
침적된 BSG 층(32)은 그후에 질화 실리콘에 대하여 선택적으로 반응성 이온 에칭되어 지지 영역(도 4b)의 게이트 측벽에 스페이서(30)를 형성하지만, 어레이 영역(도 4a)에는 BSG 층(32)으로 충전되는 공간들을 남긴다.
지지 영역에서, 게이트 스택의 노출된 진성 폴리실리콘 층(11)은 산화물 및 질화물에 대하여 선택적으로 반응성 이온 에칭되며, 이 에칭은 기판(5) 위의 게이트 산화물 층(10)에서 중지된다. 지지 영역(도 5b)에 있어서의 스페이서(30)(도 5b)와 어레이 영역(도 5a)에 있어서의 게이트 도체들 사이의 갭을 충전하는 보호 BSG 층(32)(즉, 봉쇄 층) 때문에, 반응성 이온 에칭 공정에 의해 지지 영역의 게이트 폴리실리콘 층(11) 만이 개방된다. 도 5b에 도시된 바와 같이, 노출된 실리콘 기판(5) 위에서, 차폐 산화물 층(41)이 가열 성장되는 것이 바람직하다. 그 차폐산화물 층(41)은 후속되는 소스-드레인 도판트 주입에 기인한 이온 주입 손상(ion implant damage)으로부터 기판(5)의 표면을 보호한다. 또한, 차폐 산화물 층은 실리콘 표면의 게이트 폴리실리콘 층의 반응성 이온 에칭중에 야기된 어떤 플라스마 손상을 "치유한다(heal)".
BSG 층(32)은 그후 당해 기술 분야에서 잘 알려진 에칭제(즉, 습윤 HF/황산)을 사용하여 SiN 실리콘, WSix및 열 산화물에 대하여 선택적으로 등방성으로 에칭된다. BSG 층이 가열 성장된 차폐 산화물 층(41)보다 훨씬 더 신속하게 에칭되므로, 차폐 산화물 층(41)은 대부분 그대로 남는다. 그후, N+ 도판트(예컨대, As 또는 인)를 어레이 영역(도 6a)의 게이트 폴리실리콘 층(11), 지지 영역(도 6b) NFET[즉, 노출된 릿지(43)]의 게이트 폴리실리콘 층(11), 그리고 지지 영역 NFET의 소스-드레인 영역(51)의 일부에 주입하기 위하여, 마스킹된 이온 주입(masked ion implant)이 사용된다. 지지 영역 PFET는 게이트 폴리실리콘 층과 소스-드레인 영역(51)에 P형 도판트(통상, 붕소)가 주입된다. N+ 주입 에너지는 어레이 영역 게이트 실리콘 층(11)을 통해서 기판(5)으로 침입하는 도판트의 양을 무시할 수 있을 정도가 되도록 선택된다.
그후, 도 7a 및 도 7b에 도시된 바와 같이, 게이트 폴리실리콘 층(11)의 측방향 범위 전체에 걸쳐 도판트를 확산시키기 위하여 고온 어닐링을 행한다. 이러한 어닐링은 광범위한 시간 및 온도 범위를 가져, 예를 들면 1100 ℃ 내지 850 ℃ 에서 10 초 내지 30분 동안 행해진다. 폴리실리콘중에서의 도판트의 확산율이 통상적으로는 단결정 실리콘중에서 보다 100 배 이상 더 크기 때문에, 실리콘기판(5) 내로 주입된 접합부(junction)는 어닐링중에 미미한 양이 확산된다. 그후, 실리콘의 반응성 이온 에칭을 행하여 지지 영역(도 7b)에 있는 게이트 폴리실리콘 릿지(43)를 제거하고 어레이 영역(도 7a)에 있는 게이트 폴리실리콘 도체를 분리시킨다.
그후, 묽은 HF를 사용한 에칭에 의해 산화물 이어(oxide ears)(42)가 제거되고, 게이트 측벽 산화물(90)이 성장된다(도 8b). 어레이 확산부(N형)(53) 및 지지 소스-드레인 확장부(N 및 P형)(54)는 도 8b에 도시된 바와 같이 FET의 형태에 따라서 주입된다. 바람직하기로, NFET의 확장부 주입은 5-20 keV 에서 5×1013- 5×1014cm-2의 인 또는 15-50keV에서 5×1013- 5×1014cm-2의 As를 사용하여 행할 수 있다. PFET의 경우, 5-20 keV 에서 5×1013- 5×1014cm-2의 붕소를 사용할 수 있다.
그후, 도 9a 및 도 9b에 도시된 바와 같이, 당해 기술 분야에서 잘 알려진 표준 처리 공정에 이어 게이트 도체 측벽(무경계 접점을 위해 필요)에 질화물 스페이서(92)가 형성된다. 삽입 유전체 층(100)(전형적으로는 CVD 산화물)이 침적되고, 후속되는 접점 스터드(contact studs)의 형성을 위하여 비아(vias)가 에칭된다. 상기 비아는 어레이 영역의 게이트 도체에 대하여 경계 없이 개방되는 반면(비아 개구부가 게이트 도체와 중첩된다), 지지 영역(도 9b)에서는 비아가 게이트 도체들 사이에 형성된다. 이렇게 구별되는 이유는 지지 영역에서의 낮은 저항 및 성능을 위해 필요한 금속제 접점 스터드(94)(예컨대, 텅스텐)가 지지 영역의 경계없는 접점을 복잡하게 하고 비용을 상승시키기 때문이다. 그러므로, 지지 영역에서 접점 스터드(94)의 게이트 쇼트(gate shorts)를 회피하기 위하여, 비아는 게이트 도체 위에서 개방되지 않는다. 이는 지지 영역에서 게이드 도체들의 보다 넓은 간격을 필요로 한다. 어레이 영역에서는 보다 높은 직렬 저항이 허용되므로, 무경계 접점을 비교적 쉽게 형성할 수 있게 하는 폴리실리콘 스터드(95)가 사용된다. 이 이중 작용 기능의 캡이 마련된 게이트 도체의 공정은 깊은 트렌치 또는 적층된 축적 캐패시터 소자를 내장하고 있는 DRAM에 적용 가능하다. 단순화를 위하여, 도 9a에는 축적 캐패시터(stroage capacitors)가 도시되어 있지 않다.
도 10은 본 발명의 단계를 보여주는 흐름도이다. 특히, 단계 S100에서 반도체 구조가 형성되는데, 이 반도체 구조는 아이솔레이션 영역과 웰 도핑 영역을 수용하는 반도체 기판(5)을 포함하며, 그 위에는 게이트 산화물 층(10), 진성 폴리실리콘 층(11), 텅스텐 규화물 층(12) 및 질화물 캡(13)이 형성된다. 그후, 단계 S102에서, 각 층은 하방으로 폴리실리콘 층(11)까지 적절히 에칭된다. 이어서, 단계 S104에서, 무마스크 공정으로 어레이 영역에 BSG 봉쇄 층(32)을 형성하고 지지 영역에 스페이서(30)를 부가한다. 노출된 폴리실리콘 층(11)은 그후 단계 S106에서 에칭되며, 단계 S108에서 차폐 산화물 층(41)이 성장된다.
이어서, 단계 S110에서 어레이 영역의 BSG 봉쇄 층과 지지 영역의 스페이서(30)가 제거된다. 폴리실리콘 층(11)의 노출된 릿지(43)와 소스/드레인 접점 영역(51)은 단계 S112에서 형성된다. 그후, 단계 S114에서 반도체 구조를 어닐링하여 도판트를 폴리실리콘 층(11) 전체에 걸쳐 확산시키고 도핑된 폴리실리콘 층(61)을 형성한다. 도핑된 폴리실리콘 층(61)의 노출된 부분은 단계 S116에서 에칭된다. 이어서, 단계 S118에서 차폐 산화물 층(41)과 게이트 산화물 층(10)의 부분들이 제거된다. 이어서, 단계 S120에서, 측벽 산화물 층(90)이 성장되고, 소스/드레인 확장부(54)가 형성되고 어레이 확산부(53)가 형성된다. 그후, 단계 S122에서, 질화물 스페이서(92)가 형성되고, 삽입 유전체(100)가 침적된다.
이렇게 해서, 최종 구조는 셀프 얼라인된 절연 게이트 캡을 포함한 소망의 이중 작용 기능 도핑을 형성한다. 즉, 본 발명은 게이트 도체에 P+ 또는 N+ 도핑을 적용함과 동시에 게이트 도체에 셀프 얼라인된 캡을 형성함으로써 이중 작동 기능 조건을 실현한다. 본 발명은 또한 어레이 영역의 가볍게 도핑된 소스-드레인의 접합 누설을 작게 하고, 지지 영역에 소스-드레인 확장부가 고온 캐리어 신뢰성이 있게 형성될 수 있게 하며, 마스크를 과도하게 채용하지 않는다.
또한, 본 발명은 어레이 영역에 무경계 확산 접점이 고밀도로 형성될 수 있게 한다. 지지 영역의 이중 작용 기능 게이트는 표면 채널 MOSFET가 높은 성능을 발휘할 수 있게 한다.
이상, 구체적인 실시예를 참고로 본 발명을 설명하였으나, 이들 구체적인 실시예는 단지 예시적인 것으로서, 본 발명의 범위를 한정하는 것으로 간주되지 말아야 한다. 당업자라면, 본 발명의 정신과 범위를 벗어나지 않고도 여러 가지 수정 및 변형예들을 안출할 수 있다.
본 발명은 게이트 도체에 P+ 또는 N+ 도핑을 적용함과 동시에 게이트 도체에 셀프 얼라인된 캡을 형성함으로써 이중 작동 기능 조건을 성취한다. 본 발명은 또한 어레이 영역의 가볍게 도핑된 소스-드레인의 접합 누설을 작게 하고 지지 영역에 소스-드레인 확장부가 고온 캐리어 신뢰성이 있게 형성될 수 있게 하며 마스크를 과도하게 채용하지 않는다. 또한, 본 발명은 어레이 영역에 무경계 확산 접점이 고밀도로 형성될 수 있게 한다. 지지 영역의 이중 작용 기능 게이트는 표면 채널 MOSFET가 높은 성능을 발휘할 수 있게 한다.

Claims (17)

  1. 이중 작동 기능 도핑을 제공하는 방법으로서,
    반도체 기판, 이 반도체 기판 위의 게이트 절연체, 진성 폴리실리콘 층과 상부 규화물 층으로 구성되는 도체, 그리고 이 상부 규화물 층을 덮는 절연 캡을 마련하는 단계와,
    상기 규화물 층과 상기 절연 캡의 측부를 따라 스페이서 재료로 구성되는 절연 스페이서를 마련하는 단계와,
    상기 반도체 기판과 도체의 제1 부분을 제1 도전형 도판트로 도핑하고, 상기 반도체 기판과 도체의 제2 부분을 제2 도전형 도판트로 도핑하는 단계와,
    상기 제1 도전형 도판트와 제2 도전형 도판트가 각 도체로 확산되도록 상기 도체를 가열하는 단계
    를 포함하는 이중 작용 기능 도핑 제공 방법.
  2. 제1항에 있어서, 상기 절연 스페이서 마련 단계 후, 그리고 상기 도핑 단계 전에 상기 도체의 상기 스페이서 재료로 덮이지 않은 영역에 있는 진성 도체를 에칭하는 단계를 또한 포함하는 이중 작용 기능 도핑 제공 방법.
  3. 제2항에 있어서, 상기 반도체 기판의 상기 진성 폴리실리콘 층으로 덮이지 않은 부분에 산화물 층을 형성하는 단계를 또한 포함하는 이중 작용 기능 도핑 제공 방법.
  4. 제1항에 있어서, 상기 반도체 기판과 도체의 상기 제1 부분과 제2 부분을 도핑하는 단계 전에 상기 절연 스페이서를 제거하는 단계를 또한 포함하는 이중 작용 기능 도핑 제공 방법.
  5. 이중 작용 기능 도핑을 제공하는 방법으로서,
    반도체 기판, 이 반도체 기판 위의 게이트 절연체 층, 이 게이트 절연체 층 위의 비교적 도핑되지 않은 폴리실리콘 층, 고전도성의 규화물 층, 그리고 상기 폴리실리콘 층 위의 절연 캡을 마련하는 단계와,
    상기 절연 캡과 상기 규화물 층의 측벽에 스페이서 재료로 구성되는 절연 스페이서를 마련하는 단계와,
    상기 스페이서 재료에 의해 덮이지 않은 상기 비교적 도핑되지 않은 폴리실리콘 층의 부분들을 에칭하는 단계와,
    상기 비교적 도핑되지 않은 폴리실리콘 층이 제1 노출부와 제2 노출부를 포함하도록 상기 스페이서 재료를 제거하는 단계와,
    상기 폴리실리콘 층의 제1 노출부를 제1 도전형 도판트로 도핑하는 단계와,
    상기 폴리실리콘 층의 제2 노출부를 제2 도전형의 도판트로 도핑하는 단계와,
    상기 폴리실리콘 층의 나머지 부분들이 상기 제1 도전형 및 제2 도전형으로도핑되도록 상기 폴리실리콘 층을 어닐링하는 단계
    를 포함하는 이중 작용 기능 도핑 제공 방법.
  6. 제1항 또는 제5항에 있어서, 상기 절연 스페이서를 마련하는 단계 전에, 상기 규화물 층과 상기 절연 캡의 부분들을 에칭하여 부분적인 게이트 도체 스택을 형성하는 단계를 또한 포함하는 이중 작용 기능 도핑 제공 방법.
  7. 제1항 또는 제5항에 있어서, 상기 규화물 층은 WSix를 포함하는 이중 작용 기능 도핑 제공 방법.
  8. 제1항 또는 제5항에 있어서, 상기 절연 스페이서는 붕소 규산염 유리 스페이서를 포함하는 이중 작용 기능 도핑 제공 방법.
  9. 제5항에 있어서, 상기 반도체 기판의 상기 폴리실리콘 층으로 덮이지 않은 부분에 산화물 층을 형성하는 단계를 또한 포함하는 이중 작용 기능 도핑 제공 방법.
  10. 제5항에 있어서, 상기 폴리실리콘 층을 어닐링하기 앞서 소스와 드레인 영역에 상응하는 상기 기판의 부분들을 제1 도전형으로 도핑하는 단계를 또한 포함하는 이중 작용 기능 도핑 제공 방법.
  11. 제1항 또는 제10항에 있어서, 상기 반도체 기판은 지지 영역과 어레이 영역을 포함하는 이중 작용 기능 도핑 제공 방법.
  12. 제1항 또는 제5항에 있어서, 상기 도체를 어닐링 하는 단계 후에, 상기 기판의 지지 영역의 소스와 드레인 접점 영역을 적어도 어닐링된 폴리실리콘 층 아래의 영역까지 확장시키는 단계를 또한 포함하는 이중 작용 기능 도핑 제공 방법.
  13. 제1항 또는 제5항에 있어서, 상기 폴리실리콘 층을 어닐링하는 단계 후에, 상기 어레이 영역에 소스와 드레인 영역을 형성하는 단계를 또한 포함하는 이중 작용 기능 도핑 제공 방법.
  14. 제1항 또는 제5항에 있어서, 상기 폴리실리콘 층을 어닐링 하는 단계 후에, 상기 도체의 부분들을 에칭하는 단계를 또한 포함하는 이중 작용 기능 도핑 제공 방법.
  15. 제1항 또는 제5항에 있어서, 어닐링된 폴리실리콘 층의 측벽에 게이트 측벽 산화물을 형성하는 단계를 또한 포함하는 이중 작용 기능 도핑 제공 방법.
  16. 제1항 또는 제5항의 이중 작용 기능 도핑 제공 방법에 의해 형성된 게이트구조 어레이.
  17. 이중 작용 기능 도핑 제공 방법으로서,
    반도체 기판, 이 반도체 위의 게이트 절연체, 도체들 및 상기 게이트 절연체 위에 침적된 반도체 재료를 마련하는 단계와,
    상기 반도체 기판의 제1 부분 및 상기 도체들 중 제1의 도체를 제1 도전형 도판트로 도핑하고, 상기 반도체 기판의 제2 부분과 상기 도체들 중 제2의 도체에 제2 도전형 도판트를 도핑하는 단계와,
    상기 제1 도판트와 제2 도판트가 개별적인 상기 제1 도체와 제2 도체로 확산되도록 상기 도체들을 어닐링하는 단계
    를 포함하는 이중 작용 기능 도핑 제공 방법.
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