JP3398649B2 - 異なる導電タイプのドーパントをゲート導体にドーピングする方法 - Google Patents

異なる導電タイプのドーパントをゲート導体にドーピングする方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に、２重仕事関
数ドーピングを提供する方法に関し、特に、一部のゲー
ト構造がＰ＋ドープ型で、他のゲート構造がＮ＋ドープ
型（２重仕事関数ドーピング）のゲート構造のアレイの
提供に関する。本発明は特に、ＤＲＡＭ及び論理回路の
両方を含む構造を提供するために有利である。
【０００２】
【従来の技術】ここ数年に渡る集積回路チップ技術にお
ける回路密度の増加には、目を見張る進歩が見られる。
集積回路チップ上に、著しく増加した数の素子及び回路
を提供する能力は、今度は単一の集積回路チップ上に、
追加のシステム機能を組み込むまたは統合する希望を生
むようになった。特に、メモリ回路と論理回路の両方
を、同一の集積回路チップ上に一緒に統合することが待
望されている。
【０００３】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）回路の形成においては、コストの低減と
共に回路密度の増加に重点が置かれている。他方、論理
回路の形成においては、より高速に動作する回路の生成
に重点が置かれている。従って、２重仕事関数に対する
この希望が、形成プロセスの複雑さ及び相対コストに関
して追加の問題を提示する。例えば、メモリ回路は自己
整合型のコンタクト（ボーダレス・ビットライン・コン
タクト）を使用することにより、高密度化要求を達成で
き、これは単一タイプ（例えば一般にＮ＋タイプ）のゲ
ート仕事関数を有するプロセスにおいて容易に実現され
る。ＤＲＡＭの生成においては、埋め込みチャネルＰタ
イプ金属酸化物半導体（ＰＭＯＳＦＥＴ）が使用され
る。なぜなら、形成プロセス全体を通じて、単一仕事関
数ゲート導体Ｎ＋が使用可能であるからである。その結
果、劣等な性能のＰＭＯＳＦＥＴを生成する代償の下
で、ＤＲＡＭ形成におけるコストが多大に節減される。
他方、論理回路は、必要なスイッチング速度を達成する
ために、Ｐ＋及びＮ＋ゲートＭＯＳＦＥＴを要求する。
Ｐ＋及びＮ＋ゲート導体素子は、論理及びＤＲＡＭ併合
製品にとって非常に望ましい。
【０００４】高性能論理は、Ｐ＋及びＮ＋ドープ型ゲー
ト導体の両方の使用を要求する。現在使用される高性能
論理プロセスは、２重仕事関数ゲート導体を提供する
が、それらは密度要求のために絶縁ゲート・キャップを
使用しない。従って、ゲート導体とボーダレスの拡散コ
ンタクトが待望され、それらは速度の次に重要である。
ＤＲＡＭでは、ゲート導体に自己整合される絶縁キャッ
プが、ワードラインとボーダレスのビットライン・コン
タクトを形成するために不可欠である。ボーダレス・コ
ンタクトは、最高密度のメモリ・セル・レイアウトを達
成するために必要とされる。しかしながら、コスト効率
が良いＤＲＡＭプロセスは、単一Ｎ＋ポリシリコン・ゲ
ート導体だけを使用する。従って今日、２重仕事関数ゲ
ート・ドーピング及びボーダレス拡散コンタクトの両方
を提供する、経済的に魅力的なプロセスは存在しない。
【０００５】
【発明が解決しようとする課題】従来技術の前述の及び
他の問題を鑑み、本発明の目的は、自己整合型絶縁ゲー
ト・キャップを含む、２重仕事関数ドーピング・ゲート
導体を提供することである。
【０００６】本発明の別の目的は、２重仕事関数ドーピ
ングを提供することである。
【０００７】更に本発明の別の目的は、Ｐ＋またはＮ＋
ドーピングのいずれかを選択的にゲート導体に適用する
と同時に、ゲート導体上に自己整合型絶縁キャップを生
成するための、２重仕事関数要求を達成することであ
る。
【０００８】
【課題を解決するための手段】本発明は、異なる導電タ
イプのドーパントをゲート導体にドーピングする方法に
関する。この方法は、半導体基板、前記半導体基板上の
ゲート絶縁体、前記ゲート絶縁体上の真性ポリシリコン
及び上側を覆うケイ化物層を含むゲート導体、及び前記
ケイ化物層上の絶縁キャップを提供するステップと、前
記ポリシリコンに達するまで前記ケイ化物層及び前記絶
縁キャップを所定のパターンにエッチングし、前記所定
のパターンにエッチングされた前記ケイ化物層及び前記
絶縁キャップからなる部分ゲート・スタックを形成する
ステップと、前記部分ゲート・スタックの側壁に沿っ
て、かつ前記ポリシリコンの上に乗るように絶縁スペー
サを形成するステップと、前記部分ゲート・スタック及
び前記絶縁スペーサにより覆われていない前記ポリシリ
コンの部分をエッチングするステップと、前記絶縁スペ
ーサをエッチングし、前記ポリシリコンの一部を露出さ
せるステップと、第１の半導体基板領域における前記ポ
リシリコンの露出部分を第１の導電タイプのドーパント
によりドープし、第２の半導体基板領域における前記ポ
リシリコンの露出部分を第２の導電タイプのドーパント
によりドープするステップと、前記第１及び第２の導電
タイプのドーパントが前記ポリシリコンに渡って広がる
ようにアニーリングするステップとを含む。
【０００９】前記絶縁スペーサは、前記部分ゲート・ス
タック及び前記ポリシリコン上にスペーサ材料を共形に
付着し、前記スペーサ材料をエッチングすることことに
よって形成される。また、前記半導体基板はアレイ回路
領域及び支持回路領域を含み、前記所定のパターンにエ
ッチングするステップは、前記アレイ回路領域において
は前記部分ゲート・スタック間の間隔が前記スペーサ材
料によって完全に充填され、前記支持回路領域において
は前記スペーサ材料が前記部分ゲート・スタック上に共
形に付着されるように、前記部分ゲート・スタックが前
記アレイ回路領域よりも前記支持回路領域において広い
間隔で形成されるように行われる。
【００１０】前記ドープするステップは、前記支持回路
領域にソース領域及びドレイン領域を同時にドープする
ことを含む。
【００１１】本発明の方法は、さらに、前記アニーリン
グ後、前記ポリシリコンの露出部分をエッチングするス
テップ、前記ポリシリコンにより覆われていない前記半
導体基板の領域及び前記ゲート導体の側壁上に酸化物層
を形成するステップ、前記アレイ領域内にソース及びド
レイン領域を形成するステップ、並びに前記支持回路領
域内のソース及びドレイン領域を、前記ゲート導体の少
なくとも下側の領域まで伸張するステップを含む。
【００１２】
【発明の実施の形態】図１及び図２を参照しながら、部
分ゲート導体スタックの形成について述べる。図面は、
半導体構造の支持回路領域（以下、簡単のために、支持
領域という）とアレイ回路領域（以下、簡単のために、
アレイ領域という）内のゲート導体スタックを示すよう
に分割して示される。
【００１３】図１は、最初に提供される半導体基板５、
及び基板５上に提供されるゲート酸化物層１０を示す。
半導体基板５は一般にシリコンであるが、ＩＩ−ＶＩ族
半導体、ＩＩＩ−Ｖ族半導体、或いは炭化ケイ素などの
複合シリコン半導体などの任意の半導体材料であっても
よい。半導体基板５は一般に、それを覆う層の形成以前
に打ち込まれる高濃度のドーピング領域を含む。更に、
ゲート酸化物層１０ではなく、窒化物またはオキシ窒化
物ゲート絶縁体が使用され得る。
【００１４】ゲート・スタックが基板５及びゲート酸化
物層１０上に付着される。ゲート・スタックは真性（す
なわち非ドープ）ポリシリコン層１１、ケイ化タングス
テン（ＷＳｉx）層１２、及び窒化物キャップとして作
用する窒化ケイ素層１３を含む。
【００１５】既知のリソグラフィック・マスキング及び
エッチング技術において使用されるタイプのレジスト材
料層（図示せず）などのゲート導体（ＧＣ）マスクが、
窒化物キャップ１３上に配置される。任意の公知の光感
応重合性レジスト材料が使用され得る。レジスト材料
は、例えばスピンまたはスプレー・コーティングにより
付着される。ゲート・スタックは図２に示されるよう
に、窒化物キャップ１３及びＷＳｉx層１２を通じてポ
リシリコン層１１までパターニング及びエッチングされ
る。ポリシリコン層１１内への過剰エッチングが容認で
きる。
【００１６】周知のように、半導体構造はアレイ領域及
び支持領域を含み、図３乃至図９に関連する以下の議論
では、支持領域とアレイ領域間の異なるプロセスを含
む。アレイ領域内のレイアウトは最大の密度を要求する
ので、最小チャネル長（最小ポリシリコン・ゲート導体
スタック幅）及びゲート導体間の最小スペースが使用さ
れる。アレイ領域では、ゲート導体間の最小スペース
が、拡散コンタクトがアレイ・ゲート導体（ワードライ
ン）とボーダレスであることを要求する。ボーダレス・
コンタクト技術は、単一仕事関数ゲート導体（すなわち
好適にはＮ＋）において最も互換性があり、最も安価で
ある。
【００１７】支持領域における密度要求は、アレイ領域
よりも緩和されるので、絶縁キャップを有するボーダレ
ス拡散コンタクト及びゲート導体が要求されない。しか
しながら、支持領域内の２重仕事関数ゲート導体は、改
善された性能を所望される。以下の議論では、図３の
（Ａ）乃至図９の（Ａ）の各々は、アレイ領域内の構造
を示し、図３の（Ｂ）乃至図９の（Ｂ）の各々は、支持
領域内の構造を示す。
【００１８】図３に示されるように、ケイ酸ホウ素ガラ
ス（ＢＳＧ）３２が、部分的にパターニングされたゲー
ト・スタック上に共形に付着される。ＢＳＧ３２の厚さ
は、アレイ領域（図３の（Ａ））内のゲート導体（ワー
ドライン）間の狭い空間が完全に充填されるように、ま
た支持領域（図３の（Ｂ））内のより広い空間がＢＳＧ
３２の共形層のトポグラフィ（表面形状）を含むように
選択される。１５０ｎｍの最小フィーチャ・サイズの典
型的なケースでは、アレイ領域（図３の（Ａ））内のゲ
ート導体間の間隔が、名目上約１５０ｎｍであり、支持
領域（図３の（Ｂ））内のゲート導体間の間隔は、一般
に３００ｎｍ以上である。約８０ｎｍ乃至約１４０ｎｍ
の間のＢＳＧ層３２の厚さが、好適に使用される。
【００１９】次に、付着されたＢＳＧ３２が、窒化ケイ
素に対して選択的に反応性イオン・エッチング（ＲＩ
Ｅ）され、支持領域内のゲート側壁上にスペーサ３０が
形成される（図４の（Ｂ））。しかしながら、アレイ領
域では、ＢＳＧ３２により充填された空間が取り残され
る（図４の（Ａ））。
【００２０】支持領域において、露出されたゲート・ス
タックの真性ポリシリコン層１１が、酸化物及び窒化物
に対して選択的に反応性イオン・エッチングされ、基板
５上のゲート酸化物層１０上で停止する。支持領域内の
スペーサ３０（図５の（Ｂ））、及びアレイ領域内のゲ
ート導体間のギャップを充填する保護ＢＳＧ３２（すな
わち障壁）のために、支持領域のゲート・ポリシリコン
層１１だけがＲＩＥプロセスにより開口される。図５の
（Ｂ）に示されるように、スクリーン酸化物層４１が、
好適には露出されたシリコン基板５上に熱的に成長され
る。スクリーン酸化物層４１は基板５の表面を、続くソ
ース／ドレイン・ドーパントの打ち込みによるイオン打
ち込み損傷から保護する。更に、スクリーン酸化は、ゲ
ート・ポリシリコン反応性イオン・エッチングの間に誘
起されるプラズマ損傷から、シリコン表面を"治癒（hea
l）"する。
【００２１】次に、既知のエッチャント（すなわち湿式
ＨＦ／硫酸）を用いて、ＢＳＧ３２、３０がＳｉＮシリ
コン、ＷＳｉx及び熱酸化物に対して選択的に、等方的
にエッチングされる。ＢＳＧは熱的に成長される酸化物
層４１よりも大変迅速にエッチングするので、スクリー
ン酸化物層４１はほとんどそのまま残される。次に、マ
スク式イオン打ち込みにより、Ｎ＋ドーパント（例えば
ヒ素またはリン）が、アレイ領域のゲート・ポリシリコ
ン層１１（図６の（Ａ））、支持領域のゲート・ポリシ
リコン層１１（図６の（Ｂ））のＮＦＥＴ（すなわち露
出されたレッジ４３）、及び支持領域のＮＦＥＴのソー
ス／ドレイン領域５１の一部に導入される。支持領域の
ＰＦＥＴは、Ｐタイプのドーパントの打ち込み（通常ホ
ウ素）を、ゲート・ポリシリコン層及びソース／ドレイ
ン領域５１内に受け取る。アレイ領域のゲート・ポリシ
リコン層１１を貫通して、基板５内に達するドーパント
の量が無視できるように、Ｎ＋打込みのエネルギが選択
される。
【００２２】次に、図７の（Ａ）及び図７の（Ｂ）に示
されるように、高温アニーリングにより、ドーパントが
ゲート・ポリシリコン層１１の横方向全体に分散され
る。このアニーリングは広い範囲の時間及び温度を有
し、例えば１１００℃で１０秒乃至８５０℃で３０分の
範囲に及ぶ。ポリシリコン内のドーパントの拡散率は、
単結晶シリコン内の拡散率よりも、一般に１００倍大き
いので、シリコン基板５内に打ち込まれたドーパント
は、アニーリングの間に僅かな量だけ拡散する。次にシ
リコン反応性イオン・エッチングにより、支持領域内の
ゲート・ポリシリコン・レッジ４３が除去され（図７の
（Ｂ））、アレイ領域内のゲート・ポリシリコン導体が
分離される（図７の（Ａ））。これにより、アレイ領域
及び支持領域には、ポリシリコン・ゲート６１が形成さ
れる。
【００２３】次に、希薄ＨＦエッチングにより、耳状の
酸化物４２及びゲート酸化物層１０が除去され、ゲート
側壁酸化物９０が成長される（図８の（Ｂ））。アレイ
拡散部分（Ｎタイプ）５３及び支持ソース／ドレイン伸
張部分（Ｎ及びＰタイプ）５４が、図８に示されるよう
に、ＦＥＴのタイプに従い打ち込まれる。ＮＦＥＴのた
めの一般的な伸張部分打ち込みは、好適には、５×１０
13ｃｍ-2乃至５×１０ 14ｃｍ-2で、５ｋｅＶ乃至２０ｋ
ｅＶのリン、または５×１０13ｃｍ-2乃至５×１０14ｃ
ｍ-2で、１５ｋｅＶ乃至５０ｋｅＶのヒ素を用いて行わ
れる。
【００２４】次に、図９の（Ａ）及び（Ｂ）に示される
ように、公知の標準的な処理に続き、窒化物スペーサ９
２（ボーダレス・コンタクトのために必要）がゲート導
体側壁上に形成される。続くコンタクト・スタッドの形
成のために、層間誘電体１００（一般にＣＶＤ酸化物）
が付着され、バイアがエッチングされる。バイアはアレ
イ領域内のゲート導体に対してボーダレスに開口される
一方（バイア開口がゲート導体とオーバラップする）
（図９の（Ａ））、支持領域内のゲート導体間に形成さ
れる（図９の（Ｂ））。この違いの理由は、支持領域内
で低抵抗及び性能のために必要とされる金属スタッド９
４（すなわちタングステン）が、支持領域でのボーダレ
ス・コンタクトを複雑且つ高価にするからである。従っ
て、ゲートへのコンタクト・スタッド９４が支持領域内
で短絡するのを回避するために、バイアはゲート導体上
で開口されない。このことは、支持領域内において、ゲ
ート導体のより広い間隔を必要とする。アレイ領域内で
は、高い直列抵抗が受容されるので、ボーダレス・コン
タクトの形成を比較的容易にするポリシリコン・スタッ
ド９５が使用される。この２重仕事関数／キャップ型ゲ
ート導体プロセスは、深トレンチまたはスタック化コン
デンサ記憶素子のいずれかを含むＤＲＡＭに適用可能で
ある。記憶コンデンサは単純化のために、図９の（Ａ）
では示されていない。
【００２５】図１０は、本発明のステップを示すフロー
図である。特に、ステップＳ１００で、半導体構造が形
成され、好適には分離領域及び高濃度ドーピング領域を
含む半導体基板５を含み、その上にゲート酸化物層１
０、真性ポリシリコン層１１、ケイ化タングステン層１
２、及び窒化物キャップ１３が形成される。次にステッ
プＳ１０２で、それぞれの層がポリシリコン層に達する
まで適切にエッチングされる。次にステップＳ１０４
で、マスクレス・プロセスがアレイ領域内に障壁を形成
し、支持領域内にスペーサ３０を追加する。次にステッ
プＳ１０６で、露出されたポリシリコン層１１がエッチ
ングされ、スクリーン酸化物層４１がＳ１０８で成長さ
れる。
【００２６】次にステップＳ１１０で、アレイ領域内の
ＢＳＧ障壁及び支持領域内のスペーサ３０が除去され
る。ステップＳ１１２で、ソース／ドレイン・コンタク
ト領域５１及びポリシリコン層１１の露出されたレッジ
４３が打ち込まれる。次にステップＳ１１４で構造がア
ニーリングされて、ドーパントがポリシリコン層１１全
体に広がり、ドープ・ポリシリコン層６１が形成され
る。ステップＳ１１６で、ドープ・ポリシリコン層６１
の露出部分がエッチングされる。続いてステップＳ１１
８で、酸化物層４１及び酸化物層１０の一部が除去され
る。次にステップＳ１２０で、側壁酸化物層９０が成長
され、ソース／ドレイン伸張部分５４が打ち込まれ、ア
レイ拡散部分５３が打ち込まれる。次にステップＳ１２
２で、窒化物スペーサ９２が形成され、層間誘電体１０
０が付着される。
【００２７】結果の構造は、自己整合型絶縁ゲート・キ
ャップを含む所望の２重仕事関数ドーピングを形成す
る。すなわち、本発明は、Ｐ＋またはＮ＋ドーピングの
いずれかをゲート導体に適用すると同時に、ゲート導体
上に自己整合型絶縁キャップを生成することにより２重
仕事関数要求を達成する。本発明は更に、アレイ領域内
において、低接合リークのための低濃度ドープ・ソース
／ドレインを可能にし、支持領域内において、ホット・
キャリア高信頼性のためのソース／ドレイン伸張部分の
形成を可能にし、余計なマスクを導入しない。
【００２８】本発明は更に、アレイ領域内において、高
密度化のためのボーダレス拡散コンタクトの形成を可能
にする。支持領域内の２重仕事関数ゲートが、高性能化
のための表面チャネルＭＯＳＦＥＴを可能にする。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３０】（１）２重仕事関数ドーピングを提供する
方法であって、半導体基板、前記半導体基板上のゲート
絶縁体、真性ポリシリコン及び上側を覆うケイ化物層を
含む導体、及び前記ケイ化物層上の絶縁キャップを提供
するステップと、前記ケイ化物層及び前記絶縁キャップ
の側部に沿って、スペーサ材料を含む絶縁スペーサを提
供するステップと、前記半導体基板及び前記導体の第１
の部分を第１の導電タイプのドーパントによりドープ
し、前記半導体基板及び前記導体の第２の部分を第２の
導電タイプのドーパントによりドープするステップと、
前記第１及び第２の導電タイプのドーパントが前記それ
ぞれの導体に渡って広がるように、前記導体をアニーリ
ングするステップとを含む、方法。 （２）前記ケイ化物層の一部及び前記絶縁キャップの一
部をエッチングして、前記絶縁スペーサを提供する前
に、部分ゲート導体スタックを形成するステップを含
む、前記（１）記載の方法。 （３）前記ケイ化物層がＷＳｉxを含む、前記（１）記
載の方法。 （４）前記絶縁スペーサがケイ酸ホウ素ガラス・スペー
サを含む、前記（１）記載の方法。 （５）前記絶縁スペーサを提供後、ドーピングの前に、
前記スペーサ材料により覆われない導体領域において、
前記真性半導体をエッチングするステップを含む、前記
（１）記載の方法。 （６）前記真性導体により覆われない前記半導体基板の
一部上に、酸化物層を形成するステップを含む、前記
（５）記載の方法。 （７）前記半導体基板及び前記導体の前記第１及び第２
の部分をドープする前に、前記絶縁スペーサを除去する
ステップを含む、前記（１）記載の方法。 （８）前記半導体基板の前記第１及び第２の部分が、ソ
ース及びドレイン・コンタクト領域に対応する、前記
（１）記載の方法。 （９）前記半導体基板が支持領域及びアレイ領域を含
む、前記（８）記載の方法。 （１０）前記導体をアニーリング後、前記基板の前記支
持領域内のソース及びドレイン領域を、アニーリングさ
れた前記導体の少なくとも下側の領域まで伸張するステ
ップを含む、前記（９）記載の方法。 （１１）前記導体をアニーリング後、前記アレイ領域内
にソース及びドレイン領域を形成するステップを含む、
前記（９）記載の方法。 （１２）前記導体をアニーリング後、前記導体の一部を
エッチングするステップを含む、前記（１）記載の方
法。 （１３）アニーリングされた前記導体の側壁上に、ゲー
ト側壁酸化物を形成するステップを含む、前記（１）記
載の方法。 （１４）前記（１の方法により獲得されるゲート構造の
アレイ。 （１５）２重仕事関数ドーピングを形成する方法であっ
て、半導体基板、前記半導体基板上のゲート絶縁体層、
前記ゲート絶縁体層上の非ドープ・ポリシリコン層、高
導電性のケイ化物層、及び前記非ドープ・ポリシリコン
層上の絶縁キャップを提供するステップと、前記ケイ化
物層及び前記絶縁キャップの側壁上に、スペーサ材料を
含む絶縁スペーサを提供するステップと、前記スペーサ
材料により覆われない前記非ドープ・ポリシリコン層の
一部をエッチングするステップと、前記非ドープ・ポリ
シリコン層が第１及び第２の露出部分を含むように、前
記スペーサ材料を除去するステップと、前記ポリシリコ
ン層の第１の露出部分を、第１の導電タイプのドーパン
トによりドープするステップと、前記ポリシリコン層の
第２の露出部分を、第２の導電タイプのドーパントによ
りドープするステップと、前記ポリシリコン層の残りの
部分が前記第１及び第２の導電タイプによりドープされ
るように、前記ポリシリコン層をアニーリングするステ
ップとを含む、方法。 （１６）前記ケイ化物層の一部及び前記絶縁キャップの
一部をエッチングして、前記絶縁スペーサを提供する前
に、部分ゲート導体スタックを形成するステップを含
む、前記（１）または（１５）記載の方法。 （１７）前記ケイ化物層がＷＳｉxを含む、前記（１）
または（１５）記載の方法。 （１８）前記絶縁スペーサがケイ酸ホウ素ガラス・スペ
ーサを含む、前記（１）または（１５）記載の方法。 （１９）前記ポリシリコン層により覆われない前記半導
体基板の一部上に、酸化物層を形成するステップを含
む、前記（１５）記載の方法。 （２０）前記ポリシリコン層をアニーリングする前に、
前記基板の一部を前記第１の導電タイプによりドープす
るステップを含み、前記基板の前記一部がソース及びド
レイン・コンタクト領域に対応する、前記（１５）記載
の方法。 （２１）前記半導体基板が支持領域及びアレイ領域を含
む、前記（２０）記載の方法。 （２２）前記基板の前記支持領域内のソース及びドレイ
ン領域を、アニーリングされた前記ポリシリコン層の少
なくとも下側の領域まで伸張するステップを含む、前記
（２１）記載の方法。 （２３）前記ポリシリコン層をアニーリング後、前記ア
レイ領域内にソース及びドレイン領域を形成するステッ
プを含む、前記（２１）記載の方法。 （２４）前記ポリシリコン層をアニーリング後、前記ポ
リシリコン層の一部をエッチングするステップを含む、
前記（１５）記載の方法。 （２５）アニーリングされた前記ポリシリコン層の側壁
上に、ゲート側壁酸化物を形成するステップを含む、前
記（１５）記載の方法。 （２６）前記（１５の方法により獲得されるゲート構造
のアレイ。 （２７）２重仕事関数ドーピングを形成する方法であっ
て、半導体基板、前記半導体基板上のゲート絶縁体、及
び前記ゲート絶縁体上に付着される半導体材料を含む導
体を提供するステップと、前記半導体基板の第１の部分
及び前記導体の第１の部分を第１の導電タイプのドーパ
ントによりドープし、前記半導体基板の第２の部分及び
前記導体の第２の部分を第２の導電タイプのドーパント
によりドープするステップと、前記第１及び第２のドー
パントが前記第１及び第２のそれぞれの導体に渡って広
がるように、前記導体をアニーリングするステップとを
含む、方法。
【図面の簡単な説明】
【図１】初期半導体構造を示す図である。
【図２】エッチング後の図１の半導体構造を示す図であ
る。
【図３】（Ａ）はスペーサ材料を付着後の、アレイ領域
内の半導体構造を示し、（Ｂ）はスペーサ材料を付着後
の、支持領域内の半導体構造を示す図である。
【図４】（Ａ）はスペーサ材料をエッチング後の、アレ
イ領域内の半導体構造を示し、（Ｂ）はスペーサ材料を
エッチング後の、支持領域内の半導体構造を示す図であ
る。
【図５】（Ａ）はスクリーン酸化物層の形成後の、アレ
イ領域内の半導体構造を示し、（Ｂ）はスクリーン酸化
物層の形成後の、支持領域内の半導体構造を示す図であ
る。
【図６】（Ａ）はドーピング後の、アレイ領域内の半導
体構造を示し、（Ｂ）はドーピング後の、支持領域内の
半導体構造を示す図である。
【図７】（Ａ）はアニーリング後の、アレイ領域内の半
導体構造を示し、（Ｂ）はアニーリング後の、支持領域
内の半導体構造を示す図である。
【図８】（Ａ）はソース／ドレイン伸張後の、アレイ領
域内の半導体構造を示し、（Ｂ）はソース／ドレイン伸
張後の、支持領域内の半導体構造を示す図である。
【図９】（Ａ）は層間誘電層の付着後の、アレイ領域内
の半導体構造を示し、（Ｂ）は層間誘電層の付着後の、
支持領域内の半導体構造を示す図である。
【図１０】本発明のステップを示すフロー図である。
【符号の説明】
５ 半導体基板（シリコン基板） １０ ゲート酸化物層 １１ 真性ポリシリコン層 １２ ケイ化タングステン（ＷＳｉx）層 １３ 窒化物キャップ（窒化ケイ素層） ３０ スペーサ ３２ ケイ酸ホウ素ガラス（ＢＳＧ） ４１ スクリーン酸化物層 ４２ 耳状酸化物 ４３ レッジ ５１ ソース／ドレイン・コンタクト領域 ５３ アレイ拡散部分 ５４ ソース／ドレイン伸張部分 ６１ ドープ・ポリシリコン層 ９０ ゲート側壁酸化物 ９２ 窒化物スペーサ ９４ 金属スタッド ９５ ポリシリコン・スタッド １００ 層間誘電体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/78 ３０１Ｐ 27/092 27/108 29/78 (72)発明者 ゲーリー・ビィ・ブロナー アメリカ合衆国12582、ニューヨーク州 ストームビル、ウッドクリフ・ドライブ 35 (72)発明者 ラマチャンドラ・ディバカルニ アメリカ合衆国10941、ニューヨーク州 ミドルタウン、バークマン・ドライブ 219 (56)参考文献 特開 平９−74143（ＪＰ，Ａ) 特開 平11−17141（ＪＰ，Ａ) 特開 平７−221293（ＪＰ，Ａ) 特開 平６−5850（ＪＰ，Ａ) 特開 平４−76925（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/28 H01L 21/336 H01L 21/8238 H01L 21/8242 H01L 27/088 H01L 27/092 H01L 27/108 H01L 29/78

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板、前記半導体基板上のゲート絶
    縁体、前記ゲート絶縁体上の真性ポリシリコン及び上側
    を覆うケイ化物層を含むゲート導体、及び前記ケイ化物
    層上の絶縁キャップを提供するステップと、 前記ポリシリコンに達するまで前記ケイ化物層及び前記
    絶縁キャップを所定のパターンにエッチングし、前記所
    定のパターンにエッチングされた前記ケイ化物層及び前
    記絶縁キャップからなる部分ゲート・スタックを形成す
    るステップと、 前記部分ゲート・スタックの側壁に沿って、かつ前記ポ
    リシリコンの上に乗るように絶縁スペーサを形成するス
    テップと、 前記部分ゲート・スタック及び前記絶縁スペーサにより
    覆われていない前記ポリシリコンの部分をエッチングす
    るステップと、 前記絶縁スペーサをエッチングし、前記ポリシリコンの
    一部を露出させるステップと、 第１の半導体基板領域における前記ポリシリコンの露出
    部分を第１の導電タイプのドーパントによりドープし、
    第２の半導体基板領域における前記ポリシリコンの露出
    部分を第２の導電タイプのドーパントによりドープする
    ステップと、 前記第１及び第２の導電タイプのドーパントが前記ポリ
    シリコンに渡って広がるようにアニーリングするステッ
    プとを含む、異なる導電タイプのドーパントをゲート導
    体にドーピングする方法。
  2. 【請求項２】前記絶縁スペーサを形成するステップは、
    前記部分ゲート・スタック及び前記ポリシリコン上にス
    ペーサ材料を共形に付着し、前記スペーサ材料をエッチ
    ングすることを含む、請求項１に記載の方法。
  3. 【請求項３】前記半導体基板はアレイ回路領域及び支持
    回路領域を含み、 前記所定のパターンにエッチングするステップは、前記
    アレイ回路領域においては前記部分ゲート・スタック間
    の間隔が前記スペーサ材料によって完全に充填され、前
    記支持回路領域においては前記スペーサ材料が前記部分
    ゲート・スタック上に共形に付着されるように、前記部
    分ゲート・スタックが前記アレイ回路領域よりも前記支
    持回路領域において広い間隔で形成されるように行われ
    る、請求項２記載の方法。
  4. 【請求項４】前記ドープするステップは、前記支持回路
    領域にソース領域及びドレイン領域を同時にドープする
    ことを含む、請求項３に記載の方法。
  5. 【請求項５】前記アニーリング後、前記ポリシリコンの
    露出部分をエッチングするステップを含む、請求項４に
    記載の方法。
  6. 【請求項６】前記ポリシリコンにより覆われていない前
    記半導体基板の領域及び前記ゲート導体の側壁上に酸化
    物層を形成するステップを含む、請求項５に記載の方
    法。
  7. 【請求項７】前記アレイ領域内にソース及びドレイン領
    域を形成するステップを含む、請求項６記載の方法。
  8. 【請求項８】前記支持回路領域内のソース及びドレイン
    領域を、前記ゲート導体の少なくとも下側の領域まで伸
    張するステップを含む、請求項６又は７記載の方法。
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