DE10308927A1

DE10308927A1 - Integrierte Halbleiterschaltung mit einem Transistor und mit einer Leiterbahn

Info

Publication number: DE10308927A1
Application number: DE10308927A
Authority: DE
Inventors: Jörg Dr. Vollrath
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2004-09-16
Also published as: CN100442522C; KR100798435B1; CN1757113A; WO2004077569A3; EP1597767A2; KR20050105261A; US7372095B2; WO2004077569A2; JP2006519474A; US20060049469A1

Abstract

Die Erfindung betrifft eine integrierte Halbleiterschaltung mit einem Transistor und mit einer Leiterbahn (11), wobei der Transistor eine erste (1) und eine zweite Source/Drain-Elektrode (2) und eine Gate-Elektrode aufweist, wobei die Leiterbahn (11) zumindest durch ein Gate-Dielektrikum gegen ein Halbleitersubstrat elektrisch isoliert ist und im Bereich des Transistors die Gate-Elektrode bildet und wobei die Leiterbahn (11) im Bereich des Transistors entlang einer ersten Richtung (x) verläuft. Erfindungsgemäß ist vorgesehen, daß die zweite Source/Drain-Elektrode (2) in die erste Richtung (x) versetzt zur ersten Source/Drain-Elektrode (1) angeordnet ist. Der so gebildete Transistor besitzt einen Inversionskanal (K1), der sich lediglich zwischen zwei aneinander zugewandten Eckbereichen (1a, 2a) der ersten und der zweiten Source/Drain-Elektrode erstreckt, d. h. wesentlich schmaler ist als bei einem herkömmlichen Transistor. Damit sind dichter gepackte Halbleiterschaltungen herstellbar.

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung mit einem Transistor und mit einer Leiterbahn,

– wobei der Transistor eine erste und eine zweite Source/Drain-Elektrode, die in einem Halbleitersubstrat angeordnet sind, und eine Gate-Elektrode aufweist,
– wobei die Leiterbahn zumindest durch ein Gate-Dielektrikum gegen das Halbleitersubstrat elektrisch isoliert ist und im Bereich des Transistors die Gate-Elektrode bildet, und
– wobei die Leiterbahn zumindest im Bereich des Transistors entlang einer ersten Richtung verläuft.

Derartige Halbleiterschaltungen sind beispielsweise als CMOS-Schaltungen (complementary metall oxide semiconductor) realisiert und besitzen in MOS-Technologie hergestellte Transistoren, die unterhalb einer Leiterbahn Inversionskanäle aus Elektronen oder Löchern ausbilden. Dabei sind zwei Source/Drain-Elektroden gegenüberliegend auf beiden Seiten einer Leiterbahn als Implantationsgebiete in einem Halbleitersubstrat ausgebildet. Die Leiterbahn dient im Bereich des Transistors als Gate-Elektrode und steuert durch ihr elektrisches Potential die Ausbildung oder Verhinderung eines Inversionskanals. Der Inversionskanal verläuft im Halbleitersubstrat dicht unter der Halbleiteroberfläche, und zwar unterhalb einer Gateoxidschicht zwischen den einander zugewandten Seiten beider Source/Drain-Elektroden des Transistors. Die Breite des Kanals erstreckt sich dabei über die Breite beider Source/Drain-Gebiete entlang des Richtung des Verlaufs der Leiterbahn. Üblicherweise entsprechen sowohl die Kanallänge als auch die Kanalbreite jeweils der optischen Auflösungsgrenze F, die mit der jeweils verwendeten lithographischen Belichtungseinrichtung erzielbar ist.

Der oben beschriebene Transistor kann insbesondere als Speichertransistor in nichtflüchtigen Halbleiterspeichern eingesetzt werden. In diesem Fall besitzt er zwischen der Leiterbahn und dem Halbleitersubstrat eine ladungsspeichernde Schicht, welche elektrische Ladungen, die bei Ausbildung eines Inversionskanals in diese Schicht eingestreut werden, räumlich bindet und dadurch digitale Informationen speichern kann. In solchen Speicherschaltungen besteht ein Bedarf an Techniken, die die Speicherdichte, d. h. die Anzahl speicherbarer Informationen pro Substratfläche, verkleinern. Die Aufgabe einer Miniaturisierung elektrischer Schaltungen stellt sich ebenso bei Logikschaltungen.

Es ist die Aufgabe der vorliegenden Erfindung, eine Halbleiterschaltung bereitzustellen, die ohne Verkleinerung der optischen Auflösungsgrenze eine größere Anzahl elektrischer Bauelemente pro Substratgrundfläche aufweist. Insbesondere soll die Anzahl von Inversionskanälen, die in einem Halbleitersubstrat ausbildbar sind, bei gleichbleibender Substratgrundfläche um einen Faktor von bis zu Zwei erhöht werden.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die zweite Source/Drain-Elektrode in die erste Richtung versetzt zur ersten Source/Drain-Elektrode angeordnet ist.

Erfindungsgemäß wird eine Halbleiterschaltung vorgeschlagen, die einen Transistor, vorzugsweise in MOS-Bauweise, mit zwei in Richtung des Verlaufs der Leiterbahn gegeneinander versetzten Source/Drain-Elektroden aufweist, wobei die Leiterbahn im Bereich des Transistors dessen Gate-Elektrode bildet. Herkömmliche Halbleitertransistoren besitzen zwei Source/Drain-Elektroden, die beide an denselben oder weitgehend identischen Leiterbahnabschnitt angrenzen, so daß sich der Inversionskanal im wesentlichen über die gesamte Breite der beiden Source/Drain-Elektroden zwischen ihnen erstreckt. Somit besitzt der Inversionskanal eine Weite, die der optischen Auflösungsgrenze entspricht.

Erfindungsgemäß hingegen sind die erste und die zweite Source/Drain-Elektrode gegeneinander in Richtung des Leiterbahnverlaufs versetzt, so daß der Inversionskanal nicht mehr über die gesamte in Richtung des Leiterbahnverlaufs gemessene Breite beider Source/Drain-Elektroden einnimmt, sondern sich nur noch zwischen einander nächstbenachbarten Eckbereichen der ersten und der zweiten Source/Drain-Elektrode erstreckt. Durch den seitlichen Versatz der zweiten Source/Drain-Elektrode gegenüber der ersten ist die kürzestmögliche Verbindung zwischen beiden Elektroden beispielsweise die Verbindungslinie zwischen einem rechten Eckbereich der ersten Elektrode, der der zweiten Elektrode zugewandt ist, und einem linken Eckbereich der zweiten Elektrode, der der ersteb Elektrode zugewandt ist; ein Inversionskanal wird die an diese Eckbereichen angrenzenden Kantenbereiche der Source/Drain-Elektroden nicht mehr auf der gesamten Länge dieser Kantenbereiche erreichen, sondern im wesentlichen nur die einander zugewandten Eckbereiche kurzschließen. Da ein solcher Inversionskanal zwischen den erfindungsgemäß zueinander versetzten Elektroden eine viel kleinere Substratgrundfläche einnimmt, erhöht sich das Potential für eine Flächeneinsparung auf dem Halbleitersubstrat.

Der Inversionskanal wird im wesentlichen entlang der Verbindungslinie beider einander nächstbenachbarter Eckbereich der Source/Drain-Elektroden ausgebildet. Die beiden anderen Eckbereiche, die an die Leiterbahngrundfläche angrenzen, können für die Ausbildung weiterer Inversionskanäle zu anderen Elektroden verwendet werden. Da die rechteckige oder quadratische Grundflche einer Source/Drain-Elektroden vier Ecken besitzt, kann die Dichte von Transistoren um einen Faktor von bis zu Zwei erhöht werden.

Vorzugsweise ist vorgesehen, daß die zweite Source/Drain-Elektrode um eine Strecke, die der Breite der ersten Source/Drain-Elektrode entlang der ersten Richtung entspricht, zur ersten Source/Drain-Elektrode versetzt angeordnet ist. Die erste und die zweite Source/Drain-Elektrode grenzen somit an zwei verschiedene, aufeinander folgende Abschnitte der Leiterbahn an; die zweite Source/Drain-Elektrode beginnt auf der ersten Seite der Leiterbahn dort, wo auf der zweiten Seite der Leiterbahn die erste Source/Drain-Elektrode endet. Durch diesen Versatz können mehrere Source/Drain-Elektroden abwechselnd auf beiden Seiten der Leiterbahn aufgereiht werden. Zwischen verschiedenen Inversionskanälen unter der Leiterbahn besteht in Richtung des Leiterbahnverlaufs ein Abstand, der ungefähr der optischen Auflösungsgrenze entspricht.

Vorzugsweise ist vorgesehen, daß die erste und die zweite Source/Drain-Elektrode eine rechteckige Grundfläche in dem Halbleitersubstrat besitzen und daß der Transistor im eingeschalteten Zustand einen Inversionskanal ausbildet, der nur zwischen einem einzigen Eckbereich der ersten Source/Drain-Elektrode, der der zweiten Source/Drain-Elektrode zugewandt ist, und einem einzigen Eckbereich der zweite Source/Drain-Elektrode, der der ersten Source/Drain-Elektrode zugewandt ist, verläuft. Somit können zwei Eckbereiche der zweiten Source/Drain-Elektrode, die in Richtung und in Gegenrichtung des Leiterbahnverlaufs an die Leiterbahn angrenzen, zur Ausbildung je eines Inversionskanals benutzt werden.

Vorzugsweise ist vorgesehen, daß der Transistor zwischen der Gate-Elektrode und dem Halbleitersubstrat eine ladungsspeichernde Schicht aufweist, in der elektrische Ladungen lokal gebunden werden. Ein solcher Transistor ist als Speichertransistor für nichtflüchtige Halbleiterspeicher geeignet; durch Einstreuung hochenergetischer Ladungsträger aus einem Inversionskanal werden oberhalb der ersten und/oder zur zweiten Source/Drain-Elektrode lokal gebundene Ladungszustände in der ladungsspeichernden Schicht erzeugt. Dieser Speicherungsmechanismus wird bei der mirror bit-Technologie ausgenutzt. Die damit erzeugbare Speicherdichte kann mithilfe der vorliegen den Erfindung verdoppelt werden, da Ladungen nur noch an Eckbereichen statt an Kantenbereichen der Source/Drain-Elektroden in der ladungsspeichernden Schicht gespeichert werden.

Dementsprechend ist vorgesehen, daß der Transistor elektrische Ladungen in der ladungsspeichernden Schicht ausschließlich am Eckbereich der ersten Source/Drain-Elektrode, der der zweiten Source/Drain-Elektrode zugewandt ist, und/oder am Eckbereich der zweiten Source/Drain-Elektrode, der der ersten Source/Drain-Elektrode zugewandt ist, speichert.

Eine Weiterbildung sieht vor, daß die erste und die zweite Source/Drain-Elektrode wahlweise positiv oder negativ gegeneinander elektrisch vorspannbar sind. Zwischen den Elektroden kann ein Inversionskanal dann in beide Richtungen fließen und bei ausreichend hoher Source-Drain-Spannung am Eckbereich der ersten oder zweiten Elektrode je eine digitale Information speichern.

Vorzugsweise ist vorgesehen, daß eine dritte Source/Drain-Elektrode vorgesehen ist, die auf derselben Seite der Leiterbahn wie die erste Source/Drain-Elektrode angeordnet ist und die in die erste Richtung versetzt zur zweiten Source/Drain-Elektrode angeordnet ist, so daß zwischen einem Eckbereich der zweiten Source/Drain-Elektrode, der der dritten Source/Drain-Elektrode zugewandt ist, und einem Eckbereich der dritten Source/Drain-Elektrode, der der zweiten Source/Drain-Elektrode zugewandt ist, ein Inversionskanal ausbildbar ist. Die erste und die dritte Source/Drain-Elektrode sind auf der der zweiten Source/Drain-Elektrode gegenüberliegenden Seite der Leiterbahn angeordnet und relativ zur zweiten Source/Drain-Elektrode in zueinander entgegengesetzte Richtungen versetzt angeordnet, d. h. in Richtung und in Gegenrichtung des Leiterbahnverlaufs im Bereich der zweiten Source/Drain-Elektrode. Somit ist zwischen je einer der ersten und dritten Source/Drain-Elektrode ein zur zweiten Source/Drain-Elektrode reichender Inversionskanal und somit ein eigener Transistor ausbildbar. Die Inversionskanäle beider Transistoren reichen jeweils an verschiedene der Leiterbahn benachbarte Eckbereiche der zweiten Source/Drain-Elektrode heran. Die erste und die dritte Source/Drain-Elektrode besitzen vorzugsweise einen Abstand voneinander, der der Breite der zweiten Source/Drain-Elektrode in Richtung des Verlaufs der Leiterbahn, d. h. entlang der ersten Richtung entspricht.

Vorzugsweise ist eine vierte Source/Drain-Elektrode vorgesehen, die auf derselben Seite der Leiterbahn wie die zweite Source/Drain-Elektrode angeordnet ist und in die erste Richtung versetzt zur dritten Source/Drain-Elektrode angeordnet ist, so daß zwischen einem Eckbereich der dritten Source/Drain-Elektrode, der der vierten Source/Drain-Elektrode zugewandt ist, und einem Eckbereich der vierten Source/Drain-Elektrode, der der dritten Source/Drain-Elektrode zugewandt ist, ein Inversionskanal ausbildbar ist. Auf diese Weise können analog wie in der vorgenannten Ausführungsform beide der Leiterbahn benachbarten Eckbereiche der dritten Source/Drain-Elektrode für die Ausbildung je eines Transistors genutzt werden. Analog können weitere Source/Drain-Elektroden entlang der Leiterbahn abwechselnd auf beiden Seiten von ihr aufgereiht werden, wodurch eine besonders dichte Anordnung von Transistoren, insbesondere Speichertransistoren entsteht.

Vorzugsweise ist vorgesehen, daß die ladungsspeichernde Schicht eine Nitridschicht ist, die beidseitig von elektrischen Isolationsschichten umgeben ist. Insbesondere kann auf und unter der Nitridschicht je eine Oxidschicht vorgesehen sein, wobei die untere Oxidschicht gleichzeitig als Gate-Dielektrikum dient.

Eine Weiterbildung der Erfindung sieht vor, daß die Halbleiterschaltung benachbart zur zweiten Source/Drain-Elektrode eine parallel zur Leiterbahn verlaufende weitere Leiterbahn und eine fünfte Source/Drain-Elektrode aufweist, wobei die fünfte Source/Drain-Elektrode auf der der zweiten Source/Drain-Elektrode gegenüberliegenden Seite der weiteren Leiterbahn angeordnet ist und in die erste Richtung versetzt zur zweiten Source/Drain-Elektrode angeordnet ist, so daß zwischen einem Eckbereich der zweiten Source/Drain-Elektrode, der der fünften Source/Drain-Elektrode zugewandt ist, und einem Eckbereich der fünften Source/Drain-Elektrode, der der zweiten Source/Drain-Elektrode zugewandt ist, ein Inversionskanal ausbildbar ist. Auf diese Weise werden auch solche Eckbereiche der zweiten Source/Drain-Elektrode, die der ersten Leiterbahn abgewandt und einer weiteren, zweiten Leiterbahn benachbart sind, zur Ausbildung von Transistoren genutzt. Mit Hilfe zusätzlicher Leiterbahnen und an ihnen ausgebildeter Transistoren lassen sich dichte zweidimensionale Logik- oder Speicherschaltungen realisieren.

Vorzugsweise ist vorgesehen, daß eine sechste Source/Drain-Elektrode vorgesehen ist, der ein Eckbereich der zweiten Source/Drain-Elektrode zugewandt ist, so daß mit Hilfe der ersten, der dritten, der fünften und der sechsten Source/Drain-Elektrode bis zu vier Inversionskanäle ausbildbar sind, die an jeweils verschiedene Eckbereiche der zweiten Source/Drain-Elektrode heranreichen. Während bei herkömmlichen Halbleiterschaltungen maximal zwei Inversionskanäle an ein und die selbe Source/Drain-Elektrode heranreichen können, werden erfindungsgemäß bis zu 50% der bislang benötigten Substratoberfläche eingespart.

Die Halbleiterschaltung ist vorzugsweise eine nichtflüchtige Speicherschaltung, bei der an Eckbereichen der zweiten Source/Drain-Elektrode bis zu vier digitale Informationen speicherbar sind. Bei Verwendung der mirror bit-Technologie ist zusätzlich durch jeden der an die zweite Source/Drain-Elektrode heranreichenden Inversionskanäle je eine weitere digitale Information an einem Eckbereich einer der zweiten Source/Drain-Elektrode benachbarten Source/Drain-Elektrode speicherbar.

Alternativ kann die Halbleiterschaltung eine logische Teilschaltung sein, bei der die erste, die zweite und die fünfte Source/Drain-Elektrode und die beiden Leiterbahnen zwei in Reihe geschaltete Logik-Transistoren bilden. Auch kompliziertere Logik-Schaltungen lassen sich mit Hilfe eines zweidimensionalen Netzwerks aus an Leiterbahnen ausgebildeten Transistoren realisieren.

Die Erfindung wird nachstehend mit Bezug auf die 1 bis 10 beschrieben. Es zeigen:
1 eine Querschnittsansicht einer erfindungsgemäßen Halbleiterschaltung mit einem Transistor,
2 eine Draufsicht auf die Halbleiterschaltung aus 1,
3 und 4 verschiedene Alternativen einer elektrischen Kontaktierung der Halbleiterschaltung aus 1,
5 und 6 weitere Ausführungsarten der vorliegenden Erfindung mit mehreren Source/Drain-Elektroden,
7 und 8 schematische Draufsichten auf eine herkömmliche und eine erfindungsgemäße Halbleiterschaltung und
9 und 10 Schaltbilder spezieller Logikschaltungen, die jeweils durch eine herkömmliche oder eine erfindungsgemäße Halbleiterschaltung realisierbar sind.
1 zeigt einen Transistor 10 mit einer ersten 1 und einer zweiten Source/Drain-Elektrode 2, die in einem Halbleitersubstrat 20 ausgebildet sind. Zwischen beiden Elektroden 1, 2 befindet sich oberhalb des Halbleitersubstrats 20 eine Leiterbahn 11, die im Bereich des Transistors 10 die Gate-Elektrode 7 bildet. Zwischen der Leiterbahn 11 und dem Halbleitersubstrat 20 sind eine untere Oxidschicht 14, die zugleich das Gate-Dielektrikum des Transistors bildet, eine ladungsspeichernde Schicht 13 und eine obere Oxidschicht 15 angeordnet. Die ladungsspeichernde Schicht 13 bindet räumlich Ladungen Q1, Q2, die durch die Gate-Oxidschicht 14 hindurch in die ladungsspeichernde Schicht eingestreut werden, wodurch digitale Informationen als lokal gebundene Ladungsmengen Q1, Q2 speicherbar sind.
Die erste und die zweite Source/Drain-Elektrode 1, 2 sind, wie in 2 in der Draufsicht dargestellt, zueinander in Richtung des Verlaufs der Leiterbahn 11, d. h. der ersten Richtung x versetzt. In Richtung x besitzt die Grundfläche G der ersten Elektrode 1 eine Breite d. Bei einem herkömmlichen Transistor wäre die zweite Elektrode 2 ebenfalls entlang des Leiterbahnabschnitts d der Leiterbahn 11 angeordnet. Erfindungsgemäß hingegen ist die zweite Elektrode 2 gegenüber der ersten in Richtung x versetzt, und zwar vorzugsweise genau um die Strecke d. Infolgedessen ist der Transistorkanal K1 nicht vollständig zwischen den einander zugewandten Kantenbereichen der Elektroden 1, 2 ausgebildet, sondern lediglich zwischen einem Eckbereich 1a der ersten Elektrode und einem Eckbereich 2a der zweiten Elektrode 2. Der zwischen diesen einander zugewandten Eckbereichen 1a, 2a ausgebildete Kanal K1 ist somit schmaler als ein herkömmlicher Transistorkanal und beansprucht weniger Substratgrundfläche.
3 zeigt eine mögliche Beschattung eines erfindungsgemäßen Transistors in nMOS-Bauweise (metall oxide semiconductor), bei dem der aus Elektronen bestehende Inversionskanal K1 von der ersten Source/Drain-Elektrode 1 zur zweiten Sour ce/Drain-Elektrode 2 fließt, welche mit einem positiven elektrischen Potential +V gegenüber der ersten Elektrode 1, die beispielsweise auf Masse 0 liegt, vorgespannt ist. Infolgedessen werden die Elektronen des Inversionskanals K1 in Richtung des abgebildeten Pfeils beschleunigt und gelangen durch Streuung durch die Gate-Oxidschicht hindurch in die ladungsspeichernde Schicht, wo sie räumlich gebunden werden und die Ladungsmenge Q2 bilden. Die Ladungsmenge Q2 befindet sich, wie in 3 dargestellt, in der ladungsspeichernden Schicht benachbart zum Eckbereich 2a der zweiten Source/Drain-Elektrode 2.
Bei der in 4 dargestellten Beschattung des nMOS-Transistors aus 3 ist die erste Source/Drain-Elektrode 1 gegenüber der zweiten 2 mit einem positiven Potential +V vorgespannt, so daß die Elektronen in Richtung der ersten Elektrode 1 beschleunigt und durch Streuung in die ladungsspeichernde Schicht im Bereich des Eckbereichs 1a der ersten Elektrode 1 als Ladungsmenge Q1 gespeichert werden. Je nach Stromrichtung des Transistorkanals läßt sich also an einem Eckbereich 1a, 2a der ersten oder zweiten Source/Drain-Elektrode 1, 2 je eine Ladung speichern. Am Inversionskanal sind nur zwei Eckbereiche 1a, 2a beteiligt.
Mit einer dritten 3 und einer vierten Source/Drain-Elektrode 4 können wie in 5 dargestellt, weitere Inversionskanäle K2, K3 an der Leiterbahn 11 ausgebildet werden. Die Elektroden werden abwechselnd auf beiden Seiten der Leiterbahn 11 versetzt zueinander angeordnet. Gemäß 5 wird ein Inversionskanal K2 zwischen einem Eckbereich 2b der zweiten Elektrode, der der dritten Source/Drain-Elektrode 3 zugewandt ist, und deren Eckbereich 3a ausgebildet. Analog verläuft ein weiterer Inversionskanal K3 zwischen Eckbereichen 3b, 4a der dritten und der vierten Source/Drain-Elektrode 3, 4. Es lassen sich weitere Source/Drain-Elektroden an der Leiterbahn 11 anordnen, wobei pro Source/Drain-Elektrode ein weiterer Transistorkanal ausbildbar ist.
Es können auch weitere Eckbereiche dieser Source/Drain-Elektrode genutzt werden, welche von der Leiterbahn 11 abgewandt sind, um weitere Transistoren auszubilden. So zeigt 6 außer der Leiterbahn 11 eine weitere Leiterbahn 16, zwischen denen sich die zweite Source/Drain-Elektrode 2 befindet. Die weitere Leiterbahn 16 ist in gleicher Weise wie die Leiterbahn 11 ausgebildet und grenzt an die zweite 2, die vierte 4 sowie an eine fünfte 5 und eine sechste Source/Drain-Elektrode 6 an, wobei diese vier Source/Drain-Elektroden ebenfalls versetzt zueinander und in abwechselnder Folge links und rechts von der weiteren Leiterbahn 16 angeordnet sind. Dadurch können zwei weitere von der zweiten Source/Drain-Elektrode ausgehende Inversionskanäle K5, K6 ausgebildet werden, die zwischen einem Eckbereich 2c der zweiten Elektrode 2 und einem Eckbereich 5a der fünften Source/Drain-Elektrode 5 sowie zwischen einem Eckbereich 2d der zweiten Elektrode und einem Eckbereich 6a der sechsten Source/Drain-Elektrode verlaufen. Mit ihnen lassen sich zwei weitere digitale Informationen durch an den Eckbereichen 2c, 2d in eine entsprechende ladungsspeichernde Schicht unter der weiteren Leitung 16 eingestreute Ladungsmengen Q5, Q6 speichern. Sämtliche in den Figuren dargestellten oder angedeuteten Transistoren der erfindungsgemäßen Halbleiterschaltung lassen sich auch ohne eine ladungsspeichernde Schicht, beispielsweise nur mit einem Gate-Dielektrikum 14 zwischen der Gate-Elektrode 7 und dem Halbleitersubstrat 20 ausbilden, in welchem Falle sie als Logik-Transistoren oder als Transistoren für beliebige andere Schaltungen einsetzbar sind. In diesem Falle entfallen die angedeuteten Ladungsmengen Q1 bis Q6.
7 zeigt eine schematische Draufsicht auf eine herkömmliche Halbleiterschaltung, die beispielsweise eine logische Teilschaltung sein kann. Dargestellt sind drei Leiterbahnen G1, G2, G3, die als Gate-Elektroden dienen. Zwischen den Leiterbahnen sind Source/Drain-Gebiete 1, 2, 5, 7 dargestellt, die in zwei Reihen zwischen den Leiterbahnen G1, G2, G3 ange ordnet sind. Bei der herkömmlichen Halbleiterschaltung aus 7 sind diese Source/Drain-Elektroden nicht zueinander versetzt. Mit Q sind kreisförmig angedeutete Ladungsmengen bezeichnet, die in der ladungsspeichernden Schicht entlang der gesamten Kanten der Source/Drain-Gebiete angeordnet sind. Dementsprechend nimmt ein Inversionskanal die gesamte Breite eines Source/Drain-Gebiets entlang des Verlaufs beispielsweise der Leiterbahn G2 ein. Die in 7 abgebildete Halbleiterschaltung stellt eine Teilschaltung eines NAND-Gitters dar, bei der in Richtung des senkrecht verlaufenden Pfeils drei Transistoren hintereinandergeschaltet sind. Ein Strom durch diese Reihenschaltung dreier Transistoren kann nur dann fließen, wenn in jedem der Transistoren eine Gate-Spannung angelegt wird, wie beispielsweise für den mittleren Transistor mit der Gate-Elektrode G2 anhand des horizontalen Pfeiles dargestellt.
8 zeigt eine erfindungsgemäße Halbleiterschaltung, mit der sich die Teilschaltung aus 7 mit zueinander in Richtung von Leiterbahnen versetzten Source/Drain-Elektroden verwirklichen läßt. Dargestellt sind ebenfalls drei Leiterbahnen G1, G2, G3 sowie mehrere Source/Drain-Elektroden 1, 2, 3, 4, 5, 6, 7, von denen beispielsweise die erste, zweite, fünfte und siebte Source/Drain-Elektrode zu drei in Reihe geschalteten Transistoren geschaltet sein können, wie durch den diagonal verlaufenden Pfeil dargestellt. Insbesondere bilden die erste und die zweite Source/Drain-Elektrode 1, 2 zusammen mit der Leiterbahn G1 einen ersten Transistor T und die zweite und die fünfte Source/Drain-Elektrode 2, 5 bilden zusammen mit der zweiten Leiterbahn G2 einen zweiten Transistor T'. Die Schaltung funktioniert in gleicher Weise wie in 7, läßt sich jedoch wesentlich dichter gemeinsam mit weiteren Schaltelementen anordnen. Insbesondere zeigt 8 mögliche Anfangs- und Endpunkte von weiteren Inversionskanälen, die durch Kreise an den Eckbereichen der Source/Drain-Elektroden angedeutet sind. Wie der Vergleich mit 7 zeigt, sind diese Anfangs- und Endbereiche der Inversionskanäle wesentlich dichter gepackt.
Die in den 7 und 8 dargestellten Schaltungen stellen Teilschaltungen eines NAND-Gitters dar. Die 9 und 10 zeigen das vollständige Schaltbild einer solchen Schaltung. Dargestellt sind jeweils drei an gemeinsame Gate-Elektroden G1, G2 und G3 angeschlossene n-Kanal-Transistoren N und weitere p-Kanal-Transistoren P, wobei die Teilschaltung S derjenigen aus den jeweils drei Transistoren in den 7, 8 entspricht. Die drei n-Kanal-Transistoren N sind in Reihe geschaltet und an einen Signalausgang A angeschlossen. Wenn auch nur einer dieser drei Transistoren nicht leitend ist, ist der entsprechende p-Kanal-Transistor, der an dieselbe Gate-Leitung angeschlossen ist, durchlässig und legt das Potential des Signalausgangs A auf die Betriebsspannung Vdd. Wenn alle drei n-Kanal-Transistoren leitend sind, wird der Signalausgang A geerdet. Das gleiche Schaltverhalten besitzt die in 10 dargestellte Schaltung, bei der der Signalausgang A zunächst über einen p-Kanal-Transistor P mit der Betriebsspannung verbunden wird und erst anschließend, bei abgeschaltetem Transistor P, eventuelle Gate-Spannungen an die Gate-Leitungen G1, G2 und G3 angelegt werden, um ggf. den Signalausgang A nachträglich zu erden.
Mit der vorliegenden Erfindung kann jede beliebige andere logische Teilschaltung hergestellt werden. Der Vorteil dicht gepackter Inversionskanäle läßt sich insbesondere bei Speicherschaltungen ausnutzen, bei denen Informationen in einer ladungsspeichernden Schicht des Transistors oder in einer anderen Struktur gespeichert werden.

1,2, 3, 4, 5, 6: Source/Drain-Elektroden
1a, 1b, 2a,..., 6a: Eckbereiche
7: Gate-Elektrode
10: Transistor
11: Leiterbahn
13: ladungsspeichernde Schicht
14: untere Oxidschicht
15: obere Oxidschicht
16: weitere Leiterbahn
20: Halbleitersubstrat
A: Signalausgang
G1,G2, G3: Gate-Leitungen (Leiterbahnen)
K1,..., K6: Inversionskanäle
N: n-Kanal-Transistoren
P: p-Kanal-Transistoren
Q1,Q2,..., Q6: Ladungsmengen
T,T': Transistoren
S: Teilschaltung
Vdd: Betriebsspannung

Claims

Integrierte Halbleiterschaltung mit einem Transistor (10) und mit einer Leiterbahn (11), – wobei der Transistor (10) eine erste (1) und eine zweite Source/Drain-Elektrode (2), die in einem Halbleitersubstrat (20) angeordnet sind, und eine Gate-Elektrode (7) aufweist, – wobei die Leiterbahn (11) zumindest durch ein Gate-Dielektrikum (14) gegen das Halbleitersubstrat (20) elektrisch isoliert ist und im Bereich des Transistors (10) die Gate-Elektrode (7) bildet, und – wobei die Leiterbahn (11) im Bereich des Transistors (10) entlang einer ersten Richtung (x) verläuft, dadurch gekennzeichnet, daß die zweite Source/Drain-Elektrode (2) in die erste Richtung (x) versetzt zur ersten Source/Drain-Elektrode (1) angeordnet ist.
Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Source/Drain-Elektrode (2) um eine Strecke (d), die der Breite der ersten Source/Drain-Elektrode (1) entlang der ersten Richtung (x) entspricht, zur ersten Source/Drain-Elektrode (1) versetzt angeordnet ist.
Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste (1) und die zweite Source/Drain-Elektrode (2) eine rechteckige Grundfläche (G) in dem Halbleitersubstrat (20) besitzen und daß der Transistor (10) im eingeschalteten Zustand einen Inversionskanal (K1) ausbildet, der nur zwischen einem Eckbereich (1a) der ersten Source/Drain-Elektrode (1), der der zweiten Source/Drain-Elektrode (2) zugewandt ist, und einen Eckbereich (2a) der zweiten Source/Drain-Elektrode (2), der der ersten Source/Drain-Elektrode (1) zugewandt ist, verläuft.
Halbleiterschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Transistor (10) zwischen der Gate-Elektrode (7) und dem Halbleitersubstrat (20) eine ladungsspeichernde Schicht (13) aufweist, in der elektrische Ladungen (Q1, Q2) lokal gebunden werden.
Halbleiterschaltung nach Anspruch 4, dadurch gekennzeichnet, daß der Transistor (10) elektrische Ladungen (Q1; Q2) in der ladungsspeichernden Schicht (13) ausschließlich an dem Eckbereich (1a) der ersten Source/Drain-Elektrode (1), der der zweiten Source/Drain-Elektrode (2) zugewandt ist, und/oder an dem Eckbereich (2a) der zweiten Source/Drain-Elektrode (2), der der ersten Source/Drain-Elektrode (1) zugewandt ist, speichert.
Halbleiterschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste (1) und die zweite Source/Drain-Elektrode (2) wahlweise positiv oder negativ gegeneinander elektrisch vorspannbar sind.
Halbleiterschaltung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß eine dritte Source/Drain-Elektrode (3) vorgesehen ist, die auf derselben Seite der Leiterbahn (11) wie die erste Source/Drain-Elektrode (1) angeordnet ist und die in die erste Richtung (x) versetzt zur zweiten Source/Drain-Elektrode (2) angeordnet ist, so daß zwischen einem Eckbereich (2b) der zweiten Source/Drain-Elektrode (2), der der dritten Source/Drain-Elektrode (3) zugewandt ist, und einem Eckbereich (3a) der dritten Source/Drain-Elektrode (3), der der zweiten Source/Drain-Elektrode (2) zugewandt ist, ein Inversionskanal (K2) ausbildbar ist.
Halbleiterschaltung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß eine vierte Source/Drain-Elektrode (4) vorgesehen ist, die auf derselben Seite der Leiterbahn (11) wie die zweite Source/Drain-Elektrode (2) angeordnet ist und in die erste Richtung (x) versetzt zur dritten Source/Drain-Elektrode (3) angeordnet ist, so daß zwischen einem Eckbereich (3b) der dritten Source/Drain-Elektrode (3), der der vierten Source/Drain-Elektrode (4) zugewandt ist, und einem Eckbereich (4a) der vierten Source/Drain-Elektrode (4), der der dritten Source/Drain-Elektrode (3) zugewandt ist, ein Inversionskanal (K3) ausbildbar ist.
Halbleiterschaltung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß die ladungsspeichernde Schicht (13) eine Nitridschicht ist, die beidseitig von elektrischen Isolationsschichten (14, 15) umgeben ist.
Halbleiterschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Halbleiterschaltung benachbart zur zweiten Source/Drain-Elektrode (2) eine parallel zur Leiterbahn (11) verlaufende weitere Leiterbahn (16) und eine fünfte Source/Drain-Elektrode (5) aufweist, wobei die fünfte Source/Drain-Elektrode (5) auf der der zweiten Source/Drain-Elektrode (2) gegenüberliegenden Seite der weiteren Leiterbahn (16) angeordnet ist und in die erste Richtung (x) versetzt zur zweiten Source/Drain-Elektrode (2) angeordnet ist, so daß zwischen einem Eckbereich (2c) der zweiten Source/Drain-Elektrode (2), der der fünften Source/Drain-Elektrode (5) zugewandt ist, und einem Eckbereich (5a) der fünften Source/Drain-Elektrode (5), der der zweiten Source/Drain-Elektrode (2) zugewandt ist, ein Inversionskanal (K5) ausbildbar ist.
Halbleiterschaltung nach Anspruch 10, dadurch gekennzeichnet, daß eine sechste Source/Drain-Elektrode (6) vorgesehen ist, dem ein Eckbereich (2d) der zweiten Source/Drain-Elektrode (2) zugewandt ist, so daß mit Hilfe der ersten (1), der dritten (3), der fünften (5) und der sechsten Source/Drain-Elektrode (6) bis zu vier Inversionskanäle (K1, K2, K5, K6) ausbildbar sind, die an jeweils verschiedene Eckbereiche (2a, 2b, 2c, 2d) der zweiten Source/Drain-Elektrode (2) heranreichen.
Halbleiterschaltung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Halbleiterschaltung eine nichtflüchtige Speicherschaltung ist, bei der an Eckbereichen (2a, 2b, 2c, 2d) der zweiten Source/Drain-Elektrode (2) bis zu vier digitale Informationen (Q2, Q3, Q5, Q6) speicherbar sind.
Halbleiterschaltung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Halbleiterschaltung eine logische Teilschaltung ist, bei der die erste (1), die zweite (2) und die fünfte Source/Drain-Elektrode (5) und die beiden Leiterbahnen (11, 16) zwei in Reihe geschaltete Logiktransistoren (T, T') bilden.