DE3539234C2 - EPROM Speichermatrix mit symmetrischen Elementar-MOS-Zellen und Verfahren zum Einschreiben in den Speicher - Google Patents
EPROM Speichermatrix mit symmetrischen Elementar-MOS-Zellen und Verfahren zum Einschreiben in den SpeicherInfo
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Description
Die Erfindung betrifft eine EPROM-Speichermatrix mit
symmetrischen Elementar-MOS-Zellen, sowie ein
Verfahren zum Einschreiben in einen solchen Speicher.
Aus der Druckschrift US-A-4,384,349 ist eine EPROM-Speichermatrix
bekannt, die ein Siliziumsubstrat, eine Mehrzahl paralleler Source-Lei
tungen, Floating-Gate-Zonen sowie parallele Steuergate-Leitungen auf
weist. Eine besondere Gruppierung der parallelen Source-Leitungen ist
dieser Druckschrift nicht entnehmbar.
Aus der Druckschrift US-A-4,451,904 ist eine EPROM-Speichermatrix
bekannt, bei der Source- und Drain-Diffusionsleitungen mit metallischen
Leiterbahnen, die die Diffusionsbahnen in regelmäßigen Abständen auf
dafür vorgesehenen Gebieten kontaktieren, elektrisch miteinander ver
bunden sind. Eine besondere Gruppierung der parallelen Source-Leitun
gen ist dieser Druckschrift nicht entnehmbar.
Aus der Druckschrift DE-A1-32 20 205 ist unter anderem ein Verfahren
zum Einschreiben in eine EPROM-Speichermatrix bekannt. Bei diesem
bekannten Verfahren wird für jede ausgewählte Zelle eine Verbindung
der Gate- und Drainleitungen mit einer positiven Spannungsquelle ge
schaffen. Sodann wird eine Masseverbindung der der ausgewählten Zelle
entsprechenden Source-Leitung hergestellt. Schließlich werden alle ande
ren Source-Leitungen auf einem Potential zwischen der positiven Span
nung und dem Masse-Potential belassen.
Herkömmliche EPROMs (elektrisch programmierbare Fest
speicher) mit symmetrischen Elementar-MOS-(Metall-Oxid-
Halbleiter-)Zellen benötigen bekanntlich das Vorhanden
sein paarweiser Steuergate-Leitungen, die Floating-Gate-Zonen,
die durch parallele, an Masse angeschaltete
Source-Leitungen beabstandet sind, überlagert und mit
diesen selbst-ausgerichtet sind, während zwischen einer
Gate-Leitung und der nächsten Leitung jedes Paars
Drain-Kontakte liegen, die elektrisch an Metallisierungslei
tungen angeschlossen sind, welche senkrecht zu den Gate- und
den Source-Leitungen verlaufen. Zwischen den Gate-Leitungen
und einem darunterliegenden Siliciumsubstrat
sind Feldoxidzonen gebildet, um die Elementarzellen der
Matrix gegeneinander zu isolieren.
Bei einem Speicher dieser Technologie besteht eine
Größenbeschränkung, d. h., es ist nicht möglich, unter
minimale Abmessungen zu gelangen, und zwar in erster
Linie aufgrund der Toleranzen zwischen den Gate-Leitungen
und den Source-Leitungen, den Abständen zwischen Gate-Leitungen
und den Drain-Kontakten und den Seitenabmessun
gen der einzelnen Zellen.
Die Aufgabe der vorliegenden Erfindung besteht darin,
eine EPROM-Speichermatrix mit symmetrischen Elementar-
MOS-Zellen sowie ein Verfahren zum Einschreiben von Information in die Speichermatrix
zu schaffen, die die dem Stand der Technik
anhaftenden Nachteile vermeidet oder doch zumindest
mildert.
Diese Aufgabe wird erfindungsgemäß gelöst sowohl durch die im Anspruch 1 angegebene
EPROM-Speichermatrix als auch durch das im Anspruch 4
angegebene Verfahren.
Der erfindungsgemäße Speicheraufbau löst die Abmessungs
probleme herkömmlicher Speicher, wobei Miniaturisierungs-Grenzen,
eine Zellendichte und eine Kompaktheit erreicht
werden, die von großem Interesse sind. Um nur eine
Vorstellung zu geben: bei einer 1,5 µ-Technology beträgt
die jeder einzelnen Speicherzelle zugewiesene Fläche
gemäß der Erfindung 9 µm², verglichen mit 36 µm² bei
herkömmlichen Speichern.
Aufgrund der erfindungsgemäßen Ausgestaltung des Spei
chers benötigt dieser keine kritischen Ausrichtungen,
besitzt keine zwischengelagerten Drain-Kontakte, benötigt
kein Feldoxid für die Isolierung zwischen verschiedenen
Zellen und besitzt, da er eine Doppel-Gruppe von
Source-Leitungen aufweist, einen Drain-Abstand, der die Anord
nung der Decoderschaltungen für den Speicher erleichtert.
Um eine erfindungsgemäße Zelle zu strukturieren oder zu
programmieren, schafft die Erfindung ein Schreibverfah
ren, bei dem eine positive Spannungsquelle an die der
ausgewählten Zelle entsprechenden Gate- und Drain-Leitun
gen angeschlossen und die der ausgewählten Zelle
entsprechende Source-Leitungen sowie sämtliche anderen
Leitungen derselben Gruppe auf Masse gelegt werden,
während alle Source-Leitungen der anderen Gruppe auf
einem Potential gehalten werden, welches zwischen der
positiven Spannung und Massepotential liegt.
Auf diese Weise werden nicht nur sämtliche Zellen, deren
Gate-Leitungen sich von der an die positive Spannungs
quelle angeschlossenen Gate-Leitung unterscheidet, von
dem Schreibvorgang ausgeschlossen, sondern auch solche,
die derselben Gate-Leitung zugeordnet sind und zwischen
der an die positive Spannungsquelle angeschlossenen
Drain-Leitung und der nächsten Source-Leitung der
gleichen Gruppe wie die der ausgewählten Zelle entspre
chende Source-Leitung liegen. Diese Zellen, drei an der
Zahl, sind zwischen der positiven Spannungsquelle und den
Drain-Leitungen in Reihe geschaltet, was zur Folge hat,
daß sie von einem Strom durchflossen werden, der zu
schwach ist, um einen Schreibvorgang zu bewirken. Auf
diese Weise wird das richtige Einspeichern oder Ein
schreiben nur für die ausgewählte Zelle gewährleistet.
Ein Restproblem bei dem erfindungsgemäßen Speicher könnte
in dem hohen spezifischen Widerstand der Source- und
Drain-Leitungen gesehen werden, die sämtlich im wesent
lichen aus N⁺-Diffundierungen in dem Siliciumsubstrat
bestehen. Erfindungsgemäß wird dieses Problem dadurch
gelöst, daß die Source-Leitungen jeder Gruppe mit Hilfe
eines Paares von Metallisierungsleitungen verbunden
werden, die parallel zu den Gate-Leitungen in Räumen oder
Abständen angeordnet sind, die zuvor zwischen benachbar
ten Gate-Leitungen geschaffen wurden, und indem die
Drain-Leitungen mit anderen Metallisierungsleitungen
kurzgeschlossen werden, welche auf den Drain-Leitungen
zwischen einem der Zwischenräume und dem nächsten
Zwischenraum gebildet sind. Auf diese Weise sind Source- und
Drain-Leitungen in vorbestimmten Intervallen an ein
gemeinsames Potential angeschlossen, welches minimale
Potentialdifferenzen an den von den Kontakten mit den
Metallisierungsleitungen am weitesten entfernten Punkten
sicherstellt.
Die Lösung der genannten Probleme schafft jedoch ein
weiteres Problem, nämlich die Bildung der Metallisie
rungskontakte. Eine bevorzugte Lösung im Hinblick auf
Abmessungen und Funktionstüchtigkeit besteht in der
Selbst-Ausrichtung der Metallisierungskontakte mit den
Source- und den Drain-Leitungen sowie den Metallisie
rungsleitungen selbst. Auf diese Weise ist die für die
Kontakte verloren gegangene Fläche kleiner, während die
Anzahl von Gate-Leitungen für eine gegebene Nutzfläche
der Matrix entsprechend größer ist.
Im folgenden werden Ausführungsbeispiele der Erfindung
anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine schematische Draufsicht auf eine Speicher
matrix gemäß der Erfindung, wobei die Anordnung
von Source-, Drain- und Gate-Leitungen ersicht
lich ist,
Fig. 2 eine Schnittansicht entlang der Linie II-II in
Fig. 1,
Fig. 3 eine Schnittansicht entlang der Linie III-III in
Fig. 1,
Fig. 4 eine schematische Draufsicht auf die Anordnung
von Source-, Drain- und Gate-Leitungen sowie
der Kontakt- und Metallisierungsleitungen in
einem anderen Abschnitt der Speichermatrix ent
sprechend einem Raum zwischen benachbarten Ab
schnitten wie z. B. dem in Fig. 1 gezeigten Ab
schnitt,
Fig. 5 eine Schnittansicht entlang der Linie V-V in
Fig. 4, und
Fig. 6 eine alternative Anordnung zu der Ausführungs
form nach Fig. 4.
Gemäß Fig. 1, 2 und 3 besteht der Aufbau eines Abschnitts
einer Speichermatrix M aus mehreren symmetrischen Elemen
tar-MOS-Zellen C.
Der Aufbau umfaßt ein einkristallines Siliciumsubstrat
SS, auf dem durch Diffusion eines N⁺-Dotierstoffs zwei
Gruppen paralleler Source-Leitungen S1 und S2 gebildet
sind, die mit parallelen Drain-Leitungen D abwechseln.
Die N⁺-Leitungen sind durch dazwischenliegenden Bereiche
von P⁺-dotiertem Substrat SS elektrisch voneinander ge
trennt.
Die soweit beschriebene Einheit ist von einer Schicht
thermischen Oxids 01 abgedeckt, auf der
benachbarte Source- und Drain-Leitungszonen überspannende
Floating-Gates F aus polykristallinem Silicium angeordnet sind.
Vermehrtes thermisches Oxid 01 deckt auch die Zonen F ab,
und auf dieser Schicht befinden sich selbstausgerichtet
mit den Zonen F parallele Leitungen von Steuergates G aus
polykristallinem Silicium. Die gesamte, oben beschriebene
Struktur wird von einer Schicht niedergeschlagenen Oxids
02 abgedeckt, wodurch ein Matrixabschnitt von Speicher
zellen C fertiggestellt wird. Jede Speicherzelle C
besteht im wesentlichen aus einer Source, gebildet durch
eine Source-Leitung S1 oder S2, einem Drain, gebildet
durch eine der Drain-Leitungen D, ein Floating-Gate F,
und einem Steuergate G, gebildet durch eine Gate-Leitung
G.
Die Speichermatrix enthält mehrere solcher Abschnitte,
wie sie in den Fig. 1 bis 3 gezeigt sind, und zwar sind
diese Abschnitte nebeneinander mit vorab gebildeten
Zwischenräumen I angeordnet. Die Zwischenräume I dienen
für Kontakte mit Metallisierungsleitungen, deren Aufgabe
darin besteht, Potentialschwankungen entlang der Source- und
der Drain-Leitungen aufgrund des hohen spezifischen
Widerstands der N⁺-Diffusionen zu begrenzen.
Einer der Zwischenräume ist in Fig. 4 und 5 dargestellt.
Ein Paar Metallisierungsleitungen MS1 und MS2 sind
parallel zu den Gate-Leitungen G angeordnet und sind
mittels Kontaktzonen CS1 und CS2 an die Source-Leitungen
S1 bzw. S2 angeschlossen. Für die Drain-Leitungen sind
den Drain-Leitungen überlagerte (siehe Fig. 3) Metalli
sierungsleitungen MD vorgesehen, die an die Drain-Leitun
gen durch Kurzschlußbrücken in Kontaktzonen CD elektrisch
angeschlossen sind. Die Kontaktzonen sind in den erwähn
ten Zwischenräumen enthalten und über Verbindungsstreifen
SD aus polykristallinem Silicium oder Silicid verbunden.
Die Lösung nach Fig. 4 und s kann durch die bevorzugte
Ausführungsform nach Fig. 6 verbessert werden, die die
Bildung selbst-ausgerichteter Kontakte CS1 und CS2
zwischen den Source-Leitungen S1 und S2 und den Metalli
sierungsleitungen MS1 und MS2 vorsieht. Bei diesem System
wird die Größe der Kontakte verringert. Das gleiche gilt
für die Zwischenräume für die Metallisierungsleitungen
und die Kontakte selbst. Darüberhinaus besitzt jede
Source-Leitung einen Metallisierungs-Kontakt in jedem
Zwischenraum I anstelle eines Metallisierungs-Kontakts
für jeweils zwei Zwischenräume, wie in Fig. 4 gezeigt
ist, wo der Mangel an Raum es erfordert, entweder mehrere
Source-Leitungen eines Matrixabschnitts M gemäß Fig. 1
oder die andere Gruppe von Source-Leitungen des benach
barten Abschnitts M ohne Metallisierungskontakt zu
lassen. Die Anzahl von Gate-Leitungen und mithin der
Speicherzellen zwischen einem Zwischenraum und dem
nächsten läßt sich also erhöhen.
Das Programmieren oder Einschreiben in die in den
Zeichnungen dargestellte Speichermatrix geschieht nach
folgendem Schreibverfahren: es sei angenommen, daß zum
Einschreiben die in Fig. 1 mit C′ bezeichnete Zelle
ausgewählt sei. Die entsprechende Drain-Leitung D und die
entsprechende Gate-Leitung G werden an eine positive
Spannungsquelle angeschlossen, während sämtliche anderen
Drain-Leitungen auf schwimmendem Potential belassen und
sämtliche anderen Gate-Leitungen auf Masse gelegt werden.
Die entsprechende Source-Leitung S2 wiederum ist zusammen
mit allen anderen Source-Leitungen S2 dieser Gruppe, die
damit über die Metallisierungsleitungen MS2 verbunden
sind, auf Masse gelegt, während sämtliche Source-Leitun
gen S1 der anderen Gruppe, die durch die Metallisierungs
leitung MS1 verbunden sind, auf schwimmendem Potential
gehalten werden. Auf diese Weise besitzt die ausgewählte
Zelle C′ positives Potential am Drain und am Steuergate
und eine geerdete Source und deshalb wird in sie einge
schrieben. Die Zellen mit anderen Gate-Leitungen bleiben
in ihrem ursprünglichen Zustand, weil ihre Steuergates
auf Masse liegen. Dasselbe trifft zu für die anderen
Zellen auf derselben Gate-Leitung zwischen der
Drain-Leitung entsprechend der Zelle C′ und der nächstliegenden
Source-Leitung der gleichen Gruppe S2 wie die der Zelle
C′, und zwar diesmal deshalb, weil drei Zellen nun
elektrisch in Serie geschaltet sind und-deshalb von einem
Strom durchflossen werden, der zu schwach ist, um in den
durchflossenen Zellen einen Schreibvorgang auszulösen. Es
wird also lediglich die ausgewählte Zelle C′ beschrieben.
Claims (5)
1. EPROM-Speichermatrix mit symmetrischen Elementar-MOS-Zeilen,
aufweisend:
- a) Ein Siliziumsubstrat (SS),
- b) eine Mehrzahl paralleler Source-Leitungen (S1, S2), die mit parallelen Drain-Leitungen (D) abwechseln,
- c) Floating-Gate-Zonen (F), die die Source- und die Drain-Leitun gen überspannen, und
- d) parallele Steuergate-Leitungen (G), die senkrecht zu den Source- und den Drain-Leitungen gebildet und den Floating-Gate-Zonen (F) überlagert und mit diesen selbst ausgerichtet sind,
dadurch gekennzeichnet,
- e) daß die Mehrzahl von parallelen Source-Leitungen (S1, S2) in Form einer ersten (S1) und einer zweiten (S2) Gruppe paralle ler Source-Leitungen ausgeführt ist,
- f) wobei die Source-Leitungen der ersten Gruppe (S1) unterein ander elektrisch verbunden und die Source-Leitungen der zwei ten Gruppe (S2) untereinander elektrisch verbunden sind, und
- g) wobei die Source-Leitungen der ersten Gruppe (S1) und der zweiten Gruppe (S2) jeweils abwechselnd angeordnet sind.
2. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet,
- a) daß die Source-Leitungen (S1, S2) jede Gruppe von Source-Leitungen durch Paare von Metallisierungsleitungen miteinander verbunden sind, die parallel zu den Gate-Leitungen in Räumen angeordnet sind, die vorab zwischen benachbarten Gruppen von Gate-Leitungen gebildet wurden, und
- b) daß die Drain-Leitungen durch weitere Metallisierungsleitungen kurzgeschlossen sind, die auf den Drain-Leitungen zwischen einem der Räume und dem nächsten Raum gebildet sind,
- c) wobei die Metallisierungskontakte zwischen den Source- und den Drain-Leitungen und den Metallisierungsleitungen in den Räumen gebildet sind.
3. Speichermatrix nach Anspruch 2, dadurch gekennzeichnet, daß die
Metallisierungskontakte mit den Source- und den Drain-Leitungen
wie den Metallisierungsleitungen selbstausgerichtet sind.
4. Verfahren zum Einschreiben von Information in eine Speichermatrix
nach einem der Ansprüche 1 bis 3,
- a) wobei für jede ausgewählte Zelle eine Verbindung der der ausgewählten Zellen entsprechenden Gate- und Drain-Leitungen mit einer positiven Spannungsquelle geschaffen wird, und dadurch gekennzeichnet,
- b) daß eine Masseverbindung der der ausgewählten Zelle ent sprechenden Source-Leitung und sämtlicher weiterer Source-Leitungen der gleichen Gruppe geschaffen wird,
- c) während sämtliche Source-Leitungen der anderen Gruppe auf einem Potential zwischen der positiven Spannung und dem Massepotential belassen werden.
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