NL8503054A - Eprom geheugenmatrix met symmetrische elementaire mos-cellen en een werkwijze voor het inschrijven daarvan. - Google Patents

Eprom geheugenmatrix met symmetrische elementaire mos-cellen en een werkwijze voor het inschrijven daarvan. Download PDF

Info

Publication number
NL8503054A
NL8503054A NL8503054A NL8503054A NL8503054A NL 8503054 A NL8503054 A NL 8503054A NL 8503054 A NL8503054 A NL 8503054A NL 8503054 A NL8503054 A NL 8503054A NL 8503054 A NL8503054 A NL 8503054A
Authority
NL
Netherlands
Prior art keywords
lines
source
drain
metallization
gate
Prior art date
Application number
NL8503054A
Other languages
English (en)
Other versions
NL193296C (nl
NL193296B (nl
Original Assignee
Sgs Microelettronica Spa
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sgs Microelettronica Spa filed Critical Sgs Microelettronica Spa
Publication of NL8503054A publication Critical patent/NL8503054A/nl
Publication of NL193296B publication Critical patent/NL193296B/nl
Application granted granted Critical
Publication of NL193296C publication Critical patent/NL193296C/nl

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

*'v. * VG 7462 EPROM ceheucrenmatrix met syimnet*rische elementaire MOS-cellen en een werkwijze voor het inschrijven daarvan.
De onderhavige uitvinding heeft betrekking op een EPROM geheugen-matrix opgebouwd uit symmetrische elementaire MOS-cellen, alsook op een werkwijze voor het inschrijven in een dergelijk geheugen.
Conventionele EPROM (elektrisch programmeerbaar permanent geheugen) 5 geheugens, opgebouwd uit symmetrische elementaire MOS (metaal-oxyde-half-geleider) cellen vragen, zoals bekend, de vorming van paren besturings-poortlijnen, die geplaatst zijn boven en zelf-uitgericht zijn met zwevende poortgebieden, die gescheiden zijn door parallelle bronlijnen, die met aarde verbonden zijn, terwijl afvoercontacten geplaatst zijn tussen 10 een poortlijn en de volgende poortlijn van elk paar en elektrisch verbonden zijn met metallisatielijnen loodrecht op de poort- en bronlijnen. Tijdens de poortlijnen en een onderliggend siliciumsubstraat zijn veld-oxydegebieden gevormd om de elementaire cellen van de matrix onderling te isoleren.
15 Een geheugen dat met behulp van deze technologie vervaardigd is, heeft beperkingen wat betreft de afmetingen ervan, dit wil zeggen dat het niet mogelijk is om beneden bepaalde minimale afmetingen te komen.
In hoofdzaak vanwege de toleranties tussen de poortlijnen en de bronlijnen, de afstanden tussen de poortlijnen en de afvoercontacten, en de 20 afmetingen van de zijden van de afzonderlijke cellen.
De onderhavige uitvinding heeft tot doel een EPROM-geheugenmatrix-opbouw te verschaffen met symmetrische elementaire MOS-cellen, met het kenmerk, dat deze een siliciumsubstraat omvat, een eerste en een tweede groep evenwijdige bronlijnen, afgewisseld door evenwijdige afvoerlijnen, 25 zwevende poortgebieden, die de bronlijnen en de afvoerlijnen overspannen en evenwijdige besturingspoortlijnen, die loodrecht gevormd zijn op de bron- en afvoerlijnen en geplaatst zijn boven en zelf uitgericht zijn met de zwevende poortgebieden. Deze geheugenopbouw biedt een oplossing voor de problemen betreffende de dimensies van de conventionele geheu-30 gens, waardoor zeer belangrijke miniaturisatiegrenzen, celdichtheden en compactheden kunnen worden bereikt. Ter illustratie: met een 1,5 ^un-technologie is het voor iedere geheugencel benodigde oppervlak volgens de uitvinding 9 jm2 , terwijl bij conventionele geheugens 36 ^im2 nodig is.
Het geheugen volgens de uitvinding vraagt vanwege de bovenbeschreven r /
* -V
-2- vorm geen kritische uitrichtbewerkingen, en behoeft geen tussengeplaat-ste afvoercontacten te bezitten, en geen veldoxyde voor isolatie tussen de afzonderlijke cellen en bezit, omdat voorzien is in een dubbel aantal bronlijnen, een afvoerruimte, om de opstelling van de decodeerketens 5 die aan het geheugen worden toegevoegd, te vergemakkelijken.
Om een gekozen cel van het geheugen volgens de uitvinding te struc-tueren of programmeren is voorzien in een inschrijfmethode, waarbij volgens de uitvinding de poort- en afvoerlijnen, die behoren bij de gekozen cel, verbonden worden met een positieve spanningsbron en de bron-10 lijn, die bij die cel behoort, en alle andere bronlijnen van dezelfde groep geaard worden, terwijl alle andere bronlijnen van de andere groep gehouden worden op een potentiaal, die gelegen is tussen de positieve spanning en de aardpotentiaal.
Op deze wijze zijn niet alleen alle cellen met poortlijnen, die ver-15 schillen van diegene, die verbonden is met de positieve spanningsbron uitgesloten van het inschrijven, maar ook die cellen, die bij dezelfde poortlijnen behoren en geplaatst zijn tussen de afvoerlijn, die verbonden is met de positieve spanningsbron en de volgende bronlijn van dezelfde groep als die, welke behoort bij de gekozen cel. Deze cellen, 20 drie in getal, zijn in serie verbonden tussen de positieve spanningsbron en de afvoerlijnen, met als resultaat, dat zij doorlopen worden door een stroom, die te zwak is om het inschrijven ervan tot stand te brengen.
Op deze wijze is het op juiste wijze inschrijven in uitsluitend de gekozen cel verzekerd.
25 Een probleem bij het geheugen volgens de uitvinding zou de hoge weerstand van de bron- en afvoerlijnen kunnen zijn, die alle in principe bestaan uit N+-diffusies in het siliciumsubstraat. Volgens de uitvinding wordt dit probleem opgelost door de bronlijnen van elke groep elektrisch met elkaar te verbinden door middel van paren metallisatielijnen, die 30 evenwijdig aan de poortlijnen zijn aangebracht in gebieden, die vooraf tussen aangrenzende poortlijnen gemaakt zijn en door ook de afvoerlijnen kort te sluiten met andere metallisatielijnen, die gevormd zijn op de afvoerlijnen tussen één van de genoemde ruimtes en de volgende. Op deze wijze zijn de bron- en afvoerlijnen op tevoren bepaalde intervallen 35 verbonden met een gemeenschappelijke potentiaal, hetgeen een minimaal potentiaal-verschil verzekert op de punten die het verst van de contacten met de metallisatielijnen gelegen zijn.
ft -3-
De oplossing van dit probleem verschaft echter een ander probleem, te weten het vervaardigen van de metallisatieccntacten. Een voorkeursoplossing uit het oogpunt van dimensies en functies is momenteel het zelf uitrichten van de metallisatiecontacten met de bron- en afvoerlij-5 nen en met de metallisatielijnen zelf. Op deze wijze is het oppervlak dat verloren gaat voor de contacten kleiner en het aantal poortlijnen voor een bepaald bruikbaar oppervlak van de matrix is dienovereenkomstig groter.
De uitvinding zal in het hiernavolgende nader worden toegelicht aan 10 de hand van een uitvoeringsvoorbeeld onder verwijzing naar de tekening; hierin toont; fig. 1 schematisch een bovenaanzicht van de verdeling van de bron-, afvoer- en poortlijnen in een geheugenmatrixgebied volgens de uitvinding; fig. 2 een doorsnede langs de lijn II-II in fig. 1; 15 fig. 3 een doorsnede langs de lijn III-III in fig. 1; fig. 4 schematisch een bovenaanzicht van de verdeling van de bron-, afvoer- en poortlijnen en van de contact- en metallisatielijnen in een ander gedeelte van de geheugenmatrix, dat overeenkomt met een ruimte tussen aangrenzende gebieden, waarvan er in fig. 1 één getoond is; 20 fig. 5 een doorsnede langs de lijn V-V in fig. 4 en fig. 6 een andere oplossing voor de in fig. 4 getoonde verdeling.
De figuren 1, 2 en 3 tonen de opbouw van een gedeelte van een geheugenmatrix N, die gevormd wordt door een aantal symmetrische elementaire MOS-cellen, die elk aangegeven zijn met een verwijzingsletter C.
25 De opbouw omvat een monokristallijn siliciumsubstraat SS, waarop door middel van diffusie van een N+-doteringsmiddel twee groepen evenwijdige bronlijnen SI en S2 afgewisseld door evenwijdige afvoerlijnen D gevormd zijn. De N'-lijnen zijn elektrisch gescheiden door tussengelegen ge-bieden van het substraat SS met een p -dotering.
30 De tot zover beschreven eenheid is bedekt met een laat thermische oxyde 01 waarop gebieden met zwevende poorten F, vervaardigd uit poly-kristallijn silicium, die aangrenzende bron- en afvoerlijnen overspannen, geplaatst zijn. Een verdere laag thermisch oxyde 01 bedekt ook de gebieden F en op deze laag zijn, zelf uitgericht met de gebieden F, even-35 wijdige besturingspoortlijnen G, vervaardigd uit polykristallijn silicium, geplaatst. Een afgezette laag oxyde 02 bedekt de gehele beschreven
« V
-4- opbouw, waardoor een matrixgedeelte met geheugencellen C is voltooid, waarvan elk van de cellen in principe bestaat uit een bron, die gevormd is uit een lijn van bronnen SI of S2, door een afvoer die gevormd is uit een lijn van afvoeren D, door een zwevende poort F en door een be-5 sturingspoort G, gemaakt uit een lijn van poorten G.
De geheugenmatrix omvat een aantal gebieden, zoals getoond is in de figuren 1-3, die naast elkaar geplaatst zijn, met tevoren bepaalde tussenruimten I, die gebruikt worden voor het contact maken met metalli-satielijnen, die tot doel hebben om potentiaal-variaties langs de bron-10 en afvoerlijnen ten gevolge van de hoge weerstand van de N+-diffusies te beperken.
Een van de tussenruimten is in de figuren 4 en 5 getoond en verschaft voor de bronlijnen een paar metallisatielijnen MSI en MS2, die evenwijdig aan de poortlijnen G zijn aangebracht en die door middel van 15 contactgebieden CS1 en CS2 elektrisch verbonden zijn met respectievelijk de bronlijnen SI en S2. Voor de afvoerlijnen is voorzien in metallisatielijnen MD, die geplaatst zijn boven de afvoerlijnen (fig.3) en die, om kortsluitingen te vormen, daarmee elektrisch verbonden zijn bij contactgebieden CD, die opgenomen zijn in de voomoemde ruimten en die met el-20 kaar verbonden zijn door middel van verbindingsstroken SD uit polykristal-lijn silicium of silicide.
De in figuur 6 getoonde oplossing kan de voorkeur genieten boven de in de figuren 4 en 5 getoonde oplossing. Volgens fig. 6 is voorzien in de vorming van zelfuitgerichte contacten CS1 en CS2 tussen de bronlijnen 25 Sl en S2 en de metallisatielijnen MSI en MS2. Met dit systeem worden de afmetingen van de contacten verkleind en hetzelfde geschiedt met de ruimtes die ontworpen zijn voor de metallisatielijnen en de contacten zelf. Bovendien bezit iedere bronlijn een metallisatiecontact in iedere ruimte I, in plaats van in de andere ruimte, zoals bij de uitvoering 30 volgens fig. 4, waar het gebrek aan ruimte ertoe dwingt om hetzij een groep bronlijnen van een matrixgebied M, zoals getoond in fig. 1, hetzij de andere groep bronlijnen van het aangrenzende gebied M, zonder metallisatiecontact te laten. Het aantal poortlijnen en derhalve het aantal geheugencellen tussen één tussenruimte en de volgende kan derhalve groter 35 zijn.
-5-
Het gebruik van de in de figuren getoonde geheugenmatrix vraagt de volgende inschrijfmethode. Wanneer wordt aangenomen, dat de voor het inschrijven uitgekozen cel diegene is, die aangegeven is met C' in fig. 1, worden de bijbehorende afvoerlijn D en de bijbehorende poortlijn G ver-5 bonden met een positieve spanningsbron, terwijl alle andere afvoerlijnen blijven zweven en alle andere poortlijnen geaard worden. De bijbehorende bronlijn S2 wordt op zijn beurt verbonden met aarde tezamen met alle andere bronlijnen S2 van dezelfde groep, die daarmee verbonden zijn via de metallisatielijn MS2, terwijl al de bronlijnen Sl van de andere groep, 10 die met elkaar verbonden zijn door de metallisatielijn MSI, blijven zweven. Op deze wijze bezit de gekozen cel C' een afvoer en een bestu-ringspoort met een positieve potentiaal en een geaarde bron, en ontvangt derhalve het inschrijfsignaal. De cellen en andere poortlijnen houden hun oorspronkelijke toestand, omdat hun besturingspoorten geaard zijn.
15 Hetzelfde gebeurt met de andere cellen, die geplaatst zijn op dezelfde poortlijn tussen de afvoerlijn, die behoort bij de cel C' en de dichtstbijzijnde bronlijn van dezelfde groep S2 als die, welke behoort bij de cel C1, omdat drie cellen nu elektrisch in serie verbonden zijn en derhalve worden doorlopen door een stroom, die te zwak is om een signaal in 20 de doorlopen cellen in te schrijven. Derhalve wordt uitsluitend in de gekozen cel C' een signaal ingeschreven.

Claims (4)

1. EPROM geheugenmatrix met symmetrisch elementaire MOS-cellen, met het kenmerk, dat deze op een siliciumsubstraat een eerste en een tweede groep evenwijdige bronlijnne afgewisseld door evenwijdige afvoerlijnen omvat, alsmede zwevende poortgebieden die de bron- en afvoerlijnen over- 5 spannen en evenwijdige besturingspoortlijnen, die loodrecht op de bron-en afvoerlijnen gevormd zijn en die geplaatst zijn boven en zelf-uitge-richt zijn met de zwevende poortgebieden.
2. Geheugenmatrix volgens conclusie 1, met het kenmerk, dat de bron-lijnen van iedere groep met elkaar verbonden zijn door paren metallisa- 10 tielijnen, die evenwijdig aan de poortlijnen zijn aangebracht in tussenruimten, die tevoren zijn bepaald tussen aangrenzende groepen poortlijnen en dat de afvoerlijnen kortgesloten zijn door verdere metallisatielijnen, die gevormd zijn op de afvoerlijnen tussen één van de tussenruimten en de volgende, waarbij metallisatiecontacten met de bron- en afvoerlijnen 15 en de metallisatielijnen in de tussenruimten gevormd zijn.
3. Geheugenmatrix volgens conclusie 2, met het kenmerk, dat de metallisatiecontacten zelf-uitgericht zijn met de bron- en afvoerlijnen en met de metallisatielijnen.
4. Werkwijze voor het inschrijven in een geheugenmatrix volgens con-20 clusie 1, met het kenmerk, dat van iedere gekozen cel de poort- en afvoerlijnen, die bij de gekozen cel behoren, verbonden worden met een positieve spanningsbron en dat de bronlijn, die bij de gekozen cel behoort en alle andere bronlijnen van dezelfde groep verbonden worden met aarde, terwijl alle bronlijnen van de andere groep een potentiaal behou- 25 den, die gelegen is tussen de positieve spanning en de aardpotentiaal. ···' ··". · \
NL8503054A 1984-11-07 1985-11-07 EPROM-geheugenmatrix met symmetrische elementaire MOS-cellen. NL193296C (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT8423479A IT1213241B (it) 1984-11-07 1984-11-07 Matrice di memoria eprom con celle elementari simmetriche mos e suo metodo di scrittura.
IT2347984 1984-11-07

Publications (3)

Publication Number Publication Date
NL8503054A true NL8503054A (nl) 1986-06-02
NL193296B NL193296B (nl) 1999-01-04
NL193296C NL193296C (nl) 1999-05-06

Family

ID=11207465

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8503054A NL193296C (nl) 1984-11-07 1985-11-07 EPROM-geheugenmatrix met symmetrische elementaire MOS-cellen.

Country Status (7)

Country Link
US (1) US4792925A (nl)
JP (1) JP2523275B2 (nl)
DE (1) DE3539234C2 (nl)
FR (1) FR2572836B1 (nl)
GB (1) GB2166591B (nl)
IT (1) IT1213241B (nl)
NL (1) NL193296C (nl)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1215380B (it) * 1987-03-12 1990-02-08 Sgs Microelettronica Spa Cella di memoria eprom a due semicelle simmetriche con gate flottante separata.
IT1217403B (it) * 1988-04-12 1990-03-22 Sgs Thomson Microelectronics Matrice di memoria a tovaglia con celle eprom sfalsate
IT1226556B (it) * 1988-07-29 1991-01-24 Sgs Thomson Microelectronics Matrice a tovaglia di celle di memoria eprom singolarmente accessibili mediante decodifica tradizionale.
US5296396A (en) * 1988-12-05 1994-03-22 Sgs-Thomson Microelectronics S.R.L. Matrix of EPROM memory cells with a tablecloth structure having an improved capacitative ratio and a process for its manufacture
IT1227989B (it) * 1988-12-05 1991-05-20 Sgs Thomson Microelectronics Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione
IT1229131B (it) * 1989-03-09 1991-07-22 Sgs Thomson Microelectronics Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione.
IT1235690B (it) * 1989-04-07 1992-09-21 Sgs Thomson Microelectronics Procedimento di fabbricazione per una matrice di celle eprom organizzate a tovaglia.
IT1229168B (it) * 1989-04-10 1991-07-22 Sgs Thomson Microelecyronics S Cella di memoria uprom con struttura compatibile con la fabbricazione di matrici di celle eprom a tovaglia con linee di source e drain autoallineate, e processo per la sua fabbricazione
IT1236601B (it) * 1989-12-22 1993-03-18 Sgs Thomson Microelectronics Dispositivo a semiconduttore integrato di tipo eprom con connessioni metalliche di source e procedimento per la sua fabbricazione.
US5122985A (en) * 1990-04-16 1992-06-16 Giovani Santin Circuit and method for erasing eeprom memory arrays to prevent over-erased cells
JP3002309B2 (ja) * 1990-11-13 2000-01-24 ウエハスケール インテグレーション, インコーポレイテッド 高速epromアレイ
IT1247655B (it) * 1990-11-29 1994-12-28 Sgs Thomson Microelettronics Memoria flash eprom cancellabile per blocchi di celle mediante interruzione delle linee di connessione source e collegamenti attraverso linee ortogonali ausiliarie di interconnessione source in metal 1 ed incroci in poly 2 per la continuita' delle bit lines
IT1247654B (it) * 1990-11-16 1994-12-28 Sgs Thomson Microelectronics Memoria flash eprom cancellabile per gruppi di celle mediante doppia mmetal
US5289423A (en) * 1990-11-16 1994-02-22 Sgs-Thomson Microelectronics S.R.L. Bank erasable, flash-EPROM memory
DE69231356T2 (de) * 1992-01-22 2000-12-28 Macronix International Co. Ltd., Hsinchu Nichtflüchtige Speicherzelle und Anordnungsarchitektur
US5618742A (en) * 1992-01-22 1997-04-08 Macronix Internatioal, Ltd. Method of making flash EPROM with conductive sidewall spacer contacting floating gate
US5526307A (en) * 1992-01-22 1996-06-11 Macronix International Co., Ltd. Flash EPROM integrated circuit architecture
JP3474614B2 (ja) * 1993-12-14 2003-12-08 マクロニクス インターナショナル カンパニイ リミテッド 不揮発性半導体メモリ装置及びその動作方法
WO1996041346A1 (en) * 1995-06-07 1996-12-19 Macronix International Co., Ltd. Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width
EP0957521A1 (en) 1998-05-11 1999-11-17 STMicroelectronics S.r.l. Matrix of memory cells fabricated by means of a self-aligned source process, comprising ROM memory cells, and related manufacturing process
EP1139409A3 (en) * 2000-02-29 2003-01-02 Agere Systems Guardian Corporation Selective laser anneal on semiconductor material
JP2007220218A (ja) * 2006-02-17 2007-08-30 Fujitsu Ltd 半導体記憶装置およびその制御方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151021A (en) * 1977-01-26 1979-04-24 Texas Instruments Incorporated Method of making a high density floating gate electrically programmable ROM
US4258466A (en) * 1978-11-02 1981-03-31 Texas Instruments Incorporated High density electrically programmable ROM
US4384349A (en) * 1979-10-01 1983-05-17 Texas Instruments Incorporated High density electrically erasable floating gate dual-injection programmable memory device
US4282446A (en) * 1979-10-01 1981-08-04 Texas Instruments Incorporated High density floating gate EPROM programmable by charge storage
JPS56108259A (en) * 1980-02-01 1981-08-27 Hitachi Ltd Semiconductor memory device
JPS5771587A (en) * 1980-10-22 1982-05-04 Toshiba Corp Semiconductor storing device
JPS57186289A (en) * 1981-05-13 1982-11-16 Hitachi Ltd Semiconductor memory
JPS57196627A (en) * 1981-05-29 1982-12-02 Hitachi Ltd Electronic circuit device
US4594689A (en) * 1984-09-04 1986-06-10 Motorola, Inc. Circuit for equalizing bit lines in a ROM

Also Published As

Publication number Publication date
DE3539234C2 (de) 1998-01-22
GB2166591B (en) 1988-02-17
JP2523275B2 (ja) 1996-08-07
NL193296C (nl) 1999-05-06
IT1213241B (it) 1989-12-14
IT8423479A0 (it) 1984-11-07
GB8526482D0 (en) 1985-12-04
DE3539234A1 (de) 1986-05-07
FR2572836A1 (fr) 1986-05-09
JPS61120474A (ja) 1986-06-07
GB2166591A (en) 1986-05-08
US4792925A (en) 1988-12-20
FR2572836B1 (fr) 1993-09-17
NL193296B (nl) 1999-01-04

Similar Documents

Publication Publication Date Title
NL8503054A (nl) Eprom geheugenmatrix met symmetrische elementaire mos-cellen en een werkwijze voor het inschrijven daarvan.
US4142176A (en) Series read only memory structure
US5392233A (en) Read only memory capable of realizing high-speed read operation
US5341337A (en) Semiconductor read only memory with paralleled selecting transistors for higher speed
JP3537638B2 (ja) Nandセルアレイ及びその形成方法
US6226214B1 (en) Read only memory
KR100251690B1 (ko) 반도체 기억장치
JPH0372675A (ja) 半導体記憶装置
EP0282137B1 (en) EPROM memory cell with two symmetrical half-cells and separate floating gates
US6335553B1 (en) Nonvolatile semiconductor memory and method of fabrication
US5289423A (en) Bank erasable, flash-EPROM memory
JP3068944B2 (ja) マスクrom
EP0337529B1 (en) Tablecloth memory matrix with staggered eprom cells
EP0889480B1 (en) Improved dynamic access memory equalizer circuits and methods therefor
US4839710A (en) CMOS cell which can be used as a resistor, a capacitor, an RC component or a terminating impedance of a signal
EP0487468B1 (en) Flash-EPROM memory with single metal level, erasable per blocks of cells
KR100409121B1 (ko) 매트릭스형태로배열된다수의메모리셀의메모리셀장치
US20010001492A1 (en) Nonvolatile semiconductor memory device structure with superimposed bit lines and short-circuit metal strips
KR19990033497A (ko) 메모리 셀 어레이 및 이를 구비하는 디램
EP0352830A1 (en) Tablecloth matrix of EPROM memory cells individually accessible by a traditional decoder
JPH0752758B2 (ja) 半導体読出し専用メモリ
EP0387935B1 (en) Table cloth matrix of EPROM memory cells with an asymmetrical fin
JPS63131568A (ja) 半導体メモリ装置
JPH0325945B2 (nl)
JPS603788B2 (ja) ダイナミツクメモリ素子およびその駆動方法

Legal Events

Date Code Title Description
BA A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
V1 Lapsed because of non-payment of the annual fee

Effective date: 20050601