JP3474614B2 - 不揮発性半導体メモリ装置及びその動作方法 - Google Patents
不揮発性半導体メモリ装置及びその動作方法Info
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- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置及びその動作方法に関し、殊に、電気的にプログラ
ム可能な金属−酸化物−半導体（ＭＯＳ）型の読み出し
専用の不揮発性半導体メモリ装置であり、その動作方法
に係るものである。
装置及びその動作方法に関し、殊に、電気的にプログラ
ム可能な金属−酸化物−半導体（ＭＯＳ）型の読み出し
専用の不揮発性半導体メモリ装置であり、その動作方法
に係るものである。
【０００２】
【従来の技術】一般に、読み出し専用メモリ（以下、Ｒ
ＯＭと称する）等の半導体メモリ装置では、高密度化が
要求されており、このような要求に対して、従来、不揮
発性半導体メモリ装置の仮想接地構造が提案されてい
る。仮想接地型メモリ構造は、通常の二層ポリシリコン
からなる二層ゲート電極構造のｎチャネルプロセスとの
互換性を保ったままアレイ内のメモリセルの集積密度を
高めることができる周知の技術である。
ＯＭと称する）等の半導体メモリ装置では、高密度化が
要求されており、このような要求に対して、従来、不揮
発性半導体メモリ装置の仮想接地構造が提案されてい
る。仮想接地型メモリ構造は、通常の二層ポリシリコン
からなる二層ゲート電極構造のｎチャネルプロセスとの
互換性を保ったままアレイ内のメモリセルの集積密度を
高めることができる周知の技術である。
【０００３】図３及び図４に示した仮想接地構造のＥＰ
ＲＯＭ（Erasable and ProgrammbleROM）は、ＩＥＥＥ
Electron Device Lett, vol.12, P.450, 1991 に発表
されたものであり、ここで提案されたアレイ構造は、仮
想接地構造の埋め込み拡散層による２本の配線層に対し
て金属ビット線１本を配置し、適宜に配置された選択ト
ランジスタを利用することにより、メモリセルを選択す
るものである。また、このアレイ構造では典型的な例と
して、ゲートに１２Ｖ、ドレインに７Ｖ、半導体基板と
ソースを接地して、チャネルホット電子を浮遊ゲートに
注入することによってＥＰＲＯＭセルをプログラムする
ことを特徴とするものである。
ＲＯＭ（Erasable and ProgrammbleROM）は、ＩＥＥＥ
Electron Device Lett, vol.12, P.450, 1991 に発表
されたものであり、ここで提案されたアレイ構造は、仮
想接地構造の埋め込み拡散層による２本の配線層に対し
て金属ビット線１本を配置し、適宜に配置された選択ト
ランジスタを利用することにより、メモリセルを選択す
るものである。また、このアレイ構造では典型的な例と
して、ゲートに１２Ｖ、ドレインに７Ｖ、半導体基板と
ソースを接地して、チャネルホット電子を浮遊ゲートに
注入することによってＥＰＲＯＭセルをプログラムする
ことを特徴とするものである。
【０００４】以下、従来の不揮発性半導体メモリ装置及
びその動作方式について、図３及び図４を参照して説明
する。尚、図３（ａ）は、そのＥＰＲＯＭの等価回路を
示し、図４（ａ）は不揮発性半導体メモリ装置の配置の
概要を示す平面図であり、図４（ｂ）はその平面図のＸ
−Ｙ線に沿った断面図であり、同一部分には同一符号が
付与されている。図３（ａ）は、浮遊ゲート２を有する
メモリトランジスタ（以下、メモリセルと略記する。）
１，１ａ，１ｂ…が複数配列されており、それらの制御
ゲートはワード線３と接続されている。全てのメモリセ
ルに対して埋込拡散層（ビット線）５，５ａ…がドレイ
ンとし、埋込拡散層（ビット線）４，４ａ，４ｂ…がソ
ースとして機能している。各メモリセルは、浮動ゲート
２と、ワード線に接続された制御ゲート３と、ソース及
びドレインとして機能する埋め込み拡散層とからなり、
埋め込み拡散層からなる２本のビット線４，５と、２本
のビット線に対して１本配置された金属線６と、選択ト
ランジスタ７，８と、選択トランジスタ７，８のゲート
に接続された選択線９，１０とから不揮発性半導体メモ
リ装置が形成されている。尚、図３の不揮発性半導体メ
モリ装置のアレイ構造の配置について、図４（ａ）の平
面図で示しており、メモリセルが行列状に配列されてお
り、図４（ｂ）はそのアレイ構造の断面図を示してい
る。埋込み拡散層４，５、４ａ，５ａ…は平行に形成さ
れ、絶縁層で覆われている。ワード線３はこれらの埋込
み拡散層に対して直交するように配置されている。通
常、ワード線３は導電性を有するポリシリコン層から形
成されている。
びその動作方式について、図３及び図４を参照して説明
する。尚、図３（ａ）は、そのＥＰＲＯＭの等価回路を
示し、図４（ａ）は不揮発性半導体メモリ装置の配置の
概要を示す平面図であり、図４（ｂ）はその平面図のＸ
−Ｙ線に沿った断面図であり、同一部分には同一符号が
付与されている。図３（ａ）は、浮遊ゲート２を有する
メモリトランジスタ（以下、メモリセルと略記する。）
１，１ａ，１ｂ…が複数配列されており、それらの制御
ゲートはワード線３と接続されている。全てのメモリセ
ルに対して埋込拡散層（ビット線）５，５ａ…がドレイ
ンとし、埋込拡散層（ビット線）４，４ａ，４ｂ…がソ
ースとして機能している。各メモリセルは、浮動ゲート
２と、ワード線に接続された制御ゲート３と、ソース及
びドレインとして機能する埋め込み拡散層とからなり、
埋め込み拡散層からなる２本のビット線４，５と、２本
のビット線に対して１本配置された金属線６と、選択ト
ランジスタ７，８と、選択トランジスタ７，８のゲート
に接続された選択線９，１０とから不揮発性半導体メモ
リ装置が形成されている。尚、図３の不揮発性半導体メ
モリ装置のアレイ構造の配置について、図４（ａ）の平
面図で示しており、メモリセルが行列状に配列されてお
り、図４（ｂ）はそのアレイ構造の断面図を示してい
る。埋込み拡散層４，５、４ａ，５ａ…は平行に形成さ
れ、絶縁層で覆われている。ワード線３はこれらの埋込
み拡散層に対して直交するように配置されている。通
常、ワード線３は導電性を有するポリシリコン層から形
成されている。
【０００５】一方、従来型アレイ構造のフラッシュメモ
リ、所謂、仮想接地構造でないアレイ構造では、プログ
ラムと消去の両方の動作にFowler-Nordheim トンネル電
流を用いることによって低電圧単一電源で達成すること
ができることが知られている。特に、ＮＯＲ型と呼ばれ
るアレイ構造では、過剰な電子を浮遊ゲートに蓄積した
状態、つまりメモリセルのしきい値が高い状態を消去状
態と規定することによって、Fowler-Nordheim トンネル
電流によるプログラムと消去の動作でフラッシュメモリ
としての機能を持たせることができる。即ち、消去状
態、つまりしきい値の高い状態にあるメモリセルをプロ
グラムし、しきい値を下げるには、ドレイン或いはソー
スの一方に５Ｖ或いは３．３Ｖ等の電源電圧を印加し、
他方の電極を浮遊状態とし、半導体基板を接地し、且つ
ゲートに負電圧を印加する。この条件下では、ドレイン
或いはソースの一方の端のゲート酸化膜に高電圧が印加
され、このために浮遊ゲートに蓄積された電子がトンネ
ル電流として、引き抜かれ、メモリセルのしきい値が下
がり、プログラムされる。この際、ワード線とビット線
を適当に選択することにより、任意のメモリセルが独立
に選択し得ることが重要である。
リ、所謂、仮想接地構造でないアレイ構造では、プログ
ラムと消去の両方の動作にFowler-Nordheim トンネル電
流を用いることによって低電圧単一電源で達成すること
ができることが知られている。特に、ＮＯＲ型と呼ばれ
るアレイ構造では、過剰な電子を浮遊ゲートに蓄積した
状態、つまりメモリセルのしきい値が高い状態を消去状
態と規定することによって、Fowler-Nordheim トンネル
電流によるプログラムと消去の動作でフラッシュメモリ
としての機能を持たせることができる。即ち、消去状
態、つまりしきい値の高い状態にあるメモリセルをプロ
グラムし、しきい値を下げるには、ドレイン或いはソー
スの一方に５Ｖ或いは３．３Ｖ等の電源電圧を印加し、
他方の電極を浮遊状態とし、半導体基板を接地し、且つ
ゲートに負電圧を印加する。この条件下では、ドレイン
或いはソースの一方の端のゲート酸化膜に高電圧が印加
され、このために浮遊ゲートに蓄積された電子がトンネ
ル電流として、引き抜かれ、メモリセルのしきい値が下
がり、プログラムされる。この際、ワード線とビット線
を適当に選択することにより、任意のメモリセルが独立
に選択し得ることが重要である。
【０００６】また、Fowler-Nordheim トンネル電流によ
るプログラムは、チャネルホット電子によるプログラム
動作に比べて消費する電流が少ないので、選択されたワ
ード線を制御ゲートとして共有するメモリセル群のビッ
ト線を独立に選択し、並列にプログラム動作をさせるこ
とが可能である。また、消去動作は、ゲートに高電圧を
与え、半導体基板を接地或いは負電圧とすることによ
り、チャネル部分のゲート酸化膜を通してトンネル電流
を得、過剰電子を浮遊ゲートに注入し、しきい値を高く
することで可能となる。この動作は、チップ全体、或い
はブロック内のすべてのメモリ装置に対して同時に行わ
れ、フラッシュメモリとしての機能を持たせることがで
きる。
るプログラムは、チャネルホット電子によるプログラム
動作に比べて消費する電流が少ないので、選択されたワ
ード線を制御ゲートとして共有するメモリセル群のビッ
ト線を独立に選択し、並列にプログラム動作をさせるこ
とが可能である。また、消去動作は、ゲートに高電圧を
与え、半導体基板を接地或いは負電圧とすることによ
り、チャネル部分のゲート酸化膜を通してトンネル電流
を得、過剰電子を浮遊ゲートに注入し、しきい値を高く
することで可能となる。この動作は、チップ全体、或い
はブロック内のすべてのメモリ装置に対して同時に行わ
れ、フラッシュメモリとしての機能を持たせることがで
きる。
【０００７】
【発明が解決しようとする課題】現在、電子機器の電源
は、５Ｖ或いは３．３Ｖの低電圧単一電源化に向かって
いるのが趨勢であり、このような状況下で、図３（ａ）
に示したような仮想接地型アレイ構造を用いたＥＰＲＯ
Ｍ或いはフラッシュメモリでは問題がある。即ち、チャ
ネルホット電子によってプログラムする際には、ドレイ
ンに印加される電圧として高電圧が印加され、しかも高
電流が必要であり、低電圧単一化電源（５Ｖ或いは３．
３Ｖ）での使用に適さない欠点がある。
は、５Ｖ或いは３．３Ｖの低電圧単一電源化に向かって
いるのが趨勢であり、このような状況下で、図３（ａ）
に示したような仮想接地型アレイ構造を用いたＥＰＲＯ
Ｍ或いはフラッシュメモリでは問題がある。即ち、チャ
ネルホット電子によってプログラムする際には、ドレイ
ンに印加される電圧として高電圧が印加され、しかも高
電流が必要であり、低電圧単一化電源（５Ｖ或いは３．
３Ｖ）での使用に適さない欠点がある。
【０００８】更に、図３（ａ）のアレイ構造は、各メモ
リセルに対して常にビット線４がソースとして、ビット
線５がドレインとして機能しており、この対称性を保持
したままでFowler-Nordheim トンネル電流によるプログ
ラム或いは消去動作を実現するのは不可能である。例え
ば、メモリセル１ｂをプログラムしようとする場合、ビ
ット線５ａに電源電圧を印加し、ワード線３を負電圧に
する必要があるが、この条件では、ビット線５ａを介し
てメモリセル１ｂと対称の位置にあるメモリセル１ｃに
対しても同時にプログラム条件として作用する。同様
に、メモリセル１ｂのソース４ａに電位を与えてプログ
ラムしようとする場合、メモリセル１ａのソースにも電
位を与えていることになり、隣接する二つのセルを分離
してプログラムすることは不可能である。
リセルに対して常にビット線４がソースとして、ビット
線５がドレインとして機能しており、この対称性を保持
したままでFowler-Nordheim トンネル電流によるプログ
ラム或いは消去動作を実現するのは不可能である。例え
ば、メモリセル１ｂをプログラムしようとする場合、ビ
ット線５ａに電源電圧を印加し、ワード線３を負電圧に
する必要があるが、この条件では、ビット線５ａを介し
てメモリセル１ｂと対称の位置にあるメモリセル１ｃに
対しても同時にプログラム条件として作用する。同様
に、メモリセル１ｂのソース４ａに電位を与えてプログ
ラムしようとする場合、メモリセル１ａのソースにも電
位を与えていることになり、隣接する二つのセルを分離
してプログラムすることは不可能である。
【０００９】上記のようなメモリセルが対称性を保った
まま、トンネル電流によるプログラムを実現することは
不可能であるので、図３（ｂ）に示すようなビット線４
ａをメモリセル１ａにはドレインとし、メモリセル１ｂ
に対してはソースとして働き、各メモリセルのドレイン
とソースの配置が全て同一方向となるような対称性を持
つ場合について考える。メモリセル１ａをプログラムす
るには、ビット線４ａに電源電圧を与え、ワード線３を
負電圧とする。ビット線４ａはメモリセル１ｂに電圧を
印加するが、メモリセル１ｂのソースと接続されている
ので、メモリセル１ａを独立にプログラムすることは可
能である。しかし、メモリセル１ｂをプログラムするに
は、そのドレイン側のビット線５ａに電源電圧を印加す
る必要があるが、このビット線は金属線に直接接続され
てないので、選択トランジスタ７或いは８を通じて金属
線６ａ或いは６ｂから電源電圧を供給されなければなら
ない。つまり、この場合、ビット線４ａ或いは４ｂに電
圧を印加することになり、メモリセル１ａ或いは１ｃに
もプログラム条件となる。従って、すべてのメモリセル
を独立にプログラムすることは不可能である。この仮想
接地アレイ構造では、選択トランジスタの状態に如何に
かかわらず金属線６の電位は常に埋め込み拡散層４に与
えられているので、これと独立にもう一つの埋め込み拡
散層５を選択することは不可能である。即ち、図３
（ａ）の不揮発性半導体メモリ装置ではトンネル電流に
よるプログラムを実現することは不可能であることを示
している。
まま、トンネル電流によるプログラムを実現することは
不可能であるので、図３（ｂ）に示すようなビット線４
ａをメモリセル１ａにはドレインとし、メモリセル１ｂ
に対してはソースとして働き、各メモリセルのドレイン
とソースの配置が全て同一方向となるような対称性を持
つ場合について考える。メモリセル１ａをプログラムす
るには、ビット線４ａに電源電圧を与え、ワード線３を
負電圧とする。ビット線４ａはメモリセル１ｂに電圧を
印加するが、メモリセル１ｂのソースと接続されている
ので、メモリセル１ａを独立にプログラムすることは可
能である。しかし、メモリセル１ｂをプログラムするに
は、そのドレイン側のビット線５ａに電源電圧を印加す
る必要があるが、このビット線は金属線に直接接続され
てないので、選択トランジスタ７或いは８を通じて金属
線６ａ或いは６ｂから電源電圧を供給されなければなら
ない。つまり、この場合、ビット線４ａ或いは４ｂに電
圧を印加することになり、メモリセル１ａ或いは１ｃに
もプログラム条件となる。従って、すべてのメモリセル
を独立にプログラムすることは不可能である。この仮想
接地アレイ構造では、選択トランジスタの状態に如何に
かかわらず金属線６の電位は常に埋め込み拡散層４に与
えられているので、これと独立にもう一つの埋め込み拡
散層５を選択することは不可能である。即ち、図３
（ａ）の不揮発性半導体メモリ装置ではトンネル電流に
よるプログラムを実現することは不可能であることを示
している。
【００１０】即ち、このアレイ構造で埋め込み拡散層で
形成されるビット線は、金属線に対して直接接続されて
いるものと、選択トランジスタを介して接続されている
ものがあり、トンネル電流による方法でメモリセルをプ
ログラムするためには、メモリセルに独立に電位を与え
ることができなければならない。しかし、このアレイ構
造では、ビット線５に電位を与える際に、少なくともビ
ット線４に同電位を与えざるを得ず、メモリセルに独立
にプログラムすることができない。更に、ＥＰＲＯＭや
フラッシュメモリに限らず、一般に仮想接地型アレイ構
造のメモリの問題としては、読み出し時のもれ電流を挙
げることができる。即ち、この仮想接地型アレイ構造で
は、読み出し時にドレインとなるビット線から、ソース
側への本来の読み出し電流の流れとは反対側のビット線
の方向に、もれ電流が流れる可能性があり、メモリセル
の読み出し特性を劣化させるおそれがある。
形成されるビット線は、金属線に対して直接接続されて
いるものと、選択トランジスタを介して接続されている
ものがあり、トンネル電流による方法でメモリセルをプ
ログラムするためには、メモリセルに独立に電位を与え
ることができなければならない。しかし、このアレイ構
造では、ビット線５に電位を与える際に、少なくともビ
ット線４に同電位を与えざるを得ず、メモリセルに独立
にプログラムすることができない。更に、ＥＰＲＯＭや
フラッシュメモリに限らず、一般に仮想接地型アレイ構
造のメモリの問題としては、読み出し時のもれ電流を挙
げることができる。即ち、この仮想接地型アレイ構造で
は、読み出し時にドレインとなるビット線から、ソース
側への本来の読み出し電流の流れとは反対側のビット線
の方向に、もれ電流が流れる可能性があり、メモリセル
の読み出し特性を劣化させるおそれがある。
【００１１】本発明は、上述のような課題に鑑みなされ
たもので、低電圧でプログラム動作及び消去動作が可能
な不揮発性半導体メモリ装置及びその動作方法を提供す
ることを目的とするものである。また、本発明は、仮想
接地型アレイ構造の不揮発性半導体メモリ装置及びその
動作方法を提供することを目的とするものである。
たもので、低電圧でプログラム動作及び消去動作が可能
な不揮発性半導体メモリ装置及びその動作方法を提供す
ることを目的とするものである。また、本発明は、仮想
接地型アレイ構造の不揮発性半導体メモリ装置及びその
動作方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】上述の課題を達成する為
に、本発明は、半導体基板上に平行に配置され、ソース
拡散層或いはドレイン拡散層として用いられると共に、
ビット線又はソース線として用いられる埋込み拡散層
と、前記埋込み拡散層とは直交方向に配置された多結晶
シリコンからなるワード線を兼ねる制御ゲートと、前記
埋込み拡散層間が前記ワード線と交差する部分をチャネ
ルとする前記半導体基板に接する第一の絶縁膜と、少な
くとも前記第一の絶縁膜上に形成された浮遊ゲート電極
と、前記浮遊ゲート電極と前記ワード線が交差する部分
に形成された第二の絶縁膜とを有するメモリトランジス
タが、前記埋込み拡散層を隣接するメモリトランジスタ
で共有して前記半導体基板面に行列状に配置してなる不
揮発性半導体メモリ装置であって、前記埋込み拡散層と
金属線に対して直交するように複数のワード線が形成さ
れ、且つ、金属線が二本の埋込み拡散層に対して一本の
割合で、埋込み拡散層に対し平行に配置されて単位ブロ
ックを形成し、金属線がコンタクトを介して第１と第２
のブロックトランジスタのドレインに接続され、それら
のソースが第１と第２の埋込み拡散層にそれぞれ接続さ
れ、前記第１と第２の埋込み拡散層の他端が第３と第４
のブロックトランジスタのドレインにそれぞれ接続さ
れ、該第３のブロックトランジスタのソースが該金属線
に接続されて第１のブロックを形成し、前記第３のブロ
ックトランジスタのソースが隣接する第２のブロックの
第４のブロックトランジスタのソースに接続され、前記
第１のブロックの第４トランジスタのソースが隣接する
第３のブロックの第３のブロックトランジスタのソース
に接続されると共に、第３のブロックの金属線に接続さ
れ、各ブロックの埋込み拡散層が各ブロックの第１乃至
第４のブロックトランジスタを介して蛇腹状に連続して
いることを特徴とするものである。
に、本発明は、半導体基板上に平行に配置され、ソース
拡散層或いはドレイン拡散層として用いられると共に、
ビット線又はソース線として用いられる埋込み拡散層
と、前記埋込み拡散層とは直交方向に配置された多結晶
シリコンからなるワード線を兼ねる制御ゲートと、前記
埋込み拡散層間が前記ワード線と交差する部分をチャネ
ルとする前記半導体基板に接する第一の絶縁膜と、少な
くとも前記第一の絶縁膜上に形成された浮遊ゲート電極
と、前記浮遊ゲート電極と前記ワード線が交差する部分
に形成された第二の絶縁膜とを有するメモリトランジス
タが、前記埋込み拡散層を隣接するメモリトランジスタ
で共有して前記半導体基板面に行列状に配置してなる不
揮発性半導体メモリ装置であって、前記埋込み拡散層と
金属線に対して直交するように複数のワード線が形成さ
れ、且つ、金属線が二本の埋込み拡散層に対して一本の
割合で、埋込み拡散層に対し平行に配置されて単位ブロ
ックを形成し、金属線がコンタクトを介して第１と第２
のブロックトランジスタのドレインに接続され、それら
のソースが第１と第２の埋込み拡散層にそれぞれ接続さ
れ、前記第１と第２の埋込み拡散層の他端が第３と第４
のブロックトランジスタのドレインにそれぞれ接続さ
れ、該第３のブロックトランジスタのソースが該金属線
に接続されて第１のブロックを形成し、前記第３のブロ
ックトランジスタのソースが隣接する第２のブロックの
第４のブロックトランジスタのソースに接続され、前記
第１のブロックの第４トランジスタのソースが隣接する
第３のブロックの第３のブロックトランジスタのソース
に接続されると共に、第３のブロックの金属線に接続さ
れ、各ブロックの埋込み拡散層が各ブロックの第１乃至
第４のブロックトランジスタを介して蛇腹状に連続して
いることを特徴とするものである。
【００１３】また、本発明は、前記の不揮発性半導体メ
モリ装置に於いて、選択すべきメモリトランジスタの制
御ゲートに接続されたワード線に負の電圧を印加し、半
導体基板を接地する第１の過程と、前記第１乃至第４の
ブロックトランジスタを動作しない状態とする第２の過
程と、前記メモリトランジスタのドレインとなる埋込み
拡散層を選択するために、前記第１と第２のブロックト
ランジスタの何れかの制御ゲートに選択線を介して選択
電圧を印加し、選択されたブロックトランジスタのソー
スに接続された埋込み拡散層を選択する第３の過程と、
前記第１と第２のブロックトランジスタのドレインに接
続された金属線に正の電圧を印加し、前記第３の過程で
選択された埋込み拡散層に正の電圧を印加して前記選択
すべきメモリトランジスタのドレインを正の電圧とし、
且つ、隣接する他方の埋込み拡散層を浮遊状態とする第
４の過程とを経て、前記選択すべきメモリトランジスタ
の浮遊ゲートに蓄積された電荷をＦ−Ｎトンネル電流に
よってドレインに引き抜いて書き込みを行うことを特徴
とする不揮発性半導体メモリ装置の動作方法としたもの
である。
モリ装置に於いて、選択すべきメモリトランジスタの制
御ゲートに接続されたワード線に負の電圧を印加し、半
導体基板を接地する第１の過程と、前記第１乃至第４の
ブロックトランジスタを動作しない状態とする第２の過
程と、前記メモリトランジスタのドレインとなる埋込み
拡散層を選択するために、前記第１と第２のブロックト
ランジスタの何れかの制御ゲートに選択線を介して選択
電圧を印加し、選択されたブロックトランジスタのソー
スに接続された埋込み拡散層を選択する第３の過程と、
前記第１と第２のブロックトランジスタのドレインに接
続された金属線に正の電圧を印加し、前記第３の過程で
選択された埋込み拡散層に正の電圧を印加して前記選択
すべきメモリトランジスタのドレインを正の電圧とし、
且つ、隣接する他方の埋込み拡散層を浮遊状態とする第
４の過程とを経て、前記選択すべきメモリトランジスタ
の浮遊ゲートに蓄積された電荷をＦ−Ｎトンネル電流に
よってドレインに引き抜いて書き込みを行うことを特徴
とする不揮発性半導体メモリ装置の動作方法としたもの
である。
【００１４】また、本発明は、前記不揮発性半導体メモ
リ装置に於いて、待機状態として全ての金属線に第１の
電圧源からドレイン電圧を与える過程と、選択すべきメ
モリトランジスタの制御ゲートとなるワード線を選択す
る過程と、前記メモリトランジスタを選択するため、前
記第１と第４のブロックトランジスタ或いは前記第２と
第３のブロックトランジスタの組み合わせによって選択
して、メモリトランジスタのドレインに接続される金属
線に第２の電圧源から第１の電圧源と等しい電位のドレ
イン電圧を印加し、且つ、センスアンプに接続する過程
と、前記メモリトランジスタのソースが接続されるビッ
ト線を接地する過程とを経て、前記メモリトランジスタ
に記憶された情報を前記センスアンプを介して読み出す
ようにしたことを特徴とする不揮発性半導体メモリ装置
の動作方法としたものである。
リ装置に於いて、待機状態として全ての金属線に第１の
電圧源からドレイン電圧を与える過程と、選択すべきメ
モリトランジスタの制御ゲートとなるワード線を選択す
る過程と、前記メモリトランジスタを選択するため、前
記第１と第４のブロックトランジスタ或いは前記第２と
第３のブロックトランジスタの組み合わせによって選択
して、メモリトランジスタのドレインに接続される金属
線に第２の電圧源から第１の電圧源と等しい電位のドレ
イン電圧を印加し、且つ、センスアンプに接続する過程
と、前記メモリトランジスタのソースが接続されるビッ
ト線を接地する過程とを経て、前記メモリトランジスタ
に記憶された情報を前記センスアンプを介して読み出す
ようにしたことを特徴とする不揮発性半導体メモリ装置
の動作方法としたものである。
【００１５】
【実施例】以下、本発明の不揮発性半導体メモリ装置及
びその動作方法の一実施例について、図１の等価回路を
参照して説明する。図１に於いて、１１，１１ａ，１１
ｂ…は浮遊ゲート型メモリセルである。各メモリセル
は、浮遊ゲート１２と、ワード線として働く制御ゲート
１３と、ビット線で各メモリセルに対してはドレイン或
いはソースとして機能する埋め込み拡散層１４，１５を
有する。２本の埋込み拡散層１４，１５に対して１本の
金属線１６が配置され、この金属線１６に与えられた電
位がブロックトランジスタ（以下、ＢＴと称する。）１
７，１８，１９，２０により選択されて各埋め込み拡散
層１４，１５に印加されようになされおり、メモリセル
群からあるブロックＢが形成されている。埋め込み拡散
層１４は、その一端がＢＴ１７のソースに接続され、そ
の他端がＢＴ２０のドレインに接続され、埋め込み拡散
層１５の一端は、ＢＴ１８のソースに接続され、その他
端がＢＴ１９のドレインに接続され、ＢＴによって選択
され得るようになされている。
びその動作方法の一実施例について、図１の等価回路を
参照して説明する。図１に於いて、１１，１１ａ，１１
ｂ…は浮遊ゲート型メモリセルである。各メモリセル
は、浮遊ゲート１２と、ワード線として働く制御ゲート
１３と、ビット線で各メモリセルに対してはドレイン或
いはソースとして機能する埋め込み拡散層１４，１５を
有する。２本の埋込み拡散層１４，１５に対して１本の
金属線１６が配置され、この金属線１６に与えられた電
位がブロックトランジスタ（以下、ＢＴと称する。）１
７，１８，１９，２０により選択されて各埋め込み拡散
層１４，１５に印加されようになされおり、メモリセル
群からあるブロックＢが形成されている。埋め込み拡散
層１４は、その一端がＢＴ１７のソースに接続され、そ
の他端がＢＴ２０のドレインに接続され、埋め込み拡散
層１５の一端は、ＢＴ１８のソースに接続され、その他
端がＢＴ１９のドレインに接続され、ＢＴによって選択
され得るようになされている。
【００１６】又、それぞれのブロックＢ，Ｂａ，Ｂｂ…
の埋込み拡散層１４，１５…は、ＢＴを介して蛇腹状に
接続され、コンタクトを介して金属線に接続されてい
る。例えば、図１の金属線１６ａはブロックＢａの上部
でコンタクト２５ａを介してＢＴ１７ａ，１８ａのドレ
インに接続され、それらのソースがビット線（埋め込み
拡散層）１４ａ，１５ａにそれぞれ接続され、ビット線
１４ａの下部でＢＴ２０ａのドレインに接続され、その
ソースがコンタクト２６ａを介して金属線１６ａに接続
されると共に、隣接するブロックＢのＢＴ１９のソース
に接続されている。又、ＢＴ１９ａのソースは金属線１
６ｂに接続されると共に、隣接するブロックＢｂのＢＴ
２０ｂのソースに接続されている。ＢＴ１７，１８，１
９，２０は、それぞれ選択線２１，２２，２３，２４に
印加される選択電圧によって制御されている。このアレ
イ構造内部でのメモリセルの対称性は、各メモリセルの
ソース・ドレインとなる埋込拡散層が、隣接するメモリ
セル同志で拡散層を共通とし、各メモリセルのドレイン
とソースの配置が全て同一方向となるように設定されて
おり、ドレイン或いはソースどちらか一方の側において
のみFowler-Nordheim トンネル電流によるプログラムが
可能となるような構造となっている。
の埋込み拡散層１４，１５…は、ＢＴを介して蛇腹状に
接続され、コンタクトを介して金属線に接続されてい
る。例えば、図１の金属線１６ａはブロックＢａの上部
でコンタクト２５ａを介してＢＴ１７ａ，１８ａのドレ
インに接続され、それらのソースがビット線（埋め込み
拡散層）１４ａ，１５ａにそれぞれ接続され、ビット線
１４ａの下部でＢＴ２０ａのドレインに接続され、その
ソースがコンタクト２６ａを介して金属線１６ａに接続
されると共に、隣接するブロックＢのＢＴ１９のソース
に接続されている。又、ＢＴ１９ａのソースは金属線１
６ｂに接続されると共に、隣接するブロックＢｂのＢＴ
２０ｂのソースに接続されている。ＢＴ１７，１８，１
９，２０は、それぞれ選択線２１，２２，２３，２４に
印加される選択電圧によって制御されている。このアレ
イ構造内部でのメモリセルの対称性は、各メモリセルの
ソース・ドレインとなる埋込拡散層が、隣接するメモリ
セル同志で拡散層を共通とし、各メモリセルのドレイン
とソースの配置が全て同一方向となるように設定されて
おり、ドレイン或いはソースどちらか一方の側において
のみFowler-Nordheim トンネル電流によるプログラムが
可能となるような構造となっている。
【００１７】図２は、図１の実施例の配置図を示してお
り、同一部分には同一符号が付与されている。図２は、
埋め込み拡散層２本に対して１本の金属線を配置する１
つブロックを単位として繰り返して配置されており、埋
込み拡散層１４の一端は、ＢＴ１７のソースであり、他
端はＢＴ２０のドレインを形成している。埋込み拡散層
１５も、その一端がＢＴ１８のソースであり、他端がＢ
Ｔ１９のドレインとなっている。埋め込み拡散層１４，
１５…がＢＴ１７，１８，１９，２０…によって接続さ
れて蛇腹状に接続されている。埋込み拡散層１４，１
５、１４ａ，１５ｂがワード線１３ａ…と交差する部分
の半導体基板にゲート絶縁膜が形成され、そのゲート絶
縁膜に接して浮遊ゲートが形成され、その浮遊ゲートの
表面に絶縁層が形成され、導電性を有するポリシリコン
層等による制御ゲートを形成すると共に、ワード線１３
ａ…として用いてメモリセル１１，１１ａ…が形成され
ている。また、ワード線１３ａに沿って切断した断面図
は、図４（ｂ）と同様な断面となる。
り、同一部分には同一符号が付与されている。図２は、
埋め込み拡散層２本に対して１本の金属線を配置する１
つブロックを単位として繰り返して配置されており、埋
込み拡散層１４の一端は、ＢＴ１７のソースであり、他
端はＢＴ２０のドレインを形成している。埋込み拡散層
１５も、その一端がＢＴ１８のソースであり、他端がＢ
Ｔ１９のドレインとなっている。埋め込み拡散層１４，
１５…がＢＴ１７，１８，１９，２０…によって接続さ
れて蛇腹状に接続されている。埋込み拡散層１４，１
５、１４ａ，１５ｂがワード線１３ａ…と交差する部分
の半導体基板にゲート絶縁膜が形成され、そのゲート絶
縁膜に接して浮遊ゲートが形成され、その浮遊ゲートの
表面に絶縁層が形成され、導電性を有するポリシリコン
層等による制御ゲートを形成すると共に、ワード線１３
ａ…として用いてメモリセル１１，１１ａ…が形成され
ている。また、ワード線１３ａに沿って切断した断面図
は、図４（ｂ）と同様な断面となる。
【００１８】次に、図１の不揮発性半導体メモリ装置の
等価回路に基づいて、その読み出し動作について説明す
る。この実施例は、各メモリ装置はある対称性を有して
おり、メモリセル１１ａではビット線１４ａがドレイン
として機能し、ビット線１５ａがソースとして機能す
る。他のメモリセルはすべてメモリセル１１ａの位置関
係を平行に移動した形になっている。しかし、このよう
な対称性を守ることなく、仮想接地アレイ構造内のメモ
リセルを読み出すことができることは明らかである。
等価回路に基づいて、その読み出し動作について説明す
る。この実施例は、各メモリ装置はある対称性を有して
おり、メモリセル１１ａではビット線１４ａがドレイン
として機能し、ビット線１５ａがソースとして機能す
る。他のメモリセルはすべてメモリセル１１ａの位置関
係を平行に移動した形になっている。しかし、このよう
な対称性を守ることなく、仮想接地アレイ構造内のメモ
リセルを読み出すことができることは明らかである。
【００１９】メモリセルが待機状態、即ち、読み出しを
行わない状態にある時は、すべての金属線１６，１６ａ
…に読み出し時の電圧、例えば、１．２Ｖが与えられて
いる。この電圧をＤＶ0 とする。メモリセル１１ａを読
み出す際は、まずワード線１３ａを選択して５Ｖ或いは
３Ｖの電源電圧を印加する。メモリセル１１ａのドレイ
ンに読み出し時の電位を与えるために、金属線１６ａを
センスアンプに接続するとともに、金属線１６ａに電圧
ＤＶ0 と同じ電位を与える。この電圧をＤＶ1とする。
この電位をメモリセル１１ａのドレインにのみ与えるた
めに選択線２１を選択する。選択線２２は選択しない。
また、メモリセル１１ａのソースを接地するために、金
属線１６ｂを接地した後、選択線２３を選択する。選択
線２４は選択しない。この条件下で金属線１６ａに与え
られた電圧ＤＶ1 は、ＢＴ１７ａとビット線である埋め
込み拡散層１４ａを通してメモリセル１１ａのドレイン
に印加され、メモリセル１１ａのソースが埋め込み拡散
層１５ａとＢＴ１９ｂを通して金属線１６ｂに接続され
て接地される。メモリセル１１ａの浮遊ゲートの蓄積電
荷の状態によってメモリセル１１ａに読み出し電流が流
れ、その読み出し電流をセンスアップで検出して“１”
“０”の判定をする。
行わない状態にある時は、すべての金属線１６，１６ａ
…に読み出し時の電圧、例えば、１．２Ｖが与えられて
いる。この電圧をＤＶ0 とする。メモリセル１１ａを読
み出す際は、まずワード線１３ａを選択して５Ｖ或いは
３Ｖの電源電圧を印加する。メモリセル１１ａのドレイ
ンに読み出し時の電位を与えるために、金属線１６ａを
センスアンプに接続するとともに、金属線１６ａに電圧
ＤＶ0 と同じ電位を与える。この電圧をＤＶ1とする。
この電位をメモリセル１１ａのドレインにのみ与えるた
めに選択線２１を選択する。選択線２２は選択しない。
また、メモリセル１１ａのソースを接地するために、金
属線１６ｂを接地した後、選択線２３を選択する。選択
線２４は選択しない。この条件下で金属線１６ａに与え
られた電圧ＤＶ1 は、ＢＴ１７ａとビット線である埋め
込み拡散層１４ａを通してメモリセル１１ａのドレイン
に印加され、メモリセル１１ａのソースが埋め込み拡散
層１５ａとＢＴ１９ｂを通して金属線１６ｂに接続され
て接地される。メモリセル１１ａの浮遊ゲートの蓄積電
荷の状態によってメモリセル１１ａに読み出し電流が流
れ、その読み出し電流をセンスアップで検出して“１”
“０”の判定をする。
【００２０】無論、メモリセル１１ａを読み出す場合
は、選択線２１と２３に制御電圧が印加され、それらを
ゲート電圧とするトランジスタ１７，１７ａ，１７ｂ…
及び１９，１９ａ，１９ｂ…がオン状態となる。メモリ
セル１１ａのドレインのビット線１４ａに隣接するビッ
ト線１５には、ＢＴ１９の動作によって金属線１６ａに
印加された電圧ＤＶ1 がビット線１５に印加される。金
属線１６には電圧ＤＶ0が与えられており、電圧ＤＶ1
とＤＶ0 は等しい電位であり、金属線１６ａからメモリ
セル１１にはリーク電流が流れないことになる。
は、選択線２１と２３に制御電圧が印加され、それらを
ゲート電圧とするトランジスタ１７，１７ａ，１７ｂ…
及び１９，１９ａ，１９ｂ…がオン状態となる。メモリ
セル１１ａのドレインのビット線１４ａに隣接するビッ
ト線１５には、ＢＴ１９の動作によって金属線１６ａに
印加された電圧ＤＶ1 がビット線１５に印加される。金
属線１６には電圧ＤＶ0が与えられており、電圧ＤＶ1
とＤＶ0 は等しい電位であり、金属線１６ａからメモリ
セル１１にはリーク電流が流れないことになる。
【００２１】メモリセル１１ｂの読み出し動作は、メモ
リセル１１ａのときと同様なワード線と金属線の選択方
法によってなし得る。ＢＴ１８ａ，２０ａを選択すべく
選択線２２，２４を選択し、選択線２１，２３は選択し
ない。金属線１６ａに与えられた電圧ＤＶ1 はトランジ
スタ１８ａと埋め込み拡散層１５ａを通してメモリセル
１１ｂのドレインに与えられ、メモリセル１１ｂのソー
スは埋め込み拡散層１４ｂとＢＴ２０ａを通して接地さ
れた金属線１６ｂに接続される。他のビット線（電圧Ｄ
Ｖ1 を与えた２本と、接地された２本以外）には電圧Ｄ
Ｖ0 が与えられているため、金属線１６ａから読み出し
電流以外の漏れ電流が流れない。この仮想接地アレイ構
造は、金属線１本に対して埋め込み拡散層２本を接続す
る構造を繰り返す配置となっているので、他のブロック
のメモリセルを読み出す場合も同様な方法によって読み
出すことができる。
リセル１１ａのときと同様なワード線と金属線の選択方
法によってなし得る。ＢＴ１８ａ，２０ａを選択すべく
選択線２２，２４を選択し、選択線２１，２３は選択し
ない。金属線１６ａに与えられた電圧ＤＶ1 はトランジ
スタ１８ａと埋め込み拡散層１５ａを通してメモリセル
１１ｂのドレインに与えられ、メモリセル１１ｂのソー
スは埋め込み拡散層１４ｂとＢＴ２０ａを通して接地さ
れた金属線１６ｂに接続される。他のビット線（電圧Ｄ
Ｖ1 を与えた２本と、接地された２本以外）には電圧Ｄ
Ｖ0 が与えられているため、金属線１６ａから読み出し
電流以外の漏れ電流が流れない。この仮想接地アレイ構
造は、金属線１本に対して埋め込み拡散層２本を接続す
る構造を繰り返す配置となっているので、他のブロック
のメモリセルを読み出す場合も同様な方法によって読み
出すことができる。
【００２２】次に、図１の実施例のプログラム動作につ
いて説明する。各メモリセルは読み出し動作の説明のと
きと同じく、例えばメモリセル１１ａに対してビット線
１４ａがドレイン、１５ａがソースとして機能し、他の
メモリセルも同様の対称性を持って配置されている。こ
の仮想接地アレイ構造では、メモリセルをプログラムす
るために、ゲートに負電圧を、半導体基板を接地し、ド
レインとソースの内、Fowler-Nordheim トンネル電流の
流れ得るように形成れた一方の埋込み拡散層に正の電源
電圧を、他方を浮遊状態とすることにより、ドレインと
ゲート酸化膜間に高電圧を印加し、浮遊ゲートの余剰電
子を、正の電源電圧が印加された埋込み拡散層にFowler
-Nordheim トンネル電流として取り出し、メモリセルの
閾値を下げることで、プログラムを行う。以下の実施例
ではメモリセルの両側の埋込み拡散層のうち、ドレイン
端でのみFowler-Nordheim トンネル電流が流れる場合に
ついて説明する。このプログラム条件を、メモリセル１
１ａに基づいて説明する。先ず、ワード線１３ａを選択
し負電圧を与える。メモリセル１１ａのドレイン端であ
るビット線１４ａに電源電圧を印加し、そのソースであ
るビット線１５ａを浮遊状態とするために、金属線１６
ａに電源電圧を与え、ＢＴ１７ａを選択する。他のＢＴ
１８ａ〜２０ａを選択しない。ビット線１４ａは金属線
１６ａからＢＴ１７ａを通して電源電圧が供給され、ビ
ット線１５ａはＢＴ１８ａと１９ｂが閉じているために
浮遊状態となる。ビット線１４ａの電圧は隣接するメモ
リセル１１にも印加されるが、これはメモリセル１１の
ソース側なので、浮遊ゲートの電荷状態を乱されない。
いて説明する。各メモリセルは読み出し動作の説明のと
きと同じく、例えばメモリセル１１ａに対してビット線
１４ａがドレイン、１５ａがソースとして機能し、他の
メモリセルも同様の対称性を持って配置されている。こ
の仮想接地アレイ構造では、メモリセルをプログラムす
るために、ゲートに負電圧を、半導体基板を接地し、ド
レインとソースの内、Fowler-Nordheim トンネル電流の
流れ得るように形成れた一方の埋込み拡散層に正の電源
電圧を、他方を浮遊状態とすることにより、ドレインと
ゲート酸化膜間に高電圧を印加し、浮遊ゲートの余剰電
子を、正の電源電圧が印加された埋込み拡散層にFowler
-Nordheim トンネル電流として取り出し、メモリセルの
閾値を下げることで、プログラムを行う。以下の実施例
ではメモリセルの両側の埋込み拡散層のうち、ドレイン
端でのみFowler-Nordheim トンネル電流が流れる場合に
ついて説明する。このプログラム条件を、メモリセル１
１ａに基づいて説明する。先ず、ワード線１３ａを選択
し負電圧を与える。メモリセル１１ａのドレイン端であ
るビット線１４ａに電源電圧を印加し、そのソースであ
るビット線１５ａを浮遊状態とするために、金属線１６
ａに電源電圧を与え、ＢＴ１７ａを選択する。他のＢＴ
１８ａ〜２０ａを選択しない。ビット線１４ａは金属線
１６ａからＢＴ１７ａを通して電源電圧が供給され、ビ
ット線１５ａはＢＴ１８ａと１９ｂが閉じているために
浮遊状態となる。ビット線１４ａの電圧は隣接するメモ
リセル１１にも印加されるが、これはメモリセル１１の
ソース側なので、浮遊ゲートの電荷状態を乱されない。
【００２３】この時、この仮想接地アレイ構造に属する
ＢＴ１７，１７ａ…はすべて選択されている。従って、
この条件下ではビット線１４，１４ａ…がＢＴ１７，１
７ａ…を通して金属線１６，１６ａ…に接続される。ワ
ード線１３ａが選択されて負電圧が印加されているの
で、金属線１６，１６ａ…を任意に選択しメモリセルの
ドレインに電源電圧を与えることにより、ワード線１３
ａを制御ゲートとするメモリセルのうち、ビット線１
４，１４ａ…をドレインとするメモリセルを並列にプロ
グラムすることが可能である。また、メモリセル１１ｂ
を選択するときは、ワード線１３ａと金属線１６ａを選
択することは上記と同様であり、更に、選択線２２を選
択してＢＴ１８ａをオン状態とする。他のＢＴを選択し
ない。金属線１６ａに与えられた電圧はＢＴ１８ａを通
してビット線１５ａに印加され、ビット線１４，１４ａ
…に対してはＢＴ１７，１７ａ…が選択されていないた
め遮断されている。ビット線１４ｂも選択線２１，２４
が選択されていないためメモリセル１１ｂのソースは浮
遊状態が実現される。この際も上記と同様に、金属線１
６，１６ａ…を任意に選択することによりビット線１
５，１５ａ…をドレインとして用いているメモリセルの
すべてを並列にプログラムすることができる。また、ア
レイ構造のところで述べたように、当構造は埋め込み拡
散層からなるビット線２本を単位に同じ構造が繰り返す
形になっているので、上記の実施例の動作方法に限定す
ることなく、メモリセルを選択する他の動作方法も容易
に導かれる。
ＢＴ１７，１７ａ…はすべて選択されている。従って、
この条件下ではビット線１４，１４ａ…がＢＴ１７，１
７ａ…を通して金属線１６，１６ａ…に接続される。ワ
ード線１３ａが選択されて負電圧が印加されているの
で、金属線１６，１６ａ…を任意に選択しメモリセルの
ドレインに電源電圧を与えることにより、ワード線１３
ａを制御ゲートとするメモリセルのうち、ビット線１
４，１４ａ…をドレインとするメモリセルを並列にプロ
グラムすることが可能である。また、メモリセル１１ｂ
を選択するときは、ワード線１３ａと金属線１６ａを選
択することは上記と同様であり、更に、選択線２２を選
択してＢＴ１８ａをオン状態とする。他のＢＴを選択し
ない。金属線１６ａに与えられた電圧はＢＴ１８ａを通
してビット線１５ａに印加され、ビット線１４，１４ａ
…に対してはＢＴ１７，１７ａ…が選択されていないた
め遮断されている。ビット線１４ｂも選択線２１，２４
が選択されていないためメモリセル１１ｂのソースは浮
遊状態が実現される。この際も上記と同様に、金属線１
６，１６ａ…を任意に選択することによりビット線１
５，１５ａ…をドレインとして用いているメモリセルの
すべてを並列にプログラムすることができる。また、ア
レイ構造のところで述べたように、当構造は埋め込み拡
散層からなるビット線２本を単位に同じ構造が繰り返す
形になっているので、上記の実施例の動作方法に限定す
ることなく、メモリセルを選択する他の動作方法も容易
に導かれる。
【００２４】上記の実施例では、ドレイン側でのみプロ
グラムされソース側に電圧を印加しても各メモリセルの
電荷状態を乱されない例を示したが、逆にソース側での
みプログラムされ得るメモリセルを用いた場合でもこの
仮想接地型アレイ構造の不揮発性半導体メモリ装置は機
能することは明らかである。例えば、メモリセル１１ａ
をプログラムするために、ワード線１３ａが選択され負
電圧を印加される。ＢＴの選択線のうち、選択線２２の
みが選択され、ＢＴ１８ａがオン状態となり、他の選択
線は選択されない。金属線１６ａに与えられた電源電圧
は選択されたＢＴ１８ａを通じてビット線１５ａに供給
され、メモリセル１１ａをプログラムする。この際、ワ
ード線１３ａを制御ゲートとして用いているメモリセル
のうち、ビット線１５，１５ａ，１５ｂ…をソースとし
て用いるメモリセルを同時にプログラムすることができ
る。又、メモリセル１１ｂをプログラムするために、ビ
ット線１４，１４ａ…をソースとして用いているメモリ
セルをプログラムする際は、ＢＴの制御ゲートのうち選
択線２２の代わりに、選択線２１を選択すればよいこと
は、ドレイン側でプログラムする場合と同様であるので
説明を省略する。
グラムされソース側に電圧を印加しても各メモリセルの
電荷状態を乱されない例を示したが、逆にソース側での
みプログラムされ得るメモリセルを用いた場合でもこの
仮想接地型アレイ構造の不揮発性半導体メモリ装置は機
能することは明らかである。例えば、メモリセル１１ａ
をプログラムするために、ワード線１３ａが選択され負
電圧を印加される。ＢＴの選択線のうち、選択線２２の
みが選択され、ＢＴ１８ａがオン状態となり、他の選択
線は選択されない。金属線１６ａに与えられた電源電圧
は選択されたＢＴ１８ａを通じてビット線１５ａに供給
され、メモリセル１１ａをプログラムする。この際、ワ
ード線１３ａを制御ゲートとして用いているメモリセル
のうち、ビット線１５，１５ａ，１５ｂ…をソースとし
て用いるメモリセルを同時にプログラムすることができ
る。又、メモリセル１１ｂをプログラムするために、ビ
ット線１４，１４ａ…をソースとして用いているメモリ
セルをプログラムする際は、ＢＴの制御ゲートのうち選
択線２２の代わりに、選択線２１を選択すればよいこと
は、ドレイン側でプログラムする場合と同様であるので
説明を省略する。
【００２５】次に、図１の実施例の消去動作について説
明する。この仮想接地型アレイ構造のメモリセルでは、
浮遊ゲートに電荷を蓄積してメモリセルのしきい値を高
くすることにより、消去状態と定めている。従って、こ
の消去状態は、しきい値の低いプログラム状態にある各
メモリセルに対して、すべてのワード線に正の高電圧
を、半導体基板と埋込み拡散層を接地或いは負電圧にす
ることにより、浮遊ゲートと半導体基板の間に高電圧を
得て、半導体基板から浮遊ゲートにトンネル電流により
電子を注入し、メモリセルのしきい値を高くすることに
よって設定する。この動作はすべてのメモリセル、或い
はブロック内のメモリセルすべてに対して同時に行うこ
とができることによって、フラッシュメモリとして機能
を得ることができる。
明する。この仮想接地型アレイ構造のメモリセルでは、
浮遊ゲートに電荷を蓄積してメモリセルのしきい値を高
くすることにより、消去状態と定めている。従って、こ
の消去状態は、しきい値の低いプログラム状態にある各
メモリセルに対して、すべてのワード線に正の高電圧
を、半導体基板と埋込み拡散層を接地或いは負電圧にす
ることにより、浮遊ゲートと半導体基板の間に高電圧を
得て、半導体基板から浮遊ゲートにトンネル電流により
電子を注入し、メモリセルのしきい値を高くすることに
よって設定する。この動作はすべてのメモリセル、或い
はブロック内のメモリセルすべてに対して同時に行うこ
とができることによって、フラッシュメモリとして機能
を得ることができる。
【００２６】
【効果】上述のように、本発明は、１本の金属線を埋め
込み拡散層からなるビット線２本で共有している仮想接
地型のフラッシュメモリアレイであって、プログラムと
消去動作の両方に対してFowler-Nordheim トンネル電流
を用いることのできるメモリセルで構成と、その動作方
法を示すものである。この構造的特徴は、各ビット線
（埋込み拡散層）の両端にＢＴを配置したことにあり、
このＢＴを任意に選択することにより各々のビット線を
独立に制御することを可能にしている。従って、高密度
に集積された仮想接地型のフラッシュメモリアレイを低
電圧で動作させることができる利点がある。また、埋め
込み拡散層からなる各ビット線は、それぞれＢＴで制御
されることにより、電圧を印加するか否かを決定してお
り、ビット線の上端と下端に設けられた２種類のＢＴを
作動させることにより、１本置きにビット線を制御する
ことが可能であるので、１本の金属線で、２本の埋め込
み拡散層に対して別々に電位を与えることが可能であ
る。
込み拡散層からなるビット線２本で共有している仮想接
地型のフラッシュメモリアレイであって、プログラムと
消去動作の両方に対してFowler-Nordheim トンネル電流
を用いることのできるメモリセルで構成と、その動作方
法を示すものである。この構造的特徴は、各ビット線
（埋込み拡散層）の両端にＢＴを配置したことにあり、
このＢＴを任意に選択することにより各々のビット線を
独立に制御することを可能にしている。従って、高密度
に集積された仮想接地型のフラッシュメモリアレイを低
電圧で動作させることができる利点がある。また、埋め
込み拡散層からなる各ビット線は、それぞれＢＴで制御
されることにより、電圧を印加するか否かを決定してお
り、ビット線の上端と下端に設けられた２種類のＢＴを
作動させることにより、１本置きにビット線を制御する
ことが可能であるので、１本の金属線で、２本の埋め込
み拡散層に対して別々に電位を与えることが可能であ
る。
【００２７】また、１本の金属線が接続される２本の埋
め込み拡散層を、ブロックの上端と下端で１本ずつずら
して動作させることで、読み出し時にメモリ構造のドレ
インとソースに独立な電位を与えることが可能である。
また、このアレイ構造によれば、もれ電流なしでメモリ
セルを読みだす方法が、読み出し速度を犠牲にすること
なしに実現される利点がある。即ち、本発明では待機状
態として各金属線にドレインの読み出し電位を与えてお
く。これにより、読み出し時のドレインからのもれ電流
を防ぐと同時に、読み出し速度の劣化を防ぐことができ
る利点がある。
め込み拡散層を、ブロックの上端と下端で１本ずつずら
して動作させることで、読み出し時にメモリ構造のドレ
インとソースに独立な電位を与えることが可能である。
また、このアレイ構造によれば、もれ電流なしでメモリ
セルを読みだす方法が、読み出し速度を犠牲にすること
なしに実現される利点がある。即ち、本発明では待機状
態として各金属線にドレインの読み出し電位を与えてお
く。これにより、読み出し時のドレインからのもれ電流
を防ぐと同時に、読み出し速度の劣化を防ぐことができ
る利点がある。
【００２８】また、このアレイ構造によれば、ブロック
の下端で全てのブロックトランジスタを選択せず、上端
の二種類の内一種類を選択することで、アレイ内のビッ
ト線の内、１つ置きの半数が選択可能となる。このアレ
イ内の各メモリセルはドレイン或いはソースの何れか一
方の端でのみプログラム可能であるので、アレイ内のワ
ード線を一本選択し負電圧を与え、このワード線を制御
電極として用いるメモリセルの内、上記で選択可能とな
ったビット線をプログラム可能な端として用いる１つ置
きの半数のメモリセルをプログラムすることが可能とな
る。これらのメモリセルは記憶すべきデータに応じて任
意で同時にプログラムすることができる。更に、ブロッ
ク上端のＢＴのうち、残ったもう一方のものを選択する
ことにより、このワード線を制御電極として用いるメモ
リセルの内、残った半数のメモリセルをプログラムする
ことができる利点がある。上述のように、本発明の不揮
発性半導体メモリ装置及びその動作方法によれば、メモ
リセルが高密度に形成できる利点を保持しつつ、隣接す
るメモリセル間で漏れ電流が発生することなく、プログ
ラム及び書き込み動作等に多様性を与えることができる
利点があるとともに、仮想接地型のフラッシュメモリア
レイを提供することができる。
の下端で全てのブロックトランジスタを選択せず、上端
の二種類の内一種類を選択することで、アレイ内のビッ
ト線の内、１つ置きの半数が選択可能となる。このアレ
イ内の各メモリセルはドレイン或いはソースの何れか一
方の端でのみプログラム可能であるので、アレイ内のワ
ード線を一本選択し負電圧を与え、このワード線を制御
電極として用いるメモリセルの内、上記で選択可能とな
ったビット線をプログラム可能な端として用いる１つ置
きの半数のメモリセルをプログラムすることが可能とな
る。これらのメモリセルは記憶すべきデータに応じて任
意で同時にプログラムすることができる。更に、ブロッ
ク上端のＢＴのうち、残ったもう一方のものを選択する
ことにより、このワード線を制御電極として用いるメモ
リセルの内、残った半数のメモリセルをプログラムする
ことができる利点がある。上述のように、本発明の不揮
発性半導体メモリ装置及びその動作方法によれば、メモ
リセルが高密度に形成できる利点を保持しつつ、隣接す
るメモリセル間で漏れ電流が発生することなく、プログ
ラム及び書き込み動作等に多様性を与えることができる
利点があるとともに、仮想接地型のフラッシュメモリア
レイを提供することができる。
【図１】本発明に係る不揮発性半導体メモリ装置の等価
回路を示す図である。
回路を示す図である。
【図２】本発明に係る不揮発性半導体メモリ装置の配置
図を示す図である。
図を示す図である。
【図３】（ａ）は、従来の不揮発性半導体メモリ装置の
等価回路を示す図、（ｂ）は、対称性のメモリセルを示
す等価回路である。
等価回路を示す図、（ｂ）は、対称性のメモリセルを示
す等価回路である。
【図４】（ａ）は、図３の本発明に係る不揮発性半導体
メモリ装置の配置図を示し、（ｂ）はそのＸ−Ｙ線に沿
った断面図である。
メモリ装置の配置図を示し、（ｂ）はそのＸ−Ｙ線に沿
った断面図である。
１１，１１ａ，１１ｂ，１１ｃ メモリセル
１２ 浮遊ゲート
１３ 制御ゲート
１３ａ ワード線
１４，１４ａ，１４ｂ 埋め込み拡散層（ビット線）
１５，１５ａ，１５ｂ 埋め込み拡散層（ビット線）
１６，１６ａ，１６ｂ 金属線
１７，１７ａ，１７ｂ ブロックトランジスタ（ＢＴ）
１８，１８ａ，１８ｂ ブロックトランジスタ（ＢＴ）
１９，１９ａ，１９ｂ ブロックトランジスタ（ＢＴ）
２０，２０ａ，２０ｂ ブロックトランジスタ（ＢＴ）
２１〜２４ 選択線
２５，２５ａ，２５ｂ コンタクト
２６，２６ａ，２６ｂ コンタクト
Ｂ，Ｂａ，Ｂｂ ブロック
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
H01L 27/115
H01L 21/8247
G11C 16/06
Claims (3)
- 【請求項１】 半導体基板上に平行に配置され、ソース
拡散層或いはドレイン拡散層として用いられると共に、
ビット線又はソース線として用いられる埋込み拡散層
と、前記埋込み拡散層とは直交方向に配置された多結晶
シリコンからなるワード線を兼ねる制御ゲートと、前記
埋込み拡散層間が前記ワード線と交差する部分をチャネ
ルとする前記半導体基板に接する第一の絶縁膜と、少な
くとも前記第一の絶縁膜上に形成された浮遊ゲート電極
と、前記浮遊ゲート電極と前記ワード線が交差する部分
に形成された第二の絶縁膜とを有するメモリトランジス
タが、前記埋込み拡散層を隣接するメモリトランジスタ
で共有して前記半導体基板面に行列状に配置してなる不
揮発性半導体メモリ装置に於いて、 前記埋込み拡散層と金属線に対して直交するように複数
のワード線が形成され、且つ、金属線が二本の埋込み拡
散層に対して一本の割合で、埋込み拡散層に対し平行に
配置されて単位ブロックを形成し、 金属線がコンタクトを介して第１と第２のブロックトラ
ンジスタのドレインに接続され、それらのソースが第１
と第２の埋込み拡散層にそれぞれ接続され、前記第１と
第２の埋込み拡散層の他端が第３と第４のブロックトラ
ンジスタのドレインにそれぞれ接続され、該第３のブロ
ックトランジスタのソースが該金属線に接続されて第１
のブロックを形成し、 前記第３のブロックトランジスタのソースが隣接する第
２のブロックの第４のブロックトランジスタのソースに
接続され、前記第１のブロックの第４のブロックトラン
ジスタのソースが隣接する第３のブロックの第３のブロ
ックトランジスタのソースに接続されると共に、第３の
ブロックの金属線に接続され、 各ブロックの埋込み拡散層が各ブロックの第１乃至第４
のブロックトランジスタを介して蛇腹状に連続し、 前記埋込み拡散層を共有する前記隣接するメモリトラン
ジスタの両方が、ドレインまたはソースの何れか一方の
側においてのみＦ−Ｎトンネル電流によってプログラム
可能な構造となっており、 前記行列状に配置されたメモリトランジスタのドレイン
とソースの配置が全て同一方向となるように設定され て
いることを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 請求項１に記載の不揮発性半導体メモリ
装置に於いて、 選択すべきメモリトランジスタの制御ゲートに接続され
たワード線に負の電圧を印加し、半導体基板を接地する
第１の過程と、 前記第１乃至第４のブロックトランジスタを動作しない
状態とする第２の過程と、 前記メモリトランジスタのドレインとなる埋込み拡散層
を選択するために、前記第１と第２のブロックトランジ
スタの何れかの制御ゲートに選択線を介して選択電圧を
印加し、選択されたブロックトランジスタのソースに接
続された埋込み拡散層を選択する第３の過程と、 前記第１と第２のブロックトランジスタのドレインに接
続された金属線に正の電圧を印加し、前記第３の過程で
選択された埋込み拡散層に正の電圧を印加して前記選択
すべきメモリトランジスタのドレインを正の電圧とし、
且つ、隣接する他方の埋込み拡散層を浮遊状態とする第
４の過程とを経て、 前記選択すべきメモリトランジスタの浮遊ゲートに蓄積
された電荷をＦ−Ｎトンネル電流によってドレインに引
き抜いて書き込みを行うことを特徴とする不揮発性半導
体メモリ装置の動作方法。 - 【請求項３】 請求項１に記載の不揮発性半導体メモリ
装置に於いて、 待機状態として全ての金属線に第１の電圧源からドレイ
ン電圧を与える過程と、 選択すべきメモリトランジスタの制御ゲートとなるワー
ド線を選択する過程と、 前記メモリトランジスタを選択するため、前記第１と第
４のブロックトランジスタ或いは前記第２と第３のブロ
ックトランジスタの組み合わせによって選択して、メモ
リトランジスタのドレインに接続される金属線に第２の
電圧源から第１の電圧源と等しい電位のドレイン電圧を
印加し、且つ、センスアンプに接続する過程と、 前記メモリトランジスタのソースが接続されるビット線
を接地する過程とを経て、 前記メモリトランジスタに記憶された情報を前記センス
アンプを介して読み出すようにしたことを特徴とする不
揮発性半導体メモリ装置の動作方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31303493A JP3474614B2 (ja) | 1993-12-14 | 1993-12-14 | 不揮発性半導体メモリ装置及びその動作方法 |
| US08/356,079 US5592000A (en) | 1993-12-14 | 1995-01-25 | Non-volatile semiconductor memory device programmable and erasable at low voltage |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31303493A JP3474614B2 (ja) | 1993-12-14 | 1993-12-14 | 不揮発性半導体メモリ装置及びその動作方法 |
| US08/356,079 US5592000A (en) | 1993-12-14 | 1995-01-25 | Non-volatile semiconductor memory device programmable and erasable at low voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263650A JPH07263650A (ja) | 1995-10-13 |
| JP3474614B2 true JP3474614B2 (ja) | 2003-12-08 |
Family
ID=26567424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31303493A Expired - Lifetime JP3474614B2 (ja) | 1993-12-14 | 1993-12-14 | 不揮発性半導体メモリ装置及びその動作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5592000A (ja) |
| JP (1) | JP3474614B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0179791B1 (ko) * | 1995-12-27 | 1999-03-20 | 문정환 | 플래쉬 메모리 소자 및 그 제조방법 |
| KR100448932B1 (ko) * | 1997-09-23 | 2004-12-17 | 삼성전자주식회사 | 플래시 롬 라이터 장치 및 그 제어 방법 |
| JP2002289705A (ja) * | 2001-03-23 | 2002-10-04 | Fujitsu Ltd | 半導体メモリ |
| JP4454896B2 (ja) * | 2001-09-27 | 2010-04-21 | シャープ株式会社 | 仮想接地型不揮発性半導体記憶装置 |
| WO2005109441A1 (ja) * | 2004-05-11 | 2005-11-17 | Spansion Llc | 半導体装置および書き込み方法 |
| CN1998052B (zh) * | 2004-05-11 | 2011-04-06 | 斯班逊有限公司 | 半导体装置及编程方法 |
| JP2006318985A (ja) * | 2005-05-10 | 2006-11-24 | Sharp Corp | 半導体記憶装置 |
| US7858458B2 (en) * | 2005-06-14 | 2010-12-28 | Micron Technology, Inc. | CMOS fabrication |
| FR2996680A1 (fr) | 2012-10-10 | 2014-04-11 | St Microelectronics Rousset | Memoire non volatile comportant des transistors de selection verticaux |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4639893A (en) * | 1984-05-15 | 1987-01-27 | Wafer Scale Integration, Inc. | Self-aligned split gate EPROM |
| IT1213241B (it) * | 1984-11-07 | 1989-12-14 | Ates Componenti Elettron | Matrice di memoria eprom con celle elementari simmetriche mos e suo metodo di scrittura. |
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| US5127739A (en) * | 1987-04-27 | 1992-07-07 | Texas Instruments Incorporated | CMOS sense amplifier with bit line isolation |
| JPH0668917B2 (ja) * | 1987-05-15 | 1994-08-31 | 日本電気株式会社 | メモリ素子入換制御回路 |
| EP0298430A3 (en) * | 1987-07-08 | 1990-05-16 | Hitachi, Ltd. | Semiconductor device having a floating gate |
| US4780424A (en) * | 1987-09-28 | 1988-10-25 | Intel Corporation | Process for fabricating electrically alterable floating gate memory devices |
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| US5168335A (en) * | 1988-07-15 | 1992-12-01 | Texas Instruments Incorporated | Electrically programmable, electrically erasable memory array cell with field plate |
| FR2635409B1 (fr) * | 1988-08-11 | 1991-08-02 | Sgs Thomson Microelectronics | Memoire de type eprom a haute densite d'integration possedant un facteur de couplage eleve, et son procede de fabrication |
| US5023681A (en) * | 1988-10-08 | 1991-06-11 | Hyundai Electronics Industries Co., Ltd. | Method for arranging EEPROM cells and a semiconductor device manufactured by the method |
| US5110753A (en) * | 1988-11-10 | 1992-05-05 | Texas Instruments Incorporated | Cross-point contact-free floating-gate memory array with silicided buried bitlines |
| KR920009054B1 (ko) * | 1988-12-28 | 1992-10-13 | 가부시키가이샤 도시바 | 불휘발성 반도체메모리 |
| IT1229131B (it) * | 1989-03-09 | 1991-07-22 | Sgs Thomson Microelectronics | Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione. |
| IT1228720B (it) * | 1989-03-15 | 1991-07-03 | Sgs Thomson Microelectronics | Matrice a tovaglia di celle di memoria eprom con giunzioni sepolte, accessibili singolarmente mediante decodifica tradizionale. |
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-
1993
- 1993-12-14 JP JP31303493A patent/JP3474614B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-25 US US08/356,079 patent/US5592000A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07263650A (ja) | 1995-10-13 |
| US5592000A (en) | 1997-01-07 |
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