JPH0668917B2 - メモリ素子入換制御回路 - Google Patents
メモリ素子入換制御回路Info
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- JPH0668917B2 JPH0668917B2 JP11971887A JP11971887A JPH0668917B2 JP H0668917 B2 JPH0668917 B2 JP H0668917B2 JP 11971887 A JP11971887 A JP 11971887A JP 11971887 A JP11971887 A JP 11971887A JP H0668917 B2 JPH0668917 B2 JP H0668917B2
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長メモリ素子入換制御回路、特に、不揮発性
半導体記憶装置に使用されるメモリ素子であって、浮遊
ゲートと制御ゲートの２層ゲート構造を有する電界効果
トランジスタに対する冗長メモリ素子入換制御回路に関
する。
半導体記憶装置に使用されるメモリ素子であって、浮遊
ゲートと制御ゲートの２層ゲート構造を有する電界効果
トランジスタに対する冗長メモリ素子入換制御回路に関
する。
この種のMOS型電界効果トランジスタ（以下MOSFETと記
す）の断面図を第５図（ａ）に、また、そのシンボル図
を第５図（ｂ）に示す。
す）の断面図を第５図（ａ）に、また、そのシンボル図
を第５図（ｂ）に示す。
このメモリ素子はＰ型基板11上に、N+型のソース12およ
びドレイン13のための拡張層が設けられ、さらにＰ型基
板11上に絶縁層（図示省略）により外部から電気的に接
続された浮遊ゲート14と、メモリ素子に流れる電流を制
御するための制御ゲート15が設けられている。
びドレイン13のための拡張層が設けられ、さらにＰ型基
板11上に絶縁層（図示省略）により外部から電気的に接
続された浮遊ゲート14と、メモリ素子に流れる電流を制
御するための制御ゲート15が設けられている。
このような構成において、浮遊ゲート14が電気的に中性
状態の時は、低い制御ゲート電圧（例えば２ボルト）で
導通状態になるが、制御ゲート15とドレインに高電圧
（例えば20ボルト）を印加すると浮遊ゲート14に電子が
注入されて、制御ゲート15から見たメモリ素子のしきい
値電圧は高くなり、高い制御ゲート電圧（例えば８ボル
ト）を印加しなければ導通しなくなる。
状態の時は、低い制御ゲート電圧（例えば２ボルト）で
導通状態になるが、制御ゲート15とドレインに高電圧
（例えば20ボルト）を印加すると浮遊ゲート14に電子が
注入されて、制御ゲート15から見たメモリ素子のしきい
値電圧は高くなり、高い制御ゲート電圧（例えば８ボル
ト）を印加しなければ導通しなくなる。
すなわち、第５図（ｃ）に示すように、浮遊ゲート14が
中性状態（以下非書き込み状態と記す）の時は実線16の
ように、メモリ素子は低い制御ゲート電圧VGで導通状態
になるが、浮遊ゲート14に電子が注入された状態（以
下、書込み状態と記す）の時は、実線17のようにメモリ
素子のしきい値電圧は高くなり、高電圧を印加しないと
メモリ素子は導通しなくなる。このメモリ素子のしきい
値電圧と変化を利用して「０」と「１」の情報を記憶さ
せる。
中性状態（以下非書き込み状態と記す）の時は実線16の
ように、メモリ素子は低い制御ゲート電圧VGで導通状態
になるが、浮遊ゲート14に電子が注入された状態（以
下、書込み状態と記す）の時は、実線17のようにメモリ
素子のしきい値電圧は高くなり、高電圧を印加しないと
メモリ素子は導通しなくなる。このメモリ素子のしきい
値電圧と変化を利用して「０」と「１」の情報を記憶さ
せる。
さらに、書き込み状態のメモリ素子の制御ゲート15,ソ
ース12及びドレイン13を接地電位とし、メモリ素子に紫
外線（例えば約300ナノメートルの波長の光）を照射す
ると、浮遊ゲート14中の電子は励起されて制御ゲート15
またはＰ型基板11に放出されて、メモリ素子のしきい値
電圧は低下し、非書き込み状態にできるので、繰り返し
新しい情報を書き込むことが可能である。
ース12及びドレイン13を接地電位とし、メモリ素子に紫
外線（例えば約300ナノメートルの波長の光）を照射す
ると、浮遊ゲート14中の電子は励起されて制御ゲート15
またはＰ型基板11に放出されて、メモリ素子のしきい値
電圧は低下し、非書き込み状態にできるので、繰り返し
新しい情報を書き込むことが可能である。
このようなメモリ素子を複数、マトリックス状に配置し
てメモリアレイとし、不揮発性半導体記憶装置を作る場
合、メモリ容量が大きくなると、全てのメモリ素子を欠
陥なく正常に製造することが困難となるため、一般に
は、余分なメモリ素子（以下冗長メモリ素子という）を
用意し、冗長回路によって、欠陥のあるメモリ素子と、
冗長メモリ素子を入れ換えている。
てメモリアレイとし、不揮発性半導体記憶装置を作る場
合、メモリ容量が大きくなると、全てのメモリ素子を欠
陥なく正常に製造することが困難となるため、一般に
は、余分なメモリ素子（以下冗長メモリ素子という）を
用意し、冗長回路によって、欠陥のあるメモリ素子と、
冗長メモリ素子を入れ換えている。
この欠陥のあるメモリ素子と冗長メモリ素子の入れ換え
は、冗長回路に欠陥のあるメモリ素子のアドレス（以
下、不良アドレスと記す）を記憶させ、そのアドレスが
選択された場合には、冗長メモリ素子を選択することに
より行なわれる。
は、冗長回路に欠陥のあるメモリ素子のアドレス（以
下、不良アドレスと記す）を記憶させ、そのアドレスが
選択された場合には、冗長メモリ素子を選択することに
より行なわれる。
従来この種の冗長メモリ素子入換制御回路を第３図に示
す。このような回路は不良アドレスの１ビットを制御し
たり、欠陥があるか否かの表示をしたりするのに使用で
きるが、以下の説明においては、専ら不良アドレスの制
御のために使用されるものとする。Ｎ型MOSFET M301
と、第５図（ａ）で示したメモリ素子と同等の構造を有
するＮ型MOSFET M302を直列に接続し、Ｎ型MOSFET M301
のドレインにはメモリ素子の書込み電圧VPPを供給し、
Ｎ型MOSFET M302のソースは接地電位VSSとする。
す。このような回路は不良アドレスの１ビットを制御し
たり、欠陥があるか否かの表示をしたりするのに使用で
きるが、以下の説明においては、専ら不良アドレスの制
御のために使用されるものとする。Ｎ型MOSFET M301
と、第５図（ａ）で示したメモリ素子と同等の構造を有
するＮ型MOSFET M302を直列に接続し、Ｎ型MOSFET M301
のドレインにはメモリ素子の書込み電圧VPPを供給し、
Ｎ型MOSFET M302のソースは接地電位VSSとする。
さらに、Ｎ型MOSFET M301とM302の接続点を、Ｎ型のデ
ィプリーションMOSFET M303を介してインバータ回路INV
301の入力に接続する。また、Ｎ型のディプリーションM
OSFET M303とインバータ回路INV301の接続点A31と電源
電圧VCCその間に負荷トランジストとして動作するＰ型M
OSFET M304を設ける。
ィプリーションMOSFET M303を介してインバータ回路INV
301の入力に接続する。また、Ｎ型のディプリーションM
OSFET M303とインバータ回路INV301の接続点A31と電源
電圧VCCその間に負荷トランジストとして動作するＰ型M
OSFET M304を設ける。
この回路に不良アドレスを記憶させる場合は、Ｎ型MOSF
ET M302とM302のゲート信号R31,R32に選択的に書込み電
圧VPPを印加することで、Ｎ型MOSFET M302に書き込む動
作を行なう。
ET M302とM302のゲート信号R31,R32に選択的に書込み電
圧VPPを印加することで、Ｎ型MOSFET M302に書き込む動
作を行なう。
次に、メモリ読出し動作時にはゲート信号R31を接地電
位VSSに、ゲート信号R32を電源電圧VCCにする。Ｎ型MOS
FET M302が書込み状態の場合には、ゲート信号R32に電
源電圧VCCを印加してもＮ型MOSFET M302は非導通状態な
ので、接続点A31の電位はＰ型MOSFET 304により電源電
圧VCCと等しくなり、出力信号RD3はロウ・レベルにな
る。
位VSSに、ゲート信号R32を電源電圧VCCにする。Ｎ型MOS
FET M302が書込み状態の場合には、ゲート信号R32に電
源電圧VCCを印加してもＮ型MOSFET M302は非導通状態な
ので、接続点A31の電位はＰ型MOSFET 304により電源電
圧VCCと等しくなり、出力信号RD3はロウ・レベルにな
る。
また、Ｎ型MOSFET M302が非書込み状態の場合は、Ｎ型M
OSFET M302はゲート信号R32に応答して導通状態にな
り、Ｐ型MOSFET M304の導通抵抗を十分高く設定するこ
とで、接続点A31の電位は、Ｎ型MOSFET M302およびM303
を介してディスチャージされ、出力RD3はハイレベルに
なる。なお、Ｎ型ディプリーションMOSFET M303は、書
込み動作時に、Ｐ型MOSFET 304のドレインに高電圧が印
加されるのを防ぐめために設けられている。
OSFET M302はゲート信号R32に応答して導通状態にな
り、Ｐ型MOSFET M304の導通抵抗を十分高く設定するこ
とで、接続点A31の電位は、Ｎ型MOSFET M302およびM303
を介してディスチャージされ、出力RD3はハイレベルに
なる。なお、Ｎ型ディプリーションMOSFET M303は、書
込み動作時に、Ｐ型MOSFET 304のドレインに高電圧が印
加されるのを防ぐめために設けられている。
この回路で用いられるＮ型MOSFET M302は、前述のよう
に、第５図で示したメモリ素子と同じ構造のトランジス
タであるため、メモリアレイの情報を変更するために紫
外線を照射すると、不良アドレスの情報も同時に消去さ
れてしまう。これを防止するために、一般には、冗長回
路の不良アドレスを記憶するためのメモリ素子は、紫外
線から可能な限り遮断されるように配置される。
に、第５図で示したメモリ素子と同じ構造のトランジス
タであるため、メモリアレイの情報を変更するために紫
外線を照射すると、不良アドレスの情報も同時に消去さ
れてしまう。これを防止するために、一般には、冗長回
路の不良アドレスを記憶するためのメモリ素子は、紫外
線から可能な限り遮断されるように配置される。
第４図（ａ）は、このようなメモリ素子の平面図、第４
図（ｂ）は第４図（ａ）のＡ−Ａ′線断面図である。メ
モリ素子101をソース拡張層102で周囲を囲い（第４図
（ａ）では３方向）、アルミ配線107でメモリ素子101の
上部を覆い、そのアルミ配線107とソース拡張層102とを
コンタクト104を介して接続することで、メモリ素子101
の上部および側面の３方向からの紫外線の入射は阻止で
きる。このときアルミ配線107はメモリ素子101のソース
電極として働く。さらに、ゲート信号線105とドレイン
信号線106は多結晶シリコン配線によって、ソース拡張
層102が形成されていない部分（第４図（ａ）では下
方）から供給される。
図（ｂ）は第４図（ａ）のＡ−Ａ′線断面図である。メ
モリ素子101をソース拡張層102で周囲を囲い（第４図
（ａ）では３方向）、アルミ配線107でメモリ素子101の
上部を覆い、そのアルミ配線107とソース拡張層102とを
コンタクト104を介して接続することで、メモリ素子101
の上部および側面の３方向からの紫外線の入射は阻止で
きる。このときアルミ配線107はメモリ素子101のソース
電極として働く。さらに、ゲート信号線105とドレイン
信号線106は多結晶シリコン配線によって、ソース拡張
層102が形成されていない部分（第４図（ａ）では下
方）から供給される。
このような構造では、ゲート信号線105とドレイン信号
線106の供給される部分は完全にアルミ配線で覆えない
ので、この部分から紫外線が入射してしまう、そのた
め、可能な範囲で第４図（ａ）に示したように、紫外線
の入射口からメモリ素子までの距離ｄが長くなるように
設計される。
線106の供給される部分は完全にアルミ配線で覆えない
ので、この部分から紫外線が入射してしまう、そのた
め、可能な範囲で第４図（ａ）に示したように、紫外線
の入射口からメモリ素子までの距離ｄが長くなるように
設計される。
上述した従来の冗長メモリ素子入換制御回路において
は、不良アドレスの情報書込みは、不揮発性半導体記憶
装置を出荷する前に１回だけ行なわれ、かつこのメモリ
素子を紫外線から完全に遮断することは不可能なため、
メモリアレイの情報を変更するときに不揮発性半導体記
憶装置に紫外線を照射し、メモリアレイの情報を消去し
て再度情報を書込む動作を繰り返し行なった場合には、
不良アドレスを記憶しているメモリ素子のうちの書込み
状態にあるメモリ素子は、紫外線の照射を繰り返して受
けるので、次第に浮遊ゲート中の電子を放出して、しき
い値電圧が低下し、不良アドレスの情報を失ってしまう
という欠点がある。
は、不良アドレスの情報書込みは、不揮発性半導体記憶
装置を出荷する前に１回だけ行なわれ、かつこのメモリ
素子を紫外線から完全に遮断することは不可能なため、
メモリアレイの情報を変更するときに不揮発性半導体記
憶装置に紫外線を照射し、メモリアレイの情報を消去し
て再度情報を書込む動作を繰り返し行なった場合には、
不良アドレスを記憶しているメモリ素子のうちの書込み
状態にあるメモリ素子は、紫外線の照射を繰り返して受
けるので、次第に浮遊ゲート中の電子を放出して、しき
い値電圧が低下し、不良アドレスの情報を失ってしまう
という欠点がある。
上述した従来の構成に対し、本発明は、メモリアレイへ
情報の書込み動作時に、不良アドレスを記憶しているメ
モリ素子に対して自動的に再書込み動作を行なうという
独創的内容を有する。
情報の書込み動作時に、不良アドレスを記憶しているメ
モリ素子に対して自動的に再書込み動作を行なうという
独創的内容を有する。
本発明の回路は、制御ゲートと浮遊ゲートを有し、浮遊
ゲートに電荷を取り込むことによって情報を記憶する不
揮発性半導体記憶素子から成るメモリアレイに対するメ
モリ素子入換制御回路において、 上記不揮発性半導体記憶素子と同構造を有するMOSFET
と、 このMOSFETに記憶されている情報により出力信号が変化
する制御回路と、 メモリアレイの情報の書込み動作時に上記出力信号に応
答して前記MOSFETに情報の再書込み動作を行う書込回路
とを設け、 メモリアレイに欠陥があるときにはそのメモリ素子を冗
長メモリ素子と入れ換え可能としている。
ゲートに電荷を取り込むことによって情報を記憶する不
揮発性半導体記憶素子から成るメモリアレイに対するメ
モリ素子入換制御回路において、 上記不揮発性半導体記憶素子と同構造を有するMOSFET
と、 このMOSFETに記憶されている情報により出力信号が変化
する制御回路と、 メモリアレイの情報の書込み動作時に上記出力信号に応
答して前記MOSFETに情報の再書込み動作を行う書込回路
とを設け、 メモリアレイに欠陥があるときにはそのメモリ素子を冗
長メモリ素子と入れ換え可能としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、第３図に示
した従来例に対して、２つのノア回路NOR11およびNOR12
と、インバータ回路INV102と、２つのディプリーション
MOSFET M103およびM104とが追加されている。
した従来例に対して、２つのノア回路NOR11およびNOR12
と、インバータ回路INV102と、２つのディプリーション
MOSFET M103およびM104とが追加されている。
Ｎ型MOSFET M105と、第４図および第５図で示したメモ
リ素子と同等の構造を有するＮ型MOSFET M106を直列に
接続し、Ｎ型MOSFET M105のドレインに書込み電圧VPPを
供給しＮ型MOSFET M106のソースは接地電位VSSに接続す
る。
リ素子と同等の構造を有するＮ型MOSFET M106を直列に
接続し、Ｎ型MOSFET M105のドレインに書込み電圧VPPを
供給しＮ型MOSFET M106のソースは接地電位VSSに接続す
る。
さらにＮ型MOSFET M105とM106の接続点をＮ型ディプリ
ーションMOSFET M107を介してインバータ回路INV101の
入力に接続し、ディプリーションMOSFET M107とインバ
ータ回路INV101の接続点A14と電源電圧VCCとの間に負荷
トランジスタとして動作するＰ型MOSFET M108を設け
る。
ーションMOSFET M107を介してインバータ回路INV101の
入力に接続し、ディプリーションMOSFET M107とインバ
ータ回路INV101の接続点A14と電源電圧VCCとの間に負荷
トランジスタとして動作するＰ型MOSFET M108を設け
る。
ノア回路NOR11は、インバータ回路INV101の出力信号RD1
と、メモリアレイへの情報の書込み制御信号▲▼
を入力とし、ノア回路NOR12はノア回路NOR11の出力信号
と不良アドレス書込み信号R11を入力とする。
と、メモリアレイへの情報の書込み制御信号▲▼
を入力とし、ノア回路NOR12はノア回路NOR11の出力信号
と不良アドレス書込み信号R11を入力とする。
インバータ回路INV102は、Ｎ型ディプリーションMOSFET
M101とＮ型MOSFET M102で構成され、このインバータ回
路INV102の入力はノア回路NOR12の出力A11に、また、出
力A12はＮ型MOSFET M105のゲートに接続する。
M101とＮ型MOSFET M102で構成され、このインバータ回
路INV102の入力はノア回路NOR12の出力A11に、また、出
力A12はＮ型MOSFET M105のゲートに接続する。
Ｎ型ディプリーションMOSFET M103とM104は直列に接続
し、Ｎ型ディプリーションMOSFET M103のドレインは書
込み電圧VPPに、ゲートはインバータ回路INV102の出力A
12を接続し、Ｎ型ディプリーションMOSFET M104のドレ
インは電源電圧VCCに、ゲートはノア回路NOR12の出力A
11に接続し、Ｎ型ディプリーションMOSFET M103とM104
の接続点A13はＮ型MOSFET M106のゲートに接続する。
し、Ｎ型ディプリーションMOSFET M103のドレインは書
込み電圧VPPに、ゲートはインバータ回路INV102の出力A
12を接続し、Ｎ型ディプリーションMOSFET M104のドレ
インは電源電圧VCCに、ゲートはノア回路NOR12の出力A
11に接続し、Ｎ型ディプリーションMOSFET M103とM104
の接続点A13はＮ型MOSFET M106のゲートに接続する。
次に本実施例の回路動作を説明する。
不良アドレスの情報を記憶させるため、Ｎ型MOSFET M10
6に書込みを行なう時には、不良アドレス書込み信号R11
をハイ・レベルにすると、ノア回路NOR12の出力A12はロ
ウ・レベル、インバータ回路INV102の出力A12は書込み
電圧VPPになり、Ｎ型MOSFET M105は導通状態になり、デ
ィプリーションMOSFET M103は導通状態、Ｎ型ディプリ
ーションMOSFET M104は非導通状態になり、Ｎ型MOSFET
M106のゲートには書込み電圧VPPが印加されるのでＮ型M
OSFET M106は書込み状態になる。
6に書込みを行なう時には、不良アドレス書込み信号R11
をハイ・レベルにすると、ノア回路NOR12の出力A12はロ
ウ・レベル、インバータ回路INV102の出力A12は書込み
電圧VPPになり、Ｎ型MOSFET M105は導通状態になり、デ
ィプリーションMOSFET M103は導通状態、Ｎ型ディプリ
ーションMOSFET M104は非導通状態になり、Ｎ型MOSFET
M106のゲートには書込み電圧VPPが印加されるのでＮ型M
OSFET M106は書込み状態になる。
次に、メモリアレイの情報を読み出す時は、不良アドレ
ス書込み信号R11はロウ・レベル、書込み制御信号▲
▼はハイ・レベルに設定することで、ノア回路NOR1
2の出力A11はハイ・レベル、インバータ回路INV102の出
力A12はロウ・レベルとなり、Ｎ型MOSFET M105は非導通
状態になり、Ｎ型MOSFET M106のゲートには電源電圧VCC
が印加される。
ス書込み信号R11はロウ・レベル、書込み制御信号▲
▼はハイ・レベルに設定することで、ノア回路NOR1
2の出力A11はハイ・レベル、インバータ回路INV102の出
力A12はロウ・レベルとなり、Ｎ型MOSFET M105は非導通
状態になり、Ｎ型MOSFET M106のゲートには電源電圧VCC
が印加される。
この時、Ｎ型MOSFET M106が書込み状態ならば、ゲート
に電源電圧VCCが印加されても、導通状態にはならない
ので接続点A14の電位はＰ型MOSFET M108によりVCCまで
高くなり、インバータ回路INV101の出力信号RD1はロウ
・レベルになる。
に電源電圧VCCが印加されても、導通状態にはならない
ので接続点A14の電位はＰ型MOSFET M108によりVCCまで
高くなり、インバータ回路INV101の出力信号RD1はロウ
・レベルになる。
また、Ｎ型MOSFET M106が非書込み状態ならば、ゲート
に電源電圧VCCが印加されることで導通状態になり、負
荷トランジスタであるＰ型MOSFET M108の導通抵抗を十
分に高く設定しておけば、接続点A14の電位はＮ型MOSFE
T M106とＮ型ディプリーションMOSFET M107を介してほ
ぼ接地電位VSSまでディスチャージされ、インバータ回
路INV101の出力信号RD1はハイ・レベルになる。
に電源電圧VCCが印加されることで導通状態になり、負
荷トランジスタであるＰ型MOSFET M108の導通抵抗を十
分に高く設定しておけば、接続点A14の電位はＮ型MOSFE
T M106とＮ型ディプリーションMOSFET M107を介してほ
ぼ接地電位VSSまでディスチャージされ、インバータ回
路INV101の出力信号RD1はハイ・レベルになる。
次に、メモリアレイの情報を変更するため、紫外線を照
射してメモリアレイ内のメモリ素子を消去し、その後で
メモリアレイに情報の書き込みを行なう場合には、Ｎ型
MOSFET M106が書き込み状態ならば、前述のようにイン
バータ回路INV101の出力信号RD1はロウ・レベルなの
で、制御信号PGMがロウ・レベルになれば、ノア回路NOR
11の出力はハイ・レベル、ノア回路NOR12の出力A11はロ
ウ・レベルになり、Ｎ型MOSFET M106に書込みが行なわ
れる。
射してメモリアレイ内のメモリ素子を消去し、その後で
メモリアレイに情報の書き込みを行なう場合には、Ｎ型
MOSFET M106が書き込み状態ならば、前述のようにイン
バータ回路INV101の出力信号RD1はロウ・レベルなの
で、制御信号PGMがロウ・レベルになれば、ノア回路NOR
11の出力はハイ・レベル、ノア回路NOR12の出力A11はロ
ウ・レベルになり、Ｎ型MOSFET M106に書込みが行なわ
れる。
また、Ｎ型MOSFET M106が非書込み状態ならば、インバ
ータ回路INV101の出力信号RD1はハイ・レベルなので、
制御信号▲▼がロウ・レベルになってもノア回路
NOR11の出力はロウ・レベルになり、この時不良アドレ
ス書込み信号R11をロウ・レベル設定することで、ノア
回路NOR12の出力はハイ・レベルになり、書込み動作は
行なわれない。
ータ回路INV101の出力信号RD1はハイ・レベルなので、
制御信号▲▼がロウ・レベルになってもノア回路
NOR11の出力はロウ・レベルになり、この時不良アドレ
ス書込み信号R11をロウ・レベル設定することで、ノア
回路NOR12の出力はハイ・レベルになり、書込み動作は
行なわれない。
第２図は本発明の第２の実施例の回路図である。Ｎ型MO
SFET M211と第４図および第５図で示したメモリ素子と
同等の構造を有するＮ型MOSFET M212を直列に接続し、
Ｎ型MOSFET M211のドレインは書込み電圧VPPに、Ｎ型MO
SFET M212のソースは接地電位VSSに接続する。
SFET M211と第４図および第５図で示したメモリ素子と
同等の構造を有するＮ型MOSFET M212を直列に接続し、
Ｎ型MOSFET M211のドレインは書込み電圧VPPに、Ｎ型MO
SFET M212のソースは接地電位VSSに接続する。
さらにＮ型MOSFET M211とM212の接続点をＮ型ディプリ
ーションMOSFET M213を介してインバータ回路INV201の
入力に接続し、ディプリーションMOSFET M213とインバ
ータ回路INV201の接続点A26と電源電圧VCCとの間に負荷
トランジスタとして動作するＰ型MOSFET M214を設け
る。
ーションMOSFET M213を介してインバータ回路INV201の
入力に接続し、ディプリーションMOSFET M213とインバ
ータ回路INV201の接続点A26と電源電圧VCCとの間に負荷
トランジスタとして動作するＰ型MOSFET M214を設け
る。
ノア回路NOR21は、インバータ回路INV201の出力信号RD2
と、メモリアレイへの情報の書込み制御信号▲▼
を入力とし、ノア回路NOR21の出力はレベルシフト回路L
S2に入力する。
と、メモリアレイへの情報の書込み制御信号▲▼
を入力とし、ノア回路NOR21の出力はレベルシフト回路L
S2に入力する。
レベルシフト回路LS2においては、Ｐ型MOSFET 201とＮ
型MOSFET M203、Ｐ型MOSFET M202とＮ型MOSFET M204を
直列にそれぞれ接続し、Ｐ型MOSFET M201とM202のゲー
トを交差接続し、Ｎ型MOSFET M204のゲートをノア回路N
OR21の出力A21に、Ｎ型MOSFET M203のゲートをノア回路
NOR21の出力A21のインバータ回路INV204による反転信号
A22を接続し、Ｐ型MOSFET M202とＮ型MOSFET M204のド
レインとＰ型MOSFET M201のゲートとの接続点A23を出力
端子とする。
型MOSFET M203、Ｐ型MOSFET M202とＮ型MOSFET M204を
直列にそれぞれ接続し、Ｐ型MOSFET M201とM202のゲー
トを交差接続し、Ｎ型MOSFET M204のゲートをノア回路N
OR21の出力A21に、Ｎ型MOSFET M203のゲートをノア回路
NOR21の出力A21のインバータ回路INV204による反転信号
A22を接続し、Ｐ型MOSFET M202とＮ型MOSFET M204のド
レインとＰ型MOSFET M201のゲートとの接続点A23を出力
端子とする。
インバータ回路INV202はＮ型ディプリーションMOSFET M
205とＮ型MOSFET M206で構成され、Ｎ型ディプリーショ
ンMOSFET M205のドレイン接続点A23に、Ｎ型MOSFET M20
6は不良アドレス書込み信号R21に接続する。また、イン
バータ回路INV203はＰ型MOSFET M207とＮ型MOSFET M208
で構成され、その入力はインバータ回路INV202の出力A
24に、出力はＮ型MOSFET M211のゲートにそれぞれ接続
する。
205とＮ型MOSFET M206で構成され、Ｎ型ディプリーショ
ンMOSFET M205のドレイン接続点A23に、Ｎ型MOSFET M20
6は不良アドレス書込み信号R21に接続する。また、イン
バータ回路INV203はＰ型MOSFET M207とＮ型MOSFET M208
で構成され、その入力はインバータ回路INV202の出力A
24に、出力はＮ型MOSFET M211のゲートにそれぞれ接続
する。
Ｎ型ディプリーションMOSFET M209とM210は直列に接続
し、Ｎ型ディプリーションMOSFET M209のドレインには
書込み電圧VPPを、ゲートにはインバータ回路INV203の
出力A25を接続し、Ｎ型ディプリーションMOSFET M210の
ドレインは電源電圧VCCに、ゲートインバータ回路INV20
2の出力A24に接続し、Ｎ型ディプリーションMOSFET M20
9とM210の接続点は、Ｎ型MOSFET M212のゲートに接続す
る。
し、Ｎ型ディプリーションMOSFET M209のドレインには
書込み電圧VPPを、ゲートにはインバータ回路INV203の
出力A25を接続し、Ｎ型ディプリーションMOSFET M210の
ドレインは電源電圧VCCに、ゲートインバータ回路INV20
2の出力A24に接続し、Ｎ型ディプリーションMOSFET M20
9とM210の接続点は、Ｎ型MOSFET M212のゲートに接続す
る。
本実施例では、不良アドレスを記憶させるためＮ型MOSF
ET M212に書込みを行なう時には、不良アドレス書込み
信号R21をハイ・レベルにすると、インバータ回路INV20
2の出力A24はロウ・レベルに、インバータ回路INV203の
出力A25はハイ・レベル（VPPレベル）になり、Ｎ型MOSF
ET M211は導通状態になり、Ｎ型MOSFET M212のゲートに
はVPPが印加されるので書込みが行なわれる。
ET M212に書込みを行なう時には、不良アドレス書込み
信号R21をハイ・レベルにすると、インバータ回路INV20
2の出力A24はロウ・レベルに、インバータ回路INV203の
出力A25はハイ・レベル（VPPレベル）になり、Ｎ型MOSF
ET M211は導通状態になり、Ｎ型MOSFET M212のゲートに
はVPPが印加されるので書込みが行なわれる。
次に、メモリアレイの読み出し動作時は制御信号▲
▼はハイ・レベルになり、ノア回路NOR21の出力A21は
ロウ・レベル、レベルシフト回路LS2の出力はハイ・レ
ベル（読み出し動作時は一般に書込み電圧VPPは電源電
圧VCCの同レベルの電圧である）となる。
▼はハイ・レベルになり、ノア回路NOR21の出力A21は
ロウ・レベル、レベルシフト回路LS2の出力はハイ・レ
ベル（読み出し動作時は一般に書込み電圧VPPは電源電
圧VCCの同レベルの電圧である）となる。
このときには不良アドレス書込み信号R21はロウ・レベ
ルとするため、インバータ回路INV202の出力A24はハイ
・レベルになり、Ｎ型MOSFET M211は非導通状態にな
り、Ｎ型MOSFET M212のゲートには電源電圧VCCが印加さ
れ、第１図に示した実施例と同様に、Ｎ型MOSFET M212
が書込み状態ならばインバータ回路INV201の出力信号RD
2はロウ・レベル、非書込み状態ならば出力信号RD2はハ
イ・レベルとなる。
ルとするため、インバータ回路INV202の出力A24はハイ
・レベルになり、Ｎ型MOSFET M211は非導通状態にな
り、Ｎ型MOSFET M212のゲートには電源電圧VCCが印加さ
れ、第１図に示した実施例と同様に、Ｎ型MOSFET M212
が書込み状態ならばインバータ回路INV201の出力信号RD
2はロウ・レベル、非書込み状態ならば出力信号RD2はハ
イ・レベルとなる。
次に、メモリアレイの情報を変更するため、紫外線を照
射し、メモリアレイ内のメモリ素子を消去し、その後で
メモリアレイに情報の書込みを行なう場合には、Ｎ型MO
SFET M212が書込み状態ならば、上述のようにインバー
タ回路INV201の出力信号RD2はロウ・レベルなので、メ
モリアレイへの書込み動作を制御する信号と同一の制御
信号▲▼がロウ・レベルになれば、ノア回路NOR2
1の出力はハイ・レベルに、レベルシフト回路LS2の出力
はロウ・レベルになり、接続点A24の電位はＮ型ディプ
リーションMOSFET M205と、Ｎ型MOSFET M204を介し、ロ
ウ・レベルにディスチャージされ、インバータ回路INV2
03の出力はハイ・レベルになることでＮ型MOSFET M212
に書込み動作が行なわれる。
射し、メモリアレイ内のメモリ素子を消去し、その後で
メモリアレイに情報の書込みを行なう場合には、Ｎ型MO
SFET M212が書込み状態ならば、上述のようにインバー
タ回路INV201の出力信号RD2はロウ・レベルなので、メ
モリアレイへの書込み動作を制御する信号と同一の制御
信号▲▼がロウ・レベルになれば、ノア回路NOR2
1の出力はハイ・レベルに、レベルシフト回路LS2の出力
はロウ・レベルになり、接続点A24の電位はＮ型ディプ
リーションMOSFET M205と、Ｎ型MOSFET M204を介し、ロ
ウ・レベルにディスチャージされ、インバータ回路INV2
03の出力はハイ・レベルになることでＮ型MOSFET M212
に書込み動作が行なわれる。
また、Ｎ型MOSFET M212が非書込み状態なら、出力信号R
D2はハイ・レベル、ノア回路NOR21の出力A21はロウ・レ
ベルに、接続点AP23をハイ・レベルになり、この時、不
良アドレス書込み信号R21をロウ・レベルに設定するこ
とでインバータ回路INV202の出力A24はハイ・レベル、
インバータ回路INV203の出力A25はロウ・レベルにな
り、書込み動作は行なわれない。
D2はハイ・レベル、ノア回路NOR21の出力A21はロウ・レ
ベルに、接続点AP23をハイ・レベルになり、この時、不
良アドレス書込み信号R21をロウ・レベルに設定するこ
とでインバータ回路INV202の出力A24はハイ・レベル、
インバータ回路INV203の出力A25はロウ・レベルにな
り、書込み動作は行なわれない。
なお、第１図に示した実施例では、メモリアレイの読み
出し動作時には、Ｎ型MOSFET M102のゲートには電源電
圧VCC印加され、Ｎ型ディプリーションMOSFET M101とＮ
型MOSFET M102を介し、書込み電圧VPPから接地電位VSS
に貫通電流が流れるが、第２図に示した実施例では、レ
ベルシフト回路LS2を設けることで、この貫通電流をな
くしている。
出し動作時には、Ｎ型MOSFET M102のゲートには電源電
圧VCC印加され、Ｎ型ディプリーションMOSFET M101とＮ
型MOSFET M102を介し、書込み電圧VPPから接地電位VSS
に貫通電流が流れるが、第２図に示した実施例では、レ
ベルシフト回路LS2を設けることで、この貫通電流をな
くしている。
以上説明したように、本発明は、冗長回路の不良アドレ
スを記憶する制御ゲートと浮遊ゲートを有するMOSFETに
対し、メモリアレイの情報を変更するために不揮発性半
導体記憶装置に紫外線を照射しメモリアレイの情報を消
去して、再度情報を書込む時に、MOSFETが書込み状態な
らばこのMOSFETにも自動的に書込み動作を行なうような
構成としたことにより、メモリアレイの情報を変更する
ため紫外線の照射とメモリアレイへの情報の書込み動作
を繰り返し行なったとしても、不良アドレスを記憶して
いるMOSFETのうち、書込み状態にあるMOSFETは、紫外線
の照射後に書込み動作を受けるので、不良アドレスの情
報を保持できる効果がある。
スを記憶する制御ゲートと浮遊ゲートを有するMOSFETに
対し、メモリアレイの情報を変更するために不揮発性半
導体記憶装置に紫外線を照射しメモリアレイの情報を消
去して、再度情報を書込む時に、MOSFETが書込み状態な
らばこのMOSFETにも自動的に書込み動作を行なうような
構成としたことにより、メモリアレイの情報を変更する
ため紫外線の照射とメモリアレイへの情報の書込み動作
を繰り返し行なったとしても、不良アドレスを記憶して
いるMOSFETのうち、書込み状態にあるMOSFETは、紫外線
の照射後に書込み動作を受けるので、不良アドレスの情
報を保持できる効果がある。
第１図は本発明の第１の実施例、第２図は本発明の第２
の実施例、第３図は従来例、第４図は第１図から第３図
の回路で用いられる浮遊ゲートと制御ゲートを有するMO
SFETの平面図（ａ）およびＡ−Ａ′線断面図（ｂ）並び
に第５図は第１図から第３図の回路で用いられる浮遊ゲ
ートと制御ゲートを有するMOSFETの断面図（ａ），シン
ボル図（ｂ）および特性図（ｃ）をそれぞれ示す。 M101,M103,M104,M107,M205,M209,M210,M213,M303……Ｎ
型ディプリーションMOSFET、M102,M105,M106,M203,M20
4,M206,M208,M211,M212,M301,M302……Ｎ型MOSFET、M10
8,M201,M202,M207,M214,M304……型MOSFET、INV101,INV
102,INV201,INV202,INV203,INV204,INV301……インバー
タ回路、NOR11,NOR12,NOR21……ノア回路、LS2……レベ
ルシフト回路、101……メモリ素子、102……ソース拡散
層、103……ドレイン拡散層、104……コンタクト、105
……ゲート信号線、106……ドレイン信号線、107……ア
ルミ配線、108……ダイレクトコンタクト、109……層間
絶縁膜、110……酸化膜、11,111……Ｐ型基板、……ソ
ース、13……ドレイン、14……浮遊ゲート、15……制御
ゲート。
の実施例、第３図は従来例、第４図は第１図から第３図
の回路で用いられる浮遊ゲートと制御ゲートを有するMO
SFETの平面図（ａ）およびＡ−Ａ′線断面図（ｂ）並び
に第５図は第１図から第３図の回路で用いられる浮遊ゲ
ートと制御ゲートを有するMOSFETの断面図（ａ），シン
ボル図（ｂ）および特性図（ｃ）をそれぞれ示す。 M101,M103,M104,M107,M205,M209,M210,M213,M303……Ｎ
型ディプリーションMOSFET、M102,M105,M106,M203,M20
4,M206,M208,M211,M212,M301,M302……Ｎ型MOSFET、M10
8,M201,M202,M207,M214,M304……型MOSFET、INV101,INV
102,INV201,INV202,INV203,INV204,INV301……インバー
タ回路、NOR11,NOR12,NOR21……ノア回路、LS2……レベ
ルシフト回路、101……メモリ素子、102……ソース拡散
層、103……ドレイン拡散層、104……コンタクト、105
……ゲート信号線、106……ドレイン信号線、107……ア
ルミ配線、108……ダイレクトコンタクト、109……層間
絶縁膜、110……酸化膜、11,111……Ｐ型基板、……ソ
ース、13……ドレイン、14……浮遊ゲート、15……制御
ゲート。
Claims (1)
- 【請求項１】制御ゲートと浮遊ゲートを有し、浮遊ゲー
トに電荷を取り込むことによって情報を記憶する不揮発
性半導体記憶素子から成るメモリアレイに対するメモリ
素子入換制御回路において、 前記不揮発性半導体記憶素子と同構造を有するMOSFET
と、 該MOSFETに記憶されている情報により出力信号が変化す
る制御回路と、 前記メモリアレイの情報の書込み動作時に前記出力信号
に応答して前記MOSFETに情報の再書込み動作を行う書込
回路 とを設けたことを特徴とし、前記メモリアレイに欠陥が
あるときには当該メモリ素子を冗長メモリ素子と入れ換
えられるようにしたメモリ素子入換制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11971887A JPH0668917B2 (ja) | 1987-05-15 | 1987-05-15 | メモリ素子入換制御回路 |
| US07/194,615 US4947378A (en) | 1987-05-15 | 1988-05-16 | Memory element exchange control circuit capable of automatically refreshing a defective address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11971887A JPH0668917B2 (ja) | 1987-05-15 | 1987-05-15 | メモリ素子入換制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283000A JPS63283000A (ja) | 1988-11-18 |
| JPH0668917B2 true JPH0668917B2 (ja) | 1994-08-31 |
Family
ID=14768394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11971887A Expired - Lifetime JPH0668917B2 (ja) | 1987-05-15 | 1987-05-15 | メモリ素子入換制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4947378A (ja) |
| JP (1) | JPH0668917B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077738A (en) * | 1988-12-30 | 1991-12-31 | Intel Corporation | Test mode enable scheme for memory |
| FR2659166A1 (fr) * | 1990-03-05 | 1991-09-06 | Sgs Thomson Microelectronics | Circuit memoire avec element de memorisation de selection de lignes de mot pour un effacement d'un bloc d'informations. |
| US5086410A (en) * | 1990-09-14 | 1992-02-04 | National Semiconductor Corporation | Non-erasable eprom cell for redundancy circuit |
| JPH04159696A (ja) * | 1990-10-22 | 1992-06-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5325333A (en) * | 1991-12-27 | 1994-06-28 | Nec Corporation | Semiconductor memory device |
| US5618742A (en) * | 1992-01-22 | 1997-04-08 | Macronix Internatioal, Ltd. | Method of making flash EPROM with conductive sidewall spacer contacting floating gate |
| EP0552531B1 (en) * | 1992-01-22 | 2000-08-16 | Macronix International Co., Ltd. | Non-volatile memory cell and array architecture |
| US5526307A (en) * | 1992-01-22 | 1996-06-11 | Macronix International Co., Ltd. | Flash EPROM integrated circuit architecture |
| DE69324020T2 (de) * | 1993-12-07 | 1999-07-15 | St Microelectronics Srl | Halbleiterspeicher mit redundanter Schaltung |
| JP3474614B2 (ja) * | 1993-12-14 | 2003-12-08 | マクロニクス インターナショナル カンパニイ リミテッド | 不揮発性半導体メモリ装置及びその動作方法 |
| JP2914171B2 (ja) * | 1994-04-25 | 1999-06-28 | 松下電器産業株式会社 | 半導体メモリ装置およびその駆動方法 |
| EP0830684B1 (en) * | 1995-06-07 | 2004-08-25 | Macronix International Co., Ltd. | Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width |
| US6072713A (en) * | 1998-02-04 | 2000-06-06 | Vlsi Technology, Inc. | Data storage circuit using shared bit line and method therefor |
| US6021064A (en) * | 1998-02-04 | 2000-02-01 | Vlsi Technology, Inc. | Layout for data storage circuit using shared bit line and method therefor |
| FR2786911A1 (fr) * | 1998-12-02 | 2000-06-09 | St Microelectronics Sa | Memoire eeprom securisee comportant des moyens de detection d'effacement par uv |
| US7799080B2 (en) * | 2005-04-22 | 2010-09-21 | Doty Keith L | Spinal disc prosthesis and methods of use |
| US7361192B2 (en) * | 2005-04-22 | 2008-04-22 | Doty Keith L | Spinal disc prosthesis and methods of use |
| US8226724B2 (en) * | 2009-06-18 | 2012-07-24 | Doty Keith L | Intervertebral spinal disc prosthesis |
| CN109614275B (zh) * | 2018-12-12 | 2022-06-14 | 上海华力集成电路制造有限公司 | 冗余修正电路及应用其的冗余修正方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4218764A (en) * | 1978-10-03 | 1980-08-19 | Matsushita Electric Industrial Co., Ltd. | Non-volatile memory refresh control circuit |
| US4292676A (en) * | 1978-11-15 | 1981-09-29 | Lockheed Electronics Co., Inc. | Refresh cycle minimizer in a dynamic semiconductor memory |
| US4360903A (en) * | 1980-09-10 | 1982-11-23 | Mostek Corporation | Clocking system for a self-refreshed dynamic memory |
| US4519050A (en) * | 1982-06-17 | 1985-05-21 | Intel Corporation | Radiation shield for an integrated circuit memory with redundant elements |
| JPS593795A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS595497A (ja) * | 1982-07-02 | 1984-01-12 | Hitachi Ltd | 半導体ｒｏｍ |
| US4745582A (en) * | 1984-10-19 | 1988-05-17 | Fujitsu Limited | Bipolar-transistor type random access memory device having redundancy configuration |
-
1987
- 1987-05-15 JP JP11971887A patent/JPH0668917B2/ja not_active Expired - Lifetime
-
1988
- 1988-05-16 US US07/194,615 patent/US4947378A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63283000A (ja) | 1988-11-18 |
| US4947378A (en) | 1990-08-07 |
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