JPH06325581A - 高速動作及び低電源供給電圧に適したセル構造を有する不揮発性半導体集積回路 - Google Patents
高速動作及び低電源供給電圧に適したセル構造を有する不揮発性半導体集積回路Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Abstract
(57)【要約】
【目的】高速動作及び低電源供給電圧に適切な単位セル
構造を有する高集積不揮発性半導体集積回路を提供す
る。 【構成】各メモリストリングのストリング選択トランジ
スタ４４（５４）とビット線ＢＬとの間にエンハンスメ
ント形トランジスタで構成されたスイッチング手段４２
（５２）を備える。このスイッチング手段４２（５２）
は自分の属するストリングが選択された場合にのみ導通
し、それ以外の場合は非道通となってビット線との接合
キャパシタンスを抑制するよう働く。また、メモリスト
リングとビット線ＢＬが接続するビット線接続部４０に
おける基板には、他のトランジスタのソース及びドレイ
ンとなるアクティブ領域より不純物濃度を低くしたアク
ティブ領域を形成して接続領域とする。不純物濃度が低
いので発生するキャパシタンスも小さくなる。したがっ
て、アクティブ領域とビット線との間で発生する接合キ
ャパシタンスを抑制できる。
構造を有する高集積不揮発性半導体集積回路を提供す
る。 【構成】各メモリストリングのストリング選択トランジ
スタ４４（５４）とビット線ＢＬとの間にエンハンスメ
ント形トランジスタで構成されたスイッチング手段４２
（５２）を備える。このスイッチング手段４２（５２）
は自分の属するストリングが選択された場合にのみ導通
し、それ以外の場合は非道通となってビット線との接合
キャパシタンスを抑制するよう働く。また、メモリスト
リングとビット線ＢＬが接続するビット線接続部４０に
おける基板には、他のトランジスタのソース及びドレイ
ンとなるアクティブ領域より不純物濃度を低くしたアク
ティブ領域を形成して接続領域とする。不純物濃度が低
いので発生するキャパシタンスも小さくなる。したがっ
て、アクティブ領域とビット線との間で発生する接合キ
ャパシタンスを抑制できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＮＡＮＤセル構造を有
する不揮発性半導体集積回路に関し、特に、高速動作及
び低電源供給電圧に適切な単位セル構造を有する高集積
不揮発性半導体集積回路に関するものである。
する不揮発性半導体集積回路に関し、特に、高速動作及
び低電源供給電圧に適切な単位セル構造を有する高集積
不揮発性半導体集積回路に関するものである。
【０００２】
【従来の技術】不揮発性半導体集積回路、例えば、ＥＥ
ＰＲＯＭ（電気的消去可能でプログラム可能なリードオ
ンリメモリ）や、マスクＲＯＭ（マスクリードオンリメ
モリ）などにおいては、低電力消費及び高集積化のため
にＮＡＮＤ型に組織するメモリセル構造がある。そして
このようなＮＡＮＤセルの集合体が、１個のメモリスト
リングを形成してチップの行及び列方向、すなわち二次
元マトリックス形態で多数存在する。
ＰＲＯＭ（電気的消去可能でプログラム可能なリードオ
ンリメモリ）や、マスクＲＯＭ（マスクリードオンリメ
モリ）などにおいては、低電力消費及び高集積化のため
にＮＡＮＤ型に組織するメモリセル構造がある。そして
このようなＮＡＮＤセルの集合体が、１個のメモリスト
リングを形成してチップの行及び列方向、すなわち二次
元マトリックス形態で多数存在する。
【０００３】このようなメモリ装置において、大容量化
のためにメモリ装置が高集積化されていくにつれ、各メ
モリストリングの間隔も狭くなってきている。このよう
な間隔の縮小は、デザインルールに好ましくない要素と
して影響する。さらに、メモリストリングごとに存在す
るビット線の間隔も微細化していくためビット線の幅も
極めて狭くなる。したがって、ビット線間の結合キャパ
シタンス発生の可能性が増加するのみならず、ビット線
自体の線路抵抗も大きくなる。このような雑音発生要
因、すなわちビット線間の結合キャパシタンス及びビッ
ト線の線路抵抗の増加は、ビット線を通した信号伝送の
効率を低下させるという問題がある。このような事情か
ら、超高集積化されていくにつれて不揮発性半導体集積
回路は、その高速動作化、及び低電源供給電圧での動作
特性向上を満足させる製品を製作し難くなっている。
のためにメモリ装置が高集積化されていくにつれ、各メ
モリストリングの間隔も狭くなってきている。このよう
な間隔の縮小は、デザインルールに好ましくない要素と
して影響する。さらに、メモリストリングごとに存在す
るビット線の間隔も微細化していくためビット線の幅も
極めて狭くなる。したがって、ビット線間の結合キャパ
シタンス発生の可能性が増加するのみならず、ビット線
自体の線路抵抗も大きくなる。このような雑音発生要
因、すなわちビット線間の結合キャパシタンス及びビッ
ト線の線路抵抗の増加は、ビット線を通した信号伝送の
効率を低下させるという問題がある。このような事情か
ら、超高集積化されていくにつれて不揮発性半導体集積
回路は、その高速動作化、及び低電源供給電圧での動作
特性向上を満足させる製品を製作し難くなっている。
【０００４】これに関連してより具体的な例をあげて説
明する。図５に、通常のＮＡＮＤ構造のメモリセルを示
す。この図５に示す従来例は、１本のビット線ＢＬに２
個のメモリストリング（memory string）が接続される
構成をもっている。各ストリングは、ストリング選択信
号ＳＳＬ１、ＳＳＬ２の制御を受ける２個のストリング
選択トランジスタと、ワード線ＷＬの制御を受けるメモ
リトランジスタとからなる。そして、ストリング選択信
号ＳＳＬ１、ＳＳＬ２に応じていずれか一方のメモリス
トリングが選択されるように、各メモリストリングにお
けるビット線接続部１０から直列に接続された各２個の
ストリング選択トランジスタは、各１個のエンハンスメ
ント形トランジスタ２（１４）と１個のデプレッション
形トランジスタ４（１２）とを用いて構成される。ま
た、各メモリトランジスタは、始めにすべてエンハンス
メント形トランジスタで形成される。
明する。図５に、通常のＮＡＮＤ構造のメモリセルを示
す。この図５に示す従来例は、１本のビット線ＢＬに２
個のメモリストリング（memory string）が接続される
構成をもっている。各ストリングは、ストリング選択信
号ＳＳＬ１、ＳＳＬ２の制御を受ける２個のストリング
選択トランジスタと、ワード線ＷＬの制御を受けるメモ
リトランジスタとからなる。そして、ストリング選択信
号ＳＳＬ１、ＳＳＬ２に応じていずれか一方のメモリス
トリングが選択されるように、各メモリストリングにお
けるビット線接続部１０から直列に接続された各２個の
ストリング選択トランジスタは、各１個のエンハンスメ
ント形トランジスタ２（１４）と１個のデプレッション
形トランジスタ４（１２）とを用いて構成される。ま
た、各メモリトランジスタは、始めにすべてエンハンス
メント形トランジスタで形成される。
【０００５】このような構成におけるデータの読出動作
は、次のように行われる。例えば、第１ストリングのメ
モリトランジスタ６を選択する場合について説明する
と、ビット線ＢＬに読出電圧が加えられ、そしてストリ
ング選択信号ＳＳＬ１は電源供給電圧Ｖｃｃ、ストリン
グ選択信号ＳＳＬ２は接地電圧０Ｖとされる。さらに、
ワード線ＷＬ１のみに接地電圧０Ｖが印加され、それ以
外のワード線ＷＬ２、…、ＷＬｎにはすべて電源供給電
圧Ｖｃｃが印加される。このような信号レベルの条件が
成立すると、メモリトランジスタ６に記憶されたデー
タ、すなわちトランジスタのタイプ（エンハンスメント
形又はデプレッション形）が読出される。
は、次のように行われる。例えば、第１ストリングのメ
モリトランジスタ６を選択する場合について説明する
と、ビット線ＢＬに読出電圧が加えられ、そしてストリ
ング選択信号ＳＳＬ１は電源供給電圧Ｖｃｃ、ストリン
グ選択信号ＳＳＬ２は接地電圧０Ｖとされる。さらに、
ワード線ＷＬ１のみに接地電圧０Ｖが印加され、それ以
外のワード線ＷＬ２、…、ＷＬｎにはすべて電源供給電
圧Ｖｃｃが印加される。このような信号レベルの条件が
成立すると、メモリトランジスタ６に記憶されたデー
タ、すなわちトランジスタのタイプ（エンハンスメント
形又はデプレッション形）が読出される。
【０００６】このような通常のＮＡＮＤセル構造を有す
る場合、次のような問題が発生する。例えば、１個の単
位ストリング内のメモリトランジスタを８個とし、これ
を１６Ｍ（mega＝２20）半導体集積回路で設計する場合
を考えると、セルアレイの構造は、１ｋ×１６ｋ（ｋ＝
２10）個、２ｋ×８ｋ個、又は４ｋ×４ｋ個のように配
置し得る。ここで、信号伝送などを考慮して２ｋ×８ｋ
をもって実施すると、１本のビット線には１ｋ個の単位
ストリングが直列に接続されることになる。そのために
チップ内の各ビット線にかかる負荷が格段に大きくな
り、これが、信号伝送の遅延や低電源供給電圧における
誤動作を発生させる原因となる。
る場合、次のような問題が発生する。例えば、１個の単
位ストリング内のメモリトランジスタを８個とし、これ
を１６Ｍ（mega＝２20）半導体集積回路で設計する場合
を考えると、セルアレイの構造は、１ｋ×１６ｋ（ｋ＝
２10）個、２ｋ×８ｋ個、又は４ｋ×４ｋ個のように配
置し得る。ここで、信号伝送などを考慮して２ｋ×８ｋ
をもって実施すると、１本のビット線には１ｋ個の単位
ストリングが直列に接続されることになる。そのために
チップ内の各ビット線にかかる負荷が格段に大きくな
り、これが、信号伝送の遅延や低電源供給電圧における
誤動作を発生させる原因となる。
【０００７】一方、ビット線負荷に関連したキャパシタ
ンスについては、基板と金属線との間に発生するキャパ
シタンス、ワード線を形成するポリシリコン層とこのポ
リシリコン層上に形成される金属線との間のキャパシタ
ンス、そして金属線のキャパシタンス及び金属線間のキ
ャパシタンスなどが存在する。さらに、ビット線の一番
近くに位置するメモリトランジスタ用エンハンスメント
形トランジスタのドレインオーバラップキャパシタンス
が存在する。メモリセルの集積度が増すうえに電源供給
電圧が低電圧化する６４Ｍや２５６Ｍ級以上の超高集積
に向く不揮発性半導体集積回路の実現のためには、この
ようなキャパシタンスによる影響をものり越えなければ
ならない。
ンスについては、基板と金属線との間に発生するキャパ
シタンス、ワード線を形成するポリシリコン層とこのポ
リシリコン層上に形成される金属線との間のキャパシタ
ンス、そして金属線のキャパシタンス及び金属線間のキ
ャパシタンスなどが存在する。さらに、ビット線の一番
近くに位置するメモリトランジスタ用エンハンスメント
形トランジスタのドレインオーバラップキャパシタンス
が存在する。メモリセルの集積度が増すうえに電源供給
電圧が低電圧化する６４Ｍや２５６Ｍ級以上の超高集積
に向く不揮発性半導体集積回路の実現のためには、この
ようなキャパシタンスによる影響をものり越えなければ
ならない。
【０００８】また、ビット線負荷は、ビット線接続部１
０から発生する接合（junction）キャパシタンスによっ
ても発生する。これに関連して図６に、図５に示す回路
におけるビット線接続部１０の断面構成を簡略に示す。
図６に符号２２で示すのが連結手段として使用される金
属材料で形成されたビット線であり、符号２４はビット
線とのコンタクトのためのＮ+ アクティブ領域、符号２
６はトランジスタのドレイン及びソースとして使用され
るＮ+ アクティブ領域を示す。符号３２Ａ乃至３２Ｄ
は、トランジスタのゲート電極及びチップ内部の接続手
段として使用されるポリシリコン層を示している。
０から発生する接合（junction）キャパシタンスによっ
ても発生する。これに関連して図６に、図５に示す回路
におけるビット線接続部１０の断面構成を簡略に示す。
図６に符号２２で示すのが連結手段として使用される金
属材料で形成されたビット線であり、符号２４はビット
線とのコンタクトのためのＮ+ アクティブ領域、符号２
６はトランジスタのドレイン及びソースとして使用され
るＮ+ アクティブ領域を示す。符号３２Ａ乃至３２Ｄ
は、トランジスタのゲート電極及びチップ内部の接続手
段として使用されるポリシリコン層を示している。
【０００９】図６に示す構成における特徴は、キャリア
の移動度をよくするために、各トランジスタのソース及
びドレイン領域として使用されるＮ+ アクティブ領域２
６以外にも、ビット線接続部にＮ+ アクティブ領域２４
を形成する点にある。このような構成においては、Ｎ+
アクティブ領域２４内の不純物濃度に影響を受けるＮ +
アクティブ領域２４の接合キャパシタンスが発生する。
この接合キャパシタンスはチップ内に多数存在するビッ
ト線接続部ごとに存在しており、これら接合キャパシタ
ンスが信号電送について大きな遅延をもたらす。
の移動度をよくするために、各トランジスタのソース及
びドレイン領域として使用されるＮ+ アクティブ領域２
６以外にも、ビット線接続部にＮ+ アクティブ領域２４
を形成する点にある。このような構成においては、Ｎ+
アクティブ領域２４内の不純物濃度に影響を受けるＮ +
アクティブ領域２４の接合キャパシタンスが発生する。
この接合キャパシタンスはチップ内に多数存在するビッ
ト線接続部ごとに存在しており、これら接合キャパシタ
ンスが信号電送について大きな遅延をもたらす。
【００１０】さらに、ゲート電極３２Ｃがデプレッショ
ン形トランジスタの制御端子、ゲート電極３２Ｄがエン
ハンスメント形トランジスタの制御端子であれば、電圧
０Ｖがエンハンスメント形トランジスタの制御電圧とし
て印加されるので、待機時あるいはアクセス動作時に、
破線３６で囲った部分のように、オーバラップキャパシ
タンスが存在するようになる。その結果、上述したよう
なビット線の負荷キャパシタンスと相まって、特に６４
Ｍ（mega＝２20）級以上の超高集積半導体集積回路の場
合には、データアクセス時の高速動作に影響を及ぼすう
え、低電源供給電圧の使用に伴って読出し時の誤動作を
発生させるという問題点がある。
ン形トランジスタの制御端子、ゲート電極３２Ｄがエン
ハンスメント形トランジスタの制御端子であれば、電圧
０Ｖがエンハンスメント形トランジスタの制御電圧とし
て印加されるので、待機時あるいはアクセス動作時に、
破線３６で囲った部分のように、オーバラップキャパシ
タンスが存在するようになる。その結果、上述したよう
なビット線の負荷キャパシタンスと相まって、特に６４
Ｍ（mega＝２20）級以上の超高集積半導体集積回路の場
合には、データアクセス時の高速動作に影響を及ぼすう
え、低電源供給電圧の使用に伴って読出し時の誤動作を
発生させるという問題点がある。
【００１１】
【発明が解決しようとする課題】したがって本発明の目
的は、第一に、低電源供給電圧に適するメモリセル構造
を有する不揮発性半導体集積回路を提供することにあ
る。
的は、第一に、低電源供給電圧に適するメモリセル構造
を有する不揮発性半導体集積回路を提供することにあ
る。
【００１２】第二に、読出動作時に一層の高速アクセス
が可能となる不揮発性半導体集積回路を提供することに
ある。
が可能となる不揮発性半導体集積回路を提供することに
ある。
【００１３】第三に、ビット線の負荷を極力抑制できる
ようなメモリセル構造を有する不揮発性半導体集積回路
を提供することにある。
ようなメモリセル構造を有する不揮発性半導体集積回路
を提供することにある。
【００１４】第四に、ビット線の負荷キャパシタンスを
最大限に抑制することができ、より高速のデータアクセ
ス動作と低電圧供給時の動作特性向上が可能となる不揮
発性半導体集積回路を提供することにある。
最大限に抑制することができ、より高速のデータアクセ
ス動作と低電圧供給時の動作特性向上が可能となる不揮
発性半導体集積回路を提供することにある。
【００１５】第五に、メモリセルとビット線接続部との
間に発生する接合キャパシタンスを抑制することができ
るメモリセル構造を有する不揮発性半導体集積回路を提
供することにある。
間に発生する接合キャパシタンスを抑制することができ
るメモリセル構造を有する不揮発性半導体集積回路を提
供することにある。
【００１６】第六に、メモリセルとビット線とが接続す
る部分で、一番近くに存在するエンハンスメント形トラ
ンジスタのオーバラップキャパシタンスを解消できるセ
ル構造を提供することにある。
る部分で、一番近くに存在するエンハンスメント形トラ
ンジスタのオーバラップキャパシタンスを解消できるセ
ル構造を提供することにある。
【００１７】第七に、メモリセルの集積度が増加するに
従って、ビット線負荷キャパシタンスをより効率的に解
決できるセル構造を有する不揮発性半導体集積回路を提
供することにある。
従って、ビット線負荷キャパシタンスをより効率的に解
決できるセル構造を有する不揮発性半導体集積回路を提
供することにある。
【００１８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、第１導電形を有する半導体基板と、
該半導体基板の表面から形成されるウェル領域と、この
ウェル領域に形成される多数のメモリストリングと、半
導体基板上で相互に平行に形成される多数のビット線
と、を有する不揮発性半導体集積回路について、各メモ
リストリングの一端と対応するビット線との間に導通、
非導通となるスイッチング手段を少なくとも備えるよう
にすることを一つの特徴とする。
るために本発明は、第１導電形を有する半導体基板と、
該半導体基板の表面から形成されるウェル領域と、この
ウェル領域に形成される多数のメモリストリングと、半
導体基板上で相互に平行に形成される多数のビット線
と、を有する不揮発性半導体集積回路について、各メモ
リストリングの一端と対応するビット線との間に導通、
非導通となるスイッチング手段を少なくとも備えるよう
にすることを一つの特徴とする。
【００１９】このスイッチング手段は、自分の属するス
トリングが選択された場合にのみ信号を伝送するよう導
通となり、それ以外の場合には非導通となるよう動作す
ることによって、ビット線との接合キャパシタンスを抑
制するよう働く。
トリングが選択された場合にのみ信号を伝送するよう導
通となり、それ以外の場合には非導通となるよう動作す
ることによって、ビット線との接合キャパシタンスを抑
制するよう働く。
【００２０】また、メモリストリングとビット線とが接
続するビット線接続部における基板接続領域を、他のト
ランジスタのソース及びドレインを構成する第１アクテ
ィブ領域の濃度とは異なる濃度を有する第２アクティブ
領域とし、この第２アクティブ領域について、第１アク
ティブ領域よりイオン注入量を少なくして形成すること
を特徴としている。
続するビット線接続部における基板接続領域を、他のト
ランジスタのソース及びドレインを構成する第１アクテ
ィブ領域の濃度とは異なる濃度を有する第２アクティブ
領域とし、この第２アクティブ領域について、第１アク
ティブ領域よりイオン注入量を少なくして形成すること
を特徴としている。
【００２１】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図中で共通する部分には
可能な限り同一の符号を付している。
参照して詳細に説明する。尚、図中で共通する部分には
可能な限り同一の符号を付している。
【００２２】以下の説明において、スイッチング手段と
してのブロック選択トランジスタ、ビット線接続部及び
メモリセルの大きさ、メモリセルのゲート膜の厚さ、ビ
ット線接続部のアクティブ領域の厚さなどは、本発明を
より全般的に理解できるように特定したものであって、
当該技術分野における通常の知識を有する者であれば、
それらに限られるものではなく、各種変形を施したとし
ても本発明を実施するできることは容易に理解できるで
あろう。
してのブロック選択トランジスタ、ビット線接続部及び
メモリセルの大きさ、メモリセルのゲート膜の厚さ、ビ
ット線接続部のアクティブ領域の厚さなどは、本発明を
より全般的に理解できるように特定したものであって、
当該技術分野における通常の知識を有する者であれば、
それらに限られるものではなく、各種変形を施したとし
ても本発明を実施するできることは容易に理解できるで
あろう。
【００２３】また、ここで使用する“ストリング選択ト
ランジスタ”は、エンハンスメント形トランジスタ又は
デプレッション形トランジスタで実施され、自分の属し
たストリングにおけるデータを記憶したメモリトランジ
スタが選択される場合に当該ストリングの選択をエネー
ブルとし、それ以外の自分の属したストリングにおける
メモリトランジスタの選択ではない場合、当該ストリン
グの選択をディスエーブルとするように動作するトラン
ジスタであり、ストリング選択信号によりエネーブル／
ディスエーブルされる。そして“ブロック選択トランジ
スタ”は、各メモリストリングごとに備えられる本発明
に係るスイッチング手段の実施例であって、ストリング
選択トランジスタとビット線接続部との間に介在し、ビ
ット線キャパシタンスを抑制するトランジスタである。
ランジスタ”は、エンハンスメント形トランジスタ又は
デプレッション形トランジスタで実施され、自分の属し
たストリングにおけるデータを記憶したメモリトランジ
スタが選択される場合に当該ストリングの選択をエネー
ブルとし、それ以外の自分の属したストリングにおける
メモリトランジスタの選択ではない場合、当該ストリン
グの選択をディスエーブルとするように動作するトラン
ジスタであり、ストリング選択信号によりエネーブル／
ディスエーブルされる。そして“ブロック選択トランジ
スタ”は、各メモリストリングごとに備えられる本発明
に係るスイッチング手段の実施例であって、ストリング
選択トランジスタとビット線接続部との間に介在し、ビ
ット線キャパシタンスを抑制するトランジスタである。
【００２４】図１に示す回路図は、本発明によるビット
線負荷を抑制するための単位セル構造についての第１実
施例で、次のような構成を示すものである。すなわち、
まず１本のビット線ＢＬに２個のメモリストリングを接
続した形態をもっている。これは、チップの集積度及び
信号伝送の速度などを考慮してこのような形態で実施す
ることが可能である。尚、図１に示すような構成が、チ
ップの集積度に比例してチップの行及び列方向に伸張す
るマトリックス形態とされて多数存在することになる。
線負荷を抑制するための単位セル構造についての第１実
施例で、次のような構成を示すものである。すなわち、
まず１本のビット線ＢＬに２個のメモリストリングを接
続した形態をもっている。これは、チップの集積度及び
信号伝送の速度などを考慮してこのような形態で実施す
ることが可能である。尚、図１に示すような構成が、チ
ップの集積度に比例してチップの行及び列方向に伸張す
るマトリックス形態とされて多数存在することになる。
【００２５】１個のメモリストリングは、ビット線ＢＬ
にドレインが接続され、ブロック選択信号ＢＳＬを制御
入力とするブロック選択トランジスタ４２（５２）と、
このブロック選択トランジスタ４２（５２）のソースに
チャネルが直列接続され、ストリング選択信号ＳＳＬ１
及びストリング選択信号ＳＳＬ２を制御入力とするスト
リング選択トランジスタ４４（５４）及びストリング選
択トランジスタ４６（５６）と、このストリング選択ト
ランジスタ４６（５６）のソースとソース電圧ＧＮＤが
かかるソース線６２との間にチャネルがＮＡＮＤ形態で
直列接続され、ワード線ＷＬ１、…、ＷＬｎが制御端子
に接続されたメモリトランジスタ４８、…、５０（５
８、…、６０）とから構成される。
にドレインが接続され、ブロック選択信号ＢＳＬを制御
入力とするブロック選択トランジスタ４２（５２）と、
このブロック選択トランジスタ４２（５２）のソースに
チャネルが直列接続され、ストリング選択信号ＳＳＬ１
及びストリング選択信号ＳＳＬ２を制御入力とするスト
リング選択トランジスタ４４（５４）及びストリング選
択トランジスタ４６（５６）と、このストリング選択ト
ランジスタ４６（５６）のソースとソース電圧ＧＮＤが
かかるソース線６２との間にチャネルがＮＡＮＤ形態で
直列接続され、ワード線ＷＬ１、…、ＷＬｎが制御端子
に接続されたメモリトランジスタ４８、…、５０（５
８、…、６０）とから構成される。
【００２６】本発明に係るブロック選択トランジスタ４
２（５２）は、エンハンスメント形トランジスタで構成
される。また、ストリング選択トランジスタ４４、４６
（５４、５６）は、１個のエンハンスメント形トランジ
スタと１個のデプレッション形トランジスタとから構成
される。そして、メモリトランジスタの個数は、２
N（Ｎ＝１、２、３、…）に従い決定される。このよう
な構成例での動作特性を以下に説明する。
２（５２）は、エンハンスメント形トランジスタで構成
される。また、ストリング選択トランジスタ４４、４６
（５４、５６）は、１個のエンハンスメント形トランジ
スタと１個のデプレッション形トランジスタとから構成
される。そして、メモリトランジスタの個数は、２
N（Ｎ＝１、２、３、…）に従い決定される。このよう
な構成例での動作特性を以下に説明する。
【００２７】図２は、図１に示したストリング選択信号
ＳＳＬ１、ＳＳＬ２、ブロック選択信号ＢＳＬ、及びワ
ード線信号ＷＬ１、…、ＷＬｎを供給する行デコーダの
構成例を示す回路図である。この例の回路は、１９９３
年４月２４日付で公開された本出願人による韓国特許出
願第“１９９１−６５６９”号に開示した構成をもって
いる。
ＳＳＬ１、ＳＳＬ２、ブロック選択信号ＢＳＬ、及びワ
ード線信号ＷＬ１、…、ＷＬｎを供給する行デコーダの
構成例を示す回路図である。この例の回路は、１９９３
年４月２４日付で公開された本出願人による韓国特許出
願第“１９９１−６５６９”号に開示した構成をもって
いる。
【００２８】同図に示すデコーダ部はセルアレイの各行
ごとに存在するので、同じ行に存在するメモリストリン
グは同じ行デコーダによりエネーブルされる。信号Ｐ
１、Ｑ１、及びＲ１は内部信号として形成された行アド
レスのデコーディング信号であり、また、入力信号ＳＳ
１、ＳＳ２及び信号Ｓ１、…、Ｓｎは、図示せぬ所定の
プリデコーダの出力信号である。このようなプリデコー
ダの回路構成及びアドレッシングについては、１９９２
年１０月３０日付で公開された韓国特許出願第“１９９
１−２０２０９”号に開示されている。
ごとに存在するので、同じ行に存在するメモリストリン
グは同じ行デコーダによりエネーブルされる。信号Ｐ
１、Ｑ１、及びＲ１は内部信号として形成された行アド
レスのデコーディング信号であり、また、入力信号ＳＳ
１、ＳＳ２及び信号Ｓ１、…、Ｓｎは、図示せぬ所定の
プリデコーダの出力信号である。このようなプリデコー
ダの回路構成及びアドレッシングについては、１９９２
年１０月３０日付で公開された韓国特許出願第“１９９
１−２０２０９”号に開示されている。
【００２９】この図示せぬプリデコーダの出力信号が図
２に示す行デコーダに入力され、また、外部アドレスの
組合せによる信号Ｐ１、Ｑ１、Ｒ１がＮＯＲゲート７０
に入力されると、信号Ｐ１、Ｑ１、Ｒ１のデコーディン
グに従って所定のブロック選択信号ＢＳＬとストリング
選択信号ＳＳＬ１、ＳＳＬ２とワード線ＷＬ１、…、Ｗ
Ｌｎとがそれぞれ選択され、そしてストリング選択信号
ＳＳＬ１、ＳＳＬ２は選択動作時に論理“ハイ”、ワー
ド線ＷＬ１、…、ＷＬｎは選択時に論理“ロウ”で供給
されて所定のメモリセルを選択する。
２に示す行デコーダに入力され、また、外部アドレスの
組合せによる信号Ｐ１、Ｑ１、Ｒ１がＮＯＲゲート７０
に入力されると、信号Ｐ１、Ｑ１、Ｒ１のデコーディン
グに従って所定のブロック選択信号ＢＳＬとストリング
選択信号ＳＳＬ１、ＳＳＬ２とワード線ＷＬ１、…、Ｗ
Ｌｎとがそれぞれ選択され、そしてストリング選択信号
ＳＳＬ１、ＳＳＬ２は選択動作時に論理“ハイ”、ワー
ド線ＷＬ１、…、ＷＬｎは選択時に論理“ロウ”で供給
されて所定のメモリセルを選択する。
【００３０】このとき、図２に示した構成から分かるよ
うに、ＮＯＲゲート７０は、信号Ｐ１、Ｑ１、Ｒ１がす
べて論理“ロウ”で入力される場合以外は常に論理“ロ
ウ”の信号を出力するようになっているので、ブロック
選択信号ＢＳＬもＮＯＲゲート７０の出力動作に対応し
て出力される。すなわち、ストリング内のいずれかのメ
モリセルが選択される場合を除いて、常にブロック選択
信号ＢＳＬは論理“ロウ”で印加されるので、選択され
ないストリングについてのブロック選択トランジスタは
ＯＦＦとされる。
うに、ＮＯＲゲート７０は、信号Ｐ１、Ｑ１、Ｒ１がす
べて論理“ロウ”で入力される場合以外は常に論理“ロ
ウ”の信号を出力するようになっているので、ブロック
選択信号ＢＳＬもＮＯＲゲート７０の出力動作に対応し
て出力される。すなわち、ストリング内のいずれかのメ
モリセルが選択される場合を除いて、常にブロック選択
信号ＢＳＬは論理“ロウ”で印加されるので、選択され
ないストリングについてのブロック選択トランジスタは
ＯＦＦとされる。
【００３１】ここで図１に戻って、図２に示した行デコ
ーダから供給される制御信号を考慮して動作を説明す
る。外部から入力されるアドレス信号の状態に従って行
デコーダが動作し、それによりブロック選択信号ＢＳＬ
が選択される。選択ブロックに該当するブロック選択信
号ＢＳＬは電源供給電圧Ｖｃｃレベル、つまり論理“ハ
イ”となり、非選択ブロックに該当するブロック選択信
号ＢＳＬは接地電圧Ｖｓｓレベル、つまり論理“ロウ”
となる。
ーダから供給される制御信号を考慮して動作を説明す
る。外部から入力されるアドレス信号の状態に従って行
デコーダが動作し、それによりブロック選択信号ＢＳＬ
が選択される。選択ブロックに該当するブロック選択信
号ＢＳＬは電源供給電圧Ｖｃｃレベル、つまり論理“ハ
イ”となり、非選択ブロックに該当するブロック選択信
号ＢＳＬは接地電圧Ｖｓｓレベル、つまり論理“ロウ”
となる。
【００３２】図１に示す第１実施例におけるメモリトラ
ンジスタの選択動作時に、ブロック選択信号ＢＳＬ、ス
トリング選択信号ＳＳＬ１、ＳＳＬ２、及びワード線Ｗ
Ｌ１、…、ＷＬｎにかかる電圧について、次の表１に示
す。この表１は、メモリトランジスタ４８（第１ストリ
ング選択）、又はメモリトランジスタ５８（第２ストリ
ング選択）を選択する場合と、図１に示すメモリストリ
ングを非選択とする場合とを示すものである。尚、図示
以外の他のメモリトランジスタの選択過程も同じように
して行われ得る。
ンジスタの選択動作時に、ブロック選択信号ＢＳＬ、ス
トリング選択信号ＳＳＬ１、ＳＳＬ２、及びワード線Ｗ
Ｌ１、…、ＷＬｎにかかる電圧について、次の表１に示
す。この表１は、メモリトランジスタ４８（第１ストリ
ング選択）、又はメモリトランジスタ５８（第２ストリ
ング選択）を選択する場合と、図１に示すメモリストリ
ングを非選択とする場合とを示すものである。尚、図示
以外の他のメモリトランジスタの選択過程も同じように
して行われ得る。
【００３３】
【表１】
【００３４】この第１実施例においてビット線ＢＬにか
かるビット線負荷について、特に、チップの集積度を１
６Ｍとし、セルアレイの構成を２ｋ×８ｋとした場合を
例として説明する。この場合、１本のビット線に多数の
ストリングが接続され、各ビット線には大容量負荷がか
かることになる。これを抑制するために、まずメモリス
トリングの構成において、ストリング選択トランジスタ
を構成するデプレッション形トランジスタとビット線Ｂ
Ｌとの間にブロック選択トランジスタ４２（又は５２）
が位置することにより、接合キャパシタンスの大きいデ
プレッション形トランジスタとビット線接続部４０との
間を遮断して負荷容量を少なくできる。すなわち、エン
ハンスメント形トランジスタで構成されたブロック選択
トランジスタのゲートに電圧０Ｖが印加されるため、図
１に示すメモリトランジスタ４８（又は５８）のアクテ
ィブ領域がビット線接続部４０と遮断されるからであ
る。加えて、ビット線接続部４０とデプレッション形ト
ランジスタとの間に、非導通状態のブロック選択トラン
ジスタ４２（又は５２）が位置することにより、デプレ
ッション形トランジスタのゲートキャパシタンスの発生
が防止される。
かるビット線負荷について、特に、チップの集積度を１
６Ｍとし、セルアレイの構成を２ｋ×８ｋとした場合を
例として説明する。この場合、１本のビット線に多数の
ストリングが接続され、各ビット線には大容量負荷がか
かることになる。これを抑制するために、まずメモリス
トリングの構成において、ストリング選択トランジスタ
を構成するデプレッション形トランジスタとビット線Ｂ
Ｌとの間にブロック選択トランジスタ４２（又は５２）
が位置することにより、接合キャパシタンスの大きいデ
プレッション形トランジスタとビット線接続部４０との
間を遮断して負荷容量を少なくできる。すなわち、エン
ハンスメント形トランジスタで構成されたブロック選択
トランジスタのゲートに電圧０Ｖが印加されるため、図
１に示すメモリトランジスタ４８（又は５８）のアクテ
ィブ領域がビット線接続部４０と遮断されるからであ
る。加えて、ビット線接続部４０とデプレッション形ト
ランジスタとの間に、非導通状態のブロック選択トラン
ジスタ４２（又は５２）が位置することにより、デプレ
ッション形トランジスタのゲートキャパシタンスの発生
が防止される。
【００３５】したがってビット線負荷は、従来と比較し
て大きく減少することになる。例えば、デザインルール
においてセルサイズがＷ／Ｌ＝１．０／１．０〔μ
ｍ〕、ゲート酸化膜の厚さが１６０Å、ビット線を形成
する金属層間の間隔が１．０μｍ、各アクティブ領域間
の間隔が１．０μｍ、そして１本のビット線に接続され
たメモリストリングの個数が１ｋ個とした場合に、上記
実施例において発生するキャパシタンスを従来技術と比
較すると、次の表２に示すようになる。
て大きく減少することになる。例えば、デザインルール
においてセルサイズがＷ／Ｌ＝１．０／１．０〔μ
ｍ〕、ゲート酸化膜の厚さが１６０Å、ビット線を形成
する金属層間の間隔が１．０μｍ、各アクティブ領域間
の間隔が１．０μｍ、そして１本のビット線に接続され
たメモリストリングの個数が１ｋ個とした場合に、上記
実施例において発生するキャパシタンスを従来技術と比
較すると、次の表２に示すようになる。
【００３６】
【表２】
【００３７】この表２から分かるように、２ｋ×８ｋの
セルアレイ構成を有する１６Ｍ不揮発性半導体集積回路
の場合、本発明により４．７７ｐｆのビット線負荷を減
少させることができる。したがって、このようなセル構
造を適用すれば、６４Ｍや２５６Ｍ級以上の超高集積不
揮発性半導体集積回路においてその効果をより一層期待
できるので、データの高速アクセスに加えて低電源供給
電圧に対する適応能力に優れるセル構造が実現可能とな
る。
セルアレイ構成を有する１６Ｍ不揮発性半導体集積回路
の場合、本発明により４．７７ｐｆのビット線負荷を減
少させることができる。したがって、このようなセル構
造を適用すれば、６４Ｍや２５６Ｍ級以上の超高集積不
揮発性半導体集積回路においてその効果をより一層期待
できるので、データの高速アクセスに加えて低電源供給
電圧に対する適応能力に優れるセル構造が実現可能とな
る。
【００３８】次に、本発明によるビット線負荷抑制のた
めの単位セル構造についての第２、第３実施例を図３及
び図４を用いて説明する。図３及び図４に示す実施例
は、特に、基板におけるビット線接続部から発生する接
合キャパシタンスを抑制してビット線負荷を減少させる
もので、図５に示した従来の回路に適用した場合でも接
合キャパシタンスの問題を効果的に解決することができ
る。また、図１に示した本発明による回路例に適用した
場合には、前述したブロック選択トランジスタを備える
ことによる作用効果に加えて、接合キャパシタンスの問
題をも効果的に解決することができる。つまり、図１の
第１実施例と図３又は図４に示す第２、第３実施例とを
組み合わせることで、非常に効果的にビット線負荷を抑
制することが可能となり、より一層超高集積化に適した
メモリを得ることができる。
めの単位セル構造についての第２、第３実施例を図３及
び図４を用いて説明する。図３及び図４に示す実施例
は、特に、基板におけるビット線接続部から発生する接
合キャパシタンスを抑制してビット線負荷を減少させる
もので、図５に示した従来の回路に適用した場合でも接
合キャパシタンスの問題を効果的に解決することができ
る。また、図１に示した本発明による回路例に適用した
場合には、前述したブロック選択トランジスタを備える
ことによる作用効果に加えて、接合キャパシタンスの問
題をも効果的に解決することができる。つまり、図１の
第１実施例と図３又は図４に示す第２、第３実施例とを
組み合わせることで、非常に効果的にビット線負荷を抑
制することが可能となり、より一層超高集積化に適した
メモリを得ることができる。
【００３９】図３Ａに示すのは、基板におけるビット線
接続部がＮ- 層で構成される構造とした断面図である。
この構造における特徴は、図６に示したような従来のも
のとは異なり、基板１１８のビット線接続部になる接続
領域、つまりアクティブ領域１１４がＮ- 層で構成され
ている点にある。すなわち、Ｎ+ 層は通常、イオン注入
量が１０15乃至１０17ｉｏｎｓ／ｃｍ3 程度になるのに
対し、Ｎ- 層の場合には、通常、イオン注入量が１０10
乃至１０15ｉｏｎｓ／ｃｍ3 程度になる。したがって、
Ｎ+ 層に比べて相対的に低い濃度を有するＮ- 層では、
その不純物濃度の違いによって発生するキャパシタンス
がＮ+ 層に比べて非常に少くなる。これによって、アク
ティブ領域のＮ- 層１１４で発生する接合キャパシタン
スは抑制されることになる。
接続部がＮ- 層で構成される構造とした断面図である。
この構造における特徴は、図６に示したような従来のも
のとは異なり、基板１１８のビット線接続部になる接続
領域、つまりアクティブ領域１１４がＮ- 層で構成され
ている点にある。すなわち、Ｎ+ 層は通常、イオン注入
量が１０15乃至１０17ｉｏｎｓ／ｃｍ3 程度になるのに
対し、Ｎ- 層の場合には、通常、イオン注入量が１０10
乃至１０15ｉｏｎｓ／ｃｍ3 程度になる。したがって、
Ｎ+ 層に比べて相対的に低い濃度を有するＮ- 層では、
その不純物濃度の違いによって発生するキャパシタンス
がＮ+ 層に比べて非常に少くなる。これによって、アク
ティブ領域のＮ- 層１１４で発生する接合キャパシタン
スは抑制されることになる。
【００４０】この図３Ａに示す断面構造を形成するに
は、チップ製造時に、マスクを使用してＮ+ アクティブ
領域を除いたＮ- アクティブ領域の形成箇所にＮ- 層形
成用の不純物を注入してから、Ｎ- アクティブ領域をマ
スキングしてＮ+ 層形成用の不純物を注入してＮ+ アク
ティブ領域を形成するか、あるいは、その逆順の過程に
よりＮ- アクティブ領域を形成するような方法を用い
る。このようにすることで、この実施例を用いた場合で
も特に工程が複雑化するようなこともなく製造できる。
は、チップ製造時に、マスクを使用してＮ+ アクティブ
領域を除いたＮ- アクティブ領域の形成箇所にＮ- 層形
成用の不純物を注入してから、Ｎ- アクティブ領域をマ
スキングしてＮ+ 層形成用の不純物を注入してＮ+ アク
ティブ領域を形成するか、あるいは、その逆順の過程に
よりＮ- アクティブ領域を形成するような方法を用い
る。このようにすることで、この実施例を用いた場合で
も特に工程が複雑化するようなこともなく製造できる。
【００４１】この第２実施例においては、Ｎ- 層１１４
の不純物濃度を１０12ｉｏｎｓ／ｃｍ3 程度とした（た
だし、これに限られるものではない）。つまり、この濃
度状態とした場合にその他の条件と合わせて最適の動作
状態を得られたものである。当然のことながら、ビット
線接続部に隣接するトランジスタのアクティブ領域とし
て使用されるＮ+ アクティブ領域１２２については、Ｎ
- アクティブ領域１１４より多い量の不純物が注入され
る。尚、図３Ｂは、図３Ａに示す構造の平面上の配置図
である。以上の図３に示した構造例から得られる接合キ
ャパシタンスの減少については、後述する。
の不純物濃度を１０12ｉｏｎｓ／ｃｍ3 程度とした（た
だし、これに限られるものではない）。つまり、この濃
度状態とした場合にその他の条件と合わせて最適の動作
状態を得られたものである。当然のことながら、ビット
線接続部に隣接するトランジスタのアクティブ領域とし
て使用されるＮ+ アクティブ領域１２２については、Ｎ
- アクティブ領域１１４より多い量の不純物が注入され
る。尚、図３Ｂは、図３Ａに示す構造の平面上の配置図
である。以上の図３に示した構造例から得られる接合キ
ャパシタンスの減少については、後述する。
【００４２】図４Ａは、また別の第３実施例で、基板に
おけるビット線接続部がＮ- 層とＮ + 層とからなる例を
示す図３Ａ相当の断面図である。また、図４Ｂは図４Ａ
の平面上の配置図である。
おけるビット線接続部がＮ- 層とＮ + 層とからなる例を
示す図３Ａ相当の断面図である。また、図４Ｂは図４Ａ
の平面上の配置図である。
【００４３】この図４Ａに示す構造における特徴は、ビ
ット線１１２と接続される基板のアクティブ領域がＮ+
アクティブ領域１２６で構成され、その周辺領域がＮ-
アクティブ領域１２４で構成される点にある。これに関
しては、図４Ｂを参照するとより容易に理解することが
できる。従来例と比較した場合、図１に示した従来のビ
ット線接続部１０のアクティブ領域の構造が隣接するフ
ローティングゲートの下側部分まで伸張する長さを有す
るのに比べて、図４Ａにおいては、ビット線接続孔（co
ntact hole）部分のみＮ+ アクティブ領域１２６で形成
され、隣接するフローティングゲートの下側部分まで伸
張する領域は、Ｎ- アクティブ領域１２４で形成されて
いる。図４Ｂを参照するとよく分かるように、ビット線
接続孔部分のみＮ+ アクティブ領域で形成され、隣接す
るポリシリコン層までは、Ｎ- アクティブ領域が形成さ
れている。この図４Ａに示した構造例においては、Ｎ-
アクティブ領域１２４の層厚さを０．１μｍ程度、Ｎ+
アクティブ領域１２６の層厚さをＮ- アクティブ領域１
２４の層厚さの２倍乃至３倍程度で形成して実施した。
それにより動作特性などにおいて最良のものが得られ
た。
ット線１１２と接続される基板のアクティブ領域がＮ+
アクティブ領域１２６で構成され、その周辺領域がＮ-
アクティブ領域１２４で構成される点にある。これに関
しては、図４Ｂを参照するとより容易に理解することが
できる。従来例と比較した場合、図１に示した従来のビ
ット線接続部１０のアクティブ領域の構造が隣接するフ
ローティングゲートの下側部分まで伸張する長さを有す
るのに比べて、図４Ａにおいては、ビット線接続孔（co
ntact hole）部分のみＮ+ アクティブ領域１２６で形成
され、隣接するフローティングゲートの下側部分まで伸
張する領域は、Ｎ- アクティブ領域１２４で形成されて
いる。図４Ｂを参照するとよく分かるように、ビット線
接続孔部分のみＮ+ アクティブ領域で形成され、隣接す
るポリシリコン層までは、Ｎ- アクティブ領域が形成さ
れている。この図４Ａに示した構造例においては、Ｎ-
アクティブ領域１２４の層厚さを０．１μｍ程度、Ｎ+
アクティブ領域１２６の層厚さをＮ- アクティブ領域１
２４の層厚さの２倍乃至３倍程度で形成して実施した。
それにより動作特性などにおいて最良のものが得られ
た。
【００４４】図３及び図４に示した構造による接合キャ
パシタンスの減少について次に説明する。メモリセルに
関連したデザインルールにおいて、アクティブ領域の幅
及びスペースがそれぞれ１．０μｍ、ビット線接続孔の
広さが１×１μｍ、基板のアクティブ領域とビット線接
続部との重なり厚さが１μｍであるとする。このような
条件下で、セルアレイの構成を２ｋ×８ｋとし、１本の
ビット線接続部に関連してキャパシタンスを形成する断
面積を３×３μｍとする場合、図５及び図６に示した従
来例における接合キャパシタンスは３．２２ｐｆとな
る。これに対して、図３Ａに示した構造では接合キャパ
シタンスが１．６１ｐｆとなり、図４Ａに示した構造で
は接合型キャパシタンスが１．７６ｐｆとなる。つま
り、第２、第３実施例の構造によれば、従来に比べて接
合キャパシタンスがほぼ１／２に減少する。このような
結果はＰ形基板を使用して得られた値であるので、当
然、その減少値については基板の導電性に応じて変わる
ものである。
パシタンスの減少について次に説明する。メモリセルに
関連したデザインルールにおいて、アクティブ領域の幅
及びスペースがそれぞれ１．０μｍ、ビット線接続孔の
広さが１×１μｍ、基板のアクティブ領域とビット線接
続部との重なり厚さが１μｍであるとする。このような
条件下で、セルアレイの構成を２ｋ×８ｋとし、１本の
ビット線接続部に関連してキャパシタンスを形成する断
面積を３×３μｍとする場合、図５及び図６に示した従
来例における接合キャパシタンスは３．２２ｐｆとな
る。これに対して、図３Ａに示した構造では接合キャパ
シタンスが１．６１ｐｆとなり、図４Ａに示した構造で
は接合型キャパシタンスが１．７６ｐｆとなる。つま
り、第２、第３実施例の構造によれば、従来に比べて接
合キャパシタンスがほぼ１／２に減少する。このような
結果はＰ形基板を使用して得られた値であるので、当
然、その減少値については基板の導電性に応じて変わる
ものである。
【００４５】また、図３及び図４に示した構造例は、従
来のセル構造に適用した場合でも上記のような効果を得
られるが、図１に示した第１実施例と合わせて適用した
場合に、より一層効果的にビット線負荷を抑制できるよ
うになる。
来のセル構造に適用した場合でも上記のような効果を得
られるが、図１に示した第１実施例と合わせて適用した
場合に、より一層効果的にビット線負荷を抑制できるよ
うになる。
【００４６】以上の図１乃至図４に示した回路及び断面
構造は、本発明の思想に立脚して実現した最適の実施例
であって、これは、本発明の技術的な範囲内であれば各
種変形が可能である。例えば図１におけるブロック選択
トランジスタは、トランジスタでなくとも完全な非導通
動作を行い得るスイッチング手段で実施されればよく、
また図２に示した行デコーダは、他の形態の行デコーダ
で実施してもよい。あるいは、図３Ａに示したＮ- アク
ティブ領域の断面積は、チップの集積度を考慮して適切
に実施するのが好ましい。このような本発明の技術的な
範囲は特許請求の範囲で明確にされ、またその特許請求
の範囲に記載される用語は、発明の詳細な説明の全般に
わたる内容により定義がくだされるものである。
構造は、本発明の思想に立脚して実現した最適の実施例
であって、これは、本発明の技術的な範囲内であれば各
種変形が可能である。例えば図１におけるブロック選択
トランジスタは、トランジスタでなくとも完全な非導通
動作を行い得るスイッチング手段で実施されればよく、
また図２に示した行デコーダは、他の形態の行デコーダ
で実施してもよい。あるいは、図３Ａに示したＮ- アク
ティブ領域の断面積は、チップの集積度を考慮して適切
に実施するのが好ましい。このような本発明の技術的な
範囲は特許請求の範囲で明確にされ、またその特許請求
の範囲に記載される用語は、発明の詳細な説明の全般に
わたる内容により定義がくだされるものである。
【００４７】
【発明の効果】以上述べてきたように本発明は、メモリ
ストリングのビット線接続部に接続されたブロック選択
トランジスタを備え、またビット線接続部にＮ- アクテ
ィブ領域を形成したセル構造を用いたことにより、メモ
リストリングとビット線との接続によるキャパシタンス
の発生を減少させ、さらに、デプレッション形トランジ
スタによるゲートキャパシタンスの発生をも抑制でき、
ビット線負荷を効果的に抑制した不揮発性半導体集積回
路を実現することが可能となる。特に、データアクセス
の高速化及び低電源供給電圧への適応に優れたセル構造
を実現できるので、不揮発性半導体集積回路のさらなる
超高集積化に寄与し、また、より信頼性の高い不揮発性
半導体集積回路の実現を可能とする。
ストリングのビット線接続部に接続されたブロック選択
トランジスタを備え、またビット線接続部にＮ- アクテ
ィブ領域を形成したセル構造を用いたことにより、メモ
リストリングとビット線との接続によるキャパシタンス
の発生を減少させ、さらに、デプレッション形トランジ
スタによるゲートキャパシタンスの発生をも抑制でき、
ビット線負荷を効果的に抑制した不揮発性半導体集積回
路を実現することが可能となる。特に、データアクセス
の高速化及び低電源供給電圧への適応に優れたセル構造
を実現できるので、不揮発性半導体集積回路のさらなる
超高集積化に寄与し、また、より信頼性の高い不揮発性
半導体集積回路の実現を可能とする。
【図１】本発明に係るブロック選択トランジスタを備え
た第１実施例を示す回路図。
た第１実施例を示す回路図。
【図２】図１中に示すストリング選択信号、ブロック選
択信号、及びワード線信号を供給する行デコーダの構成
例を示す回路図。
択信号、及びワード線信号を供給する行デコーダの構成
例を示す回路図。
【図３】Ａは、本発明に係る基板のビット線接続部をＮ
- 層で構成した第２実施例を示す要部断面図、Ｂはその
平面上の配置図。
- 層で構成した第２実施例を示す要部断面図、Ｂはその
平面上の配置図。
【図４】Ａは、本発明に係る基板のビット線接続部をＮ
+ 層とＮ- 層とから構成した第３実施例を示す要部断面
図、Ｂはその平面上の配置図。
+ 層とＮ- 層とから構成した第３実施例を示す要部断面
図、Ｂはその平面上の配置図。
【図５】従来技術による不揮発性半導体集積回路の単位
セル構造を示す回路図。
セル構造を示す回路図。
【図６】図５に示す回路におけるビット線接続部の断面
構造を示す断面図。
構造を示す断面図。
４２、５２ ブロック選択トランジスタ（スイッチング
手段） １１２ ビット線 １１４、１２４ Ｎ- アクティブ領域 １２６ Ｎ+ アクティブ領域 ＢＳＬ ブロック選択信号 ＳＳＬ１、ＳＳＬ２ ストリング選択信号
手段） １１２ ビット線 １１４、１２４ Ｎ- アクティブ領域 １２６ Ｎ+ アクティブ領域 ＢＳＬ ブロック選択信号 ＳＳＬ１、ＳＳＬ２ ストリング選択信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/788 29/792 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１ (72)発明者 高 寧尉 大韓民国ソウル特別市江東区遁村洞490番 地14号６統５班 (72)発明者 趙 星煕 大韓民国京畿道水原市八達区梅灘２洞130 番地
Claims (11)
- 【請求項１】 ビット線接続部とソース線との間にスト
リング選択トランジスタとメモリトランジスタとをＮＡ
ＮＤ構造で接続してなる単位セル構造を有する不揮発性
半導体集積回路において、 ビット線接続部とストリング選択トランジスタとの間に
チャネルが直列接続され、またブロック選択信号を制御
入力とし、ストリングの選択が行われる際に、ブロック
選択信号に応じて導通、非導通となるスイッチング手段
を備えたことを特徴とする不揮発性半導体集積回路。 - 【請求項２】 ブロック選択信号が、ストリングの選択
に際して使用される行アドレスの組合せにより発生され
る請求項１記載の不揮発性半導体集積回路。 - 【請求項３】 スイッチング手段としてエンハンスメン
ト形トランジスタが用いられる請求項２記載の不揮発性
半導体集積回路。 - 【請求項４】 第１導電性を有する基板と、この基板の
主表面に形成されてメモリトランジスタのソース及びド
レイン領域として使用される第２導電性の第１アクティ
ブ領域と、基板上に平行に形成され、所定のメモリトラ
ンジスタの情報とアクセスするための接続領域で基板主
表面と少なくとも接続されるビット線と、前記ビット線
との接続領域における基板主表面に形成され、第２導電
性の第１アクティブ領域より不純物注入量の少ない第３
導電性の第２アクティブ領域と、を備えることを特徴と
する不揮発性半導体集積回路。 - 【請求項５】 第２導電性の第１アクティブ領域がＮ+
アクティブ領域で、第３導電性の第２アクティブ領域が
Ｎ- アクティブ領域である請求項４記載の不揮発性半導
体集積回路。 - 【請求項６】 第１導電性を有する基板と、この基板の
主表面に形成されてメモリトランジスタのソース及びド
レイン領域として使用される第２導電性の第１アクティ
ブ領域と、基板上に平行に形成され、所定のメモリトラ
ンジスタの情報とアクセスするための接続領域で接触孔
を介して基板主表面に少なくとも接続されるビット線
と、前記接触孔が形成される部分の基板主表面のみに形
成される第２導電性の第２アクティブ領域と、この第２
アクティブ領域の周辺を囲むようにして伸張して第１ア
クティブ領域の近接部位まで形成され、第２導電性の第
１アクティブ領域より不純物注入量の少ない第３導電性
の第３アクティブ領域と、を備えることを特徴とする不
揮発性半導体集積回路。 - 【請求項７】 第２導電性の第１アクティブ領域と第２
アクティブ領域とがＮ+ アクティブ領域であり、第３導
電性の第３アクティブ領域がＮ- アクティブ領域である
請求項６記載の不揮発性半導体集積回路。 - 【請求項８】 第１導電性を有する基板と、この基板の
主表面に形成されてメモリトランジスタのソース及びド
レイン領域として使用される第２導電性の第１アクティ
ブ領域と、基板上に平行に形成され、所定のメモリトラ
ンジスタの情報とアクセスするための接続領域で基板主
表面に少なくとも接続されるビット線と、を備え、ビッ
ト線接続部とソース線との間にストリング選択トランジ
スタ及びメモリトランジスタをＮＡＮＤ構造で接続して
なる単位セル構造を有する不揮発性半導体集積回路にお
いて、 ビット線接続部とストリング選択トランジスタとの間に
チャネルが直列接続され、またブロック選択信号を制御
入力とし、ストリングの選択が行われる際に、ブロック
選択信号に従って導通、非導通となるスイッチング手段
と、前記ビット線との接続領域における基板主表面に形
成されてスイッチング手段まで伸張し、第２導電性の第
１アクティブ領域より不純物注入量の少ない第３導電性
の第２アクティブ領域と、を備えることを特徴とする不
揮発性半導体集積回路。 - 【請求項９】 ブロック選択信号が、ストリングの選択
に際して使用される行アドレスの組合せにより発生され
る請求項８記載の不揮発性半導体集積回路。 - 【請求項１０】 スイッチング手段としてエンハンスメ
ント形トランジスタが用いられる請求項９記載の不揮発
性半導体集積回路。 - 【請求項１１】 第３導電性の第２アクティブ領域がＮ
- アクティブ領域である請求項８記載の不揮発性半導体
集積回路。
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|---|---|---|---|
| KR1019930005329A KR960006748B1 (ko) | 1993-03-31 | 1993-03-31 | 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로 |
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|---|---|
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Family Applications (1)
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| JP (1) | JPH06325581A (ja) |
| KR (1) | KR960006748B1 (ja) |
| CN (1) | CN1037722C (ja) |
| DE (1) | DE4411442C2 (ja) |
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