KR20010029925A - 반도체 기억 장치 - Google Patents

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KR20010029925A
KR20010029925A KR1020000039764A KR20000039764A KR20010029925A KR 20010029925 A KR20010029925 A KR 20010029925A KR 1020000039764 A KR1020000039764 A KR 1020000039764A KR 20000039764 A KR20000039764 A KR 20000039764A KR 20010029925 A KR20010029925 A KR 20010029925A
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다카노 야스아키
산요 덴키 가부시키가이샤
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Abstract

제조 공정이 변동해도, 오판독을 방지하고, 안정된 판독 특성을 얻을 수 있는 반도체 기억 장치를 제공한다.
한쌍의 기준 셀(77, 78)은 한쌍의 메모리 셀(51, 52)과 동일 구조이고, 또한 반도체 기판 상에 있어서, 동일 방향으로 배치되어 있다. 메모리 셀(51)과 기준 셀(77)(even 셀)의 소스 드레인 방향은 일치하고 있다. 또한, 메모리 셀(52)과 기준 셀(78)(odd 셀)의 소스 드레인 방향은 일치하고 있다. 참조 번호(79)는, 기준 셀(77, 78)의 선택 회로로서, 메모리 셀(51)이 선택된 경우에는, 기준 셀(77)을 선택하고, 메모리 셀(52)이 선택된 경우에는, 기준 셀(78)을 선택한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 고집적화된 메모리 셀 어레이 중의 각 메모리 셀에 기억된 데이터를 판독할 때에, 제조 공정의 변동에 관계없이, 항상 안정된 판독 특성을 얻을 수 있는 반도체 기억 장치에 관한 것이다.
LSI 메모리에 있어서, 마스크 ROM, PROM(Programmable ROM), EPROM (Erasable and Programmable ROM), EEPROM (Electrical Erasable and Programmable ROM) 등의 불휘발성 반도체 메모리가 알려져 있다. 특히, EPROM이나 EEPROM에서는, 부유 게이트에 전하를 축적하고, 전하의 유무에 따른 임계치 전압의 변화를 제어 게이트에 의해 검출함으로써, 데이터의 기억을 행한다. 또한, EEPROM에는, 메모리칩 전체에서 데이터의 소거를 행하던지, 혹은 불휘발성 반도체 메모리 셀 어레이를 임의의 블록으로 분리하여 그 각 블록 단위로 데이터의 소거를 행하는 플래시 EEPROM(플래시 메모리라고도 칭함.)이 있다.
플래시 EEPROM을 구성하는 불휘발성 반도체 메모리 셀은, 스플리트 게이트형과 스택 게이트형으로 크게 분류된다.
스플리트 게이트형의 플래시 EEPROM은, WO92/18980(G11C13/00)에 개시되어 있다.
도 3에, 동일 공보(WO92/18980)에 기재되어 있는 스플리트 게이트형 불휘발성 반도체 메모리 셀(101)의 단면 구조가 도시된다.
예를 들면, P형 단결정 실리콘 기판(102) 상에 N형의 소스 S 및 드레인 D가 형성되어 있다. 소스 S와 드레인 D에 끼워진 채널 CH 상에, 제1 절연막(103)을 통해 부유 게이트 FG가 형성되어 있다. 부유 게이트 FG 상에 제2 절연막(104)을 통해 제어 게이트 CG가 형성되어 있다. 제어 게이트 CG의 일부는, 제1 절연막(103)을 통해 채널 CH 상에 배치되고, 선택 게이트(105)를 구성하고 있다. 제2 절연막(104)에 둘러싸인 부유 게이트 FG에 전자를 축적함으로써 데이터의 기억을 행한다.
상술된 플래시 EEPROM의 판독 회로를 도 6에 도시한다. 한쌍을 이루는 메모리 셀(51) 및 메모리 셀(52)의 소스는, 소스 라인 SL에 공통 접속되고, 각각의 제어 게이트는, 워드 라인(로우 라인) WLa, WLb에 접속되고, 각각의 드레인은 1개의 비트선 BLa에 접속되어 있다. 비트선 BLa에는, 컬럼 라인 CLa에 의해 제어된 트랜지스터(53)가 접속되어 있다.
지금, 워드 라인 WLa 및 컬럼 라인 CLa가 H 레벨이 되면, 메모리 셀(51)이 선택되고, 부하 트랜지스터(54)를 통해 전원 Vdd에 접속된다. 그렇게 하면 메모리 셀(51)에는, 기억된 데이터에 따른 셀 전류 Im이 흐른다. 그 셀 전류 Im은, 부하 트랜지스터(54)에 의해 전압 변환되고, 감지 증폭기(55) 한쪽의 입력에 인가되어 있다.
한편, 기준 셀(56)이 설치되어 있고, 그 제어 게이트에는, 워드 라인 WLa과 동일한 H 레벨의 전압이 인가되어 있다. 이 기준 셀(56)에 흐르는 소정의 기준 전류 Ir은, 부하 트랜지스터(57)에 의해 기준 전압 Vref로 전압 변환되어, 감지 증폭기(55)의 다른 쪽의 입력에 인가되어 있다. 그리고, 감지 증폭기(55)는, 셀 전류의 전압 변환치 V와 기준 전압 Vref와의 비교 결과에 따라, 메모리 셀(51)에 기억된 데이터인 「1」또는 「0」을 출력한다.
이와 같이, 상술된 판독 회로는, 로우 라인(워드 라인) 및 컬럼 라인에 의해 선택된 메모리 셀에 흐르는 셀 전류와, 기준 셀에 흐르는 기준 전류와의 차를 감지 증폭기에 의해 증폭함으로써, 메모리 셀에 기억된 데이터의 판독을 행하고 있다.
상술된 바와 같이, 한쌍의 메모리 셀(51, 52)은, 소스를 공통 접속함으로써 메모리 셀 어레이의 고집적화를 도모하고 있다. 즉, 메모리 셀(51, 52)의 소스 드레인은, 180°역방향을 향하도록 반도체 기판 상에 배치되어 있다.
메모리 셀(51, 52)의 패턴 레이아웃에 대해 도 7을 참조하면서, 더욱 자세히 설명한다. 도면에서, 메모리 셀(51, 52) 및 인접하는 다른 한쌍의 메모리 셀(51b, 52b)이 도시되어 있다. 각 메모리 셀의 n+형 소스는 소스 라인 SL로서 공통화되어 있다. 워드 라인 WLa, WLb는, 부유 게이트(60)의 일부 상측에 놓여지도록 하여 한 방향으로 연장되어 있다. 메모리 셀(51, 52)의 n+형 드레인(61) 상에는 컨택트홀(62)이 형성되어 있고, 이 컨택트홀(62)을 통해 비트선 BLa에 접속되어 있다.
비트선 BLa는, 워드 라인 WLa, WLb에 직교하도록 하여 연장되어 있다. 인접하는 한쌍의 메모리 셀(51b, 52b)도 동일한 구성이다. 각 메모리 셀 사이에는, 소자 분리용 산화막(63)이 형성되어 있다.
상기된 바와 같은 메모리 셀의 배치는, 고집적도를 달성하는데 유효하지만, 이하와 같은 문제를 생기게 하였다.
도 8의 (a), (b)는, 도 7에서의 X-X선 단면도를 나타내고 있다. 지금, 워드 라인 WLa, WLb와 부유 게이트(60)사이에서 마스크 어긋남이 없을 때, 도 8의 (a)에 있어서, 워드 라인 WLa, WLb 아랫 부분 채널 길이 La와 Lb는 같다. 따라서, 데이터의 기억 상태가 동일하면, 메모리 셀(51, 52)에는 동일한 셀 전류가 흐른다.
그러나, 도 8의 (b)에 도시된 바와 같이, 워드 라인 WLa, WLb가 부유 게이트(60)에 대해 좌측 방향으로 어긋나면, 워드 라인 WLa, WLb의 바로 아래의 채널 영역의 길이 La' 및 Lb'의 관계는, Lb'〉La'가 된다. 이것은, 워드 라인 WLa, WLb를 마스크로 하는 이온 주입에 의해 n+형 드레인(61)이 형성되기 때문이다. 그렇게 하면, 메모리 셀(52)의 셀 전류는 적어지고, 메모리 셀(51)의 셀 전류는 많아진다. 이 때문에, 메모리 셀(52)의 판독의 여유도가 작아진다는 문제가 생겼다.
도 9를 참조하면서, 더욱 구체적으로 설명한다. 도 9는, 판독 회로의 동작점을 나타낸 도면이다. 횡축은 전압, 종축은 전류이다. 파선은, 부하 트랜지스터(54, 57)의 부하 곡선, 실선은, 메모리 셀(51, 52), 기준 셀(56)의 소거 상태(데이터 「1」)에 있어서의 전류 특성 곡선을 나타낸다.
부하 트랜지스터(57)의 부하 곡선과 기준 셀(56)의 기준 전류 특성 곡선과의 교점이 기준 전압 Vref이다. 또한, 부하 트랜지스터(54)와 셀 전류 특성 곡선과의 교점이 셀 전류의 전압 변환치이다. 지금, 상기된 바와 같은 마스크 어긋남이 생긴다고 한다. 메모리 셀(51)과 기준 셀(56)은 동일 방향을 향하기 때문에, 이들에 흐르는 전류는 동일하다. 그래서, 메모리 셀(51)의 셀 전류의 전압 변환치를 V1로 하면, 메모리 셀(52)의 셀 전류는, 기준 전류에 대해 감소하기 때문에, 셀 전류의 전압 변환치 V1'은 V1에 대해 높게 시프트한다(V1'〉V1). 이 때문에, 기준 전압 Vref사이의 여유도가 감소하고, 데이터를 잘못 판독할 우려가 생긴다. 또한, 이러한 문제를 생기게 하는 것이, 상술된 바와 같은 고집적화에 적합한 메모리 셀의 배치를 행하는 장해가 되었다.
본 발명의 목적은, 메모리 셀에 기억된 데이터를 판독할 때에 있어서, 제조 공정이 변동해도, 오판독을 방지하고, 안정된 판독 특성을 얻을 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 반도체 메모리의 고집적화를 달성하는 것이다.
본 발명의 반도체 기억 장치는, 반도체 기판 상에 형성된 복수의 메모리 셀과, 상기 복수의 메모리 셀 중 특정한 메모리 셀을 선택하기 위해 설치된 복수의 로우 라인 및 컬럼 라인과, 상기 로우 라인 및 컬럼 라인에 의해 선택된 특정한 메모리 셀에 셀 전류를 흘리기 위한 제1 전압 인가 수단과, 상기 복수의 메모리 셀과 동일 구조를 갖고, 상기 반도체 기판 상에 형성된 복수의 기준 셀과, 상기 각 기준 셀에 기준 전류를 흘리기 위한 제2 전압 인가 수단과, 상기 셀 전류와 상기 기준 전류를 비교하는 감지 증폭기 수단을 구비하고, 상기 복수의 메모리 셀은, 소스 드레인 방향이 각각 다른 방향으로 배치된 복수의 메모리 셀군을 포함하고, 상기 복수의 기준 셀의 각 기준 셀은, 상기 메모리 셀군과 대응하여 동일 방향으로 배치되는 것을 특징으로 한다.
즉, 소스 드레인 방향이 제1 방향이 되도록 배치된 제1 메모리 셀을 포함하는 제1 메모리 셀군과, 소스 드레인 방향이 제2 방향이 되도록 배치된 제2 메모리 셀을 포함하는 제2 메모리 셀군을 포함하고, 이들 제1 및 제2 메모리 셀군에 대응하여 각각 제1 및 제2 기준 셀을 구비하고, 상기 제1 및 제2 메모리 셀군 중 어느 하나가 선택되었는지에 대응하여 제1 또는 제2 기준 셀이 선택되도록 구성되는 것을 특징으로 한다.
본 발명에 따르면, 메모리 셀군과 기준 셀의 소스 드레인 방향이 모두 갖추어져 있으므로, 마찬가지로 마스크 어긋남이 생기기 때문에, 메모리 셀에 기억된 데이터의 판독의 여유도를 충분히 확보하여, 오판독을 방지할 수 있다.
또한, 본 발명의 반도체 기억 장치는, 복수의 메모리 셀이 반도체 기판 상에 배치되어 있고, 상기 복수의 메모리 셀은, 소스 라인에 소스가 공통 접속되어 드레인이 1개의 컬럼 라인에 공통 접속되고, 인접하는 로우 라인에 의해 각각 선택되는 제1 및 제2 메모리 셀을 포함하고,
상기 제1 및 제2 메모리 셀 중, 상기 컬럼 라인 및 로우 라인에 의해 선택된 메모리 셀에 셀 전류를 흘리기 위한 제1 전압 인가 수단과, 상기 제1 및 제2 메모리 셀과 동일 구조를 갖고, 또한 동일 방향에 배치된 기준용의 제1 및 제2 기준 셀과, 상기 제1 및 제2 기준 셀 중 어느 하나를 선택하는 선택 회로와, 상기 선택 회로에 의해 선택된 기준 셀에 기준 전류를 흘리기 위한 제2 전압 인가 수단과, 상기 기준 전류와 상기 셀 전류를 비교하는 감지 증폭기 수단을 구비하고, 상기 선택 회로는, 제1 메모리 셀이 선택된 경우에는, 제1 기준 셀을 선택하고, 제2 메모리 셀이 선택된 경우에는, 제2 기준 셀을 선택하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 기억 장치를 고집적화할 수 있음과 함께, 메모리 셀에 기억된 데이터의 판독의 여유도를 충분히 확보하고, 오판독을 방지할 수 있다.
또한, 상기 제1 기준 셀 및 제2 기준 셀에 기준 전류를 흘리기 위해 각각 제2 및 제3 전압 인가 수단을 설치하고, 상기 제1, 제2 기준 전류 중 어느 하나를 출력하는 전환 회로와, 상기 셀 전류와 상기 전환 회로에 의해 출력되는 기준 전류를 비교하는 감지 증폭기 수단을 구비하고, 상기 전환 회로는, 제1 메모리 셀이 선택된 경우에는, 제1 기준 전류를 출력하고, 제2 메모리 셀이 선택된 경우에는 제2 기준 전류를 출력하도록 구성하고 있다.
이러한 구성에 따르면 각각의 기준 셀에 전압 인가 수단을 설치하기 때문에,점유 면적은 대형화하지만, 고속 동작이 가능하고, 기입 판독 속도가 빠른 반도체 기억 장치를 제공하는 것이 가능해진다.
도 1은 본 발명의 실시 형태에 따른 반도체 기억 장치의 구성을 설명하기 위한 회로도.
도 2는 본 발명의 실시 형태에 따른 반도체 기억 장치의 동작을 설명하기 위한 특성도.
도 3은 스플리트 게이트형의 불휘발성 반도체 메모리 셀의 단면 구조를 나타내는 도면.
도 4는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 구성을 설명하기 위한 특성도.
도 5는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 동작을 설명하기 위한 회로도.
도 6은 종래예에 따른 반도체 기억 장치를 설명하기 위한 회로도.
도 7은 메모리 셀의 레이아웃을 도시한 도면.
도 8은 도 7에 있어서의 X-X 선 단면도.
도 9는 종래예에 따른 반도체 기억 장치의 동작을 설명하기 위한 특성도.
〈도면의 주요 부분에 대한 부호의 설명〉
51, 52 : 메모리 셀
CLa, CLb : 컬럼 라인
BLa, BLb : 비트 라인
54, 80 : 부하 트랜지스터
70 : I/O 라인
71 : 감지 증폭기
76 : 기준 전압 발생 회로
79 : 선택 회로
90 : 제1 기준 전압 발생 회로
94 : 제2 기준 전압 발생 회로
이어서, 본 발명의 실시 형태를 도면을 참조하면서 설명한다.
우선, 본 실시 형태에 있어서의 메모리 셀 어레이를 구성하는 각 메모리 셀은, 도 3에 도시된 바와 같은 스플리트 게이트형의 메모리 셀 구조를 이루고 있다. 이하, 메모리 셀 어레이의 구성에 대해 도 1을 참조하면서 설명한다.
한쌍을 이루는 메모리 셀(51) 및 메모리 셀(52)의 소스는, 소스 라인 SL에 공통 접속되고, 각각의 제어 게이트는, 워드 라인(로우 라인) WLa, WLb에 접속되고, 각각의 드레인은 1개의 비트선 BLa에 접속되어 있다. 또한, 메모리 셀(51, 52)에 인접하여, 동일한 구성의 메모리 셀(51b, 52b)이 설치되어 있다. 메모리 셀(51b, 52b) 각각의 드레인은, 1개의 비트선 BLb에 접속되어 있다. 이들 메모리 셀의 평면도, 단면도는, 각각 도 7, 도 8에 도시된 바와 같다.
비트선 BLa에는, 컬럼 라인 CLa에 의해 제어되는 트랜지스터(53)가 접속되어 있다. 또한, 비트선 BLb에는, 컬럼 라인 CLb에 의해 제어되는 트랜지스터(53b)가 접속되어 있다. 이들 트랜지스터(53, 53b···)는, 컬럼 디코더를 구성하고 있다.
또한, 메모리 셀(51b, 52b)에 인접하여 동일한 구성이 반복된다. 이와 같이, 메모리 셀(51, 52)의 배열은, 로우 방향 및 컬럼 방향으로 반복되어 있고, 메모리 셀(51)을 even 셀, 메모리 셀(52)을 odd 셀이라고 한다. 로우 어드레스에서 보면, 짝수번째의 어드레스에 상당하는 셀이 even셀, 홀수번째의 어드레스에 상당하는 셀이 odd 셀이다. 이들 메모리 셀(51, 52)(51b, 52b)‥ 이 배열됨에 따라, 1 섹터가 구성된다. 메모리 셀 어레이는, 복수의 섹터의 집합체로 되어 있다.
비트선 BLa, BLb···는, 트랜지스터(53, 53b···)를 통해 I/O 라인(70)에 접속된다. I/O 라인(70)에는, 부하 트랜지스터(54)가 접속되어 있다. 부하 트랜지스터(54)의 소스 및 게이트는 전원 전압 VDD에 접속되어 있다. 이 부하 트랜지스터(54)는, 선택된 메모리 셀에 셀 전류를 흘리도록 상기 메모리 셀에 드레인 전압을 인가한다.
이어서, 참조 번호(71)는, 감지 증폭기이고, 이것은 전류 미러형의 차동 증폭기로 구성되고, N 채널형 MOS 트랜지스터(72)가 온됨으로써 활성화된다. N 채널형 MOS 트랜지스터(72)는 감지 신호(sense 신호 또는 판독 허가 신호)에 의해 제어되어 있다. 감지 증폭기(71)의 한쪽의 입력 트랜지스터(73)의 게이트에는, I/O 라인(70)이 접속되고, 다른 입력 트랜지스터(74)의 게이트에는, 기준 전압이 인가된다. 참조 번호(75)는 감지 증폭기(71)의 출력 단자이다.
참조 번호(76)는 기준 전압 발생 회로이다. 본 발명에 따르면, 한쌍의 기준 셀(77, 78)은 한쌍의 메모리 셀(51, 52)과 동일 구조이고, 또한 반도체 기판 상에 있어서, 동일 방향으로 배치되어 있다. 즉, 메모리 셀(51)과 기준 셀(77)(even 셀)의 소스 드레인 방향은 일치하고 있다. 또한, 메모리 셀(52)과 기준 셀(78)(odd 셀)의 소스 드레인 방향은 일치하고 있다.
참조 번호(79)는, 기준 셀(77, 78)의 선택 회로로서, 메모리 셀(51)(이 선택된 경우에는, 기준 셀(77)을 선택하고, 메모리 셀(52)이 선택된 경우에는, 기준 셀(78)을 선택한다. 선택 회로(79)는, even 셀(짝수 어드레스에 대응)과 odd 셀(홀수 어드레스에 대응)의 어느 한쪽이 선택되었는지에 따라, 기준 셀의 선택을 행하므로, 선택 회로(79)의 구성이 용이하다.
부하 트랜지스터(80)의 소스 및 게이트는 전원 전압 VDD에 접속되어 있다. 이 부하 트랜지스터(80)는, 선택된 기준 셀에 기준 전류를 흘리도록 드레인 전압을 인가한다.
그리고, 기준 전압 발생 회로(76)는, 제1 기준 전류(기준 셀(77))에 따라, 제1 기준 전압 Vref1을 발생하고, 제2 기준 전류(기준 셀 : 78)에 따라, 제2 기준 전압 Vref2를 발생시킨다. 제1 기준 전압 Vref1 또는 제2 기준 전압 Vref2는, 감지 증폭기(71)에 인가된다.
이어서, 이 판독 회로의 동작을 설명한다. 우선, 미리 각 메모리 셀은, 데이터가 소거된 후, 소정의 데이터가 기입된다. 소거 상태(데이터「1」)의 메모리 셀에 데이터 「0」을 기입하는 경우, 선택된 메모리 셀의 워드 라인에 소정의 저전압이 인가되고, 소스 라인 SL에 고전압이 인가됨으로써, 채널 열전자가 메모리 셀의 부유 게이트에 주입된다. 데이터 「1」을 기입하는 경우에는, 소스 레인 SL은 접지되어, 소거 상태가 유지된다.
지금, 판독 시에, 워드 라인 WLa 및 컬럼 라인 CLa가 H 레벨이 되면, 메모리 셀(51)이 선택되고, 부하 트랜지스터(54)를 통해 전원 Vdd에 접속된다. 그렇게 하면 메모리 셀(51)에는, 기억된 데이터에 따른 셀 전류 Im이 흐른다. 그 셀 전류 Im은, 부하 트랜지스터(54)에 의해 전압 변환되고, 감지 증폭기(71)의 한쪽의 입력에 인가된다.
한편, 기준 전압 발생 회로에 있어서, 선택 회로(79)에 의해 기준 셀(77)이 선택되고, 제1 기준 전압 Vref1이 출력되어, 감지 증폭기(71)의 다른 입력에 인가된다.
감지 증폭기(71)는 sense 신호가 H 레벨이 됨에 따라 활성화되고, 셀 전류의 전압 변환치 V와 기준 전압 Vref1과의 비교 결과에 따라, 메모리 셀(51)에 기억된 데이터인 「1」 또는 「0」을 출력한다.
상기된 구성에 따르면, 워드 라인 WLa, WLb와 부유 게이트(60)와의 마스크 어긋남이 생겨도, 판독 전압의 여유도는 저하하지 않는다. 이 점에 대해, 도 2를 참조하여 더욱 자세히 설명한다.
도 2에 있어서, 횡축은 전압, 종축은 전류이다. 파선은 부하 트랜지스터(54, 57)의 부하 곡선이고, 실선은 메모리 셀(51, 52), 기준 셀(77, 78)의 소거 상태(데이터 「1」)에 있어서의 전류 특성 곡선을 나타낸다.
본 발명에 따르면, 메모리 셀(51)(even 셀)의 셀 전류와 기준 셀(77)에 흐르는 제1 기준 전류는 일치하고, 한편 메모리 셀(52)(odd 셀)의 셀 전류와 기준 셀(78)에 흐르는 제2 기준 전류는 일치한다. 이 때문에, 일정한 판독 전압의 여유도를 확보할 수 있다.
즉, 도면에 있어서, 부하 트랜지스터(57)의 부하 곡선과 기준 셀(77)의 기준 전류 특성 곡선과의 교점이 제1 기준 전압 Vref1이다. 또한, 부하 트랜지스터(54)와 메모리 셀(51)의 셀 전류 특성 곡선과의 교점이 셀 전류의 전압 변환치 V1이다. 감지 증폭기(71)는, 기준 전압 Vref1과 전압 변환치 V1을 비교하므로, (Vref1-V1)가 판독 전압의 여유도이다.
한편, 부하 트랜지스터(57)의 부하 곡선과 기준 셀(78)의 기준 전류 특성 곡선과의 교점이 제2 기준 전압 Vref2이다. 또한, 부하 트랜지스터(54)와 메모리 셀(52)의 셀 전류 특성 곡선과의 교점이 셀 전류의 전압 변환치 V2이다. 따라서, (Vref2-V2)가 판독 전압의 여유도이다.
마스크 어긋남에 의해, 메모리 셀(52)의 셀 전류가 감소하면, 제2 기준 전류도 동일하게 감소하기 때문에, Vref2〉Vref1, V2〉V1이라는 관계가 성립하기 때문에, 판독 여유도를 확보할 수 있다. 상술된 설명에서는, 메모리 셀의 데이터가 「1」인 경우에 대해 설명했지만, 데이터가 「0」인 경우에도 마찬가지로 판독 여유도를 확보할 수 있는 것은 분명하다.
또, 상기 실시 형태에 있어서, 메모리 셀 어레이는 even 셀군 및 odd 셀군이라는 2개의 메모리 셀군을 포함하고, 각각의 군에 대응하여 2개의 기준 셀을 포함하지만, 본 발명은 이것에 한정되지 않고, 다른 방향에 배치된 2개 이상의 메모리 셀군과 이것에 대응하여 2개 이상의 기준 셀을 포함하는 반도체 기억 장치에 적용할 수 있다.
또한, 상기 실시 형태에 있어서, 메모리 셀은 스플리트 게이트형의 불휘발성 반도체 메모리 셀이지만, 이것에 한정되지 않고, 소스 드레인사이의 채널 영역의 중심에 대해 비대칭성을 갖는 반도체 메모리 셀이면, 다이나믹형 RAM이나 스테틱형 RAM에 대해서도 본 발명을 적용할 수 있어, 본 발명의 효과를 발휘하는 것이다.
또한, 상기 실시예에서는, 복수의 기준 셀을 형성했지만 전압 인가 수단은 1개로 전환 접속하도록 구성했지만, 각각에 전압 인가 수단을 배치하도록 해도 좋다.
본 발명의 제2 실시 형태로서, 각 기준 셀마다 전압 인가 수단을 설치한 예에 대해 설명한다.
우선, 본 실시 형태에 있어서의 메모리 셀 어레이를 구성하는 각 메모리 셀은, 상기 제1 실시 형태와 마찬가지로 도 3에 도시된 바와 같은 스플리트 게이트형의 메모리 셀 구조를 이루고 있다. 이하, 메모리 셀 어레이의 구성에 대해 도 4를 참조하면서 설명한다. 상기 제1 실시 형태와 동일한 부분에 대해서는 동일 부호를 붙였다.
한쌍을 이루는 메모리 셀(51) 및 메모리 셀(52)의 소스는, 소스 라인 SL에 공통 접속되고, 각각의 제어 게이트는, 워드 라인(로우 라인) WLa, WLb에 접속되고, 각각의 드레인은 1개의 비트선 BLa에 접속되어 있다. 또한, 메모리 셀(51, 52)에 인접하여, 동일한 구성의 메모리 셀(51b, 52b)이 설치되어 있다. 메모리 셀(51b, 52b) 각각의 드레인은, 1개의 비트선 BLb에 접속되어 있다. 이들 메모리 셀의 평면도이고, 단면도는 각각 도 7 및 도 8에 도시된 바와 같다.
비트선 BLa에는, 컬럼 라인 CLa에 의해 제어된 트랜지스터(53)가 접속되어 있다. 또한, 비트선 BLb에는, 컬럼 라인 CLb에 의해 제어된 트랜지스터(53b)가 접속되어 있다. 이들 트랜지스터(53, 53b···)는 컬럼 디코더를 구성하고 있다.
또한, 메모리 셀(51b, 52b)에 인접하여 동일한 구성이 반복된다. 이와 같이, 메모리 셀(51, 52)의 배열은, 로우 방향 및 컬럼 방향으로 리피트되고, 메모리 셀(51)을 even 셀, 메모리 셀(52)을 odd 셀이라고 한다. 로우 어드레스에서 보면, 짝수번째의 어드레스에 상당하는 셀이 even 셀, 홀수번째의 어드레스에 상당하는 셀 odd 셀이다. 이들 메모리 셀(51, 52)(51b, 52b…)이 배열됨으로써, 1 섹터가 구성된다. 메모리 셀 어레이는, 복수의 섹터의 집합체로 되어 있다.
비트선 BLa, BLb···는, 트랜지스터(53, 53b···)를 통해 I/O 라인(70)에 접속된다. I/O 라인(70)에는, 부하 트랜지스터(54)의 드레인이 접속되어 있다. 부하 트랜지스터(54)의 소스 및 게이트는 전원 전압 VDD에 접속되어 있다. 이 부하 트랜지스터(54)는, 선택된 메모리 셀에 셀 전류를 흘리도록 상기 메모리 셀에 드레인 전압을 인가한다.
이어서, 참조 번호(71)는, 감지 증폭기이고, 이것은 전류 미러형의 차동 증폭기로 구성되고, N 채널형 MOS 트랜지스터(72)가 온함으로써 활성화된다. N 채널형 MOS 트랜지스터(72)는 감지 신호(sense 신호 또는 판독 허가 신호)에 의해 제어되고 있다. 감지 증폭기(71)의 한쪽의 입력 트랜지스터(73)의 게이트에는, I/O 라인(70)이 접속되고, 다른 입력 트랜지스터(74)의 게이트에는, 이하에 설명하는 기준 전압이 인가된다. 참조 번호(75)는, 감지 증폭기(71)의 출력 단자이다.
참조 번호(90)는, 제1 기준 전압 발생 회로이다. 본 발명에 따르면, 한쌍의 기준 셀(91, 92)은, 한쌍의 메모리 셀(51, 52)과 동일 구조이고, 또한 반도체 기판 상에 있어서, 동일 방향으로 배치되어 있다. 즉, 메모리 셀(51)과 기준 셀(91)(even 셀)의 소스 드레인 방향은 일치하고 있다. 또한, 메모리 셀(52)과 기준 셀(92)(odd 셀)의 소스 드레인 방향은 일치하고 있다. 이들 기준 셀(91, 92)의 제어 게이트에는 소정의 판독 전압 Vr이 항상 인가되어 있다.
제1 기준 전압 발생 회로(90)에 있어서는, 이 한쌍의 기준 셀 중, 메모리 셀(51)(even 셀)에 대응하는 기준 셀(91)만을 이용하도록 하기 위해 기준 셀(92)의 드레인은 출력선(93)으로부터 분리하고 있다. 부하 트랜지스터(94)의 소스 및 게이트는 전원 전압 VDD에 접속되어 있다. 부하 트랜지스터(94)는, 부하 저항으로서, 기준 셀에 기준 전류를 흘리도록 상기 기준 셀(91)에 드레인 전압을 인가한다. 그리고, 제1 기준 전압 발생 회로로부터는, 기준 전류가 전압 변환되고, 제1 기준 전압 Vref1이 출력된다.
참조 번호(94)는, 제2 기준 전압 발생 회로이고, 기준 셀(96, 97), 부하 트랜지스터(98)로 구성되어 있다. 제1 기준 전압 회로(90)와 달리, 메모리 셀(52)(odd 셀)에 대응하는 기준 셀(97)만을 이용하도록 하기 위해 기준 셀(96)은 출력선(99)으로부터 분리되어 있다.
기준 셀(92, 96)은, 사용하지 않으므로 삭제해도 좋지만, 기준 셀의 구성을 한쌍의 메모리 셀(51, 52)과 동일 구성으로 함에 따라, 각각 대응하는 셀사이의 특성을 일치성을 높이고, 더욱 설계를 용이하게 한다.
전환 회로(110)는, 인버터(111), 전달 게이트(112, 113)로 구성되고, 인버터에는, 셀렉트 신호(select)가 인가되어 있다. 그래서, 메모리 셀(51)(even 셀)이 선택된 경우에는, 셀렉트 신호는 H 레벨이 되고, 제1 기준 전압 Vref1을 감지 증폭기(71)의 입력 트랜지스터(74)의 게이트에 인가하고, 메모리 셀(52)(odd 셀)이 선택된 경우에는, 셀렉트 신호는 L 레벨이 되고, 제2 기준 전압 Vref2를 감지 증폭기(71)의 입력 트랜지스터(74)의 게이트에 인가하도록 전환을 행한다.
이어서, 이 판독 회로의 동작을 설명한다. 우선, 미리 각 메모리 셀은, 데이터를 소거된 후, 소정의 데이터가 기입된다. 소거 상태(데이터「1」)의 메모리 셀에 데이터 「0」을 기입하는 경우, 선택된 메모리 셀의 워드 라인에 소정의 저전압이 인가되고, 소스 라인 SL에 고전압이 인가됨에 따라, 채널 열전자가 메모리 셀의 부유 게이트로 주입된다. 데이터 「1」을 기입하는 경우에는, 소스 레인 SL은 접지되어, 소거 상태가 유지된다.
지금, 판독 시에, 워드 라인 WLa 및 컬럼 라인 CLa가 H 레벨이 되면, 메모리 셀(51)이 선택되고, 부하 트랜지스터(54)를 통해 전원 Vdd에 접속된다. 그러면, 메모리 셀(51)에는, 기억된 데이터에 따른 셀 전류 Im이 흐른다. 그 셀 전류 Im은, 부하 트랜지스터(54)에 의해 전압 변환되고, 감지 증폭기(71)의 한쪽 입력에 인가된다.
한편, 전환 회로(110)에 의해, 제1 기준 전압 Vref1이 전달 게이트(112)를 통해 출력되고, 감지 증폭기(71)의 다른 입력에 인가된다.
감지 증폭기(71)는, sense 신호가 H 레벨이 됨에 따라 활성화되고, 셀 전류의 전압 변환치 V와 제1 기준 전압 Vref1과의 비교 결과에 따라, 메모리 셀(51)에 기억된 데이터인 「1」 또는 「0」을 출력한다.
상기된 구성에 따르면, 워드 라인 WLa, WLb와 부유 게이트(60)와의 마스크 어긋남이 생겨도, 판독 전압의 여유도는 저하하지 않는다. 이 점에 대해, 도 5를 참조하여 더욱 자세히 설명한다.
도 5에 있어서, 횡축은 전압, 종축은 전류이다. 파선은, 부하 트랜지스터(54, 94, 98)의 부하 곡선, 실선은, 메모리 셀(51, 52), 기준 셀(91, 97)의 소거 상태(데이터「1」)에 있어서의 전류 특성 곡선을 나타낸다.
본 발명에 따르면, 메모리 셀(51)(even 셀)의 셀 전류와 기준 셀(91)에 흐르는 제1 기준 전류는 일치하고, 한편 메모리 셀(52)(odd 셀)의 셀 전류와 기준 셀(97)에 흐르는 제2 기준 전류와는 일치한다. 이 때문에, 일정한 판독 전압의 여유도를 확보할 수 있다.
즉, 도면에 있어서, 부하 트랜지스터(94)의 부하 곡선과 기준 셀(91)의 기준 전류 특성 곡선과의 교점이 제1 기준 전압 Vref1이다. 또한, 부하 트랜지스터(54)와 메모리 셀(51)의 셀 전류 특성 곡선과의 교점이 셀 전류의 전압 변환치 V1이다. 감지 증폭기(71)는 기준 전압 Vref1과 전압 변환치 V1을 비교하므로, (Vrefl-V1)이 판독 전압의 여유도이다.
한편, 부하 트랜지스터(98)의 부하 곡선과 기준 셀(97)의 기준 전류 특성 곡선과의 교점이 제2 기준 전압 Vref2이다. 또한, 부하 트랜지스터(98)와 메모리 셀(52)의 셀 전류 특성 곡선과의 교점이 셀 전류의 전압 변환치 V2이다. 따라서, (Vref2-V2)가 판독 전압의 여유도이다.
마스크 어긋남에 의해, 메모리 셀(52)의 셀 전류가 감소하면, 제2 기준 전류도 동일하게 감소하기 때문에, Vref2〉Vref1, V2〉V1이라는 관계가 성립하기 때문에, 판독 여유도를 확보할 수 있다. 상술된 설명에서는, 메모리 셀의 데이터가 「1」의 경우에 대해 설명했지만, 데이터가 「0」인 경우에도 마찬가지로 판독 여유도를 확보할 수 있는 것은 분명하다.
이러한 구성에 따르면 각각의 기준 셀에 전압 인가 수단을 설치하기 때문에,점유 면적은 대형화하지만, 고속 동작이 가능하고, 기입 판독 속도가 빠른 반도체 기억 장치를 제공하는 것이 가능해진다.
상기된 바와 같이, 본 발명에 따르면, 반도체 메모리 셀에 기억된 데이터의 판독에 있어서, 제조 공정이 변동해도, 오판독을 방지하고, 안정된 판독 특성을 얻을 수 있는 반도체 기억 장치를 제공하는 것이 가능해진다.
또한, 반도체 메모리 셀의 배치에 자유도가 생겨, 메모리 셀 어레이의 고집적화를 달성할 수 있다.

Claims (9)

  1. 반도체 기판 상에 형성된 복수의 메모리 셀;
    상기 복수의 메모리 셀중 특정한 메모리 셀을 선택하기 위해 설치된 복수의 로우 라인 및 컬럼 라인;
    상기 로우 라인 및 컬럼 라인에 의해 선택된 특정한 메모리 셀에 셀 전류를 흘리기 위한 제1 전압 인가 수단;
    상기 복수의 메모리 셀과 동일 구조를 갖고, 상기 반도체 기판 상에 형성된 복수의 기준 셀;
    각각의 상기 기준 셀에 기준 전류를 흘리기 위한 제2 전압 인가 수단; 및
    상기 셀 전류와 상기 기준 전류를 비교하는 감지 증폭기 수단
    을 포함하며, 상기 복수의 메모리 셀은 소스 드레인 방향이 각각 복수의 다른 방향으로 배치된 복수의 메모리 셀군을 포함하고, 상기 각 메모리 셀군의 각 기준 셀은 상기 메모리 셀군과 대응하여 동일 방향으로 배치되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 셀은 매트릭스형으로 배열되고, 상기 메모리 셀군은 컬럼 라인을 따라 소스 영역을 공통으로 함과 함께, 상기 소스 영역을 연결하는 소스 라인에 대해 인접 메모리 셀군과 선대칭이 되도록 배열되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 메모리 셀 및 기준 셀은 스플리트 게이트형의 불휘발성 반도체 메모리 셀인 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    복수의 메모리 셀이 반도체 기판 상에 배치되고, 상기 복수의 메모리 셀은 메모리 셀군을 구성하고, 각 메모리 셀군은 소스 라인에 소스가 공통적으로 접속되어 드레인이 1개의 컬럼 라인으로 공통 접속되고, 인접하는 로우 라인에 의해 각각 선택되는 제1 및 제2 메모리 셀을 포함하고,
    상기 제1 및 제2 메모리 셀 중 상기 컬럼 라인 및 로우 라인에 의해 선택된 메모리 셀에 셀 전류를 흘리기 위한 제1 전압 인가 수단;
    상기 제1 및 제2 메모리 셀과 동일 구조를 갖고, 또한 동일 방향으로 배치된 기준용의 제1 및 제2 기준 셀;
    상기 제1 및 제2 기준 셀 중 어느 하나를 선택하는 선택 회로;
    상기 선택 회로에 의해 선택된 기준 셀에 기준 전류를 흘리기 위한 제2 전압 인가 수단; 및
    상기 기준 전류와 상기 셀 전류를 비교하는 감지 증폭기 수단
    을 포함하며, 상기 선택 회로는 제1 메모리 셀이 선택된 경우에는 제1 기준 셀을 선택하고, 제2 메모리 셀이 선택된 경우에는 제2 기준 셀을 선택하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 제1, 제2 메모리 셀 및 상기 제1, 제2 기준 셀은 스플리트 게이트형의 불휘발성 반도체 메모리 셀인 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 셀 전류와 기준 전류를 셀 전압과 기준 전압으로 변환하는 전류 전압 변환 회로를 포함하고, 상기 감지 증폭기 수단은 상기 셀 전압과 기준 전압을 비교하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 전류 전압 변환 회로는 상기 제1 및 제2 메모리 셀이 접속된 제1 부하 저항 수단; 및
    상기 제1 및 제2 기준 셀이 접속된 제2 부하 저항 수단
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 부하 저항 수단은 MOS 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제1 기준 셀에 제1 기준 전류를 흘리기 위한 제2 전압 인가 수단;
    상기 제2 기준 셀에 제2 기준 전류를 흘리기 위한 제3 전압 인가 수단;
    상기 제1, 제2 기준 전류 중 어느 하나를 출력하는 전환 회로; 및
    상기 셀 전류와 상기 전환 회로에 의해 출력되는 기준 전류를 비교하는 감지 증폭기 수단
    을 더 포함하며, 상기 전환 회로는 제1 메모리 셀이 선택된 경우에는 제1 기준 전류를 출력하고, 제2 메모리 셀이 선택된 경우에는 제2 기준 전류를 출력하는 것을 특징으로 하는 반도체 기억 장치.
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