TW514923B - Semiconductor memory device - Google Patents

Description

514923 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（1 ) [發明所屬技術領域] 本發明係有關一種半導體記憶裝置，特別係有關一種 在讀出高集成化記憶單元陣列中的各個記憶單元所記憶之 資料時，儘管製造程序有所變動，也可經常獲得穩定之讀 出特性的半導體記憶裝置。（本文中，原文之memory cell 稱為記憶單元，cell稱為單元）。 [習知之技術] 以往之LSI記憶體中，掩膜ROM、PROM(Programmable ROM)、EPROM (Erasable and Programmable ROM)、 EEPROM (Electrical Erasable and Programmable ROM)等不 揮發性半導體記憶體已廣為人知。尤其EPROM或 EEPROM，係在漂浮閘極蓄積電荷，並利用控制閘極來檢 測臨界值電壓依電荷有無的變化，以進行資料之記憶。此 外，在EEPROM上具有以整個記憶晶片進行資料之消除， 或是將不揮發性半導體記憶單元陣列區分為任意的區塊， 並以各個區塊為單位進行資料之消除的快閃EEPROM(亦 稱作快閃記憶體）。 構成快閃EEPROM之不揮發性半導體記憶單元可大 致區分為分裂閘型和疊層閘型。 分裂閘型之快閃EEPROM係開示於WO92/18980 (G11G13/00)。 第3圖顯示該公報（W092/1 8980)所記載之分裂閘型不 揮發性半導體記憶單元101的剖面構造。

例如，在P型單結晶矽基板1 02上形成N型的源極S 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

1 311560 A7 -----SI____ 五、發明說明（2 ) 和汲極D。於夾在源極s與汲極D之間的通道上，隔 著第1絕緣膜1 03形成漂浮閘極FG。在漂浮閘極FG上， ^著第2絕緣膜1〇4形成控制閘極CG。控制閘極cg的一 邛份係隔著第1絕緣膜1 03配置於通道CH上，以構成選 擇甲1極1 05。並藉由在第2絕緣膜1 04戶斤包圍之漂浮閘極 FG上蓄積電子，以進行資料之記憶。 上述快閃EEPROM之讀出電路係如第6圖所示。形成 一對之記憶單元51和記憶單元52的源極共同連接於源極 線SL ;各個控制閘極連接於字線（行線）WLa、wLb ,·各個 汲極連接於條位元線BLa。由列線CLa控制之電晶體53 則連接於位元線BLa。 現在，當字線WLa和列線CLa成為H電平時，記憶 單元51會被選取並經由負載電晶體54連接於電源vdd。 如此在記憶單元51上會有依照所記憶之資料的單元電流 Im流過。該單元電流Im係藉由負載電晶體54作電壓變 換，以施加於讀出放大器55 一邊的輪入。 經濟部智慧財產局員工消費合作社印製 另一方面，設置基準單元56,並在其控制閘極上施加 與字線WLa相同之η電平的電壓。流經基準單元％之規 定的基準電流，Ir，係藉由負載電晶體57變換成基準電壓 Vref，而施加於讀出放大器55另一邊的輸入。接著，讀出 放大器55依據單元電流的電壓變換值v和基準電壓 相比較的結果，輸出記憶單元51上所記憶之資料「丨」或 「0」。 _ 如此，上述讀出電路係藉由讀出放大器，將利用行線 —本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐)' -*- 2 311560 514923 A7 五、發明說明（3 ) (字線）和列線所選擇之記憶單元上流動的單元電流與基準 單元上流動之基準電流的差值放大，以進行記憶斤記 憶之資料的讀出。 如上所述，一對記憶單元51和記憶單元52係使源極 共同連接而謀求記憶單元陣列的高集成化。亦即，記憶單 元51、52的源極汲極係以朝180。相反之方向配置於半= 體基板上。 ' 關於記憶單元51、52之圖案配置係參照第7圖來詳细 說明。圖中，顯示有記憶單元51、52和與其相鄰接之另一 對記憶單元51b、52b。各記憶單元之n+型源極以源極線 SL而共通。字線WLa、WLb係以附著於漂浮閘極6〇之一 部分上之方式朝一方向延伸。在記憶單元51，52之型汲 極上形成有接觸孔62，且透過該接觸孔62連接於位元線 BLa 〇 位元線BLa係以與字線WLa、WLb直交之方式延伸。 而與記憶單元51、52鄰接之一對記憶單元51b、52b也是 經濟部智慧財產局員工消費合作社印製 相同的構造。在各記憶單元間形成有元件分離用氧化膜 63 〇 [發明所欲解決之問題] 如上所述之§己憶單元的配置’雖然可有效達成高集成 密度，但也產生了以下之問題。 第8圖之（a)、（b)為第7圖中的又_又線剖視圖。現在， 當字線WLa、WLb與漂浮閘極60之間無掩膜偏離時，在 第8圖之（a)中，字線WLa、WLb下面的部分通道長度La 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 311560 A7 A7 在記憶單元 五、發明說明（4 ) 和Lb係相等。故資料的⑽㈣u㈣ 51、52上會流過相等的單元電流。 、而如第8圖之（b)所示，當字線WLa、WLb相對 於漂浮閘極60朝左方向偏離時，字線uu正下方 β ^道邊域長度La和Lb’的關係會變成Lb，>La,。其原因 是藉由將字線WLa、WLh a a α λ t Lb當作掩膜之離子注入形成有η+ 型=極61。於是，記憶單元52的單元電流會減少，而記 隐單元士5 1的單兀電流則會增多。如此，就會產生記憶單元 52之讀出充裕度縮小的問題。 參照第9圖再加以具體地說明。第9圖為讀出電路之 動作點之示意圖。橫轴表電壓，縱軸表電流。虛線係為負 載電晶體54、57之負載曲線，而實線係為記憶單元51、 W、基準單元56之消除狀態（資料「丨」）中的電流特性曲 線。 負載電晶體57之負載曲線與基準單元56之基準電流 特曲線的相交點係基準電壓Vref。而負載電晶體54與 單元電流特性曲線的相交點係單元電流的電壓變換值。現 在假δ又產生上述掩膜偏離。由於記憶單元5 1和基準單元 56係朝向同一方向，所以流經該等的電流相等。於是，假 設記憶單元5 1的單元電流之電壓變換值為V1，由於記憶 單元5 2的單元電流將相對於基準電流而減少，使得單元電 流的電壓變換值VI，將變成較VI為高（V1，>V1)。如此，與 基準電壓Vref間的充裕度就會滅少，而可能會產生資料的 誤讀。此外’該問題的產生對適用於上述高集成化之記憶 311560 (請先閱讀背面之注音？事項再填寫本頁) _ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 五、發明說明（5 ) 單元配置的進行便形成障礙。’ 因此本發明之目的在於提供—種半導體記憶裝置，該 在^讀4謂記憶之資料時，即使製造程序 變動’也可防止誤讀並獲得穩定之讀出特性。 化。而本發明之其他目的係達成半導體記憶體之高集成 [解決問題之方案] ::明之半導體記憶裝置係具備：形成於半導 上之複數個記憶單元、為了在該複數個記憶單元中選 =的記憶單元而設置之複數條行線和列線、讓單元電流在 利用則逃行線和列線所選擇的特定記憶單元上流動之第工 電壓施加機構、與前述複數個記憶單元具有相同構造且形 f於前述半導體基板上之複數個基準單元、讓基準電流^ 该^個基準單元上流動之第2電壓施加機構、用以比較前 述單元：流和前述基準電流之讀出放大器機構者；其特徵 在於.ir述複數個記憶單元包含源極没極方向各自朝不同 方向配，之複數個記憶單元群；前述複數個基準單元之: 個基準早7G係與該記憶體單元群相對應而朝同一方向配 亦即該裝置係具備有第i記憶單元群，含有使源極沒 極方向成為第1方向所配置之第U憶單元、以及第2記 憶單儿群，含有使源極没極方向成冑帛2方肖所配置之第 2記憶單元；且具備與該等第〗記憶單元群和第2記憶單 元群相對應之各個第i和第2基準單元；並依所選擇:前 本紙張尺錢财國標準（CNS)A4規格（210 X 297公釐） A7 五、發明說明（6 ) 述第1記憶單元群和第2記憶單元群當中任一個，以選擇 第1或第2基準單元。 本發明中，由於記億單元群和基準單元之源極汲極方 向全部一致，所以同樣地會產生掩臈偏離，因此可充分確 保記憶單元所記憶之資料的讀出充裕度，而防止誤讀。 此外，本發明之半導體記憶裝置係使複數個記憶單元 配置於半導體基板上，該複數個記憶單元包含第i和第2 記憶單元，係使源極共同連接於源極線、汲極共同連接於 一條列線、並藉由相鄰接的行線來分別選取； 且具備：使單元電流於前述第丨和第2記憶單元當中， 藉由前述列線和行線所選擇的記憶單元上流動之第丨電壓 施加機構、與前述第1和第2記憶單元為相同構造且配置 $同：方向之參考用的第i和第2基準單元、選取任一個 前速第1和第2基準單元之選擇電路、使基準電流在藉由 該選擇電路所選取的基準單元上流動之第2電壓施加機 冓用乂比車又該基準電流和前述單元電流之讀出放大器機 構’前述選擇電路係在第1記憶單元已經被選取的情形 經濟部智慧財產局員工消費合作社印製 下，選擇第1基準單元，而在第2記憶單元已經被選取的 情形下，選擇第2基準單元。 本發明中，既可使半導體記憶裝置高集成化，也可充 分確保記憶單元所記憶之f料的讀出充裕度，而防止誤 讀。 並^，設置為了讓基準電流在前述第i基準單元和第 基準單70上流動之各個f 2和第3電壓施加機構；具備 本紙—度適财_获準（CNS)A4規格--- 311560 514923 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（7 ) 讀出放大器機構以供比較將任一個前述第丨和第2基準電 流輸出之切換電路和利用前述單元電流與前述切換電路所 輸出之基準電流；前述切換電路，在第U憶單元已經被 選取的情形下，輸出第1&準電流，而在第2記憶單元已 經被選取的情形下，輸出第2基準單元。 如以上之構造中，由於在各個基準單元設置電壓施加 機構，雖然佔有面積龐大，卻可快速動作，而可提供一種 寫入讀出速度快速之半導體記憶裝置。[發明之實施型態] 其次，參照圖面說明本發明之實施型態。 首先，本實施型態中構成記憶單元陣列之各個記憶單 几，係如第3圖所示為分裂閘型記憶單元構造。以下，參 照第1圖說明記憶單元陣列之構造。 形成-對之記憶單元51和記憶單元52的源極。共同 連接於源極線SL，而各個控制閘極連接於字線（行 線)WLa、WLb，各個汲極連接於一條位元線I。此外， 設置相同結構之記憶單元51b、52b以鄰接於記憶單元I 52。記憶單元51b、⑽之各個汲極連接於—條位元線 BLb。該等記憶單元的平視圖和剖視圖分別係如第七圖和 弟八圖所示。 由列線⑴控制之電晶體53連接於位元線BLa，而 由列線CLb控制之電晶體现則連接於位元線叫，這些 電晶體53、53b…係構成列解碼器。 再者’鄰接於記憶單元51b、52b重複相同結糂。l儿， 本紙張尺度適用中關家標準（CnL)A4規格（21〇 X 297公髮）--------- (請先閱讀背面之注意事項再填寫本頁) _ 丨線： 7 311560

五、蔡呀說明飞- 曰曰 隐單元5 1、5 2的拂列會朝行方向 而脾☆咏抑— 万向作重複配置， 、。己憶早元5 1稱做e 單元一 單开# 早兀忑憶早兀52則稱為od( 爷凡。右以行位址來看，相合 置— 相田於偶數位址的單元為even 早兀’而相當於奇數位址的單元為 一 些記愔置-的早兀為0⑸平疋。透過排列這 p束μ # ^ ) 了構成1區間。記憶單元 不由複數個區間所構成之集合體。 位元線BLa ' BLb…隔著雷晶# q ㈣者包日日體53、53b···而連接於 _ 、、、 7〇。在I/O線70上連接有負載電晶體54。負載電晶 體54的源極和閘極則連接於電源電壓。該負載電 體Μ為了讓單元電流流至所選擇之記鮮元而對該記^ 單元施加汲極電壓。 其次，71係讀出放大器。讀出放大器71係由電流反 射鏡型之差動放大器所構成，且可藉由使ν通道型M〇s 電j體72為0Ν使其活性化。Ν通道型M〇s電晶體72卷 由讀出信號（sense信號或允許讀出信號）所控制。在讀出放 大的7 1 一邊之輸入電晶體73的閘極上連接I/O線7 0，而 在另一邊之輸入電晶體74的閘極上施加基準電壓。75係 讀出放大器7 1之輸出端子。 76係基準電壓產生電路。本發明中，一·對基準電壓 77、78與一對記憶單元5 1、52為相同構造，並且在半導 體基板上配置成同一方向。亦即，記憶單元5丨和基準單元 77(even單元）的源極汲極方向一致，而記憶單元52和基準 單元78(〇dd單元）的源極汲極方向也一致。 79係基準單元77、78的選擇電路，在記憶單元51 (請先閱讀背面之注意事項再填寫本頁) 經 濟 部 智 慧 財 產 局 員 消 費 合 作 社 印 製 514923

五、發明說明（ A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 經被選取的情形下，選擇基準單元77，而在記憶單元52 已經被選取的情形下，選擇基準單元78。選擇電路79係 依所選擇的even單元（對應於偶數位址）和〇dd單元（對應 於奇數位址）任一個，而進行基準單元的選取，故可輕易地 構成選擇電路79 〇 負載電晶體57的源極和閘極連接於電極電壓vdd。 遠負載電晶體57為了讓基準電流流至所選擇之基準單元 而施加汲極電壓。 而且，基準電壓產生電路76，係隨著第丨基準電流（基 準單元77>產生第1基準電壓Vrefl，而隨著第2基準電流 (基準單元7S)產生第2基準電壓力“2。第準電壓VRfi 和第2基準電壓Vref2係施加於讀出放大器7丨。 —其次，說明該讀出電路之動作。首先，將各個記憶單 70之原來貧料消除後，寫入規定的資料。對消除狀態（資料 「1」）的記憶單元寫入資料「〇」時，藉由對所選擇之記憶 單元的字線施加規定的低電壓，對源極線SL施加高電靨， 可將通道熱電子注入於記憶單元的漂浮閘極。在寫入資料 「1」時，使源極線SL·接地，並維持消除狀態。 現在，在讀出時，當字線WLa和列線CLa成為Η電 平時，記憶單元5!會被選取，並隔著負載電晶體54連接 於電源Vdd。如此在記憶單元5 1上會有依照所記憶之資料 的單元電流Im流過。該單元電流Im係利用負載電晶體^ 作電壓變換，以施加於讀出放大器71 一邊的輸入。 丨 &電路中，利用選擇電路7! i紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公爱]~ 9(修正頁） 311560 1 -------訂----------- (請先閱讀背面之注意事項再填寫本頁) 514923 A7 B7 五、發明說明（1〇 ) 來選取基準單元77，並輪出第1基準電壓vrefl，以施加 於讀出放大器71另一邊的輸入。 讀出放大器71係藉由sense信號形成Η電平而活性 化’並依據單元電流的電壓變換值V和基準電壓Vrefl相 比較的結果，來輸出記憶單元5丨上所記憶之資料「1」或 「0」。 上述的構造中，即使在字線WLa、WLb和漂浮閘極60 之間產生掩膜偏離，也不會減低讀出電壓的充裕度。關於 此點則參照第2圖加以詳盡說明。 第2圖卜橫軸表電壓，縱軸表電流。虛線係為負載 電晶體54、57之負載曲線，而實線係為記憶單元51、52 和基準單元77、78之消除狀態(資料…）中的電流特性 曲線。 本發明中，記憶單元51(even單之單元電流和流經 基準單元77之第i基準電流一致，而另一方面，記憶單元 52(〇dd單元)之單元電流和流經基準單元78之第2基準電 流也一致。故可確保一定之讀出電壓的充裕度。 經 濟 部 智 慧 財 產 局 員 X 消 費 合 作 社 印 製 亦即’圖中’負載電晶體57之負載曲線與基準單元 77之基準電流特性曲線的相交點係第j基準電㈣。 而負載電晶體54與記憶單元51之單元電流特性曲線的相 交點係單元電流的電壓變換值…。由於讀出放大器”會 比較基準電壓Vrefl和電麼變換值V1，故（Vrefi_vi)為讀

出電壓的充裕度。 M • 另一方面，負載電晶體57之負载曲線與基準單元78 胃本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 10 311560 514923 A7 B7 五、發明說明（U ) 之基準電流特性曲線的相交點係第2基準電壓Vref2。而 負載電晶體54與記憶單元52之單元電流特性曲線的相交 點係單元電流的電壓變換值V2。故（Vref2-V2)為讀出電壓 的充裕度。 利用掩膜偏離’使記憶單元5 2之單元電流減少時，第 2基準電路也會同樣減少，且vref2> Vrefl、V2> VI之關 係會成立，故可確保讀出充裕度。上述之說明中，雖然只 δ兒明圮憶單元的資料為r 1」之情況，當然在資料為「〇」 的情況下也同樣地可確保讀出充裕度。 另外，上述實施型態中，雖然記憶單元陣列包含even 單元群和odd單元群兩大記憶單元群，且分別之單元群各 包含兩件基準單元，但本發明並不以此為限，其亦可適用 於另一種半導體記憶裝置，該裝置包含：朝相異方向配置 之兩件以上的記憶單元群和與其相對應之兩件以上的基準 X3X3 — 單7〇。 經濟部智慧財產局員工消費合作社印製 並且，在前述實施型態中，雖然記憶單元係分裂閘型 不揮發性半導體記憶單元，但不以此為限，只要是對於源 極汲極間的通道領域中心具有非對稱性的半導體記憶單 元，即使是動態型RAM或靜態型RAM也可適用本發明， 並發揮本發明之效果。 此外，在前述實施例令，雖然係形成複數個基準單元， 而電壓施加機構係以一個進行轉換連接之方式而構成，但 也可個別配置電壓施加機構。 以本發明之第2實施型態，說明在各個基準單元設置 Μ氏張尺度適用中國國家標準（CNS)A4規格（21G X 297公爱）

五、發明說明（12 ) 電壓施加機構之實施例。 首先，本實施例中構成記憶單元陣列之各個記憶單 元，係如與前述第丨實施型態相同之第三圖所示，為分裂 閘型記憶單元構造。以下’參照第4圖說明記憶單元陣列 之構造。在與前述第〗實施型態相同的部位上標示有同一 符號。 形成一對之記憶單元51和記憶單元52的源極共同連 接於源極線SL，而各個控制閘極連接於字線（行線）WLa、 WLb，各個汲極連接於一條位元線BLa。此外，設置相同 結構之記憶單元51b、52b以鄰接於記憶單元51、52。記 隱單元51b、52b之各個汲極連接於一條位元線BLb。這些 記憶單元的平視圖和剖視圖分別係如第七圖和第八圖所 示0 由列線CLa控制之電晶體53連接於位元線BLa，而 由列線CLb控制之電晶體53b則連接於位元線BLb。這些 電晶體53、53b…係構成列解碼器。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 另外，鄰接於記憶單元51b、52b重複相同結構。如此， 記憶單元51、52的排列會朝行方向和列方向作重複配置， 而將記憶單元51稱作even單元，記憶單元52則稱為〇dd 單元。若以行位址來看，相當於偶數位址的單元為even 單元，而相當於奇數位址的單元為〇dd單元。透過排列這 些記憶単兀（51、52)(5 lb、52b)…可構成ϊ區間。記憶單元 陣列係由複數個區間所構成之集合體。

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五、發明說明（ 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 I/O線70。在I/O線7〇上連接有負載電晶體的汲極。 負載電晶體54的源極和閘極則連接於電源電壓vdd。該 負載電晶體54為了讓單元電流流至所選擇之記憶單元而 對該記憶單元施加汲極電壓。 其-人，7 1係讀出放大器，讀出放大器7 i係由電流反 射鏡型之差動放大器所構成，且可藉由使N通道型m〇s 電2體72為0N使其活性化αΝ通道型m〇s電晶體”係 由項出仏號（sense信號或允許讀出信號）所控制。在讀出放 大器71 一邊之輸入電晶體73的閘極上連接1/〇線7〇,而 在另一邊之輸入電晶體74上施加以下所說明之基準電 壓。75俵讀出放大器71之輸出端子。 90 I策1基準電壓產生電路。本發明中，一對基準單 元91、92之橡造係與一對記憶單元51、52相同，並且在 半導體基板上配置成同一方向。亦即，記憶單元5丨和基準 單元9 1 (even單元）之源極汲極方向一致，而記憶單元52 和基準單元92(odd單元）之源極汲極方向也一致。在這些 基準單元91'92的控制閘極上經常施加有規定之讀出電壓 Vr 〇 第ί基準電壓產生電路90中，為了只使用該一對基準 單兀内對應於記憶單元51(even單元）之基準單元91，而將 基準單元92的汲極從輸出線93切離。負載電晶體94的源 極和閘極連接於電源電壓VDD。負載電晶體94為了讓基 準電流流至基準單元，而對該基準單元9 1施加汲極電壓以 ^ β為負载抵抗°而且，從第1基準電壓產生電路可將基準 $氏張尺度_中_家標準（CNS)A4規格⑽χ 297公餐）------ 13(修正頁） 311560 I I n n n i i n l ϋ n i 1 mmi n l i n n 一 0’ I I n n ϋ n n n I n ϋ rtt先閱tf背面之注音？事項再填寫本頁)

五、發明說明（ 14 514923 電k作電壓變換，而輸出第丨基準電壓Vrefl。 100係第2基準電壓產生電路，係由基準單元％、9? 與負載電晶體98所橡成。為了只使用與第i基準電壓產生 電路90不同，且對應於記憶單元52(〇dd單元）之基準單元 97，而將基準單元96從輸出線99切離。 ‘ 基準單元92、96由於未使用故可削除，但是藉由將灵 準單元的構造形成與一對記憶單元5卜52的結構二同。二 使各自對應之單元間的特性一致性提高，並可容易^叶。 切換電路110係由換流器m、傳輸閘112、113所構 成，在換流器上施加有選擇信號（s e 1 e c t)。於Η， 时 SCi 1,¾ 元51(even單元）已經被選取的情形下，選擇信號成為η電 平，並將第1基準電壓Vrefl施加於讀出放大器7ι之輸入 電晶體74的閘極，·而在記憶單元52(〇dd單元）已經被選擇 的情形下，選擇信號成為L電平，且為了將第2基準電壓 Vref2施加於讀出放大器71之輸入電晶體74的間極而進 行切換。 其次’說明該讀出電路之動作。首先，將各個記憶單 元之原來資料消除後，篇入規定的資料。對消除狀態（資料 「1」）的記憶單元寫入資料「〇」時，藉由對所選取之記憶 單元的字線施加預定的低電壓、對源極線SL施加高電壓， 可將通道熱電子注入於記憶單元的漂浮閘極。在寫入資料 「1」時，使源極線SL接地，並維持消除狀態。 現在’在讀出時，當字線WLa和列線cLa成為Η電 平時’記憶單元5 1會被選取並隔著負載電晶體54連接電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 14(修正頁） 311560 I I 丨丨—I — — II I I I I — I » I III — I 丨-^丨丨» (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 514923 A7 ------B7 五、發明說明（15 ) 源Vdd。如此在記憶單元51上，會有依照所記憶之資訊的 單70電流Im流過。該單元電流Im係藉由負載電晶體 作電壓變換，以施加於讀出放大器71 一邊的輸入。 另一方面，利用切換電路11〇經由傳輸閘112輸出第 1基準電壓Vref 1，並施加於讀出放大器71另一邊之輸入。 躓出放大器71係藉由sense信號成為H電平而活性 化。並依據單元電流的電壓變換值v和第準電壓νκη 相比較的結果，輸出記憶單元5丨上所記憶之資料「〗」或 「0」。 上述的構造中，即使在字線WLa、WLb和漂浮閘極6〇 間產生掩膜偏離，也不會減低讀出電壓的充裕度。關於此 點則參照第5圖加以詳盡說明。 第5圖中，橫軸表電壓，縱軸表電流。虛線係為負載 電晶體54、94、98之負載曲線，而實線係為記憶單元5 i、 52和基準單元91、97之消除狀態（資料「丨」）中的電流特 性曲線。 經濟部智慧財產局員工消費合作社印製 本發明中，記憶單元51(even單元）之單元電流和流經 基準單元91之第1基準電流一致，而另一方面，記憶單元 52(odd單元）之單元電流和流經基準單元97之第2基準電 流也一致。故可確保一定之讀出電壓的充裕度。 亦即，圖中，負載電晶體94之負載曲線與基準單元 91之基準電流特性曲線的相交點係第1基準電壓vrefl。 而負載電晶體54與記憶單元51之單元電流特性曲線的相 父點係单元電流的電壓變換值VI。由於讀出放大骞71會 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 15 311560 514923 A7 B7 五、發明說明（16 比較基準電壓Vrefl和電壓變換值VI，故（Vrefl-Vl)為讀 出電壓的充裕度。 另一方面’負載電晶體98之負載曲線與基準單元97 之基準電流特性曲線的相交點係第2基準電壓Vref2。而 負载電晶體98與記憶單元52之單元電流特性曲線的相交 點係單元電流的電壓變換值V2。故（Vref2-V2)為讀出電壓 的充裕度。 利用掩膜偏離，使記憶早元5 2之單元電流減少時，第 2基準電流也會同樣減少，且vref2> Vrefi、v2> VI之關 係會成立，故可確保讀出充裕度。上述之說明中，雖然只 說明記憶單元的資料為「1」之情況，但在資料為「〇」的 情況下也同樣地可確保讀出充裕度。 如以上之構造中，由於係在各個基準單元設置電壓施 加機構’雖然佔有面積龐大，卻可快速動作，而可提供一 種寫入讀出速度快速之半導體記憶裝置。 [發明之效果] 如以上所述，根據本發明，可提供一種半導體記憶裝 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 置，該裝置在讀出半導體記憶單元上所記憶之資料時，即 使製造程序有所變動，也可防止誤讀並可獲得穩定之讀出 特性。 此外，在半導體記憶單元的配置上可提升自由度，並 達成記憶單元陣列的高集成化。 [圖面之簡單說明] 第1圖為電路圖，用以說明本發明實施型態之半導體 &張尺度適用中國國家標準（cis)A4規格⑽χ 297公爱）---- 16 311560 17 A7 五、發明說明（ 記憶裝置的構造。 苐2圖為特性图 記憶裝置的動作。以說明本發明實施型態之半導體 第3圖為分裂Μ荆 ~刀4間型不揮發性半導 造圖 體記憶單元的剖面構 經濟部智慧財產局員工消費合作社印製 苐4圖為特松岡 付r玍圖，用以說明本發明第2 導體記憶裝置的構造。 孓〜'之丰弟 5圖為雷跋同 电给圖，.用以說明本發明第2實施型鲅 導體記憶裝置的動作。 〜 第6圖為電路圖，用以說明習知例之半導體記憶裝 置。 第7圖為記憶單元之配置圖。 第8圖之、（b)為第7圖中之X-X線剖視圖。第9圖為特性圖，用以說明習知例之半導體記憶裝置 的動作。[符號之說明] Η、52 §己憶單元 54、8070 I/O 線 71 76 基準電壓產生電路79 第1基準電壓產生電路94 90 負載電晶體 讀出放大器 選擇電路 第2基準電壓產生電路 —----tr---------線—» (請先閱讀背面之注意事項再填寫本頁) BLa、BLb位元線 CLa、CLb 列線 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公爱） 17(修正頁） 311560

Claims (1)

1. D8 六、申請專利範圍 種半導體5己憶裝置，具備：形成於半導體基板上之複 /固：憶單元，為了在該複數個記憶單元中選擇特定的 (請先閱讀背面之注意事項再本頁) 隐單70而叹置之複數條行線和列線，讓單元電流在藉 由前述行線和列線所選擇的特定記憶單元上流動之第ι 電壓施加機構’與前述複數個記憶單元為相同構造且形 成於前述半導體基板上之複數個基準單元，讓基準電流 在讓各個基準單元上流動之第2電壓施加機構，用以比 較前述單it電流和前述基準電流之讀出放大器機構；其 特徵在於·則豸複數個記憶單&包含源極沒極方向各自 朝不同方向配置之複數個記憶單元群，前述各記憶單元 群之各個基準單元係與該記憶單元群相對應而朝同一 方向配置。 2·如申請專利範圍帛i項之半導體記憶裝置，其中，前述 冗憶單元排列成矩陣狀；前述記憶單元群係沿著列線使 源極領域共通，並和連接前述源極領域的源極線相對之 鄰接記憶單元群呈線對稱排列。 3·如申請專利範圍第2項之半導體記憶裝置，其中，前述 經濟部智慧財產局員工消費合作社印製 兄憶單元和基準單元係分裂閘型不揮發性半導體記憶 一 早兀。 4·如申請專利範圍第丨項之半導體記憶裝置，其中，複數 個圮憶單元係配置於半導體基板上，該複數個記憶單元 係構成記憶單元群，且各個記憶單元群包含第1和第2 記憶單兀，係使源極共同連接於源極線、汲極共同連接 於一條列線，鄰接的行線來分別選取：且具備：使單元 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） 18 311560

   六、申請專利範圍 (請先閱讀背面之注意事項再r*本頁) 電"lL於别述第1和第2記憶單元當中，藉由前述列線和 2線所選擇的記憶單元上流動之第丨電壓施加機構，與 月J述第1和第2記憶單元為相同構造且配置於同一方向 之參考用的第1和第2基準單^，選取任-個前述第1 和第2基準單元之選擇電路，使基準電流在藉由選擇電 路所選取的基準單元上流動之第2電壓施加機構，用以 比較該基準電流和前述單元電流之讀出S大器機構；前 述選擇電路係在第1記憶單元已經被選取的情形下，選 擇第1基準單元，而在第2記憶單元已經被選取的情形 下，選擇第2基準單元。 5·如申請專利範圍第4項之半導體記憶裝置，其中，前述 第1、第2記憶單元和第1、第2基準單元係分裂閘型 不揮發性半導體記憶單元。 6·如申明專利範圍第丨項之半導體記憶裝置，其中，包含 將前述單元電流和基準電流變換為單元電壓/和基準 壓之電流電壓變換電路；前述讀出放大器機構係用以比 較該單元電壓和基準電壓。 ' 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 7·如申請專利範圍第6項之半導體記憶裝置，1 ^ /、丫"，月I】 電流電壓變換電路包含··連接前述第 々结Ί i τC憶單元 之弟1負載抵抗機構，連接前述第丨和第2基準單一 第2負載抵抗機構。 /早元之 8·如申請專利範圍第7項之半導體記憶裝置，農 ’、甲，則述 第1和第2負載抵抗機構係m〇S電晶體。 9·如申請專利範圍第〗項之半導體記憶裝 _ 丹〒，再設 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 311560 19 E8S 申凊專利範圍 置讓第1基準電户 ^ 壓施加機構，讓二：述第1基準單元上流動之第2電 動之第3電壓施加機：電流在前述！2基準單元上流 準電流之切換電路冑’輸出任一個則返第1和第2基 切換電路所輸出之比較前述單元電流和利用前述 換電路係在第心！電流的讀出放大器機構;前述切 1基準電流，而=2早元已經被選取的情形下，輪出第 輸出第2基準單元。^己憶單元已經被選取的情形下， • ΙΓ1ΙΙΙΙ1Ι —--I · I I (請先閱讀背面之注^^思事項再本頁) - 線- 經濟部智慧財產局員工消費合作社印制衣 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 20 311560