JP3854629B2 - メモリーアレイ装置、メモリーセル装置及びそのプログラミング方法 - Google Patents
メモリーアレイ装置、メモリーセル装置及びそのプログラミング方法 Download PDFInfo
- Publication number
- JP3854629B2 JP3854629B2 JP51019792A JP51019792A JP3854629B2 JP 3854629 B2 JP3854629 B2 JP 3854629B2 JP 51019792 A JP51019792 A JP 51019792A JP 51019792 A JP51019792 A JP 51019792A JP 3854629 B2 JP3854629 B2 JP 3854629B2
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- insulating layer
- gate
- area
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 40
- 238000007667 floating Methods 0.000 claims abstract description 174
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000005689 Fowler Nordheim tunneling Effects 0.000 claims abstract 4
- 229910052710 silicon Inorganic materials 0.000 claims description 54
- 239000010703 silicon Substances 0.000 claims description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 53
- 238000003860 storage Methods 0.000 claims description 42
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 230000005641 tunneling Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims 2
- 230000001568 sexual effect Effects 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 19
- 238000002347 injection Methods 0.000 description 14
- 239000007924 injection Substances 0.000 description 14
- 210000000352 storage cell Anatomy 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000035515 penetration Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000001953 recrystallisation Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 240000000662 Anethum graveolens Species 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- -1 i.e. Inorganic materials 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000016 photochemical curing Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Description
本出願は、１９９０年１月２２日付の共出願第０７／４６７，９０７号の部分継続出願である。
技術分野
本発明は、電気的にプログラマブルかつ消去可能な単一トランジスタ記憶装置及び方法に関する。
発明の背景
電気的に可変な不揮発性の半導体記憶装置は、当業界では周知である。これについては、例えば、米国特許第４，２０３，１５８号を参照のこと。このような装置において、電気的可変性は、非常に薄い誘電体を通しての浮遊ゲートとシリコン基板との間の電荷のファウラー・ノルトハイム(Fowler-Nordheim)突き抜け（トンネル効果）によって達成される。典型的には、薄い誘電体は、厚さが１００オングストローム未満の酸化物層である。しかし、このような装置では、各記憶場所ごとに浮遊ゲートトランジスタ及び別の選択トランジスタが必要である。したがって、必然的に、各記憶場所又はセルは、各セルに必要なトランジスタの数に起因して大型になる。更にもう１つの短所として、基板と浮遊ゲートとの間の薄い酸化物のトンネル素子に関連する信頼性及び製造可能性の問題がある。
米国特許第４，２７４，０１２号及び第４，５９９，７０６号では、浮遊ゲート及びポリシリコンゲート間の電荷のファウラー・ノルトハイム突き抜けを通して浮遊ゲート上に電荷を記憶することによって信頼性及び製造可能性の問題を克服することを求めている。電荷の突き抜けは、比較的厚いポリ酸化物を通したものであろう。厚い酸化物（アメリカ合衆国特許第４，２０３，１５８号に開示されている酸化物層よりも厚い）を通しての突き抜けは、多結晶シリコンの浮遊ゲート表面の粗さから局所的に高まった場によって可能になる。トンネル酸化物は浮遊ゲート及びシリコン基板間のトンネル酸化物よりも遥かに厚いので、酸化物層は信頼性及び製造可能性がより高いと伝えられている。しかし、この形式の装置は通常、製造が困難なポリシリコンゲート層を３層必要とする。さらに、プログラミング間の電圧が極めて高く、酸化物の完全性に対する厳重な制御が必要である。
典型的にＥＰＲＯＭ装置として知られる、紫外線処理によって可変な電気的にプログラマブル装置は周知である。しかし消去においては、紫外線を当てることよって記憶装置全体を消去することが必要である。
１９６９年ディル及びトゥームスによりMNOS構造につきホット・エレクトロンを注入すること（ソリッド・ステート・エレクトニクス誌第１２巻、Vol. 12, Solid State Electronics）、が提案され、記憶装置アレイ内の各セルに対してスイッチング速度を改良し、個別に選択されるトランジスタの必要性を低減させるようにしている。
最近、アメリカ合衆国特許第４，６９８，７８７号は、あたかもEPROMであるかのようにプログラマブルで、EEPROMのように消去可能な装置を開示している。このような装置は各セルにつき単一のトランジスタのみを必要するが、大きなプログラミング電流を必要とし、これがプログラミング及び消去のためのオンチップ高電圧発生を用いることを困難にすると考えられる。更に、当装置では装置作動中厳格な分配プログラム・消去しきい値を必要とし、これが低製造可能性歩どまりに帰着すると考えられる。
発明の概要
本明細書により電気的にプログラマブルで消去可能な記憶装置が開示される。記憶装置は複数の記憶場所を有する。複数の行アドレスライン（回線）、複数の列アドレス回線及び共通回線が、複数の記憶場所に対して与えられる。行アドレス回線の１つと列アドレス回線１つとの各組合わせによって、異なった複数の記憶場所の１つ定められる。記憶場所の各々は単一のトランジスタから成り。同トランジスタは、共通回線と結合されるソース、関連する複数の行アドレス回線の１つと結合されるドレーン及び関連する複数の列アドレス回線の１つと結合される制御ゲートを有する。浮遊ゲートは、制御ゲート、ソース、ドレーン間に配置され、ソースと容量結合される。急激な電位降下によって発生するホットエレクトロンを浮遊ゲートに注入するための装置が与えられる。関連する行アドレス回線及び列アドレス回線が、関連する列アドレス回線の電位よりも高い第１の所与（先決）電位まで高められ、共通回線に印加される電位が、関連する行アドレス回線の１つに印加される。最後に、浮遊ゲートから制御ゲートへの電荷のファウラー・ノルトハイム突き抜けを誘発するための装置が与えられる。関連する行アドレス回線が、関連する列アドレス回線よりも高い第２の先決電位まで高められる。
【図面の簡単な説明】
図１は、電気的に可変な単一トランジスタ不揮発性記憶セルの側面断面図である。
図２は、図１に示す記憶セルのアレイを用いる記憶装置の概念図である。
図３（ａ−ｉ）は、図１の記憶セルの再結晶化浮遊ゲート製造方法の段階を示す側面断面図である。
図４（ａ−１・・・ｓ−１）、４（ａ−２・・・ｓ−２）及び４（ａ−３・・・ｓ−３）は、記憶セル製造方法の段階を示す図１の記憶セルのそれぞれ高さ方向における積み重ねゲート区域及びソース区域を通した側面断面図である。
図面の詳細な説明
図１は、単一トランジスタ不揮発性電気的可変半導体記憶セル１０を示す。セル１０は、シリコンのような半導体基板１２から成る。１実施例において半導体基板１２は、スケーリング（酸化膜形成）レベルに依存して、５乃至５０ｏｈｍ-ｃｍの典型的なドーピング・レベル範囲のＰ型シリコン基板で良い。（セル１０を製造する方法の詳細な記載については以下で論じる。）
基板１２内には、ドレーン区域１６及びソース区域１４並びにその間のチャネル区域１８が定められる。ドレーン区域１６、チャネル区域１８及びソース区域１４をおおって、厚さ７０乃至から２００オングストロームの絶縁材料の第１層２０が配置される。第１層２０は、二酸化ケイ素（シリコン）、窒化ケイ素又はオキシ窒化ケイ素製の絶縁材料で良い。第１層２０の上方には浮遊ゲート２２が配置される。浮遊ゲート２２は、チャネル区域１８の一部分及びソース区域１４の一部分をおおって配置される。浮遊ゲート２２は、ポリシリコンゲートで良い。１実施例においてそれは再結晶化ポリシリコンゲートである。第２絶縁層２５は、浮遊ゲート２２をおおって配置される第１部分２４及び浮遊ゲート２２に近接して配置される第２部分２６を有する。第２絶縁層２５の第１部分２４（頂壁２４）は絶縁材料である。同材料は二酸化シリコン、窒化シリコン又はオキシ窒化シリコンで良く、その厚さは１０００乃至３０００オングストローム程度である。第２絶縁層２５の第２部分２６（側壁２６）も同様に絶縁材料で、二酸化シリコン、窒化シリコン又はオキシ窒化シリコンで良く、その厚さは１５０乃至１２００オングストローム程度である。制御ゲート２９は２つの部分を有し、その第１部分２８は第２絶縁層２５の頂壁２４をおおって配置され、第２部分３０は、第１層２０をおおって配置され、第２絶縁層２５の側壁２６に直接接して配置される。制御ゲート２９の第２部分３０は、ドレーン区域１６の一部分及びチャネル区域１８の一部分をおおって伸びる。
セル１０の寸法は用いられる方法に依存する。したがって、第１層２０、側壁２６及び頂壁２４に対する上記寸法は、例を示すに過ぎない。更に、第１層２０及び第２絶縁層２５の材料も同様に例示に過ぎない。しかし、一般的にセル１０の寸法は、ドレーン区域１６から発散する電子が急激な電位低下を感知することによって浮遊ゲート２２に注入されるようなものでなければならない。（セル１０の作動原理の特殊機構については以下に詳説する。）さらに、セル１０の寸法は、浮遊ゲート２２からの電荷がファウラー・ノルトハイム機構により第２絶縁層２５を通して制御ゲート２９上へ移動されるようのものでされなければならない。セル１０を作動させる独特の方法は以下の通りである。
最初に、セル１０を消去するのが望ましい場合には、接地電位がソース区域１４及びドレーン区域１６に印加される。＋１５Ｖ程度の正の高電圧が制御ゲート２９に印加される。浮遊ゲート２２上の電荷は、ファウラー・ノルトハイム・トンネル機構により第２絶縁層２５を通して制御ゲート２９上へ誘導され、浮遊ゲート２２は正電位に帯電される。
選択的にセル１０がプログラムされのが望ましい場合には、接地電位がドレーン区域１６に印加される。制御ゲート２９によって定められるＭＯＳ構造のしきい値に近い（約＋１Ｖ程度の）正電位レベルが制御ゲート２９に印加される。１２Ｖ程度の正の高電圧が、ソース区域１４に印加される。僅かに逆転されたチャネル区域１８を通して、ドレーン区域１６によって発生される電子が、ドレーン区域１６からソース区域１４に向けてて流れる。電子が制御ゲート２９と側壁２６とが接する区域に到達する時電子は、側面壁２６の間隙によって定められる表面区域に亘って、ソース電圧とほぼ等しい急激な電位降下に遭遇する。電子は加速しかつ加熱され、あるものは第１層２０内にそれを通して浮遊ゲート２２上に注入される。
電子の浮遊ゲート２２への注入は、浮遊ゲート２２が直ぐ下の高表面電位を支えきれなくなってホット・エレクトロンが発生されるまで続く。この時点で、浮遊ゲート２２中の電子又は負電荷によって、ドレーン区域１６から浮遊ゲート２２への電子の流れが低減される。
最後に、読出し周期で接地電位がソース区域１４に印加される。＋２Ｖ及び＋５Ｖのような従来のトランジスタ読出し電圧が、それぞれドレーン区域１６及び制御ゲート２９に印加される。もし制御ゲート２９が正に帯電されるなら、（即ち、浮遊ゲートが放電される）浮遊ゲート２２の直下のチャネル区域１８がオン（同通状態）になる。制御ゲート２９が読出し電位まで上がると、第２部分３０の直下のチャネル区域１８の区域もまたオンになる。従って、チャネル区域１８全体がオンなって電流がソース区域１４からドレーン区域１６へ流れる。これを状態「１」とする。
他方、もし制御ゲート２９が負に帯電されるなら、浮遊ゲート２２の直下のチャネル区域１８は、わずかにオンになるか或いは完全にオフ（不同通状態）になる。たとえ制御ゲート２９及びドレーン区域１６が読出し電位まで上がっても、浮遊ゲート２２の直下のチャネル区域１８の部分を通して、電流は殆ど若しくは全く流れない。この場合、電流は、状態「１」のものと比べて非常に小さいか若しくは全く存在しない。こんな風にセル１０が状態「０」にプログラミングされることが感知される。
図２を参照すると、記憶装置４０が示される。記憶装置４０は、記憶セルアレイ５０を有する。記憶装置４０に関する周辺回路は、従来の行アドレス復号回路５２、桁アドレス復号回路４２、感知増幅器回路４４、出力バッファ回路４６及び入力バッファ回路４８を含む。これらの従来型回路は、先行技術の周辺回路に相当する。
セル１０の各々のソース、ドレーン及びゲートの相互接続は以下のとおりである。セル１０の各々の総てのソース区域１４は、共通ソース回線を介して相互に接続される。同一列中のセル１０の各々のドレーン区域１６同士が接続される。従って、列１８ａには、最左端列のセル１０の各々からのドレーンが接続される。複数の列１８ａから１８ｚまでは列アドレス復号回路４２に接続される。同一行中のセル１０の各々の制御ゲート２９同士が接続される。このように行信号回線６２ａは、再上行中のセル１０の各々の制御ゲート２９に接続される。複数の行６２（ａ．．．ｚ）が行アドレス復号回路５２に与えられる。
記憶アレイ５０の作動状態ににおいて消去モードが望まれる場合には、複数の列アドレス回線１８（ａ．．．ｚ）は総て接地電位にされる。共通ソース回線１４もまた、接地電位にされる。複数の行アドレス回線６２（ａ．．．ｚ）は、＋１５Ｖのような高い正電位にされる。このように記憶アレイ５０中の記憶セル１０の総てが消去される。記憶アレイ５０の選択された行のみを消去する際には、特定の行アドレス回線、例えば６２ｍが＋１５Ｖのような高い正電位に上げられると共に行アドレスの残りは接地電位にされる。このように行６２ｍ中の記憶セルのみが消去される。
その後、選択された記憶セル１０の選択的プログラミングのために、以下のようにプログラミングが行われる。列アドレス回線１８ａは、接地電位にされるか或いは、例えば、接地電位と１．０Ｖとの間の低い電位にされる。プログラミングされるべき特定の記憶セル１０のゲート２８と接続される特定の行アドレス回線６２ｍは、＋１Ｖ若しくは列アドレス回線１８ａの電圧によっては＋１Ｖよりも高い電圧にされる。選択されていない列アドレス回線６２（ａ．．．１、ｎ．．．ｚ）は、接地電位にされる。記憶セル１０の共通ソース回線１４は、＋１２Ｖのような高い正電位にされる。選択されていない列アドレス回線１８（ａ．．．１、ｎ．．．ｚ）は、＋５Ｖのような高電位にされる。
選択された記憶セル１０の種々の接点に供給される電圧は、以下のとおりである。ソース１４は、＋１２Ｖにされ、ドレーン１６は接地電位と＋１．０Ｖとの間の電位にされ、ゲート２８は＋１．０Ｖから＋２．０Ｖまでの間にされる。これは既に論じたように、記憶セル１０のプログラミングを生じさせる。
選択されていない記憶セル１０に供給される電圧に以下の電位を持たせることができる。選択された行６２ｍの中の記憶セルの総てに関して、ドレーン１６を＋５Ｖにし、ソース１４を＋１２Ｖにし、ゲートを＋１Ｖから＋２Ｖまでの間にする。この条件で、ゲート２８はドレーン１６及びソース１４の電位よりも遥かに低い電位にあるので、電子は、ドレーン１６から、制御ゲート２９の下のチャネル区域１８を通しては浮遊ゲート２２の上には浸透しない。
選択された記憶セル１０としての同一列１８ｍ中の記憶セル１０の総てに関して、種々の区域に印加される電圧電位は、以下のとおりである。ドレーン１６は接地電位と＋１Ｖとの間ににし、ソース１４を＋１２Ｖにし、制御ゲート２８を接地電位にする。この形態において、ソース１４はドレーン１６よりも高い正電位になっているが、制御ゲート２８の下には誘起されたチャネルは無い。かくして、ドレーン１６から制御ゲート２８への電子の流れも、第１絶縁層２０を通しての浮遊ゲート２２への電子の流れも無い。
最後に、同一の行又は同一の列中にない記憶セルに関して、記憶セル１０の種々の区域に印加される電圧電位は、以下のとおりである。＋１２Ｖがソース１４に、接地電位が制御ゲート２８に、＋５Ｖがドレーン１６に印加される。この形態においてま、勿論、電子の流れは全く生じない。
最後に、読出し動作が望まれる際には、共通ソース回線１４は接地電位にされる。選択された記憶セル１０に供給される選択された共通アドレス回線１８は＋２Ｖにされる。選択された記憶セル１０に接続される選択された行アドレス回線６２ｍは、＋５Ｖにされる。かくして、記憶セル１０を読み出すことができる。
作動原理
基板１２をＰ型の導電性のものとし、ソース区域１４及びドレーン区域１６がＮ型の導電性のものとすると、以下のようになる。
消去
ソース区域１４及びドレーン区域１６には、等しい電位、例えば接地電位の基準電位を供給する。制御ゲート２９を、ソース１４及びドレーン１６に供給される基準電位よりも高い所定の電位Ｖeに上げる。浮遊ゲート２２から本体１２及び制御ゲート２９への強い結合によって、浮遊ゲート２２と制御ゲート２９との間の高い電圧降下が生じる。この電圧降下によって、次に、ファウラー・ノルトハイム電荷トンネル効果の機構による浮遊ゲート２２と制御ゲート２９への電子のトンネル効果が生じる。このトンネル効果は、浮遊ゲート２２の表面の上の局部的に強化された電界によって生じる。局部的に強化された電界は、典型的にポリシリコンで制作される浮遊ゲート２２の非均一な粒子寸法、或いは浮遊ゲート２２の粗さによる。局部的に強化された電界はまた、適切に設計された工程により合目的的に作り出された鋭い縁によって得ることもできる。浮遊ゲート２２の上に正電荷が次第に蓄積する、すなわち電子が浮遊ゲート２２から制御ゲート２９の上にトンネル効果で逸出すると、浮遊ゲート２２と制御ゲート２９との間の電圧降下は、電圧降下によってファウラー・ノルトハイム電荷トンネル効果の著しい量を支持できなくなるまで、下がり続ける。浮遊ゲート２２と制御ゲート２９との間の、Ｖxと標識付けられるこの最終的な電圧降下での、浮遊ゲート２２の上の全正電荷＋Ｑfgは、以下の方程式によって１次まで推計することができる。すなわち、
＋Ｑfg＝（Ｖe−Ｖx−Ｖie）＊
（Ｃfc＋Ｃfb＋Ｃfs）
ここで、
Ｃfcは、浮遊ゲート２２と制御ゲート２９との間の静電容量であり、
Ｃfbは、浮遊ゲート２２と本体１２との間の静電容量であり、
Ｃfsは、浮遊ゲート２２とソース１４との間の静電容量であり、
Ｖie＝Ｖe＊Ｃfc／（Ｃfc＋Ｃfb＋Ｃfs）
は、浮遊ゲートが帯電していない時の浮遊ゲートの初期電位あり、
Ｖeは、消去電圧である。
もしＣfcが浮遊ゲートの全静電容量（Ｃfc＋Ｃfb＋Ｃfs）よりも遥かに小さいならば、Ｖieは、Ｖe及びＶxに比べて遥かに小さくなる。かくして、正の浮動電荷は、以下の方程式によって近似することができる。すなわち、
＋Ｑfg＝（Ｖe−Ｖx）＊（Ｃfc＋Ｃfb＋Ｃfs）
である。
実際、好ましい実施例において、Ｃfcを最小化し、Ｃfsを最小化することが望ましい。かくして、第２絶縁層２５を覆う制御ゲート２９の第２部分２８の量は最小化されなければならない。同様に、ソース１４を直接覆う浮遊ゲート２２は最大化される。
プログラム
セル１０を消去し、浮遊ゲート２２を正に帯電させた後、ドレーン区域１６及び制御ゲート２９は、接地電位又は＋１．５Ｖのような僅かに高い電位に維持される。選択された記憶セル１０のソース１４に供給される電圧電位は接地電位よりも高い所定の電位Ｖpにまで上げる。浮遊ゲート２２下方の誘導された表面電荷が、浮遊ゲート２２下方の誘導されたチャネルに沿って浮遊ゲート２２が側面壁２６と会う区域までソース電位を伝播させる。浮遊ゲート２２は、ほとんど下式で与えられる電位にある。即ち、
Ｖfg＝（Ｑfg＋Ｃfs＊Ｖp＋Ｃfb＊Ｖp）／（Ｃfc＋Ｃfb＋Ｃfs）
ここで、Ｖpはプログラミング電圧である。
もし制御ゲート２９が、ドレーン電位よりもやや高くしきい（閾）値電圧に近い電位Ｖtまで上げられ、制御ゲート２９直下のチャネル区域１８が僅かにオンになるようにされると、しきい値より小さい電子電流がドレーン１６からソース１４に向けて流れ始める。電流は、僅かに反転されるチャネルを通して流れる。制御ゲート２９の第１部分３０が第２絶縁層２５の側面壁２６と会う区域に達すると、電子は制御ゲート２９と浮遊ゲート２２との間の間隙で定められる表面区域を横切って、ソース電圧とほぼ等しい急激な電圧降下に遭遇する。電子は、加速されかつ加熱される。電子のあるものは、浮遊ゲート２２からの引力のある静電力のために、第１絶縁層２０を通して浮遊ゲート２２内に注入される。この過程は、浮遊ゲート２２上の正電荷が注入電子によって中性化されるまで続き、浮遊ゲート２２上の電圧電位は、もはや浮遊ゲート２２直下の誘導される表面チャネルを支えることができなくなるまで下がり続ける。
浮遊ゲート２２下方の電荷キャリア（担体）は、その時ソース電圧によって減らされ、深い枯渇区域（図１に点線で示す）が浮遊ゲート２２下方に形成される。この電荷枯渇区域は、Ｃfs及びＣfcに比べて静電容量Ｃfbが無視できるようにさせる。従って、浮遊ゲート電位は、下式によって近似することができる。即ち、
Ｖfg＝（Ｑfg＋Ｃfs＊Ｖp／（Ｃfc＋Ｃfs）
浮遊ゲート２２下方の表面電位が、浮遊ゲート２２と制御ゲート２９との間の間隙で定められる表面区域を横切るホット・エレクトロンを誘導するに十分な程高い電圧が維持される限り、電子注入は続き、負電荷が浮遊ゲート２２の上に徐々に蓄積する。浮遊ゲート２２の上の電位は浮遊ゲート２２上の電位がより低い値Ｖyに達するまで下がり、電子注入電流が無視できるようになる。これでプログラミング周期が完了する。
プログラミング後の浮遊ゲート上の全負電荷は、１次まで、以式によって近似することができる。即ち、
−Ｑfg＝（Ｖy−Ｖip）＊（Ｃfc＋Ｃfs）
ここで、
Ｖip＝（Ｃfc＊Ｖt＋Ｃfs＊Ｖp）／（Ｃfc＋Ｃfs）
は、浮遊ゲート電位が如何なる電荷の影響も受けない時の浮遊ゲート電位である。
浮遊ゲート２２と制御ゲート２９との間の間隙で定められる表面区域を横切って誘導される高電界のために、ホット・エレクトロン発生の効率は非常に高い。更に、浮遊ゲートからの引力のある垂直電界があるために、浮遊ゲート上へのホット・エレクトロン注入の効率もまた非常に高い。その結果、プログラミング電流を非常に低いレベルに維持することができる。これは従来型のＥＰＲＯＭセルのプログラミングで用いられるドレーン電流よりも遥かに小さい。従来型は、高電圧のドレーン及び制御ゲートの両方を必要としかつＭＯＳトランジスタを電流飽和の状態で作動させる。従って、オン・チップ電荷ポンプを用いて記憶アレイ５０に対して高電圧を供給することが可能である。
読出し
記憶セル１０又は記憶アレイ５０の状態を感知することは、従来型の構成で達成できる。ソース１４は、接地電位に維持される。ドレーン１６は読出し電圧に維持され、それは概して＋２Ｖで、プログラミング電位より遥かに低い。
１事例において、もし浮遊ゲート２２が正に帯電されるなら、浮遊ゲート２２直下のチャネル区域１８は通常オンになる。制御ゲート２９の第１部分３０下方のチャネル区域１８をオンにするために、制御ゲート２９が読出し電位に上げられると、例えば、消去間の電位よりも低い＋５Ｖに上げられると、ドレーン１６からソース１４へ電流が流れる。このように、記憶セル１０は消去状態、即ち、「１」状態で感知される。
他方、もし浮遊ゲート２２が負に帯電されるなら、浮遊ゲート２２直下のチャネル区域１８は、僅かにオンになるか或いは完全に遮断される。従って、たとえ制御ゲート２９及びドレーン区域１６が読出し電位に上げられ、制御ゲート２９の第１部分３０直下のチャネル区域１８がオンであっても、浮遊ゲート２２下方のチャネル区域１８はオンにならず、従って、チャネル１８を通る電流は、消去「１」状態に比べて非常に低いか或いは全くない。この条件ではセル１０は、プログラミングされた状態「０」と感知される。
妨害分析
ＥＥＰＲＯＭ記憶セル１０で構成される記憶アレイ５０には、読出し又は書込みの何れかの間、浮遊ゲート２２の上の電荷を漏洩させる、望ましくない高電圧応力状態がある。この読出し妨害及び書込み妨害現象を本記憶セル１０を用いて最少化することができる。
記憶セル１０は浮遊ゲート２２とソース区域１４との間の静電容量結合が非常に強いという条件の下に作動するので、浮遊ゲートの電位は常にソース区域１４の電位に非常に近い。正帯電又は負帯電の両方の条件において、浮遊ゲート２２とソース区域１４との間の電圧降下は、漏洩電流を無視できる程十分に小さい。従って、以下の分析に対しては、浮遊ゲート２２からソース節点１４への漏洩経路を効果的に無視できる。
読出し妨害条件間では、もし浮遊ゲート２２が消去状態にあれば、即ち、浮遊ゲート２２が正に帯電していれば、浮遊ゲート２２とソース区域１４との間の電位降下は小さい。これは無視できる漏洩電流に帰着する。他方、もし浮遊ゲート２２がプログラムされた状態にあれば、即ち、負に帯電していれば、浮遊ゲート２２とソース区域１４との間の電位降下は４Ｖから５Ｖ程度に高くなり得る。更に、電圧降下は、消去状態の電圧バイアス方向と同じものを持つであろう。しかし、ファウラー・ノルトハイム突き抜けの特性は、低い電圧においてＩ−Ｖ（電流対電圧）関係が非常に急激な曲線によって特徴づけられることである。これは、表面模様付（質感加工された）ポリシリコン表面から注入されるファウラー・ノルトハイム突抜け電流に対して特に正しい。セルの作動条件は、記憶装置の有効寿命間に漏洩する全電荷が、プログラムされる「０」状態から消去される「１」状態に記憶状態をさっと反転させる程十分高くないように設計することができる。
書込み妨害条件では、消去の間、選択されないセルは常に３節点、即ち、ドレーン１６、制御ゲート２９及びソース１４のすべてが接地電位にある条件下にある。従って、この条件ては妨害はない。
しかし、プログラミング間では、浮遊ゲート２２が正に帯電されかつソース節点１４がプログラミング電位まで上げられる時には、選択されていないセルについては最悪の妨害条件が発生する。かかる条件下においては、浮遊ゲート電位は、下式によって規定される、即ち、
Ｖfg＝（Ｑfg＋Ｃfs＊Ｖp＋Ｃfb＊Ｖp）／（Ｃfc＋Ｃfb＋Ｃfs）
従って、浮遊ゲート２２と、選択されていないセル１０に対して接地電位にある制御ゲート２９とにまたがって降下する電圧は、プログラミング電圧Ｖpよりも数Ｖ高くなり得る。しかし、電圧バイアスの極性は、消去作動間のものに対して逆になる。ポリシリコン表面の粗さは、反転バイアスされるファウラー・ノルトハイム突抜け電流を示し、同電流は順方向バイアス条件のものより多数桁弱い。ポリシリコン粗表面から放出される電子電流に対するファウラー・ノルトハイムＩ−Ｖ特性の非対称性の理由から、セル１０の作動条件は、この妨害電流に起因する記憶セル１０の有効寿命における全電荷損失を最少化しかつ無視できるように設計することができる。
製造方法
既に述べた通り、好ましい実施例における浮遊ゲート２２は再結晶化シリコン・ゲートである。再結晶化シリコン・ゲート２２は、以下のようにして形成することができる。
図３ａを参照すると、再結晶化シリコン・ゲート２２を有する記憶セル１０を製作する方法の第１段階が示される。第１絶縁層２０、即ち、ゲート酸化物層２０はシリコン基板１２上で成長させる。その後、ポリシリコン２２、即ち、非結晶シリコン２２が第１絶縁層２０上に堆積される。その後ポリシリコン２２、又は、非結晶シリコン２２の頂部が窒化シリコン層７０で覆われる。窒化シリコン層７０は、従来式のＣＶＤ（化学的蒸着）法によって蒸着させることができる。次いで図３ａの構造体を１１００℃から１２００℃の長期熱サイクルにかける。熱サイクルで、ポリシリコン、即ち、非結晶シリコン２２が焼きなまされて再結晶化シリコン又は単結晶シリコン２２が形成される。焼きなまし工程は、単結晶シリコンが生成されるまで進める必要はない。再結晶化工程で得られるシリコン２２の粒子寸法が電荷注入素子の寸法よりも比較的に十分大きくなる限り、電荷注入素子それ自体が、本質的に単結晶シリコンになる。言い換えると、もし再結晶化工程が、多くの連結された単結晶シリコンから構成される層２２に帰着するなら、単結晶シリコンの各々が電荷注入素子の寸法と比べて大きい限り、再結晶化は許容できる。この焼きなまし工程は記憶セル１０製作の始めになされるので、比較的高い温度で比較的長時間処理することができる。勿論、焼きなまし工程が十分長ければ、単結晶シリコン浮遊ゲート２２が生成される。
再結晶化シリコン層２２の縁に沿って電荷注入区域を定めるためには、以下の２つの方法の１つを用いることができる。
第１の方法は、最終的に浮遊ゲート２２が定められる場所で窒化シリコン層７０が選択的に切り開かれる。（図３ｂ参照）。
その後、露出された窒化シリコン区域７０が取り除かれる（図３ｃ参照）。
その後、レジスト（耐蝕）・マスクが取り除かれる（図３ｄ参照）。
これで再結晶化シリコン２２が露出される。次いで、露出された再結晶化シリコン２２が、例えば２０００オングストロームの一定厚さに酸化される（図３ｅ参照）。これで鳥の嘴に似た酸化物層７２が窒化シリコン層７０の境界に形成される。この「鳥の嘴」の形成は、ＬＯＣＯＳ電場酸化工程（周知の従来式工程）後に「鳥の嘴」が形成される理由と同じ理由で発生される。酸化物層７２下方の酸化されていない再結晶化シリコン層２２は、「反り上がり形状」を示す。酸化されていない再結晶化シリコン２２が頂点に達する点において電荷注入領域が定められる。
次いで窒化シリコン層７０がエッチングによって除かれ、再結晶化シリコン層２２の酸化物層がそのまま残される（図３ｆ参照）。
次いで異方性シリコンエッチング工程、例えば反応エッチングが適用され、酸化物層７２直下でない露出された再結晶化シリコン２２を選択的にエッチングするようにする（図３ｇ参照）。これで最終的な再結晶化シリコン浮遊ゲート２２が酸化物層７２下方に定められる。
再結晶化シリコン層２２の再結晶化シリコンの縁にある鋭い反り上がり部分は、電荷注入区域を形成する。図３ｇにおいて、これは再結晶化シリコンの縁に沿って整列する縁である。鋭く定められた電荷注入縁では、電子の突抜け確率は最高になる。これは、浮遊ゲート２２から制御ゲート２９への電荷突抜けを与えるためによく定められた電荷注入縁を有する浮遊ゲート２２に帰着する。
再結晶化シリコン層２２の縁に沿って電荷注入区域を定める第２の方法は、以下のように行われる。
真っ直ぐな側壁を有する浮遊ゲート２２を定めるために再結晶化シリコン層２２が選択的にエッチングされる。
次いで再結晶化浮遊ゲート２２が一定厚さまで酸化され、その後酸化物層が異方性エッチングで除かれる。
再結晶化浮遊ゲート２２は、所望の酸化物厚さまで再び再酸化される。
再結晶化浮遊ゲート２２が一定厚さまで酸化され、その後酸化物層が異方性エッチングで除かれる段階は、効果的電子注入装置として用いるために所望の形状が当該隅に形成されるまで繰り返される。単結晶シリコンについての長時間単一酸化段階を通しての結晶質縁（１００）及び（１１０）表面で定められる鋭い縁の形成は、電気化学学会誌１９８２年６月１９日号、１２７８ページ（Journal of the Electrochemical Society, page 1278, June 19, 1982）に報告されている。
再結晶化浮遊ゲート２２上に高耐久性突抜き誘電体を成長させ、電荷捕捉及び誘電体欠陥を減少させるために、上記方法は更に以下のように続く。
熱酸化物層７４が、浮遊ゲート２２上をおおって一定厚さまで成長される（図３ｈ参照）。
酸化物層７４の窒化が、Ｎ2又はＡｒをキャリアガスとして用いて希釈したＮＨ3で、例えば８００℃よりも高い高温で酸化物層７４を熱処理することによって行われる。これは、オキシ窒化膜の形成に帰着する。酸窒化膜は、結晶質基板内で熱酸化物よりも捕捉が少ない。
最後に、自由選択段階として、追加的な酸化段階がオキシ窒化膜に施し得る。これは、ピンホールを密閉することによって欠陥密度の低下を助長し、表面オキシ窒化膜の残部が酸化防止膜として役立つ。窒化及び最終酸化工程を適正に調整することによって、膜の捕捉・免除性が非常に高まり、極めて良好な誘電完全性、即ち、低・電荷捕捉、低欠陥密度、高破壊電界、突抜け電圧及び破壊電圧の緊密分布を示す。
最後に、第２ポリシリコン層７６が、第２絶縁層２５であるオキシ窒化物層７４上に堆積される。第２ポリシリコン層７６は制御ゲート２９を形成するように定められる。
ここで、記憶セル１０を製造するための完全かつ詳細な方法につき記載する。
出発原料は、Ｐ型シリコン基板と仮定し、スケーリングレベルに依存して、５乃至５０Ｏｈｍ−ｃｍ範囲の典型的なドーピング・レベルを有する。
最初に、誘電体原料の第１層を基板上に熱的に成長させる。この層は、究極的には浮遊ゲート下方の絶縁誘電体になるべきものである。原料は、酸化シリコン、窒化シリコン又はオキシ窒化シリコンでよい。この層の厚さは、スケーリングレベルに依存して５０乃至２００オングストロームの範囲である。
その後、非結晶シリコン原料の層が、ＬＰＣＶＤ（低圧化学的蒸着）法によって蒸着される。厚さは、スケーリングレベルに依存して１０００乃至２５００オングストロームの範囲である。
更に、窒化シリコン原料層がＬＰＣＶＤ法で蒸着される。窒化シリコン層の厚さは、それが高温では酸素拡散障壁として作用し、なおかつ誘導される応力が無視できる程十分に薄くなるようにされる。典型的な厚さの範囲は、４００乃至１８００オングストロームである。結合された構造体は、１１５０乃至１３５０℃範囲の温度の拡散炉内で焼鈍される。焼きなまし時間は、非結晶シリコンが少なくとも数μｍの粒子寸法を有する単結晶シリコンにほとんど変換されるような時間である。典型的な焼鈍時間は、温度に依存して数時間から１０時間である。この結果は、図４ａに示す。
フォトレジストを構造体の上に引き延ばし、シリコン窒化物原料の頂部を露出させるべく従来式の写真製版技法で溝を穿ってセル間の絶縁区域を定める（図４ｂを参照のこと）。
フォトレジスト（光硬化樹脂）をマスクとして用い、窒化シリコン及び再結晶化シリコン層を、ＲＩＥ（反応イオンエッチング）法のような乾式エッチング技術で取り除く。フォトレジスト・マスクが従来式手段でで引き剥がされる（図４ｃ参照）。
以下の段階は、電界酸化物内の鳥の嘴及び電界酸化と次の熱処理段階間とのホウ素・ドーピングの侵蝕を低減させる任意選択段階である。
１００乃至４００オングストロームの酸化シリコン層を再結晶化シリコン層の側壁上に成長させ、
その後ＬＰＣＶＤ法によって、２００乃至４００オングストロームの窒化シリコン層を堆積させる。約１５００乃至２５００オングストロームのポリシリコン層も同様にＬＰＣＶＤ法によって窒化シリコン上に堆積させる（図４ｃ参照）。
ＲＩＥ法を用いて構造体の水平部分上のポリシリコンを異方性的に取り除くことによってポリシリコンの側壁スペーサが形成される（図４ｅ参照）。
熱酸化法によってポリシリコン・スペーサが酸化物に変換される（図４ｆ参照）。
この方法は、ＢＦ2のチャネル・停止植設まで続く。植設されたイオンが窒化シリコン、シリコン、酸化シリコン層を通して浸透せず、第１マスクで開かれていて酸化物スペーサで保護されていない区域内でシリコン基板中にのみ植設されるように、植設エネルギーが選ばれる（図４ｇ参照）。以下の後続２段階もまた自由選択である。
最後に堆積される窒化物層が、酸化物スペーサで保護されていない地域から取り除かれる。
酸化物スペーサは、希釈ＨＦ浸漬で取り除かれる（図４ｈ参照）。
その後電界酸化物は、スケーリングレベルに依存して３０００乃至７０００オングストローム範囲の厚さに成長される（図４ｉ参照）。
その後フォトレジストが引き延ばされ、浮遊ゲート地域を定めるために、隔離細孔（スロット）に直角な開口の線条が従来式の写真製版技法によって作られる。その後リン光体植設を行って浮遊ゲートをドープするようにする。植設エネルギーは、植設イオンの殆どが再結晶化シリコン層内にあり、シリコン基板には浸透しないようにされる。典型的な分量は、１×１０14乃至１×１０15イオン／ｃｍの範囲である。フォトレジストをマスクとしてＲＩＥ法を用いて、窒化シリコン層が窒化シリコン、シリコン、酸化シリコン堆積体上で取り除かれる（図４ｊ参照）。
その後フォトレジストマスクが従来手段を用いて除かれる。残存の窒化物を耐酸化マスクとして用い、熱酸化物が成長され、再結晶化シリコン層の一部が酸化物に転換される。酸化物の厚さは、スケーリングレベルに依存して典型的には、１０００乃至２５００オングストロームの範囲である。そうすることによって、小型鳥の嘴が、第２マスクによって定められる窒化物境界に沿ってシリコン上に形成される（図４ｋ参照）。
残存のシリコン窒化物層は、高温リン酸槽中の湿式化学エッチングによって取り除かれる（図４１参照）。
酸化物をマスクとして用い、ＲＩＥ法によって露出した再結晶化シリコン区域が選択的にエッチングされる。シリコン及び酸化物間のエッチングの選択性は十分おきく、例えば、２０よりも大きくし、鋭い縁の断面を確保するようにすべきである。２５よりも大きい選択性を有するシリコン・エッチングの工程は、塩基化学による従来式のＲＩＥシリコン・エッチング工程を用いて容易に実現可能である（図４ｍ参照）。
防食用酸化物層が、再結晶化シリコン層の露出した側壁上に成長される。同時に、元は窒化シリコン・シリコン堆積体によって覆われていた基板上の酸化物の厚さを所望の厚さまで増加させる。典型的厚さは、４００乃至５００オングストロームの範囲である（図４ｎ参照）。
選択的トランジスタが形成されようとしている区域内のしきい値を調整するために、浮遊ゲートをマスクとして自己・整列ホウ素植設が行われる。酸化物層は、希釈ＨＦ溶液内に浸漬することによって部分的に取り除かれる。次いで、酸化物が再成長され、シリコン基板上及び再結晶化シリコン側壁上で最終的な厚さに達するようにされる。これらの２つの厚さは、ドーピングの水準及び結晶方位の結果として異なることがあり得る。シリコン基板上での典型的な厚さは、３００乃至５００オングストロームの範囲であり、再結晶化シリコン側壁上での典型的な厚さは、４００乃至６００オングストロームの範囲である。
Ｎ2又はＡｒをキャリア・ガスとして用いて酸化物を希釈ＮＨ3中で高温で焼鈍することによって酸化物の窒化が行行われる。温度範囲は典型的に８００℃から１０００℃である。自由選択として、８５０℃から９５０℃の範囲の短時間の酸化が行われる。酸化物の厚さを著しく増加させず、しかもなおあらゆるピンホール欠陥を密閉するために酸化物を成長させるのに十分なように時間は十分短くされる。その後、ポリシリコン層が滞積され、従来式の手段ででドーピングされる（図４ｏ参照）。
従来式の写真製版乾式エッチング技術を用いてポリシリコンがパターン化され、制御ゲートが形成される（図４ｐ参照）。
フォトレジストが引き延ばされ、浮遊ゲート部分及びドレーン地域を露出させるために従来式の写真製版技法によって隔離ストライプ（細長い縞）と直角な細長い開口列が補足される。フォトレジスト及び浮遊ゲートの露出部分をマスクとして用い、リン光体植設が行われる。次の熱処理段階でリン光体Ｎ＋接合部が拡散し、浮遊ゲート下方と重複するように分量が調整される。重複の量は、ドレーン結合の所望の程度によって決定され、スケーリングのレベルに依存して０．２乃至０．６μｍの範囲になり得る（図４ｑ参照）。
フォトレジストは従来式の手段を用いてはぎ取られる。ソース及びドレーン区域が形成される（図４ｒ参照）。
工程を完了させるために。第１不活性化ガラス層、接触穴、金属化層、頂部不活性化層及び接合パッド層が従来手段によって補足される（図４ｓ参照）。
技術分野
本発明は、電気的にプログラマブルかつ消去可能な単一トランジスタ記憶装置及び方法に関する。
発明の背景
電気的に可変な不揮発性の半導体記憶装置は、当業界では周知である。これについては、例えば、米国特許第４，２０３，１５８号を参照のこと。このような装置において、電気的可変性は、非常に薄い誘電体を通しての浮遊ゲートとシリコン基板との間の電荷のファウラー・ノルトハイム(Fowler-Nordheim)突き抜け（トンネル効果）によって達成される。典型的には、薄い誘電体は、厚さが１００オングストローム未満の酸化物層である。しかし、このような装置では、各記憶場所ごとに浮遊ゲートトランジスタ及び別の選択トランジスタが必要である。したがって、必然的に、各記憶場所又はセルは、各セルに必要なトランジスタの数に起因して大型になる。更にもう１つの短所として、基板と浮遊ゲートとの間の薄い酸化物のトンネル素子に関連する信頼性及び製造可能性の問題がある。
米国特許第４，２７４，０１２号及び第４，５９９，７０６号では、浮遊ゲート及びポリシリコンゲート間の電荷のファウラー・ノルトハイム突き抜けを通して浮遊ゲート上に電荷を記憶することによって信頼性及び製造可能性の問題を克服することを求めている。電荷の突き抜けは、比較的厚いポリ酸化物を通したものであろう。厚い酸化物（アメリカ合衆国特許第４，２０３，１５８号に開示されている酸化物層よりも厚い）を通しての突き抜けは、多結晶シリコンの浮遊ゲート表面の粗さから局所的に高まった場によって可能になる。トンネル酸化物は浮遊ゲート及びシリコン基板間のトンネル酸化物よりも遥かに厚いので、酸化物層は信頼性及び製造可能性がより高いと伝えられている。しかし、この形式の装置は通常、製造が困難なポリシリコンゲート層を３層必要とする。さらに、プログラミング間の電圧が極めて高く、酸化物の完全性に対する厳重な制御が必要である。
典型的にＥＰＲＯＭ装置として知られる、紫外線処理によって可変な電気的にプログラマブル装置は周知である。しかし消去においては、紫外線を当てることよって記憶装置全体を消去することが必要である。
１９６９年ディル及びトゥームスによりMNOS構造につきホット・エレクトロンを注入すること（ソリッド・ステート・エレクトニクス誌第１２巻、Vol. 12, Solid State Electronics）、が提案され、記憶装置アレイ内の各セルに対してスイッチング速度を改良し、個別に選択されるトランジスタの必要性を低減させるようにしている。
最近、アメリカ合衆国特許第４，６９８，７８７号は、あたかもEPROMであるかのようにプログラマブルで、EEPROMのように消去可能な装置を開示している。このような装置は各セルにつき単一のトランジスタのみを必要するが、大きなプログラミング電流を必要とし、これがプログラミング及び消去のためのオンチップ高電圧発生を用いることを困難にすると考えられる。更に、当装置では装置作動中厳格な分配プログラム・消去しきい値を必要とし、これが低製造可能性歩どまりに帰着すると考えられる。
発明の概要
本明細書により電気的にプログラマブルで消去可能な記憶装置が開示される。記憶装置は複数の記憶場所を有する。複数の行アドレスライン（回線）、複数の列アドレス回線及び共通回線が、複数の記憶場所に対して与えられる。行アドレス回線の１つと列アドレス回線１つとの各組合わせによって、異なった複数の記憶場所の１つ定められる。記憶場所の各々は単一のトランジスタから成り。同トランジスタは、共通回線と結合されるソース、関連する複数の行アドレス回線の１つと結合されるドレーン及び関連する複数の列アドレス回線の１つと結合される制御ゲートを有する。浮遊ゲートは、制御ゲート、ソース、ドレーン間に配置され、ソースと容量結合される。急激な電位降下によって発生するホットエレクトロンを浮遊ゲートに注入するための装置が与えられる。関連する行アドレス回線及び列アドレス回線が、関連する列アドレス回線の電位よりも高い第１の所与（先決）電位まで高められ、共通回線に印加される電位が、関連する行アドレス回線の１つに印加される。最後に、浮遊ゲートから制御ゲートへの電荷のファウラー・ノルトハイム突き抜けを誘発するための装置が与えられる。関連する行アドレス回線が、関連する列アドレス回線よりも高い第２の先決電位まで高められる。
【図面の簡単な説明】
図１は、電気的に可変な単一トランジスタ不揮発性記憶セルの側面断面図である。
図２は、図１に示す記憶セルのアレイを用いる記憶装置の概念図である。
図３（ａ−ｉ）は、図１の記憶セルの再結晶化浮遊ゲート製造方法の段階を示す側面断面図である。
図４（ａ−１・・・ｓ−１）、４（ａ−２・・・ｓ−２）及び４（ａ−３・・・ｓ−３）は、記憶セル製造方法の段階を示す図１の記憶セルのそれぞれ高さ方向における積み重ねゲート区域及びソース区域を通した側面断面図である。
図面の詳細な説明
図１は、単一トランジスタ不揮発性電気的可変半導体記憶セル１０を示す。セル１０は、シリコンのような半導体基板１２から成る。１実施例において半導体基板１２は、スケーリング（酸化膜形成）レベルに依存して、５乃至５０ｏｈｍ-ｃｍの典型的なドーピング・レベル範囲のＰ型シリコン基板で良い。（セル１０を製造する方法の詳細な記載については以下で論じる。）
基板１２内には、ドレーン区域１６及びソース区域１４並びにその間のチャネル区域１８が定められる。ドレーン区域１６、チャネル区域１８及びソース区域１４をおおって、厚さ７０乃至から２００オングストロームの絶縁材料の第１層２０が配置される。第１層２０は、二酸化ケイ素（シリコン）、窒化ケイ素又はオキシ窒化ケイ素製の絶縁材料で良い。第１層２０の上方には浮遊ゲート２２が配置される。浮遊ゲート２２は、チャネル区域１８の一部分及びソース区域１４の一部分をおおって配置される。浮遊ゲート２２は、ポリシリコンゲートで良い。１実施例においてそれは再結晶化ポリシリコンゲートである。第２絶縁層２５は、浮遊ゲート２２をおおって配置される第１部分２４及び浮遊ゲート２２に近接して配置される第２部分２６を有する。第２絶縁層２５の第１部分２４（頂壁２４）は絶縁材料である。同材料は二酸化シリコン、窒化シリコン又はオキシ窒化シリコンで良く、その厚さは１０００乃至３０００オングストローム程度である。第２絶縁層２５の第２部分２６（側壁２６）も同様に絶縁材料で、二酸化シリコン、窒化シリコン又はオキシ窒化シリコンで良く、その厚さは１５０乃至１２００オングストローム程度である。制御ゲート２９は２つの部分を有し、その第１部分２８は第２絶縁層２５の頂壁２４をおおって配置され、第２部分３０は、第１層２０をおおって配置され、第２絶縁層２５の側壁２６に直接接して配置される。制御ゲート２９の第２部分３０は、ドレーン区域１６の一部分及びチャネル区域１８の一部分をおおって伸びる。
セル１０の寸法は用いられる方法に依存する。したがって、第１層２０、側壁２６及び頂壁２４に対する上記寸法は、例を示すに過ぎない。更に、第１層２０及び第２絶縁層２５の材料も同様に例示に過ぎない。しかし、一般的にセル１０の寸法は、ドレーン区域１６から発散する電子が急激な電位低下を感知することによって浮遊ゲート２２に注入されるようなものでなければならない。（セル１０の作動原理の特殊機構については以下に詳説する。）さらに、セル１０の寸法は、浮遊ゲート２２からの電荷がファウラー・ノルトハイム機構により第２絶縁層２５を通して制御ゲート２９上へ移動されるようのものでされなければならない。セル１０を作動させる独特の方法は以下の通りである。
最初に、セル１０を消去するのが望ましい場合には、接地電位がソース区域１４及びドレーン区域１６に印加される。＋１５Ｖ程度の正の高電圧が制御ゲート２９に印加される。浮遊ゲート２２上の電荷は、ファウラー・ノルトハイム・トンネル機構により第２絶縁層２５を通して制御ゲート２９上へ誘導され、浮遊ゲート２２は正電位に帯電される。
選択的にセル１０がプログラムされのが望ましい場合には、接地電位がドレーン区域１６に印加される。制御ゲート２９によって定められるＭＯＳ構造のしきい値に近い（約＋１Ｖ程度の）正電位レベルが制御ゲート２９に印加される。１２Ｖ程度の正の高電圧が、ソース区域１４に印加される。僅かに逆転されたチャネル区域１８を通して、ドレーン区域１６によって発生される電子が、ドレーン区域１６からソース区域１４に向けてて流れる。電子が制御ゲート２９と側壁２６とが接する区域に到達する時電子は、側面壁２６の間隙によって定められる表面区域に亘って、ソース電圧とほぼ等しい急激な電位降下に遭遇する。電子は加速しかつ加熱され、あるものは第１層２０内にそれを通して浮遊ゲート２２上に注入される。
電子の浮遊ゲート２２への注入は、浮遊ゲート２２が直ぐ下の高表面電位を支えきれなくなってホット・エレクトロンが発生されるまで続く。この時点で、浮遊ゲート２２中の電子又は負電荷によって、ドレーン区域１６から浮遊ゲート２２への電子の流れが低減される。
最後に、読出し周期で接地電位がソース区域１４に印加される。＋２Ｖ及び＋５Ｖのような従来のトランジスタ読出し電圧が、それぞれドレーン区域１６及び制御ゲート２９に印加される。もし制御ゲート２９が正に帯電されるなら、（即ち、浮遊ゲートが放電される）浮遊ゲート２２の直下のチャネル区域１８がオン（同通状態）になる。制御ゲート２９が読出し電位まで上がると、第２部分３０の直下のチャネル区域１８の区域もまたオンになる。従って、チャネル区域１８全体がオンなって電流がソース区域１４からドレーン区域１６へ流れる。これを状態「１」とする。
他方、もし制御ゲート２９が負に帯電されるなら、浮遊ゲート２２の直下のチャネル区域１８は、わずかにオンになるか或いは完全にオフ（不同通状態）になる。たとえ制御ゲート２９及びドレーン区域１６が読出し電位まで上がっても、浮遊ゲート２２の直下のチャネル区域１８の部分を通して、電流は殆ど若しくは全く流れない。この場合、電流は、状態「１」のものと比べて非常に小さいか若しくは全く存在しない。こんな風にセル１０が状態「０」にプログラミングされることが感知される。
図２を参照すると、記憶装置４０が示される。記憶装置４０は、記憶セルアレイ５０を有する。記憶装置４０に関する周辺回路は、従来の行アドレス復号回路５２、桁アドレス復号回路４２、感知増幅器回路４４、出力バッファ回路４６及び入力バッファ回路４８を含む。これらの従来型回路は、先行技術の周辺回路に相当する。
セル１０の各々のソース、ドレーン及びゲートの相互接続は以下のとおりである。セル１０の各々の総てのソース区域１４は、共通ソース回線を介して相互に接続される。同一列中のセル１０の各々のドレーン区域１６同士が接続される。従って、列１８ａには、最左端列のセル１０の各々からのドレーンが接続される。複数の列１８ａから１８ｚまでは列アドレス復号回路４２に接続される。同一行中のセル１０の各々の制御ゲート２９同士が接続される。このように行信号回線６２ａは、再上行中のセル１０の各々の制御ゲート２９に接続される。複数の行６２（ａ．．．ｚ）が行アドレス復号回路５２に与えられる。
記憶アレイ５０の作動状態ににおいて消去モードが望まれる場合には、複数の列アドレス回線１８（ａ．．．ｚ）は総て接地電位にされる。共通ソース回線１４もまた、接地電位にされる。複数の行アドレス回線６２（ａ．．．ｚ）は、＋１５Ｖのような高い正電位にされる。このように記憶アレイ５０中の記憶セル１０の総てが消去される。記憶アレイ５０の選択された行のみを消去する際には、特定の行アドレス回線、例えば６２ｍが＋１５Ｖのような高い正電位に上げられると共に行アドレスの残りは接地電位にされる。このように行６２ｍ中の記憶セルのみが消去される。
その後、選択された記憶セル１０の選択的プログラミングのために、以下のようにプログラミングが行われる。列アドレス回線１８ａは、接地電位にされるか或いは、例えば、接地電位と１．０Ｖとの間の低い電位にされる。プログラミングされるべき特定の記憶セル１０のゲート２８と接続される特定の行アドレス回線６２ｍは、＋１Ｖ若しくは列アドレス回線１８ａの電圧によっては＋１Ｖよりも高い電圧にされる。選択されていない列アドレス回線６２（ａ．．．１、ｎ．．．ｚ）は、接地電位にされる。記憶セル１０の共通ソース回線１４は、＋１２Ｖのような高い正電位にされる。選択されていない列アドレス回線１８（ａ．．．１、ｎ．．．ｚ）は、＋５Ｖのような高電位にされる。
選択された記憶セル１０の種々の接点に供給される電圧は、以下のとおりである。ソース１４は、＋１２Ｖにされ、ドレーン１６は接地電位と＋１．０Ｖとの間の電位にされ、ゲート２８は＋１．０Ｖから＋２．０Ｖまでの間にされる。これは既に論じたように、記憶セル１０のプログラミングを生じさせる。
選択されていない記憶セル１０に供給される電圧に以下の電位を持たせることができる。選択された行６２ｍの中の記憶セルの総てに関して、ドレーン１６を＋５Ｖにし、ソース１４を＋１２Ｖにし、ゲートを＋１Ｖから＋２Ｖまでの間にする。この条件で、ゲート２８はドレーン１６及びソース１４の電位よりも遥かに低い電位にあるので、電子は、ドレーン１６から、制御ゲート２９の下のチャネル区域１８を通しては浮遊ゲート２２の上には浸透しない。
選択された記憶セル１０としての同一列１８ｍ中の記憶セル１０の総てに関して、種々の区域に印加される電圧電位は、以下のとおりである。ドレーン１６は接地電位と＋１Ｖとの間ににし、ソース１４を＋１２Ｖにし、制御ゲート２８を接地電位にする。この形態において、ソース１４はドレーン１６よりも高い正電位になっているが、制御ゲート２８の下には誘起されたチャネルは無い。かくして、ドレーン１６から制御ゲート２８への電子の流れも、第１絶縁層２０を通しての浮遊ゲート２２への電子の流れも無い。
最後に、同一の行又は同一の列中にない記憶セルに関して、記憶セル１０の種々の区域に印加される電圧電位は、以下のとおりである。＋１２Ｖがソース１４に、接地電位が制御ゲート２８に、＋５Ｖがドレーン１６に印加される。この形態においてま、勿論、電子の流れは全く生じない。
最後に、読出し動作が望まれる際には、共通ソース回線１４は接地電位にされる。選択された記憶セル１０に供給される選択された共通アドレス回線１８は＋２Ｖにされる。選択された記憶セル１０に接続される選択された行アドレス回線６２ｍは、＋５Ｖにされる。かくして、記憶セル１０を読み出すことができる。
作動原理
基板１２をＰ型の導電性のものとし、ソース区域１４及びドレーン区域１６がＮ型の導電性のものとすると、以下のようになる。
消去
ソース区域１４及びドレーン区域１６には、等しい電位、例えば接地電位の基準電位を供給する。制御ゲート２９を、ソース１４及びドレーン１６に供給される基準電位よりも高い所定の電位Ｖeに上げる。浮遊ゲート２２から本体１２及び制御ゲート２９への強い結合によって、浮遊ゲート２２と制御ゲート２９との間の高い電圧降下が生じる。この電圧降下によって、次に、ファウラー・ノルトハイム電荷トンネル効果の機構による浮遊ゲート２２と制御ゲート２９への電子のトンネル効果が生じる。このトンネル効果は、浮遊ゲート２２の表面の上の局部的に強化された電界によって生じる。局部的に強化された電界は、典型的にポリシリコンで制作される浮遊ゲート２２の非均一な粒子寸法、或いは浮遊ゲート２２の粗さによる。局部的に強化された電界はまた、適切に設計された工程により合目的的に作り出された鋭い縁によって得ることもできる。浮遊ゲート２２の上に正電荷が次第に蓄積する、すなわち電子が浮遊ゲート２２から制御ゲート２９の上にトンネル効果で逸出すると、浮遊ゲート２２と制御ゲート２９との間の電圧降下は、電圧降下によってファウラー・ノルトハイム電荷トンネル効果の著しい量を支持できなくなるまで、下がり続ける。浮遊ゲート２２と制御ゲート２９との間の、Ｖxと標識付けられるこの最終的な電圧降下での、浮遊ゲート２２の上の全正電荷＋Ｑfgは、以下の方程式によって１次まで推計することができる。すなわち、
＋Ｑfg＝（Ｖe−Ｖx−Ｖie）＊
（Ｃfc＋Ｃfb＋Ｃfs）
ここで、
Ｃfcは、浮遊ゲート２２と制御ゲート２９との間の静電容量であり、
Ｃfbは、浮遊ゲート２２と本体１２との間の静電容量であり、
Ｃfsは、浮遊ゲート２２とソース１４との間の静電容量であり、
Ｖie＝Ｖe＊Ｃfc／（Ｃfc＋Ｃfb＋Ｃfs）
は、浮遊ゲートが帯電していない時の浮遊ゲートの初期電位あり、
Ｖeは、消去電圧である。
もしＣfcが浮遊ゲートの全静電容量（Ｃfc＋Ｃfb＋Ｃfs）よりも遥かに小さいならば、Ｖieは、Ｖe及びＶxに比べて遥かに小さくなる。かくして、正の浮動電荷は、以下の方程式によって近似することができる。すなわち、
＋Ｑfg＝（Ｖe−Ｖx）＊（Ｃfc＋Ｃfb＋Ｃfs）
である。
実際、好ましい実施例において、Ｃfcを最小化し、Ｃfsを最小化することが望ましい。かくして、第２絶縁層２５を覆う制御ゲート２９の第２部分２８の量は最小化されなければならない。同様に、ソース１４を直接覆う浮遊ゲート２２は最大化される。
プログラム
セル１０を消去し、浮遊ゲート２２を正に帯電させた後、ドレーン区域１６及び制御ゲート２９は、接地電位又は＋１．５Ｖのような僅かに高い電位に維持される。選択された記憶セル１０のソース１４に供給される電圧電位は接地電位よりも高い所定の電位Ｖpにまで上げる。浮遊ゲート２２下方の誘導された表面電荷が、浮遊ゲート２２下方の誘導されたチャネルに沿って浮遊ゲート２２が側面壁２６と会う区域までソース電位を伝播させる。浮遊ゲート２２は、ほとんど下式で与えられる電位にある。即ち、
Ｖfg＝（Ｑfg＋Ｃfs＊Ｖp＋Ｃfb＊Ｖp）／（Ｃfc＋Ｃfb＋Ｃfs）
ここで、Ｖpはプログラミング電圧である。
もし制御ゲート２９が、ドレーン電位よりもやや高くしきい（閾）値電圧に近い電位Ｖtまで上げられ、制御ゲート２９直下のチャネル区域１８が僅かにオンになるようにされると、しきい値より小さい電子電流がドレーン１６からソース１４に向けて流れ始める。電流は、僅かに反転されるチャネルを通して流れる。制御ゲート２９の第１部分３０が第２絶縁層２５の側面壁２６と会う区域に達すると、電子は制御ゲート２９と浮遊ゲート２２との間の間隙で定められる表面区域を横切って、ソース電圧とほぼ等しい急激な電圧降下に遭遇する。電子は、加速されかつ加熱される。電子のあるものは、浮遊ゲート２２からの引力のある静電力のために、第１絶縁層２０を通して浮遊ゲート２２内に注入される。この過程は、浮遊ゲート２２上の正電荷が注入電子によって中性化されるまで続き、浮遊ゲート２２上の電圧電位は、もはや浮遊ゲート２２直下の誘導される表面チャネルを支えることができなくなるまで下がり続ける。
浮遊ゲート２２下方の電荷キャリア（担体）は、その時ソース電圧によって減らされ、深い枯渇区域（図１に点線で示す）が浮遊ゲート２２下方に形成される。この電荷枯渇区域は、Ｃfs及びＣfcに比べて静電容量Ｃfbが無視できるようにさせる。従って、浮遊ゲート電位は、下式によって近似することができる。即ち、
Ｖfg＝（Ｑfg＋Ｃfs＊Ｖp／（Ｃfc＋Ｃfs）
浮遊ゲート２２下方の表面電位が、浮遊ゲート２２と制御ゲート２９との間の間隙で定められる表面区域を横切るホット・エレクトロンを誘導するに十分な程高い電圧が維持される限り、電子注入は続き、負電荷が浮遊ゲート２２の上に徐々に蓄積する。浮遊ゲート２２の上の電位は浮遊ゲート２２上の電位がより低い値Ｖyに達するまで下がり、電子注入電流が無視できるようになる。これでプログラミング周期が完了する。
プログラミング後の浮遊ゲート上の全負電荷は、１次まで、以式によって近似することができる。即ち、
−Ｑfg＝（Ｖy−Ｖip）＊（Ｃfc＋Ｃfs）
ここで、
Ｖip＝（Ｃfc＊Ｖt＋Ｃfs＊Ｖp）／（Ｃfc＋Ｃfs）
は、浮遊ゲート電位が如何なる電荷の影響も受けない時の浮遊ゲート電位である。
浮遊ゲート２２と制御ゲート２９との間の間隙で定められる表面区域を横切って誘導される高電界のために、ホット・エレクトロン発生の効率は非常に高い。更に、浮遊ゲートからの引力のある垂直電界があるために、浮遊ゲート上へのホット・エレクトロン注入の効率もまた非常に高い。その結果、プログラミング電流を非常に低いレベルに維持することができる。これは従来型のＥＰＲＯＭセルのプログラミングで用いられるドレーン電流よりも遥かに小さい。従来型は、高電圧のドレーン及び制御ゲートの両方を必要としかつＭＯＳトランジスタを電流飽和の状態で作動させる。従って、オン・チップ電荷ポンプを用いて記憶アレイ５０に対して高電圧を供給することが可能である。
読出し
記憶セル１０又は記憶アレイ５０の状態を感知することは、従来型の構成で達成できる。ソース１４は、接地電位に維持される。ドレーン１６は読出し電圧に維持され、それは概して＋２Ｖで、プログラミング電位より遥かに低い。
１事例において、もし浮遊ゲート２２が正に帯電されるなら、浮遊ゲート２２直下のチャネル区域１８は通常オンになる。制御ゲート２９の第１部分３０下方のチャネル区域１８をオンにするために、制御ゲート２９が読出し電位に上げられると、例えば、消去間の電位よりも低い＋５Ｖに上げられると、ドレーン１６からソース１４へ電流が流れる。このように、記憶セル１０は消去状態、即ち、「１」状態で感知される。
他方、もし浮遊ゲート２２が負に帯電されるなら、浮遊ゲート２２直下のチャネル区域１８は、僅かにオンになるか或いは完全に遮断される。従って、たとえ制御ゲート２９及びドレーン区域１６が読出し電位に上げられ、制御ゲート２９の第１部分３０直下のチャネル区域１８がオンであっても、浮遊ゲート２２下方のチャネル区域１８はオンにならず、従って、チャネル１８を通る電流は、消去「１」状態に比べて非常に低いか或いは全くない。この条件ではセル１０は、プログラミングされた状態「０」と感知される。
妨害分析
ＥＥＰＲＯＭ記憶セル１０で構成される記憶アレイ５０には、読出し又は書込みの何れかの間、浮遊ゲート２２の上の電荷を漏洩させる、望ましくない高電圧応力状態がある。この読出し妨害及び書込み妨害現象を本記憶セル１０を用いて最少化することができる。
記憶セル１０は浮遊ゲート２２とソース区域１４との間の静電容量結合が非常に強いという条件の下に作動するので、浮遊ゲートの電位は常にソース区域１４の電位に非常に近い。正帯電又は負帯電の両方の条件において、浮遊ゲート２２とソース区域１４との間の電圧降下は、漏洩電流を無視できる程十分に小さい。従って、以下の分析に対しては、浮遊ゲート２２からソース節点１４への漏洩経路を効果的に無視できる。
読出し妨害条件間では、もし浮遊ゲート２２が消去状態にあれば、即ち、浮遊ゲート２２が正に帯電していれば、浮遊ゲート２２とソース区域１４との間の電位降下は小さい。これは無視できる漏洩電流に帰着する。他方、もし浮遊ゲート２２がプログラムされた状態にあれば、即ち、負に帯電していれば、浮遊ゲート２２とソース区域１４との間の電位降下は４Ｖから５Ｖ程度に高くなり得る。更に、電圧降下は、消去状態の電圧バイアス方向と同じものを持つであろう。しかし、ファウラー・ノルトハイム突き抜けの特性は、低い電圧においてＩ−Ｖ（電流対電圧）関係が非常に急激な曲線によって特徴づけられることである。これは、表面模様付（質感加工された）ポリシリコン表面から注入されるファウラー・ノルトハイム突抜け電流に対して特に正しい。セルの作動条件は、記憶装置の有効寿命間に漏洩する全電荷が、プログラムされる「０」状態から消去される「１」状態に記憶状態をさっと反転させる程十分高くないように設計することができる。
書込み妨害条件では、消去の間、選択されないセルは常に３節点、即ち、ドレーン１６、制御ゲート２９及びソース１４のすべてが接地電位にある条件下にある。従って、この条件ては妨害はない。
しかし、プログラミング間では、浮遊ゲート２２が正に帯電されかつソース節点１４がプログラミング電位まで上げられる時には、選択されていないセルについては最悪の妨害条件が発生する。かかる条件下においては、浮遊ゲート電位は、下式によって規定される、即ち、
Ｖfg＝（Ｑfg＋Ｃfs＊Ｖp＋Ｃfb＊Ｖp）／（Ｃfc＋Ｃfb＋Ｃfs）
従って、浮遊ゲート２２と、選択されていないセル１０に対して接地電位にある制御ゲート２９とにまたがって降下する電圧は、プログラミング電圧Ｖpよりも数Ｖ高くなり得る。しかし、電圧バイアスの極性は、消去作動間のものに対して逆になる。ポリシリコン表面の粗さは、反転バイアスされるファウラー・ノルトハイム突抜け電流を示し、同電流は順方向バイアス条件のものより多数桁弱い。ポリシリコン粗表面から放出される電子電流に対するファウラー・ノルトハイムＩ−Ｖ特性の非対称性の理由から、セル１０の作動条件は、この妨害電流に起因する記憶セル１０の有効寿命における全電荷損失を最少化しかつ無視できるように設計することができる。
製造方法
既に述べた通り、好ましい実施例における浮遊ゲート２２は再結晶化シリコン・ゲートである。再結晶化シリコン・ゲート２２は、以下のようにして形成することができる。
図３ａを参照すると、再結晶化シリコン・ゲート２２を有する記憶セル１０を製作する方法の第１段階が示される。第１絶縁層２０、即ち、ゲート酸化物層２０はシリコン基板１２上で成長させる。その後、ポリシリコン２２、即ち、非結晶シリコン２２が第１絶縁層２０上に堆積される。その後ポリシリコン２２、又は、非結晶シリコン２２の頂部が窒化シリコン層７０で覆われる。窒化シリコン層７０は、従来式のＣＶＤ（化学的蒸着）法によって蒸着させることができる。次いで図３ａの構造体を１１００℃から１２００℃の長期熱サイクルにかける。熱サイクルで、ポリシリコン、即ち、非結晶シリコン２２が焼きなまされて再結晶化シリコン又は単結晶シリコン２２が形成される。焼きなまし工程は、単結晶シリコンが生成されるまで進める必要はない。再結晶化工程で得られるシリコン２２の粒子寸法が電荷注入素子の寸法よりも比較的に十分大きくなる限り、電荷注入素子それ自体が、本質的に単結晶シリコンになる。言い換えると、もし再結晶化工程が、多くの連結された単結晶シリコンから構成される層２２に帰着するなら、単結晶シリコンの各々が電荷注入素子の寸法と比べて大きい限り、再結晶化は許容できる。この焼きなまし工程は記憶セル１０製作の始めになされるので、比較的高い温度で比較的長時間処理することができる。勿論、焼きなまし工程が十分長ければ、単結晶シリコン浮遊ゲート２２が生成される。
再結晶化シリコン層２２の縁に沿って電荷注入区域を定めるためには、以下の２つの方法の１つを用いることができる。
第１の方法は、最終的に浮遊ゲート２２が定められる場所で窒化シリコン層７０が選択的に切り開かれる。（図３ｂ参照）。
その後、露出された窒化シリコン区域７０が取り除かれる（図３ｃ参照）。
その後、レジスト（耐蝕）・マスクが取り除かれる（図３ｄ参照）。
これで再結晶化シリコン２２が露出される。次いで、露出された再結晶化シリコン２２が、例えば２０００オングストロームの一定厚さに酸化される（図３ｅ参照）。これで鳥の嘴に似た酸化物層７２が窒化シリコン層７０の境界に形成される。この「鳥の嘴」の形成は、ＬＯＣＯＳ電場酸化工程（周知の従来式工程）後に「鳥の嘴」が形成される理由と同じ理由で発生される。酸化物層７２下方の酸化されていない再結晶化シリコン層２２は、「反り上がり形状」を示す。酸化されていない再結晶化シリコン２２が頂点に達する点において電荷注入領域が定められる。
次いで窒化シリコン層７０がエッチングによって除かれ、再結晶化シリコン層２２の酸化物層がそのまま残される（図３ｆ参照）。
次いで異方性シリコンエッチング工程、例えば反応エッチングが適用され、酸化物層７２直下でない露出された再結晶化シリコン２２を選択的にエッチングするようにする（図３ｇ参照）。これで最終的な再結晶化シリコン浮遊ゲート２２が酸化物層７２下方に定められる。
再結晶化シリコン層２２の再結晶化シリコンの縁にある鋭い反り上がり部分は、電荷注入区域を形成する。図３ｇにおいて、これは再結晶化シリコンの縁に沿って整列する縁である。鋭く定められた電荷注入縁では、電子の突抜け確率は最高になる。これは、浮遊ゲート２２から制御ゲート２９への電荷突抜けを与えるためによく定められた電荷注入縁を有する浮遊ゲート２２に帰着する。
再結晶化シリコン層２２の縁に沿って電荷注入区域を定める第２の方法は、以下のように行われる。
真っ直ぐな側壁を有する浮遊ゲート２２を定めるために再結晶化シリコン層２２が選択的にエッチングされる。
次いで再結晶化浮遊ゲート２２が一定厚さまで酸化され、その後酸化物層が異方性エッチングで除かれる。
再結晶化浮遊ゲート２２は、所望の酸化物厚さまで再び再酸化される。
再結晶化浮遊ゲート２２が一定厚さまで酸化され、その後酸化物層が異方性エッチングで除かれる段階は、効果的電子注入装置として用いるために所望の形状が当該隅に形成されるまで繰り返される。単結晶シリコンについての長時間単一酸化段階を通しての結晶質縁（１００）及び（１１０）表面で定められる鋭い縁の形成は、電気化学学会誌１９８２年６月１９日号、１２７８ページ（Journal of the Electrochemical Society, page 1278, June 19, 1982）に報告されている。
再結晶化浮遊ゲート２２上に高耐久性突抜き誘電体を成長させ、電荷捕捉及び誘電体欠陥を減少させるために、上記方法は更に以下のように続く。
熱酸化物層７４が、浮遊ゲート２２上をおおって一定厚さまで成長される（図３ｈ参照）。
酸化物層７４の窒化が、Ｎ2又はＡｒをキャリアガスとして用いて希釈したＮＨ3で、例えば８００℃よりも高い高温で酸化物層７４を熱処理することによって行われる。これは、オキシ窒化膜の形成に帰着する。酸窒化膜は、結晶質基板内で熱酸化物よりも捕捉が少ない。
最後に、自由選択段階として、追加的な酸化段階がオキシ窒化膜に施し得る。これは、ピンホールを密閉することによって欠陥密度の低下を助長し、表面オキシ窒化膜の残部が酸化防止膜として役立つ。窒化及び最終酸化工程を適正に調整することによって、膜の捕捉・免除性が非常に高まり、極めて良好な誘電完全性、即ち、低・電荷捕捉、低欠陥密度、高破壊電界、突抜け電圧及び破壊電圧の緊密分布を示す。
最後に、第２ポリシリコン層７６が、第２絶縁層２５であるオキシ窒化物層７４上に堆積される。第２ポリシリコン層７６は制御ゲート２９を形成するように定められる。
ここで、記憶セル１０を製造するための完全かつ詳細な方法につき記載する。
出発原料は、Ｐ型シリコン基板と仮定し、スケーリングレベルに依存して、５乃至５０Ｏｈｍ−ｃｍ範囲の典型的なドーピング・レベルを有する。
最初に、誘電体原料の第１層を基板上に熱的に成長させる。この層は、究極的には浮遊ゲート下方の絶縁誘電体になるべきものである。原料は、酸化シリコン、窒化シリコン又はオキシ窒化シリコンでよい。この層の厚さは、スケーリングレベルに依存して５０乃至２００オングストロームの範囲である。
その後、非結晶シリコン原料の層が、ＬＰＣＶＤ（低圧化学的蒸着）法によって蒸着される。厚さは、スケーリングレベルに依存して１０００乃至２５００オングストロームの範囲である。
更に、窒化シリコン原料層がＬＰＣＶＤ法で蒸着される。窒化シリコン層の厚さは、それが高温では酸素拡散障壁として作用し、なおかつ誘導される応力が無視できる程十分に薄くなるようにされる。典型的な厚さの範囲は、４００乃至１８００オングストロームである。結合された構造体は、１１５０乃至１３５０℃範囲の温度の拡散炉内で焼鈍される。焼きなまし時間は、非結晶シリコンが少なくとも数μｍの粒子寸法を有する単結晶シリコンにほとんど変換されるような時間である。典型的な焼鈍時間は、温度に依存して数時間から１０時間である。この結果は、図４ａに示す。
フォトレジストを構造体の上に引き延ばし、シリコン窒化物原料の頂部を露出させるべく従来式の写真製版技法で溝を穿ってセル間の絶縁区域を定める（図４ｂを参照のこと）。
フォトレジスト（光硬化樹脂）をマスクとして用い、窒化シリコン及び再結晶化シリコン層を、ＲＩＥ（反応イオンエッチング）法のような乾式エッチング技術で取り除く。フォトレジスト・マスクが従来式手段でで引き剥がされる（図４ｃ参照）。
以下の段階は、電界酸化物内の鳥の嘴及び電界酸化と次の熱処理段階間とのホウ素・ドーピングの侵蝕を低減させる任意選択段階である。
１００乃至４００オングストロームの酸化シリコン層を再結晶化シリコン層の側壁上に成長させ、
その後ＬＰＣＶＤ法によって、２００乃至４００オングストロームの窒化シリコン層を堆積させる。約１５００乃至２５００オングストロームのポリシリコン層も同様にＬＰＣＶＤ法によって窒化シリコン上に堆積させる（図４ｃ参照）。
ＲＩＥ法を用いて構造体の水平部分上のポリシリコンを異方性的に取り除くことによってポリシリコンの側壁スペーサが形成される（図４ｅ参照）。
熱酸化法によってポリシリコン・スペーサが酸化物に変換される（図４ｆ参照）。
この方法は、ＢＦ2のチャネル・停止植設まで続く。植設されたイオンが窒化シリコン、シリコン、酸化シリコン層を通して浸透せず、第１マスクで開かれていて酸化物スペーサで保護されていない区域内でシリコン基板中にのみ植設されるように、植設エネルギーが選ばれる（図４ｇ参照）。以下の後続２段階もまた自由選択である。
最後に堆積される窒化物層が、酸化物スペーサで保護されていない地域から取り除かれる。
酸化物スペーサは、希釈ＨＦ浸漬で取り除かれる（図４ｈ参照）。
その後電界酸化物は、スケーリングレベルに依存して３０００乃至７０００オングストローム範囲の厚さに成長される（図４ｉ参照）。
その後フォトレジストが引き延ばされ、浮遊ゲート地域を定めるために、隔離細孔（スロット）に直角な開口の線条が従来式の写真製版技法によって作られる。その後リン光体植設を行って浮遊ゲートをドープするようにする。植設エネルギーは、植設イオンの殆どが再結晶化シリコン層内にあり、シリコン基板には浸透しないようにされる。典型的な分量は、１×１０14乃至１×１０15イオン／ｃｍの範囲である。フォトレジストをマスクとしてＲＩＥ法を用いて、窒化シリコン層が窒化シリコン、シリコン、酸化シリコン堆積体上で取り除かれる（図４ｊ参照）。
その後フォトレジストマスクが従来手段を用いて除かれる。残存の窒化物を耐酸化マスクとして用い、熱酸化物が成長され、再結晶化シリコン層の一部が酸化物に転換される。酸化物の厚さは、スケーリングレベルに依存して典型的には、１０００乃至２５００オングストロームの範囲である。そうすることによって、小型鳥の嘴が、第２マスクによって定められる窒化物境界に沿ってシリコン上に形成される（図４ｋ参照）。
残存のシリコン窒化物層は、高温リン酸槽中の湿式化学エッチングによって取り除かれる（図４１参照）。
酸化物をマスクとして用い、ＲＩＥ法によって露出した再結晶化シリコン区域が選択的にエッチングされる。シリコン及び酸化物間のエッチングの選択性は十分おきく、例えば、２０よりも大きくし、鋭い縁の断面を確保するようにすべきである。２５よりも大きい選択性を有するシリコン・エッチングの工程は、塩基化学による従来式のＲＩＥシリコン・エッチング工程を用いて容易に実現可能である（図４ｍ参照）。
防食用酸化物層が、再結晶化シリコン層の露出した側壁上に成長される。同時に、元は窒化シリコン・シリコン堆積体によって覆われていた基板上の酸化物の厚さを所望の厚さまで増加させる。典型的厚さは、４００乃至５００オングストロームの範囲である（図４ｎ参照）。
選択的トランジスタが形成されようとしている区域内のしきい値を調整するために、浮遊ゲートをマスクとして自己・整列ホウ素植設が行われる。酸化物層は、希釈ＨＦ溶液内に浸漬することによって部分的に取り除かれる。次いで、酸化物が再成長され、シリコン基板上及び再結晶化シリコン側壁上で最終的な厚さに達するようにされる。これらの２つの厚さは、ドーピングの水準及び結晶方位の結果として異なることがあり得る。シリコン基板上での典型的な厚さは、３００乃至５００オングストロームの範囲であり、再結晶化シリコン側壁上での典型的な厚さは、４００乃至６００オングストロームの範囲である。
Ｎ2又はＡｒをキャリア・ガスとして用いて酸化物を希釈ＮＨ3中で高温で焼鈍することによって酸化物の窒化が行行われる。温度範囲は典型的に８００℃から１０００℃である。自由選択として、８５０℃から９５０℃の範囲の短時間の酸化が行われる。酸化物の厚さを著しく増加させず、しかもなおあらゆるピンホール欠陥を密閉するために酸化物を成長させるのに十分なように時間は十分短くされる。その後、ポリシリコン層が滞積され、従来式の手段ででドーピングされる（図４ｏ参照）。
従来式の写真製版乾式エッチング技術を用いてポリシリコンがパターン化され、制御ゲートが形成される（図４ｐ参照）。
フォトレジストが引き延ばされ、浮遊ゲート部分及びドレーン地域を露出させるために従来式の写真製版技法によって隔離ストライプ（細長い縞）と直角な細長い開口列が補足される。フォトレジスト及び浮遊ゲートの露出部分をマスクとして用い、リン光体植設が行われる。次の熱処理段階でリン光体Ｎ＋接合部が拡散し、浮遊ゲート下方と重複するように分量が調整される。重複の量は、ドレーン結合の所望の程度によって決定され、スケーリングのレベルに依存して０．２乃至０．６μｍの範囲になり得る（図４ｑ参照）。
フォトレジストは従来式の手段を用いてはぎ取られる。ソース及びドレーン区域が形成される（図４ｒ参照）。
工程を完了させるために。第１不活性化ガラス層、接触穴、金属化層、頂部不活性化層及び接合パッド層が従来手段によって補足される（図４ｓ参照）。
Claims (10)
- 第１導電型の半導体材料製基板と、
複数の記憶場所であって、各々が単一非対称トランジスタでありかつ
前記基板内にあるチャンネル区域と、
前記チャンネル区域を有する前記基板内にあり、前記チャンネル区域を間に挟んで互いに離隔した第２導電型の第１区域及び第２区域と、
前記チャンネル区域の一部及び前記第２区域の一部を覆って前記基板上に配置される第１絶縁層と、
前記第１絶縁層上に配置され、前記チャンネル区域及び前記第２区域と容量結合している導電性浮遊ゲートと、
前記浮遊ゲートの上面及び側面、前記第１絶縁層の側面、並びに前記第１絶縁層が形成されていない前記基板表面を覆いかつ前記浮遊ゲートと接して配置される第２絶縁層と、
前記浮遊ゲートは、前記第２絶縁層に直接接し、前記上面が縁に向かって反り上がった鋭い縁を有し、前記浮遊ゲートから前記鋭い縁と、前記第２絶縁層を通って、電荷のファウラー・ノルトハイム・トンネル効果を可能にし、
前記第２絶縁層は、前記浮遊ゲート上面の反り上がった部分より内側を覆う厚さがほぼ一定の部分が、前記浮遊ゲートの側面を覆う部分よりも厚く形成され、
２つの電気的に接続される第１の部分と第２の部分とを有する導電性制御ゲートであって、前記第１の部分は前記チャンネル区域上の前記第２絶縁層を覆い、前記浮遊ゲートから隔置され、前記第２絶縁層と接して配置され、前記第２の部分は前記第２絶縁層を覆って前記浮遊ゲートと僅かに重複して配置され、前記浮遊ゲートと容量結合する導電性制御ゲートとから成り、
前記浮遊ゲートと前記制御ゲートとの間の静電容量が、前記浮遊ゲートの全静電容量よりも遥かに小さくなるように、前記浮遊ゲートと前記第２区域との間の静電容量を最大化するとともに、前記浮遊ゲートと前記制御ゲートとの間の静電容量を最小化した複数の記憶場所と、
複数の行アドレスラインと、
複数の列アドレスラインと、
共通ラインとを有し、
前記複数の記憶場所が行及び列から成るアレイ状に配列され、同一列内の各記憶場所の前記第１区域が前記複数の列アドレスラインの中の同一のアドレスラインと電気的に接続され、すべての複数の記憶場所の第２区域が前記共通ラインと電気的に接続され、同一行の各記憶場所の前記制御ゲートが前記複数の行アドレスラインの中の同一のアドレスラインと電気的に接続されることから成る電気的にプログラマブルで消去可能なメモリーアレイ装置。 - 前記第１絶縁層が、厚さが７０−２００オングストロームの２酸化シリコン、窒化シリコン又はオキシ窒化シリコンである、請求項１の装置。
- 前記浮遊ゲートに接する前記第２絶縁層の側壁が、厚さが１５０−１２００オングストロームの２酸化シリコン、窒化シリコン又はオキシ窒化シリコンである、請求項１の装置。
- 複数の記憶場所を有する電気的にプログラマブルで消去可能なメモリーアレイ装置から選択した記憶場所をプログラムする、プログラミング方法において、
前記メモリーアレイ装置は、単一非対称トランジスタからなる各記憶場所を有する第１導電型の半導体材料製基板を具備し、前記各トランジスタは、チャンネル区域を有する前記基板内に、前記チャンネル区域を間に挟んで互いに離隔した第２導電型の第１区域及び第２区域を具備し、第１絶縁層が、前記チャンネル区域の一部及び前記第２区域の一部を覆って前記基板上に配置されており、導電性浮遊ゲートが、前記第１絶縁層上に配置され、前記チャンネル区域及び前記第２区域と容量結合しており、第２絶縁層が、前記浮遊ゲートの上面及び側面、前記第１絶縁層の側面、並びに前記第１絶縁層が形成されていない前記基板表面を覆いかつ前記浮遊ゲートと接して配置され、ここで、前記浮遊ゲートは、前記第２絶縁層に直接接し、前記上面が縁に向かって反り上がった鋭い縁を有し、前記浮遊ゲートから前記鋭い縁と、前記第２絶縁層を通って、電荷のファウラー・ノルトハイム・トンネル効果を可能にし、前記第２絶縁層は、前記浮遊ゲート上面の反り上がった部分より内側を覆う厚さがほぼ一定の部分が、前記浮遊ゲートの側面を覆う部分よりも厚く形成され、導電性制御ゲートが、２つの電気的に接続される第１の部分と第２の部分とを有し、前記第１の部分は前記チャンネル区域上の前記第２絶縁層を覆い、前記浮遊ゲートから隔置され、前記第２絶縁層と接して配置され、前記第２の部分は、第２絶縁層を覆って前記浮遊ゲートと僅かに重複して配置され、前記浮遊ゲートと容量結合し、前記浮遊ゲートと前記制御ゲートとの間の静電容量が、前記浮遊ゲートの全静電容量よりも遥かに小さくなるように、前記浮遊ゲートと前記第２区域との間の静電容量を最大化するとともに、前記浮遊ゲートと前記制御ゲートとの間の静電容量を最小化した構成であって、さらに複数の行アドレスラインと、複数の列アドレスラインと、共通ラインとを有し、前記複数の記憶場所が行及び列からなるアレイ状に配列され、同一列内の各記憶場所の前記第１区域が前記複数の列アドレスライン中の同一アドレスラインと電気的に接続され、すべての複数の記憶場所の第２区域が前記共通ラインと電気的に接続され、同一行の各記憶場所の前記制御ゲートが前記複数の行アドレスラインの中の同一のアドレスラインと電気的に接続されることから成る電気的にプログラマブルで消去可能なメモリーアレイ装置であって、
前記方法は、
前記鋭い縁と第２絶縁層を通って前記制御ゲートへと電荷のファウラー・ノルトハイム・トンネル効果を起こさせるために、選択した記憶場所を含むすべての記憶場所の各トランジスタの制御ゲートに第１の正電位を印加して、選択した記憶場所を含むすべての記憶場所の記憶を消去するステップと、
プログラミングのために選択していない記憶場所の複数のトランジスタを含めて、前記すべての記憶場所の各トランジスタの前記第２区域に第２の正電位を印加するステップと、
前記すべての記憶場所より少ないが、少なくとも前記選択した記憶場所が含まれる第１の複数記憶場所の各トランジスタの第１区域に接地電位を印加するステップと、
前記すべての記憶場所より少なく、かつ、少なくとも前記第１の複数記憶場所と共通に選択した記憶場所が含まれる第２の複数記憶場所の各トランジスタの制御ゲートに、前記第２の正電位より低い第３の正電位を印加するステップと、
を具備し、
これにより、前記第１の複数記憶場所と前記第２の複数記憶場所の双方で共通に選択した記憶場所のトランジスタがプログラムされる、プログラミング方法。 - 前記第２の正電位より低いが前記第３の正電位より高い第４の正電位を、前記第１の複数記憶場所以外のすべての前記記憶場所の各トランジスタの前記第１区域に印加するステップをさらに含む、請求項４の方法。
- 前記第２の複数記憶場所以外のすべての前記記憶場所の各トランジスタの前記制御電極に接地電位を印加するステップをさらに含む、請求項４の方法。
- 第１導電型の半導体材料製基板と、
前記基板内にあるチャンネル区域と、
前記チャンネル区域を有する前記基板内に、前記チャンネル区域を間に挟んで設けられた互いに離隔した第２導電型の第１区域及び第２区域と、
前記チャンネル区域の一部及び前記第２区域の一部を覆って前記基板上に配置される第１絶縁層と、
前記第１絶縁層上に配置され、前記チャンネル区域及び前記第２区域と容量結合している導電性浮遊ゲートと、
前記浮遊ゲートの上面及び側面、前記第１絶縁層の側面、並びに前記第１絶縁層が形成されていない前記基板表面を覆いかつ前記浮遊ゲートと接して配置される第２絶縁層と、
前記浮遊ゲートは、前記第２絶縁層に直接接し、前記上面が縁に向かって反り上がった鋭い縁を有し、前記浮遊ゲートから前記鋭い縁と、前記第２絶縁層を通って、電荷のファウラー・ノルトハイム・トンネル効果を可能にし、
前記第２絶縁層は、前記浮遊ゲート上面の反り上がった部分より内側を覆う厚さがほぼ一定の部分が、前記浮遊ゲートの側面を覆う部分よりも厚く形成され、
２つの電気的に接続される第１の部分と第２の部分とを有する導電性制御ゲートであって、前記第１の部分は前記チャンネル区域上の前記第２絶縁層を覆い、前記浮遊ゲートから隔置され、前記第２絶縁層と接して配置され、前記第２の部分は前記第２絶縁層を覆って前記浮遊ゲートと僅かに重複して配置され、前記浮遊ゲートと容量結合する導電性制御ゲートと、
から成り、前記浮遊ゲートと前記制御ゲートとの間の静電容量が、前記浮遊ゲートの全静電容量よりも遥かに小さくなるように、前記浮遊ゲートと前記第２区域との間の静電容量を最大化するとともに、前記浮遊ゲートと前記制御ゲートとの間の静電容量を最小化した電気的にプログラマブルで消去可能なメモリーセル装置。 - 前記第１絶縁層が、厚さが７０−２００オングストロームの２酸化シリコン、窒化シリコン又はオキシ窒化シリコンである、請求項７の装置。
- 前記浮遊ゲートに接する前記第２絶縁層の側壁が、厚さが１５０−１２００オングストロームの２酸化シリコン、窒化シリコン又はオキシ窒化シリコンである、請求項７の装置。
- 第１導電型の半導体材料製基板と、チャンネル区域を有する前記基板内に、前記チャンネル区域を間に挟んで設けられた互いに離隔した第２導電型の第１区域及び第２区域と、前記チャンネル区域の一部及び前記第２区域の一部を覆って前記基板上に配置される第１絶縁層と、前記第１絶縁層上に配置され、前記チャンネル区域及び前記第２区域と容量結合している導電性浮遊ゲートと、前記浮遊ゲートの上面及び側面、前記第１絶縁層の側面、並びに前記第１絶縁層が形成されていない前記基板表面を覆いかつ前記浮遊ゲートと接して配置される第２絶縁層と、前記浮遊ゲートは、前記第２絶縁層に直接接し、前記上面が縁に向かって反り上がった鋭い縁を有し、前記浮遊ゲートから前記鋭い縁と、前記第２絶縁層を通って、電荷のファウラー・ノルトハイム・トンネル効果を可能にし、前記第２絶縁層は、前記浮遊ゲート上面の反り上がった部分より内側を覆う厚さがほぼ一定の部分が、前記浮遊ゲートの側面を覆う部分よりも厚く形成され、２つの電気的に接続される第１の部分と第２の部分とを有する導電性制御ゲートであって、前記第１の部分は前記チャンネル区域上の前記第２絶縁層を覆い、前記浮遊ゲートから隔置され、前記第２絶縁層と接して配置され、前記第２の部分は前記第２絶縁層を覆って前記浮遊ゲートと僅かに重複して配置され、前記浮遊ゲートと容量結合する導電性制御ゲートとから成り、前記浮遊ゲートと前記制御ゲートとの間の静電容量が、前記浮遊ゲートの全静電容量よりも遥かに小さくなるように、前記浮遊ゲートと前記第２区域との間の静電容量を最大化するとともに、前記浮遊ゲートと前記制御ゲートとの間の静電容量を最小化した電気的にプログラマブルで消去可能なメモリーセル装置をプログラミングする方法であって、
前記方法は、
前記鋭い縁と第２絶縁層を通って前記制御ゲートへと電荷のファウラー・ノルトハイム・トンネル効果を起こさせるために、制御ゲートに第１の正電位を印加して、記憶を消去するステップと、
前記第２区域に第２の正電位を印加するステップと、
前記第１区域に接地電位を印加するステップと、
前記制御ゲートに、前記第２の正電位より低い第３の正電位を印加するステップと、
を具備するプログラミング方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US68245991A | 1991-04-09 | 1991-04-09 | |
| US682,459 | 1991-04-09 | ||
| PCT/US1992/002194 WO1992018980A1 (en) | 1991-04-09 | 1992-03-13 | A single transistor non-volatile electrically alterable semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06506798A JPH06506798A (ja) | 1994-07-28 |
| JP3854629B2 true JP3854629B2 (ja) | 2006-12-06 |
Family
ID=24739804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51019792A Expired - Lifetime JP3854629B2 (ja) | 1991-04-09 | 1992-03-13 | メモリーアレイ装置、メモリーセル装置及びそのプログラミング方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0579779B1 (ja) |
| JP (1) | JP3854629B2 (ja) |
| AT (1) | ATE168215T1 (ja) |
| CA (1) | CA2107676C (ja) |
| DE (1) | DE69226176T2 (ja) |
| WO (1) | WO1992018980A1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369609A (en) * | 1992-03-13 | 1994-11-29 | Silicon Storage Technology, Inc. | Floating gate memory array with latches having improved immunity to write disturbance, and with storage latches |
| US5479368A (en) * | 1993-09-30 | 1995-12-26 | Cirrus Logic, Inc. | Spacer flash cell device with vertically oriented floating gate |
| JP3133667B2 (ja) * | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| TW334566B (en) * | 1996-02-26 | 1998-06-21 | Sanyo Electric Co | Non-volatile semiconductor memory device |
| TW378321B (en) * | 1996-02-29 | 2000-01-01 | Sanyo Electric Co | Semiconductor memory device |
| TW338158B (en) * | 1996-02-29 | 1998-08-11 | Sanyo Electric Co | Non volatile semiconductor memory device |
| US5936883A (en) | 1996-03-29 | 1999-08-10 | Sanyo Electric Co., Ltd. | Split gate type transistor memory device |
| JP3081543B2 (ja) * | 1996-03-29 | 2000-08-28 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| JPH10134579A (ja) * | 1996-10-31 | 1998-05-22 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ |
| US6097059A (en) * | 1996-12-27 | 2000-08-01 | Sanyo Electric Co., Ltd. | Transistor, transistor array, method for manufacturing transistor array, and nonvolatile semiconductor memory |
| JPH10302482A (ja) * | 1997-02-27 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体メモリ |
| JPH118324A (ja) | 1997-04-23 | 1999-01-12 | Sanyo Electric Co Ltd | トランジスタ、トランジスタアレイおよび不揮発性半導体メモリ |
| KR100346991B1 (ko) | 1999-07-13 | 2002-07-31 | 산요 덴키 가부시키가이샤 | 반도체 기억 장치 |
| US6727545B2 (en) * | 2000-09-20 | 2004-04-27 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling |
| JP2003046002A (ja) * | 2001-07-26 | 2003-02-14 | Sony Corp | 不揮発性半導体メモリ装置およびその動作方法 |
| KR100511032B1 (ko) * | 2003-02-28 | 2005-08-30 | 삼성전자주식회사 | 플로팅 게이트의 형성 방법 및 이를 이용한 불휘발성메모리 장치의 제조 방법 |
| US8138524B2 (en) | 2006-11-01 | 2012-03-20 | Silicon Storage Technology, Inc. | Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby |
| US20090039410A1 (en) * | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| JP7164271B2 (ja) * | 2017-10-10 | 2022-11-01 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法および半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4729115A (en) * | 1984-09-27 | 1988-03-01 | International Business Machines Corporation | Non-volatile dynamic random access memory cell |
| US4825271A (en) * | 1986-05-20 | 1989-04-25 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| GB2200795B (en) * | 1987-02-02 | 1990-10-03 | Intel Corp | Eprom cell with integral select transistor |
| US4812885A (en) * | 1987-08-04 | 1989-03-14 | Texas Instruments Incorporated | Capacitive coupling |
| US5045489A (en) * | 1989-06-30 | 1991-09-03 | Texas Instruments Incorporated | Method of making a high-speed 2-transistor cell for programmable/EEPROM devices with separate read and write transistors |
| US5029130A (en) * | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| WO1991011026A1 (en) * | 1990-01-22 | 1991-07-25 | Silicon Storage Technology, Inc. | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate |
-
1992
- 1992-03-13 JP JP51019792A patent/JP3854629B2/ja not_active Expired - Lifetime
- 1992-03-13 AT AT92917322T patent/ATE168215T1/de not_active IP Right Cessation
- 1992-03-13 EP EP92917322A patent/EP0579779B1/en not_active Expired - Lifetime
- 1992-03-13 DE DE69226176T patent/DE69226176T2/de not_active Expired - Lifetime
- 1992-03-13 CA CA002107676A patent/CA2107676C/en not_active Expired - Fee Related
- 1992-03-13 WO PCT/US1992/002194 patent/WO1992018980A1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP0579779A4 (en) | 1994-07-27 |
| DE69226176T2 (de) | 1999-12-23 |
| JPH06506798A (ja) | 1994-07-28 |
| WO1992018980A1 (en) | 1992-10-29 |
| EP0579779A1 (en) | 1994-01-26 |
| CA2107676C (en) | 2000-10-31 |
| ATE168215T1 (de) | 1998-07-15 |
| DE69226176D1 (de) | 1998-08-13 |
| CA2107676A1 (en) | 1992-10-10 |
| EP0579779B1 (en) | 1998-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5029130A (en) | Single transistor non-valatile electrically alterable semiconductor memory device | |
| US5045488A (en) | Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device | |
| US5572054A (en) | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device | |
| US5202850A (en) | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate | |
| US5242848A (en) | Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device | |
| US5067108A (en) | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate | |
| JP3854629B2 (ja) | メモリーアレイ装置、メモリーセル装置及びそのプログラミング方法 | |
| KR100198911B1 (ko) | 전기적으로 소거 및 프로그램 가능한 판독전용 메모리셀과 그 프로그램방법 및 그 제조방법 | |
| US5482881A (en) | Method of making flash EEPROM memory with reduced column leakage current | |
| US5284785A (en) | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and methods for making and using the same | |
| US7057931B2 (en) | Flash memory programming using gate induced junction leakage current | |
| US7315057B2 (en) | Split gate non-volatile memory devices and methods of forming same | |
| US6844588B2 (en) | Non-volatile memory | |
| KR100316089B1 (ko) | 폴리터널스페이서를갖는완전특징고밀도"전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)"셀을제조하는방법 | |
| US5371031A (en) | Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions | |
| US4361847A (en) | Non-volatile EPROM with enhanced drain overlap for increased efficiency | |
| US6801456B1 (en) | Method for programming, erasing and reading a flash memory cell | |
| JP3762433B2 (ja) | 半導体装置及び不揮発性メモリ | |
| JP3630491B2 (ja) | 半導体装置 | |
| JP2004214365A (ja) | 不揮発性半導体メモリ装置およびその動作方法 | |
| US5523249A (en) | Method of making an EEPROM cell with separate erasing and programming regions | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| JP4252637B2 (ja) | 不輝発性メモリ装置の製造方法 | |
| CA2051686C (en) | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate | |
| WO1986005323A1 (en) | Floating gate nonvolatile field effect memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040525 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040922 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20041014 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041216 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050808 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060705 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060706 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060911 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |