JPH10134579A - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ

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JPH10134579A
JPH10134579A JP29008496A JP29008496A JPH10134579A JP H10134579 A JPH10134579 A JP H10134579A JP 29008496 A JP29008496 A JP 29008496A JP 29008496 A JP29008496 A JP 29008496A JP H10134579 A JPH10134579 A JP H10134579A
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gate electrode
memory cell
fowler
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JP29008496A
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Takayuki Kaida
孝行 海田
Yukihiro Otani
幸弘 大谷
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】スプリットゲート型メモリセルの寿命を延ば
し、そのメモリセルを用いた長寿命な不揮発性半導体メ
モリを提供する。 【解決手段】データの書き換え回数が所定値Ｔ１を越え
ると、消去モードにおいて選択されたワード線に接続さ
れている各メモリセルの制御ゲート電極の電圧Ｖｇを定
常値（１４Ｖ）より１Ｖ高い１５Ｖにする。すると、一
旦低下した読み出しモードにおける消去状態のメモリセ
ルのセル電流Ｉｉが急激に増大する。その後、データの
書き換え回数がさらに増加すると、セル電流Ｉｉは再び
低下していく。一方、データの書き換え回数に関係な
く、読み出しモードにおける書き込み状態のメモリセル
のセル電流Ｉｗは変化しない。そのため、データの書き
換え回数が所定値Ｔ１を越えると、各セル電流Ｉｗ，Ｉ
ｉの差が再び大きくなり、両者の大小を確実に判別する
ことができる．

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リに係り、詳しくは、浮遊ゲート電極に蓄積された電荷
をファウラー−ノルドハイム・トンネル電流を利用して
引き抜くことでデータの消去を行う不揮発性半導体メモ
リに関するものである。
【０００２】
【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory ）、ＥＰＲＯＭ（Erasable and Progr
ammable Read Only Memory）、ＥＥＰＲＯＭ（Electric
al Erasable and Programmable Read Only Memory ）な
どの不揮発性半導体メモリが注目されている。ＥＰＲＯ
ＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電
荷の有無による閾値電圧の変化を制御ゲートによって検
出することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。
【０００３】フラッシュＥＥＰＲＯＭには、(1) 記憶さ
れたデータの不揮発性、(2) 低消費電力、(3) 電気的書
き換え（オンボード書き換え）可能、(4) 低コスト、と
いった長所があることから、携帯電話や携帯情報端末な
どにおけるプログラムやデータの格納用メモリとして、
その利用範囲がますます拡大している。
【０００４】フラッシュＥＥＰＲＯＭを構成するメモリ
セルには、スプリットゲート型やスタックトゲートＮＯ
Ｒ型などがある。 （スプリットゲート型）スプリットゲート型メモリセル
を用いるフラッシュＥＥＰＲＯＭは、ＵＳＰ５０２９１
３０（G11C 11/40）に開示されている。
【０００５】図９に、同公報に記載されているスプリッ
トゲート型メモリセル１０１の断面構造を示す。Ｐ型単
結晶シリコン基板１０２上にＮ型のソース領域Ｓおよび
ドレイン領域Ｄが形成されている。ソース領域Ｓとドレ
イン領域Ｄに挟まれたチャネル領域ＣＨ上に、シリコン
酸化膜１０３を介して浮遊ゲート電極ＦＧが形成されて
いる。浮遊ゲート電極ＦＧ上にシリコン酸化膜１０４を
介して制御ゲート電極ＣＧが形成されている。制御ゲー
ト電極ＣＧの一部は、シリコン酸化膜１０３を介してチ
ャネル領域ＣＨ上に配置され、選択ゲート１０５を構成
している。
【０００６】図１０に、同公報に記載されているスプリ
ットゲート型メモリセル１０１を用いたフラッシュＥＥ
ＰＲＯＭ１２１の全体構成を示す。メモリセルアレイ１
２２は、複数のメモリセル１０１がマトリックス状に配
置されて構成されている。行（ロウ）方向に配列された
各メモリセル１０１の制御ゲート電極ＣＧは、共通のワ
ード線ＷＬａ〜ＷＬｚに接続されている。列（カラム）
方向に配列された各メモリセル１０１のドレイン領域Ｄ
は、共通のビット線ＢＬａ〜ＢＬｚに接続されている。
全てのメモリセル１０１のソース領域Ｓは共通ソース線
ＳＬに接続され、その共通ソース線ＳＬは接地されてい
る。
【０００７】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスパッド
１２５に入力される。そのロウアドレスおよびカラムア
ドレスは、アドレスパッド１２５からアドレスバッファ
１２６を介してアドレスラッチ１２７へ転送される。ア
ドレスラッチ１２７でラッチされた各アドレスのうち、
ロウアドレスはロウデコーダ１２３へ転送され、カラム
アドレスはカラムデコーダ１２４へ転送される。ロウデ
コーダ１２３は、そのロウアドレスに対応した１本のワ
ード線ＷＬａ〜ＷＬｚを選択し、後記するように、その
選択したワード線の電位を各動作モードに対応して制御
する。カラムデコーダ１２４は、そのカラムアドレスに
対応したビット線ＢＬａ〜ＢＬｚを選択し、後記するよ
うに、その選択したビット線の電位を各動作モードに対
応して制御する。
【０００８】外部から指定されたデータは、データパッ
ド１２８に入力される。そのデータは、データパッド１
２８から入力バッファ１２９を介してカラムデコーダ１
２４へ転送される。カラムデコーダ１２４は、前記のよ
うに選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデ
ータに対応して後記するように制御する。
【０００９】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬａ〜ＢＬｚと各センスアンプとを接続す
る。後記するように、センスアンプ群１３０で判別され
たデータは、出力バッファ１３１からデータパッド１２
８を介して外部へ出力される。
【００１０】尚、上記した各回路（１２３〜１３１）の
動作は制御コア回路１３２によって制御される。次に、
フラッシュＥＥＰＲＯＭ１２１の各動作モード（消去モ
ード、書き込みモード、読み出しモード、スタンバイモ
ード）について、図１１を参照して説明する。尚、いず
れの動作モードにおいても、共通ソース線ＳＬの電位は
グランドレベル（＝０Ｖ）に保持される。
【００１１】（ａ）消去モード 消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚの
電位はグランドレベルに保持される。選択されたワード
線ＷＬｍには１４Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚ
の電位はグランドレベルにされる。そのため、選択され
たワード線ＷＬｍに接続されている各メモリセル１０１
の制御ゲート電極ＣＧは１４Ｖに持ち上げられる。
【００１２】ところで、浮遊ゲート電極ＦＧとドレイン
領域Ｄの間の静電容量と、制御ゲート電極ＣＧと浮遊ゲ
ート電極ＦＧの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲート電極ＣＧが１４
Ｖ、ドレイン領域Ｄが０Ｖの場合、制御ゲート電極ＣＧ
と浮遊ゲート電極ＦＧの間には高電界が生じる。その結
果、ファウラー−ノルドハイム・トンネル電流（Fowler
-Nordheim Tunnel Current、以下、ＦＮトンネル電流と
いう）が流れ、矢印Ａに示すように、浮遊ゲート電極Ｆ
Ｇ中の電子が制御ゲート電極ＣＧ側へ引き抜かれて、メ
モリセル１０１に記憶されたデータの消去が行われる。
【００１３】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。
【００１４】（ｂ）書き込みモード 書き込みモードにおいて、選択されたメモリセル１０１
の制御ゲート電極ＣＧに接続されているワード線ＷＬｍ
には１Ｖが供給され、それ以外のワード線（非選択のワ
ード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラ
ンドレベルにされる。選択されたメモリセル１０１のド
レイン領域Ｄに接続されているビット線ＢＬｍには１２
Ｖが供給され、それ以外のビット線（非選択のビット
線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランド
レベルにされる。
【００１５】ところで、メモリセル１０１の閾値電圧Ｖ
ｔｈは０．５Ｖである。従って、選択されたメモリセル
１０１では、制御ゲート電極ＣＧが閾値電圧Ｖｔｈ付近
になり、ソース領域Ｓ中の電子は弱反転のチャネル領域
ＣＨ中へ移動する。一方、ドレイン領域Ｄに１２Ｖが印
加されるため、ドレイン領域Ｄと浮遊ゲート電極ＦＧと
の間の容量を介したカップリングにより、浮遊ゲート電
極ＦＧの電位が持ち上げられる。そのため、制御ゲート
電極ＣＧと浮遊ゲート電極ＦＧの間には高電界が生じ
る。従って、チャネル領域ＣＨ中の電子は加速され、ホ
ットエレクトロンとなって浮遊ゲート電極ＦＧへ注入さ
れる。その結果、選択されたメモリセル１０１の浮遊ゲ
ート電極ＦＧには電荷が蓄積され、１ビットのデータが
書き込まれて記憶される。
【００１６】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲート電極ＣＧに接続されているワード線ＷＬｍ
には５Ｖが供給され、それ以外のワード線（非選択のワ
ード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラ
ンドレベルにされる。選択されたメモリセル１０１のド
レイン領域Ｄに接続されているビット線ＢＬｍには２．
５Ｖが供給され、それ以外のビット線（非選択のビット
線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランド
レベルにされる。
【００１７】前記したように、消去状態のメモリセル１
０１の浮遊ゲート電極ＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲート電極ＦＧはプラスに帯電してい
る。また、書き込み状態にあるメモリセル１０１の浮遊
ゲート電極ＦＧ中には電子が注入されているため、浮遊
ゲート電極ＦＧはマイナスに帯電している。従って、消
去状態にあるメモリセル１０１の浮遊ゲート電極ＦＧ直
下のチャネル領域ＣＨはオンしており、書き込み状態に
あるメモリセル１０１の浮遊ゲート電極ＦＧ直下のチャ
ネル領域ＣＨはオフしている。そのため、制御ゲート電
極ＣＧに５Ｖが印加されたときに、ドレイン領域Ｄから
ソース領域Ｓへ流れる電流（セル電流）は、消去状態の
メモリセル１０１の方が書き込み状態のメモリセル１０
１よりも大きくなる。
【００１８】この各メモリセル１０１間のセル電流の大
小をセンスアンプ群１３０内の各センスアンプで判別す
ることにより、メモリセル１０１に記憶されたデータの
値を読み出すことができる。例えば、消去状態のメモリ
セル１０１のデータの値を「０」、書き込み状態のメモ
リセル１０１のデータの値を「１」として読み出しを行
う。つまり、各メモリセル１０１に、消去状態のデータ
値「０」と、書き込み状態のデータ値「１」の２値を記
憶させることができる。
【００１９】この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。 （ｄ）スタンバイモード スタンバイモードにおいて、共通ソース線ＳＬ、全ての
ワード線ＷＬａ〜ＷＬｚ、全てのビット線ＢＬａ〜ＢＬ
ｚの電位はグランドレベルに保持されている。このスタ
ンバイモードでは、全てのメモリセル１０１に対してい
かなる動作（消去動作、書き込み動作、読み出し動作）
も行われない。
【００２０】ちなみに、スプリットゲート型メモリセル
１０１において、ソース領域Ｓをドレインと呼び、ドレ
イン領域Ｄをソースと呼ぶフラッシュＥＥＰＲＯＭは、
ＷＯ９２／１８９８０（G11C 13/00）に開示されてい
る。図１２に、その場合の各動作モードにおける各部の
電位を示す。
【００２１】前記したように、消去モードでは、図９の
矢印Ａに示すように、浮遊ゲート電極ＦＧ中の電子が制
御ゲート電極ＣＧ側へ引き抜かれて、メモリセル１０１
に記憶されたデータの消去が行われる。このとき、高電
界で加速された電子がシリコン酸化膜１０４を通過する
ため、シリコン酸化膜１０４には大きなストレスがかか
ることになる。
【００２２】そのため、書き込み動作および消去動作を
繰り返すと、消去動作時にシリコン酸化膜１０４に加わ
るストレスによって、シリコン酸化膜１０４中に電子ト
ラップが形成される。その電子トラップは、浮遊ゲート
電極ＦＧから制御ゲート電極ＣＧへの電子の移動を阻害
する。従って、書き込み回数および消去回数（すなわ
ち、データの書き換え回数）が増加するにつれてシリコ
ン酸化膜１０４中の電子トラップも増加し、浮遊ゲート
電極ＦＧ中の電子を十分に引き抜くことができなくな
る。
【００２３】このため、図１３に示すように、読み出し
モードにおけるセル電流は、データの書き換え回数の増
加につれて、書き込み状態のメモリセル１０１のセル電
流Ｉｗが変化しないのに対し、消去状態のメモリセル１
０１のセル電流Ｉｉが低下していく。その結果、書き込
み状態のメモリセル１０１のセル電流Ｉｗと、消去状態
のメモリセル１０１のセル電流Ｉｉとの差が少なくな
る。そして、消去状態のメモリセル１０１のセル電流Ｉ
ｉが、所定のセル電流値Ｉｒ１よりも小さくなると、書
き込み状態のメモリセル１０１と消去状態のメモリセル
１０１との間のセル電流の大小の判別ができなくなる。
つまり、メモリセル１０１に記憶されたデータの値を読
み出すことが不可能になり、メモリセルとしての機能を
果たさなくなる。尚、前記セル電流値Ｉｒ１は、センス
アンプ群１３０内の各センスアンプの特性によって規定
され、消去状態のメモリセル１０１のセル電流Ｉｉの下
限といえる。
【００２４】このように、スプリットゲート型メモリセ
ル１０１では、データの書き換え回数の増加に伴ってシ
リコン酸化膜１０４中の電子トラップが増加するため、
メモリセル１０１の動作寿命が制限されるという問題が
ある。そして、メモリセル１０１の動作寿命が制限され
ると、フラッシュＥＥＰＲＯＭ１２１の動作寿命も制限
されることになる。
【００２５】（スタックトゲートＮＯＲ型）図１４に、
スタックトゲートＮＯＲ型メモリセル２０１の断面構造
を示す。Ｐ型単結晶シリコン基板２０２上にＮ型のソー
ス領域Ｓおよびドレイン領域Ｄが形成されている。ソー
ス領域Ｓとドレイン領域Ｄに挟まれたチャネル領域ＣＨ
上に、シリコン酸化膜２０３を介して浮遊ゲート電極Ｆ
Ｇが形成されている。浮遊ゲート電極ＦＧ上にシリコン
酸化膜２０４を介して制御ゲート電極ＣＧが形成されて
いる。浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとは相
互にずれることなく積み重ねられている。従って、ソー
ス領域Ｓおよびドレイン領域Ｄは、各ゲート電極ＦＧ，
ＣＧおよびチャネル領域ＣＨに対して対称構造をとる。
【００２６】図１５に、スタックトゲートＮＯＲ型メモ
リセル２０１を用いたフラッシュＥＥＰＲＯＭ２２１の
全体構成を示す。フラッシュＥＥＰＲＯＭ２２１におい
て、図９に示したスプリットゲート型メモリセル１０１
を用いたフラッシュＥＥＰＲＯＭ１２１と異なるのは、
以下の点である。
【００２７】（１）メモリセルアレイ１２２は、複数の
メモリセル２０１がマトリックス状に配置されて構成さ
れている。 （２）列方向に配列された各メモリセル２０１のソース
領域Ｓは、共通のビット線ＢＬａ〜ＢＬｚに接続されて
いる。
【００２８】（３）全てのメモリセル２０１のドレイン
領域Ｄは、共通ドレイン線ＤＬに接続されている。共通
ドレイン線ＤＬは共通ドレイン線バイアス回路２２２に
接続されている。共通ドレイン線バイアス回路２２２
は、後記するように、共通ドレイン線ＤＬの電位を各動
作モードに対応して制御する。共通ドレイン線バイアス
回路２２２の動作は制御コア回路１３２によって制御さ
れる。
【００２９】ところで、本明細書において、スプリット
ゲート型メモリセル１０１およびスタックトゲートＮＯ
Ｒ型メモリセル２０１におけるソース領域Ｓおよびドレ
イン領域Ｄの呼称は、読み出し動作を基本に決定し、読
み出し動作において電位の高い方をドレイン、電位の低
い方をソースと呼ぶことにする。そして、書き込み動作
や消去動作においても、ソース領域Ｓおよびドレイン領
域Ｄの呼称については読み出し動作におけるそれと同じ
にする。
【００３０】次に、フラッシュＥＥＰＲＯＭ２２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード、スタンバイモード）について、図１６を参照して
説明する。
【００３１】（ａ）消去モード 消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚは
オープン状態にされる。選択されたワード線ＷＬｍの電
位はグランドレベルにされ、それ以外のワード線（非選
択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚには１
２Ｖが供給される。そのため、選択されたワード線ＷＬ
ｍに接続されている各メモリセル２０１の制御ゲート電
極ＣＧの電位はグランドレベルにされる。共通ドレイン
線バイアス回路２２２は、共通ドレイン線ＤＬを介し
て、全てのメモリセル２０１のドレイン領域Ｄに１２Ｖ
を印加する。
【００３２】ところで、浮遊ゲート電極ＦＧとドレイン
領域Ｄの間の静電容量と、制御ゲート電極ＣＧと浮遊ゲ
ート電極ＦＧの間の静電容量とを比べると、後者の方が
圧倒的に大きい。そのため、制御ゲート電極ＣＧが０
Ｖ、ドレイン領域Ｄが１２Ｖの場合、ドレイン領域Ｄと
浮遊ゲート電極ＦＧの間には高電界が生じる。その結
果、ＦＮトンネル電流が流れ、矢印Ｂに示すように、浮
遊ゲート電極ＦＧ中の電子がドレイン領域Ｄ側へ引き抜
かれて、メモリセル２０１に記憶されたデータの消去が
行われる。
【００３３】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル２０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル２０１に対して消去動作（ブロック消
去）を行うこともできる。
【００３４】（ｂ）書き込みモード 書き込みモードにおいて、選択されたメモリセル２０１
の制御ゲート電極ＣＧに接続されているワード線ＷＬｍ
には１２Ｖが供給され、それ以外のワード線（非選択の
ワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグ
ランドレベルにされる。選択されたメモリセル２０１の
ソース領域Ｓに接続されているビット線ＢＬｍには５Ｖ
が供給され、それ以外のビット線（非選択のビット線）
ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベ
ルにされる。共通ドレイン線バイアス回路２２２は、共
通ドレイン線ＤＬを介して、全てのメモリセル２０１の
ドレイン領域Ｄをグランドレベルに保持する。
【００３５】すると、制御ゲート電極ＣＧからのカップ
リングによって浮遊ゲート電極ＦＧの電位が持ち上げら
れ、ソース領域Ｓの近傍で発生したホットエレクトロン
が浮遊ゲート電極ＦＧへ注入される。その結果、選択さ
れたメモリセル２０１の浮遊ゲート電極ＦＧには電荷が
蓄積され、１ビットのデータが書き込まれて記憶され
る。
【００３６】（ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル２０１
の制御ゲート電極ＣＧに接続されているワード線ＷＬｍ
には５Ｖが供給され、それ以外のワード線（非選択のワ
ード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラ
ンドレベルにされる。全てのビット線ＢＬａ〜ＢＬｚの
電位はグランドレベルにされる。共通ドレイン線バイア
ス回路２２２は、共通ドレイン線ＤＬを介して、全ての
メモリセル２０１のドレイン領域Ｄに５Ｖを印加する。
【００３７】その結果、スプリットゲート型メモリセル
１０１の場合と同様に、ドレイン領域Ｄからソース領域
Ｓへ流れる電流（セル電流）は、消去状態のメモリセル
２０１の方が書き込み状態のメモリセル２０１よりも大
きくなる。従って、各メモリセル２０１に、消去状態の
データ値「０」と、書き込み状態のデータ値「１」の２
値を記憶させることができる。
【００３８】（ｄ）スタンバイモード スタンバイモードにおいて、共通ドレイン線ＤＬ、全て
のワード線ＷＬａ〜ＷＬｚ、全てのビット線ＢＬａ〜Ｂ
Ｌｚの電位はグランドレベルに保持されている。このス
タンバイモードでは、全てのメモリセル２０１に対して
いかなる動作（消去動作、書き込み動作、読み出し動
作）も行われない。
【００３９】前記したように、消去モードでは、図１４
の矢印Ｂに示すように、浮遊ゲート電極ＦＧ中の電子が
ドレイン領域Ｄ側へ引き抜かれて、メモリセル２０１に
記憶されたデータの消去が行われる。このとき、高電界
で加速された電子がシリコン酸化膜２０３を通過するた
め、シリコン酸化膜２０３には大きなストレスがかかる
ことになる。
【００４０】そのため、書き込み動作および消去動作を
繰り返すと、消去動作時にシリコン酸化膜２０３に加わ
るストレスによって、シリコン酸化膜２０３中に電子ト
ラップが形成される。その電子トラップは、浮遊ゲート
電極ＦＧからドレイン領域Ｄへの電子の移動を阻害す
る。従って、書き込み回数および消去回数（すなわち、
データの書き換え回数）が増加するにつれてシリコン酸
化膜２０３中の電子トラップも増加し、浮遊ゲート電極
ＦＧ中の電子を十分に引き抜くことができなくなる。
【００４１】このため、図１７に示すように、読み出し
モードにおけるセル電流は、データの書き換え回数の増
加につれて、書き込み状態のメモリセル２０１のセル電
流Ｉｗが変化しないのに対し、消去状態のメモリセル２
０１のセル電流Ｉｉが低下していく。その結果、書き込
み状態のメモリセル２０１のセル電流Ｉｗと消去状態の
メモリセル２０１のセル電流Ｉｉとの差が少なくなる。
そして、消去状態のメモリセル２０１のセル電流Ｉｉ
が、所定のセル電流値Ｉｒ１よりも小さくなると、書き
込み状態のメモリセル２０１と消去状態のメモリセル２
０１との間のセル電流の大小の判別ができなくなる。つ
まり、メモリセル２０１に記憶されたデータの値を読み
出すことが不可能になり、メモリセルとしての機能を果
たさなくなる。尚、前記セル電流値Ｉｒ１は、センスア
ンプ群１３０内の各センスアンプの特性によって規定さ
れ、消去状態のメモリセル２０１のセル電流Ｉｉの下限
といえる。
【００４２】このように、スプリットゲート型メモリセ
ル２０１では、データの書き換え回数の増加に伴ってシ
リコン酸化膜２０３中の電子トラップが増加するため、
メモリセル２０１の動作寿命が制限されるという問題が
ある。そして、メモリセル２０１の動作寿命が制限され
ると、フラッシュＥＥＰＲＯＭ２２１の動作寿命も制限
されることになる。
【００４３】
【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであって、以下の目的を有
するものである。
【００４４】（１）ＦＮトンネル電流を利用してデータ
の消去を行うメモリセルの寿命を延ばし、そのメモリセ
ルを用いた長寿命な不揮発性半導体メモリを提供する。 （２）スプリットゲート型メモリセルの寿命を延ばし、
そのメモリセルを用いた長寿命な不揮発性半導体メモリ
を提供する。
【００４５】（３）スタックトゲートＮＯＲ型メモリセ
ルの寿命を延ばし、そのメモリセルを用いた長寿命な不
揮発性半導体メモリを提供する。
【００４６】
【課題を解決するための手段】請求項１に記載の発明
は、浮遊ゲート電極に蓄積された電荷をファウラー−ノ
ルドハイム・トンネル電流を利用して引き抜く際に、当
該トンネル電流を定常値よりも増加させることをその要
旨とする。
【００４７】請求項２に記載の発明は、浮遊ゲート電極
に蓄積された電荷をファウラー−ノルドハイム・トンネ
ル電流を利用して引き抜くことでデータの消去を行う際
に、予め設定されたデータの書き換え回数を越えた時点
で、ファウラー−ノルドハイム・トンネル電流の最大値
を予め設定された電流値分だけ増加させることをその要
旨とする。
【００４８】請求項３に記載の発明は、浮遊ゲート電極
に蓄積された電荷をファウラー−ノルドハイム・トンネ
ル電流を利用して引き抜くことでデータの消去を行う際
に、予め設定されたデータの書き換え回数を越えた時点
で、ファウラー−ノルドハイム・トンネル電流を増加さ
せることをその要旨とする。
【００４９】請求項４に記載の発明は、制御ゲート電極
から浮遊ゲート電極へ流れるファウラー−ノルドハイム
・トンネル電流を利用して浮遊ゲート電極に蓄積された
電荷を引き抜くことでデータの消去を行う際に、予め設
定されたデータの書き換え回数を越えた時点で、ファウ
ラー−ノルドハイム・トンネル電流の最大値を予め設定
された電流値分だけ増加させるスプリットゲート型メモ
リセルを備えたことをその要旨とする。
【００５０】請求項５に記載の発明は、請求項４に記載
の不揮発性半導体メモリにおいて、ファウラー−ノルド
ハイム・トンネル電流の最大値を予め設定された電流値
分だけ増加させるために、制御ゲート電極の電圧を予め
設定された電圧値分だけ定常値から上昇させることをそ
の要旨とする。
【００５１】請求項６に記載の発明は、ドレイン領域か
ら浮遊ゲート電極へ流れるファウラー−ノルドハイム・
トンネル電流を利用して浮遊ゲート電極に蓄積された電
荷を引き抜くことでデータの消去を行う際に、予め設定
されたデータの書き換え回数を越えた時点で、ファウラ
ー−ノルドハイム・トンネル電流を増加させるスタック
トゲートＮＯＲ型メモリセルを備えたことをその要旨と
する。
【００５２】請求項７に記載の発明は、ドレイン領域か
ら浮遊ゲート電極へ流れるファウラー−ノルドハイム・
トンネル電流を利用して浮遊ゲート電極に蓄積された電
荷を引き抜くことでデータの消去を行う際に、予め設定
されたデータの書き換え回数を越えた時点で、ファウラ
ー−ノルドハイム・トンネル電流の最大値を予め設定さ
れた電流値分だけ増加させるスタックトゲートＮＯＲ型
メモリセルを備えたことをその要旨とする。
【００５３】請求項８に記載の発明は、請求項７に記載
の不揮発性半導体メモリにおいて、ファウラー−ノルド
ハイム・トンネル電流の最大値を予め設定された電流値
分だけ増加させるために、ドレイン領域の電圧を予め設
定された電圧値分だけ定常値から上昇させることをその
要旨とする。
【００５４】請求項９に記載の発明は、浮遊ゲート電極
に蓄積された電荷をファウラー−ノルドハイム・トンネ
ル電流を利用して引き抜くことでデータの消去を行う際
に、電荷を十分に引き抜くことができずデータの消去不
良が発生した時点で、その消去不良を解消するのに必要
な分だけ、ファウラー−ノルドハイム・トンネル電流の
最大値を増加させることをその要旨とする。
【００５５】請求項１０に記載の発明は、制御ゲート電
極から浮遊ゲート電極へ流れるファウラー−ノルドハイ
ム・トンネル電流を利用して浮遊ゲート電極に蓄積され
た電荷を引き抜くことでデータの消去を行う際に、電荷
を十分に引き抜くことができずデータの消去不良が発生
した時点で、その消去不良を解消するのに必要な分だ
け、ファウラー−ノルドハイム・トンネル電流の最大値
を増加させるスプリットゲート型メモリセルを備えたこ
とをその要旨とする。
【００５６】請求項１１に記載の発明は、請求項１０に
記載の不揮発性半導体メモリにおいて、ファウラー−ノ
ルドハイム・トンネル電流の最大値を増加させるため
に、制御ゲート電極の電圧を定常値から上昇させること
をその要旨とする。
【００５７】請求項１２に記載の発明は、ドレイン領域
から浮遊ゲート電極へ流れるファウラー−ノルドハイム
・トンネル電流を利用して浮遊ゲート電極に蓄積された
電荷を引き抜くことでデータの消去を行う際に、電荷を
十分に引き抜くことができずデータの消去不良が発生し
た時点で、その消去不良を解消するのに必要な分だけ、
ファウラー−ノルドハイム・トンネル電流の最大値を増
加させるスタックトゲートＮＯＲ型メモリセルを備えた
ことをその要旨とする。
【００５８】請求項１３に記載の発明は、請求項１２に
記載の不揮発性半導体メモリにおいて、ファウラー−ノ
ルドハイム・トンネル電流の最大値を増加させるため
に、ドレイン領域の電圧を定常値から上昇させることを
その要旨とする。
【００５９】
【発明の実施の形態】以下、本発明をスプリットゲート
型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１
２１に具体化した第１および第２実施形態を図面に従っ
て説明する。尚、第１および第２実施形態において、ス
プリットゲート型メモリセル１０１の構造およびフラッ
シュＥＥＰＲＯＭ１２１の全体構成については、図９お
よび図１０に示した従来の形態と同じである。
【００６０】（第１実施形態）図１に、データの書き換
え回数に対する、読み出しモードにおけるセル電流、お
よび、消去モードにおける制御ゲート電極ＣＧの電圧Ｖ
ｇの関係を示す。
【００６１】本実施形態における書き込みモードおよび
読み出しモードは、従来の形態と同じである。本実施形
態において、従来の形態と異なるのは以下の点だけであ
る。 〔１〕制御コア回路１３２は、データの書き換え回数を
カウントし、そのカウント値が所定値Ｔ１を越えたら、
消去モードにおいてロウデコーダ１２３に下記の動作を
行わせる。
【００６２】尚、所定値Ｔ１は、消去状態のメモリセル
１０１のセル電流Ｉｉが前記セル電流値Ｉｒ１に達した
時点におけるデータの書き換え回数に対応する。つま
り、所定値Ｔ１を求めるには、多数のメモリセル１０１
について、データの書き換え回数に対するセル電流Ｉｉ
の低下を実測すればよい。この所定値Ｔ１は、従来の形
態におけるデータの書き換え回数の限界といえる。
【００６３】〔２〕データの書き換え回数が所定値Ｔ１
を越えると、消去モードにおいてロウデコーダ１２３
は、選択したワード線ＷＬｍに供給する電圧を、前記し
た定常値（＝１４Ｖ）より１Ｖだけ上昇させて１５Ｖに
する。そのため、選択されたワード線ＷＬｍに接続され
ている各メモリセル１０１の制御ゲート電極ＣＧは、定
常値より１Ｖだけ高い１５Ｖに持ち上げられる。
【００６４】このとき、カラムデコーダ１２４は、従来
の形態と同様に、全てのビット線ＢＬａ〜ＢＬｚの電位
をグランドレベルに保持する。そのため、ドレイン領域
Ｄの電位は、従来の形態と同様に０Ｖになる。
【００６５】上記のように構成された本実施形態によれ
ば、以下の作用および効果を得ることができる。 （１）データの書き換え回数が所定値Ｔ１に近づくと、
従来の形態と同様に、読み出しモードにおけるセル電流
は、書き込み状態のメモリセル１０１のセル電流Ｉｗが
変化しないのに対し、消去状態のメモリセル１０１のセ
ル電流Ｉｉが低下していく。その結果、書き込み状態の
メモリセル１０１のセル電流Ｉｗと、消去状態のメモリ
セル１０１のセル電流Ｉｉとの差が少なくなる。
【００６６】（２）ドレイン領域Ｄの電位が同じであれ
ば、制御ゲート電極ＣＧの電圧が高くなるほど、制御ゲ
ート電極ＣＧと浮遊ゲート電極ＦＧの間に生じる電界も
高くなる。そのため、データの書き換え回数が所定値Ｔ
１を越えると、消去モードにおいて各ゲート電極ＣＧ，
ＦＧ間に生じる電界は、制御ゲート電極ＣＧの電圧の上
昇分だけ高くなる。
【００６７】すると、制御ゲート電極ＣＧから浮遊ゲー
ト電極ＦＧへ流れるＦＮトンネル電流の最大値は、制御
ゲート電極ＣＧの定常値からの電圧の上昇分だけ増加す
る。そのＦＮトンネル電流の増加に伴って、浮遊ゲート
電極ＦＧ中の電子は制御ゲート電極ＣＧ側へより強力に
引き抜かれる。その結果、データの書き換え回数が所定
値Ｔ１を越えると、消去状態のメモリセル１０１の浮遊
ゲート電極ＦＧはよりプラス側に帯電することになる。
そのため、データの書き換え回数の増加に伴ってシリコ
ン酸化膜１０４中の電子トラップが増加しても、浮遊ゲ
ート電極ＦＧ中の電子を十分に引き抜くことができる。
【００６８】（３）上記（２）より、データの書き換え
回数が所定値Ｔ１を越えると、一旦低下した読み出しモ
ードにおける消去状態のメモリセル１０１のセル電流Ｉ
ｉが急激に増大する。その後、データの書き換え回数が
さらに増加すると、読み出しモードにおける消去状態の
メモリセル１０１のセル電流Ｉｉは再び低下していく。
【００６９】それに対して、データの書き換え回数に関
係なく、読み出しモードにおける書き込み状態のメモリ
セル１０１のセル電流Ｉｗは変化しない。図２に、消去
動作を持続する時間に対する読み出しモードにおけるセ
ル電流の関係を示す。消去動作を持続する時間が同じで
あれば、消去モードにおける制御ゲート電極ＣＧの電圧
Ｖｇが高くなるほど、読み出しモードにおける消去状態
のメモリセル１０１のセル電流Ｉｉは大きくなる。
【００７０】（４）上記（３）より、データの書き換え
回数が所定値Ｔ１を越えると、一旦低下した書き込み状
態のメモリセル１０１のセル電流Ｉｗと消去状態のメモ
リセル１０１のセル電流Ｉｉとの差が再び大きくなり、
両者の大小を確実に判別することができるようになる。
従って、メモリセル１０１に記憶されたデータの値を正
確に読み出すことが可能になる。
【００７１】このデータの値の正確な読み出しは、デー
タの書き換え回数がさらに増加して、読み出しモードに
おける消去状態のメモリセル１０１のセル電流Ｉｉが、
再びセル電流値Ｉｒ１よりも小さくなるまで行うことが
できる。
【００７２】ここで、消去状態のメモリセル１０１のセ
ル電流Ｉｉが、再びセル電流値Ｉｒ１に達した時点にお
けるデータの書き換え回数を所定値Ｔ２とする。この所
定値Ｔ２は、本実施形態におけるデータの書き換え回数
の限界といえる。従って、本実施形態におけるメモリセ
ル１０１は、従来の形態に比べて、データの書き換え回
数を各所定値Ｔ２，Ｔ１の差分（Ｔ２−Ｔ１）だけ増加
させることができる。
【００７３】（５）上記（４）より、メモリセル１０１
の動作寿命を延ばすことが可能になり、そのメモリセル
１０１を用いたフラッシュＥＥＰＲＯＭ１２１の動作寿
命をも延ばすことができる。
【００７４】（第２実施形態）本実施形態における書き
込みモードおよび読み出しモードは、従来の形態と同じ
である。本実施形態において、従来の形態と異なるのは
消去モードだけである。
【００７５】図３に、本実施形態における消去モードの
動作を説明するためのフローチャートを示す。消去モー
ドが開始されると、まず、ステップＳ１において、外部
から指定されたロウアドレスがアドレスパッド１２５を
介して入力され、そのロウアドレスはロウデコーダ１２
３へ転送される。
【００７６】次に、ステップＳ２において、ロウデコー
ダ１２３は、そのロウアドレスに対応した１本のワード
線ＷＬａ〜ＷＬｚを選択し、その選択したワード線ＷＬ
ｍにまず定常値（＝１４Ｖ）の電圧を供給し、それ以外
のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬ
ｎ〜ＷＬｚの電位をグランドレベルにする。その結果、
図１１に示す従来の形態と同じ電圧条件で消去動作が行
われ、選択されたワード線ＷＬｍに接続されている全て
のメモリセル１０１に記憶されたデータの消去が行われ
る。
【００７７】次に、ステップＳ３において、カラムアド
レスの初期値がアドレスパッド１２５を介して入力さ
れ、そのカラムアドレスの初期値はカラムデコーダ１２
４へ転送される。
【００７８】次に、ステップＳ４において、カラムデコ
ーダ１２４は、そのカラムアドレスの初期値に対応した
ビット線ＢＬａを選択する。そして、図１１に示す従来
の形態と同じ電圧条件で読み出し動作が行われ、選択さ
れたワード線ＷＬｍおよびビット線ＢＬａに接続された
メモリセル１０１からデータが読み出しが行われる。次
に、ステップＳ５において、ステップＳ４にて読み出さ
れたデータの値が判定される。ここで、ステップＳ２に
おいて、ワード線ＷＬｍに接続されている全てのメモリ
セル１０１が消去状態にされているため、ワード線ＷＬ
ｍおよびビット線ＢＬａに接続されたメモリセル１０１
が正常であれば、ステップＳ４において読み出されたデ
ータの値は「０」になるはずである。つまり、ステップ
Ｓ４において読み出されたデータの値が「１」であれ
ば、そのメモリセル１０１は浮遊ゲート電極ＦＧに蓄積
された電荷を十分に引き抜くことができずデータの消去
不良を起こしていることになる。そして、データの値が
「０」であればステップＳ６へ移行し、「１」であれば
ステップＳ７へ移行する。
【００７９】ステップＳ７において、ロウデコーダ１２
３は、選択したワード線ＷＬｍ（すなわち、制御ゲート
電極ＣＧ）に供給する電圧を、定常値（＝１４Ｖ）より
１Ｖだけ上昇させて１５Ｖにする。
【００８０】そして、ステップＳ２に戻り、制御ゲート
電極ＣＧを１５Ｖに持ち上げ、その他の電圧条件を図１
１に示す従来の形態と同じにして消去動作が行われ、選
択されたワード線ＷＬｍに接続されている全てのメモリ
セル１０１に記憶されたデータの消去が行われる。
【００８１】ステップＳ６において、カラムアドレスが
判定され、カラムアドレスが最終値であれば消去モード
を終了し、最終値でなければステップＳ８へ移行する。
最初のルーチンでは、カラムアドレスが初期値であるた
めステップＳ８へ移行する。
【００８２】ステップＳ８において、カラムアドレスが
インクリメントされ、そのインクリメントされたカラム
アドレスがステップＳ４へ戻される。すると、ステップ
Ｓ４において、カラムデコーダ１２４は、そのカラムア
ドレスに対応したビット線ＢＬｂを選択する。そして、
従来の形態と同じ電圧条件で読み出し動作が行われ、選
択されたワード線ＷＬｍおよびビット線ＢＬｂに接続さ
れたメモリセル１０１からデータが読み出しが行われ
る。このステップＳ４〜Ｓ６，Ｓ８のルーチンを繰り返
すことにより、選択されたワード線ＷＬｍに接続されて
いる全てのメモリセル１０１が完全な消去状態にされる
まで、ステップＳ７において、選択されたワード線ＷＬ
ｍに供給される電圧が１Ｖ単位で上昇される。
【００８３】このように本実施形態によれば、以下の作
用および効果を得ることができる。 ｛１｝消去モードにおいて、選択されたワード線ＷＬｍ
に接続されている全てのメモリセル１０１に対し、ま
ず、従来の形態と同じ電圧条件で消去動作が行われ、そ
の内の任意のメモリセル１０１について従来の形態と同
じ電圧条件で読み出し動作が行われる。その結果、当該
メモリセル１０１が消去状態になっていなければ、選択
されたワード線ＷＬｍに接続されている全てのメモリセ
ル１０１に対し、ワード線ＷＬｍ（制御ゲート電極Ｃ
Ｇ）に供給する電圧を定常値（＝１４Ｖ）より１Ｖだけ
上昇した状態で消去動作が行われ、当該メモリセル１０
１について再び読み出し動作が行われる。それでもな
お、当該メモリセル１０１が消去状態になっていなけれ
ば、選択されたワード線ＷＬｍに接続されている全ての
メモリセル１０１に対し、ワード線ＷＬｍに供給する電
圧をさらに１Ｖだけ上昇した状態で消去動作が行われ、
当該メモリセル１０１について再び読み出し動作が行わ
れる。これを当該メモリセル１０１が消去状態になるま
で繰り返す。そして、選択されたワード線ＷＬｍに接続
されている全てのメモリセル１０１についても、同様の
消去動作および読み出し動作を行う。
【００８４】｛２｝上記｛１｝において、選択されたワ
ード線ＷＬｍ（制御ゲート電極ＣＧ）に供給する電圧を
上昇させて消去動作を行った場合の作用および効果につ
いては、第１実施形態と同様である。
【００８５】｛３｝第１実施形態では、データの書き換
え回数が所定値Ｔ１を越えた時点で、消去モードにおい
て選択されたワード線ＷＬｍ（制御ゲート電極ＣＧ）に
供給する電圧を定常値（＝１４Ｖ）より１Ｖだけ上昇さ
せるようにしている。
【００８６】それに対して、本第２実施形態では、消去
モードにおいて、選択されたワード線ＷＬｍに接続され
ている全てのメモリセル１０１について消去不良の有無
を判定し、全てのメモリセル１０１について消去不良が
解消されるのに必要な分だけ、ワード線ＷＬｍ（制御ゲ
ート電極ＣＧ）に供給する電圧を１Ｖずつ上昇させるよ
うにしている。
【００８７】従って、本第２実施形態においても、第１
実施形態の前記（５）の作用および効果を得ることがで
きる。次に、本発明をスタックトゲートＮＯＲ型メモリ
セル２０１を用いたフラッシュＥＥＰＲＯＭ２２１に具
体化した第３および第４実施形態を図面に従って説明す
る。尚、第３および第４実施形態において、スプリット
ゲート型メモリセル２０１の構造およびフラッシュＥＥ
ＰＲＯＭ２２１の全体構成については、図１４および図
１５に示した従来の形態と同じである。
【００８８】（第３実施形態）図４に、データの書き換
え回数に対する、読み出しモードにおけるセル電流、お
よび、消去モードにおけるドレイン領域Ｄの電圧Ｖｄの
関係を示す。
【００８９】本実施形態における書き込みモードおよび
読み出しモードは、従来の形態と同じである。本実施形
態において、従来の形態と異なるのは以下の点だけであ
る。 〔１〕制御コア回路１３２は、データの書き換え回数を
カウントし、そのカウント値が所定値Ｔ１を越えたら、
消去モードにおいて共通ドレイン線バイアス回路２２２
およびロウデコーダ１２３に下記の動作を行わせる。
【００９０】尚、所定値Ｔ１は、消去状態のメモリセル
２０１のセル電流Ｉｉが前記セル電流値Ｉｒ１に達した
時点におけるデータの書き換え回数に対応する。つま
り、所定値Ｔ１を求めるには、多数のメモリセル２０１
について、データの書き換え回数に対するセル電流Ｉｉ
の低下を実測すればよい。この所定値Ｔ１は、従来の形
態におけるデータの書き換え回数の限界といえる。
【００９１】〔２〕データの書き換え回数が所定値Ｔ１
を越えると、消去モードにおいて共通ドレイン線バイア
ス回路２２２は、共通ドレイン線ＤＬに供給する電圧
を、前記した定常値（＝１２Ｖ）より１Ｖだけ上昇させ
て１３Ｖにする。そのため、全てのメモリセル２０１の
ドレイン領域Ｄは、定常値より１Ｖだけ高い１３Ｖに持
ち上げられる。同時に、ロウデコーダ１２３は、非選択
のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに供給する
電圧を、前記した定常値（＝１２Ｖ）より１Ｖだけ上昇
させて１３Ｖにする。そのため、非選択のワード線ＷＬ
ａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに接続されている各メモリ
セル２０１の制御ゲート電極ＣＧは、定常値より１Ｖだ
け高い１３Ｖに持ち上げられる。尚、ロウデコーダ１２
３は、選択されたワード線ＷＬｍの電位については、従
来の形態と同様にグランドレベルにする。そのため、選
択されたワード線ＷＬｍに接続されている各メモリセル
２０１の制御ゲート電極ＣＧは、従来の形態と同様にグ
ランドレベルにされる。
【００９２】このとき、カラムデコーダ１２４は、従来
の形態と同様に、全てのビット線ＢＬａ〜ＢＬｚをオー
プン状態にする。上記のように構成された本実施形態に
よれば、以下の作用および効果を得ることができる。
【００９３】（１）データの書き換え回数が所定値Ｔ１
に近づくと、従来の形態と同様に、読み出しモードにお
けるセル電流は、書き込み状態のメモリセル２０１のセ
ル電流Ｉｗが変化しないのに対し、消去状態のメモリセ
ル２０１のセル電流Ｉｉが低下していく。その結果、書
き込み状態のメモリセル２０１のセル電流Ｉｗと、消去
状態のメモリセル２０１のセル電流Ｉｉとの差が少なく
なる。
【００９４】（２）制御ゲート電極ＣＧの電位が同じで
あれば、ドレイン領域Ｄの電圧が高くなるほど、浮遊ゲ
ート電極ＦＧとドレイン領域Ｄの間に生じる電界も高く
なる。そのため、データの書き換え回数が所定値Ｔ１を
越えると、消去モードにおいて浮遊ゲート電極ＦＧとド
レイン領域Ｄの間に生じる電界は、ドレイン領域Ｄの電
圧の上昇分だけ高くなる。
【００９５】すると、ドレイン領域Ｄから制御ゲート電
極ＣＧへ流れるＦＮトンネル電流の最大値は、ドレイン
領域Ｄの定常値からの電圧の上昇分だけ増加する。その
ＦＮトンネル電流の増加に伴って、浮遊ゲート電極ＦＧ
中の電子はドレイン領域Ｄ側へより強力に引き抜かれ
る。その結果、データの書き換え回数が所定値Ｔ１を越
えると、消去状態のメモリセル２０１の浮遊ゲート電極
ＦＧはよりプラス側に帯電することになる。そのため、
データの書き換え回数の増加に伴ってシリコン酸化膜２
０３中の電子トラップが増加しても、浮遊ゲート電極Ｆ
Ｇ中の電子を十分に引き抜くことができる。
【００９６】（３）上記（２）より、データの書き換え
回数が所定値Ｔ１を越えると、一旦低下した読み出しモ
ードにおける消去状態のメモリセル２０１のセル電流Ｉ
ｉが急激に増大する。その後、データの書き換え回数が
さらに増加すると、読み出しモードにおける消去状態の
メモリセル２０１のセル電流Ｉｉは再び低下していく。
【００９７】それに対して、データの書き換え回数に関
係なく、読み出しモードにおける書き込み状態のメモリ
セル２０１のセル電流Ｉｗは変化しない。図５に、消去
動作を持続する時間に対する読み出しモードにおけるセ
ル電流の関係を示す。消去動作を持続する時間が同じで
あれば、消去モードにおけるドレイン領域Ｄの電圧Ｖｄ
が高くなるほど、読み出しモードにおける消去状態のメ
モリセル２０１のセル電流Ｉｉは大きくなる。
【００９８】（４）上記（３）より、データの書き換え
回数が所定値Ｔ１を越えると、一旦低下した書き込み状
態のメモリセル２０１のセル電流Ｉｗと消去状態のメモ
リセル２０１のセル電流Ｉｉとの差が再び大きくなり、
両者の大小を確実に判別することができるようになる。
従って、メモリセル２０１に記憶されたデータの値を正
確に読み出すことが可能になる。
【００９９】このデータの値の正確な読み出しは、デー
タの書き換え回数がさらに増加して、読み出しモードに
おける消去状態のメモリセル２０１のセル電流Ｉｉが、
再びセル電流値Ｉｒ１よりも小さくなるまで行うことが
できる。
【０１００】ここで、消去状態のメモリセル２０１のセ
ル電流Ｉｉが、再びセル電流値Ｉｒ１に達した時点にお
けるデータの書き換え回数を所定値Ｔ２とする。この所
定値Ｔ２は、本実施形態におけるデータの書き換え回数
の限界といえる。従って、本実施形態におけるメモリセ
ル２０１は、従来の形態に比べて、データの書き換え回
数を各所定値Ｔ２，Ｔ１の差分（Ｔ２−Ｔ１）だけ増加
させることができる。
【０１０１】（５）上記（４）より、メモリセル２０１
の動作寿命を延ばすことが可能になり、そのメモリセル
２０１を用いたフラッシュＥＥＰＲＯＭ２２１の動作寿
命をも延ばすことができる。
【０１０２】（第４実施形態）本実施形態における書き
込みモードおよび読み出しモードは、従来の形態と同じ
である。本実施形態において、従来の形態と異なるのは
消去モードだけである。
【０１０３】図６に、本実施形態における消去モードの
動作を説明するためのフローチャートを示す。尚、図６
において、図３に示した第２実施形態のフローチャート
と同じ処理については、ステップ番号を等しくしてその
詳細な説明を省略する。
【０１０４】消去モードが開始されると、まず、ステッ
プＳ１において、外部から指定されたロウアドレスがロ
ウデコーダ１２３へ転送される。次に、ステップＳ１１
において、ロウデコーダ１２３は、そのロウアドレスに
対応した１本のワード線ＷＬａ〜ＷＬｚを選択し、その
選択したワード線ＷＬｍの電位をグランドレベルにし、
それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬ
ｌ，ＷＬｎ〜ＷＬｚにまず定常値（＝１２Ｖ）の電圧を
供給する。また、共通ドレイン線バイアス回路２２２
は、共通ドレイン線ＤＬにまず定常値（＝１２Ｖ）の電
圧を供給する。その結果、図１６に示す従来の形態と同
じ電圧条件で消去動作が行われ、選択されたワード線Ｗ
Ｌｍに接続されている全てのメモリセル２０１に記憶さ
れたデータの消去が行われる。
【０１０５】次に、ステップＳ３において、カラムアド
レスの初期値がカラムデコーダ１２４へ転送される。次
に、ステップＳ１２において、カラムデコーダ１２４
は、そのカラムアドレスの初期値に対応したビット線Ｂ
Ｌａを選択する。そして、図１６に示す従来の形態と同
じ電圧条件で読み出し動作が行われ、選択されたワード
線ＷＬｍおよびビット線ＢＬａに接続されたメモリセル
２０１からデータが読み出しが行われる。
【０１０６】次に、ステップＳ５において、ステップＳ
１２において読み出されたデータの値が判定される。こ
こで、ステップＳ１１において、ワード線ＷＬｍに接続
されている全てのメモリセル２０１が消去状態にされて
いるため、ワード線ＷＬｍおよびビット線ＢＬａに接続
されたメモリセル２０１が正常であれば、ステップＳ１
２において読み出されたデータの値は「０」になるはず
である。つまり、ステップＳ１２において読み出された
データの値が「１」であれば、そのメモリセル２０１は
浮遊ゲート電極ＦＧに蓄積された電荷を十分に引き抜く
ことができずデータの消去不良を起こしていることにな
る。そして、データの値が「０」であればステップＳ６
へ移行し、「１」であればステップＳ１３へ移行する。
【０１０７】ステップＳ１３において、共通ドレイン線
バイアス回路２２２は、共通ドレイン線ＤＬ（すなわ
ち、全てのメモリセル２０１のドレイン領域Ｄ）に供給
する電圧を、定常値（＝１２Ｖ）より１Ｖだけ上昇させ
て１３Ｖにする。また、ロウデコーダ１２３は、非選択
のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚ（すなわ
ち、非選択のメモリセル２０１の制御ゲートＣＧ）に供
給する電圧を、定常値（＝１２Ｖ）より１Ｖだけ上昇さ
せて１３Ｖにする。
【０１０８】そして、ステップＳ１１に戻り、全てのメ
モリセル２０１のドレイン領域Ｄと、非選択のメモリセ
ル２０１の制御ゲートＣＧとを共に１３Ｖに持ち上げ、
その他の電圧条件を図１６に示す従来の形態と同じにし
て消去動作が行われる。その結果、選択されたワード線
ＷＬｍに接続されている全てのメモリセル２０１に記憶
されたデータの消去が行われる。
【０１０９】ステップＳ８において、カラムアドレスが
インクリメントされ、そのインクリメントされたカラム
アドレスがステップＳ１２へ戻される。すると、ステッ
プＳ１２において、カラムデコーダ１２４は、そのカラ
ムアドレスに対応したビット線ＢＬｂを選択する。そし
て、従来の形態と同じ電圧条件で読み出し動作が行わ
れ、選択されたワード線ＷＬｍおよびビット線ＢＬｂに
接続されたメモリセル２０１からデータが読み出しが行
われる。このステップＳ１２，Ｓ５，Ｓ６，Ｓ８のルー
チンを繰り返すことにより、選択されたワード線ＷＬｍ
に接続されている全てのメモリセル２０１が完全な消去
状態にされるまで、ステップＳ１３において、共通ドレ
イン線ＤＬおよび非選択のワード線ＷＬａ〜ＷＬｌ，Ｗ
Ｌｎ〜ＷＬｚに供給される電圧が１Ｖ単位で上昇され
る。
【０１１０】このように本実施形態によれば、以下の作
用および効果を得ることができる。 ｛１｝消去モードにおいて、選択されたワード線ＷＬｍ
に接続されている全てのメモリセル２０１に対し、ま
ず、従来の形態と同じ電圧条件で消去動作が行われ、そ
の内の任意のメモリセル２０１について従来の形態と同
じ電圧条件で読み出し動作が行われる。その結果、当該
メモリセル２０１が消去状態になっていなければ、共通
ドレイン線ＤＬ（全てのメモリセル２０１のドレイン領
域Ｄ）および非選択のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ
〜ＷＬｚ（非選択のメモリセル２０１の制御ゲート電極
ＣＧ）に供給する電圧を定常値（＝１２Ｖ）より１Ｖだ
け上昇した状態で消去動作が行われ、当該メモリセル２
０１について再び読み出し動作が行われる。それでもな
お、当該メモリセル２０１が消去状態になっていなけれ
ば、共通ドレイン線ＤＬおよび非選択のワード線ＷＬａ
〜ＷＬｌ，ＷＬｎ〜ＷＬｚに供給する電圧をさらに１Ｖ
だけ上昇した状態で消去動作が行われ、当該メモリセル
２０１について再び読み出し動作が行われる。これを当
該メモリセル２０１が消去状態になるまで繰り返す。そ
して、選択されたワード線ＷＬｍに接続されている全て
のメモリセル２０１についても、同様の消去動作および
読み出し動作を行う。
【０１１１】｛２｝上記｛１｝において、共通ドレイン
線ＤＬおよび非選択のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ
〜ＷＬｚに供給する電圧を上昇させて消去動作を行った
場合の作用および効果については、第３実施形態と同様
である。
【０１１２】｛３｝第３実施形態では、データの書き換
え回数が所定値Ｔ１を越えた時点で、消去モードにおい
て共通ドレイン線ＤＬおよび非選択のワード線ＷＬａ〜
ＷＬｌ，ＷＬｎ〜ＷＬｚに供給する電圧を定常値（＝１
２Ｖ）より１Ｖだけ上昇させるようにしている。
【０１１３】それに対して、本第４実施形態では、消去
モードにおいて、選択されたワード線ＷＬｍに接続され
ている全てのメモリセル２０１について消去不良の有無
を判定し、全てのメモリセル２０１について消去不良が
解消されるのに必要な分だけ、共通ドレイン線ＤＬおよ
び非選択のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに
供給する電圧を１Ｖずつ上昇させるようにしている。
【０１１４】従って、本第４実施形態においても、第３
実施形態の前記（５）の作用および効果を得ることがで
きる。尚、上記各実施形態は以下のように変更してもよ
く、その場合でも同様の作用および効果を得ることがで
きる。
【０１１５】（１）第１実施形態において、読み出しモ
ードにおける消去状態のメモリセル１０１のセル電流Ｉ
ｉが低下してセル電流値Ｉｒ１に達する度に、消去モー
ドにおいて選択されたワード線ＷＬｍ（制御ゲート電極
ＣＧ）に供給する電圧を１Ｖずつ上昇させる。例えば、
図７に示すように、消去モードにおいて選択されたワー
ド線ＷＬｍに供給する電圧を４回に渡って１Ｖずつ上昇
させれば、第１実施形態におけるデータの書き換え回数
の増加分（Ｔ２−Ｔ１）の４倍の増加分（Ｔ５−Ｔ１＝
４×（Ｔ２−Ｔ１））を得ることができる。
【０１１６】但し、消去モードにおいて選択されたワー
ド線ＷＬｍに供給する電圧は無制限に上昇できるわけで
はなく、各シリコン酸化膜１０３，１０４の耐電圧によ
って規定される電圧以下にする必要がある。
【０１１７】（２）第１および第２実施形態において、
消去モードにおいて選択されたワード線ＷＬｍ（制御ゲ
ート電極ＣＧ）に供給する電圧を、１Ｖ以外の適宜な電
圧分だけ上昇させる。但し、制御ゲート電極ＣＧに供給
する電圧を高くし過ぎると、消去動作においてシリコン
酸化膜１０４を通過する電子が増加し、シリコン酸化膜
１０４にかかるストレスが増大するため、かえってメモ
リセル１０１の動作寿命を減らす恐れがある。従って、
制御ゲート電極ＣＧの電圧上昇については、最適な電圧
を実験によって求める必要がある。
【０１１８】（３）第３実施形態において、読み出しモ
ードにおける消去状態のメモリセル２０１のセル電流Ｉ
ｉが低下してセル電流値Ｉｒ１に達する度に、消去モー
ドにおいて共通ドレイン線ＤＬ（全てのメモリセル２０
１のドレイン領域Ｄ）および非選択のワード線ＷＬａ〜
ＷＬｌ，ＷＬｎ〜ＷＬｚ（非選択のメモリセル２０１の
制御ゲート電極ＣＧ）に供給する電圧を１Ｖずつ上昇さ
せる。例えば、図８に示すように、消去モードにおいて
共通ドレイン線ＤＬおよび非選択のワード線ＷＬａ〜Ｗ
Ｌｌ，ＷＬｎ〜ＷＬｚに供給する電圧を４回に渡って１
Ｖずつ上昇させれば、第３実施形態におけるデータの書
き換え回数の増加分（Ｔ２−Ｔ１）の４倍の増加分（Ｔ
５−Ｔ１＝４×（Ｔ２−Ｔ１））を得ることができる。
【０１１９】但し、消去モードにおいて共通ドレイン線
ＤＬおよび非選択のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜
ＷＬｚに供給する電圧は無制限に上昇できるわけではな
く、各シリコン酸化膜２０３，２０４の耐電圧によって
規定される電圧以下にする必要がある。
【０１２０】（４）第３および第４実施形態において、
消去モードにおいて共通ドレイン線ＤＬおよび非選択の
ワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚに供給する電
圧を、１Ｖ以外の適宜な電圧分だけ上昇させる。但し、
ドレイン領域Ｄおよび制御ゲート電極ＣＧに供給する電
圧を高くし過ぎると、消去動作においてシリコン酸化膜
２０３を通過する電子が増加し、シリコン酸化膜２０３
にかかるストレスが増大するため、かえってメモリセル
２０１の動作寿命を減らす恐れがある。従って、ドレイ
ン領域Ｄおよび制御ゲート電極ＣＧの電圧上昇について
は、最適な電圧を実験によって求める必要がある。
【０１２１】（５）第１および第２実施形態において、
ＷＯ９２／１８９８０（G11C 13/00）と同様にして、メ
モリセル１０１のソース領域Ｓをドレイン領域とし、ド
レイン領域Ｄをソース領域とする。
【０１２２】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項９〜１３のいずれか１項に記載の発明にお
いて、データの消去不良の発生を判定するには、まず、
データの消去を行い、次に、データの読み出しを行い、
その読み出されたデータが消去状態に対応する値かどう
かを判定することによって行う不揮発性半導体メモリ。
【０１２３】このようにすれば、データの消去不良の発
生を正確に判定することができる。 （ロ）請求項１１に記載の発明において、消去不良を解
消するのに必要な分だけファウラー−ノルドハイム・ト
ンネル電流の最大値を増加させるには、消去不良が解消
されるまで、制御ゲート電極の電圧を予め設定された電
圧値分ずつ上昇させることを特徴とする不揮発性半導体
メモリ。
【０１２４】（ハ）請求項１３に記載の発明において、
消去不良を解消するのに必要な分だけファウラー−ノル
ドハイム・トンネル電流の最大値を増加させるには、消
去不良が解消されるまで、ドレイン領域の電圧を予め設
定された電圧値分ずつ上昇させることを特徴とする不揮
発性半導体メモリ。
【０１２５】上記（ロ）（ハ）のようにすれば、データ
の消去不良を確実に解消することができる。
【０１２６】
【発明の効果】請求項１，２，３，９のいずれか１項に
記載の発明によれば、ＦＮトンネル電流を利用してデー
タの消去を行うメモリセルの寿命を延ばし、そのメモリ
セルを用いた長寿命な不揮発性半導体メモリを提供する
ことができる。
【０１２７】請求項４，５，１０，１１のいずれか１項
に記載の発明によれば、スプリットゲート型メモリセル
の寿命を延ばし、そのメモリセルを用いた長寿命な不揮
発性半導体メモリを提供することができる。
【０１２８】請求項６，７，８，１２，１３のいずれか
１項に記載の発明によれば、スタックトゲートＮＯＲ型
メモリセルの寿命を延ばし、そのメモリセルを用いた長
寿命な不揮発性半導体メモリを提供することができる。
【図面の簡単な説明】
【図１】第１実施形態の動作を説明するための特性図。
【図２】第１実施形態の動作を説明するための特性図。
【図３】第２実施形態の動作を説明するためのフローチ
ャート。
【図４】第３実施形態の動作を説明するための特性図。
【図５】第３実施形態の動作を説明するための特性図。
【図６】第４実施形態の動作を説明するためのフローチ
ャート。
【図７】別の実施形態の動作を説明するための特性図。
【図８】別の実施形態の動作を説明するための特性図。
【図９】第１，第２実施形態および従来の形態のスプリ
ットゲート型メモリセルの構造を示す概略断面図。
【図１０】第１，第２実施形態および従来の形態のフラ
ッシュＥＥＰＲＯＭのブロック構成図。
【図１１】第１，第２実施形態および従来の形態のフラ
ッシュＥＥＰＲＯＭの動作を説明するための説明図。
【図１２】別の実施形態および従来の形態のフラッシュ
ＥＥＰＲＯＭの動作を説明するための説明図。
【図１３】従来の形態の動作を説明するための特性図。
【図１４】第３，第４実施形態および従来の形態のスプ
リットゲート型メモリセルの構造を示す概略断面図。
【図１５】第３，第４実施形態および従来の形態のフラ
ッシュＥＥＰＲＯＭのブロック構成図。
【図１６】第３，第４実施形態および従来の形態のフラ
ッシュＥＥＰＲＯＭの動作を説明するための説明図。
【図１７】従来の形態の動作を説明するための特性図。
【符号の説明】
ＦＧ…浮遊ゲート電極 ＣＧ…制御ゲート電極 Ｄ…ドレイン領域 １０１…スプリットゲート型メモリセル ２０１…スタックトゲートＮＯＲ型メモリセル １２１，２２１…フラッシュＥＥＰＲＯＭ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１１月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】このように、メモリセル２０１では、デー
タの書き換え回数の増加に伴ってシリコン酸化膜２０３
中の電子トラップが増加するため、メモリセル２０１の
動作寿命が制限されるという問題がある。そして、メモ
リセル２０１の動作寿命が制限されると、フラッシュＥ
ＥＰＲＯＭ２２１の動作寿命も制限されることになる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 浮遊ゲート電極に蓄積された電荷をファ
    ウラー−ノルドハイム・トンネル電流を利用して引き抜
    く際に、当該トンネル電流を定常値よりも増加させる不
    揮発性半導体メモリ。
  2. 【請求項２】 浮遊ゲート電極に蓄積された電荷をファ
    ウラー−ノルドハイム・トンネル電流を利用して引き抜
    くことでデータの消去を行う際に、予め設定されたデー
    タの書き換え回数を越えた時点で、ファウラー−ノルド
    ハイム・トンネル電流を増加させる不揮発性半導体メモ
    リ。
  3. 【請求項３】 浮遊ゲート電極に蓄積された電荷をファ
    ウラー−ノルドハイム・トンネル電流を利用して引き抜
    くことでデータの消去を行う際に、予め設定されたデー
    タの書き換え回数を越えた時点で、ファウラー−ノルド
    ハイム・トンネル電流の最大値を予め設定された電流値
    分だけ増加させる不揮発性半導体メモリ。
  4. 【請求項４】 制御ゲート電極から浮遊ゲート電極へ流
    れるファウラー−ノルドハイム・トンネル電流を利用し
    て浮遊ゲート電極に蓄積された電荷を引き抜くことでデ
    ータの消去を行う際に、予め設定されたデータの書き換
    え回数を越えた時点で、ファウラー−ノルドハイム・ト
    ンネル電流の最大値を予め設定された電流値分だけ増加
    させるスプリットゲート型メモリセルを備えた不揮発性
    半導体メモリ。
  5. 【請求項５】 請求項４に記載の不揮発性半導体メモリ
    において、ファウラー−ノルドハイム・トンネル電流の
    最大値を予め設定された電流値分だけ増加させるため
    に、制御ゲート電極の電圧を予め設定された電圧値分だ
    け定常値から上昇させる不揮発性半導体メモリ。
  6. 【請求項６】 ドレイン領域から浮遊ゲート電極へ流れ
    るファウラー−ノルドハイム・トンネル電流を利用して
    浮遊ゲート電極に蓄積された電荷を引き抜くことでデー
    タの消去を行う際に、予め設定されたデータの書き換え
    回数を越えた時点で、ファウラー−ノルドハイム・トン
    ネル電流を増加させるスタックトゲートＮＯＲ型メモリ
    セルを備えた不揮発性半導体メモリ。
  7. 【請求項７】 ドレイン領域から浮遊ゲート電極へ流れ
    るファウラー−ノルドハイム・トンネル電流を利用して
    浮遊ゲート電極に蓄積された電荷を引き抜くことでデー
    タの消去を行う際に、予め設定されたデータの書き換え
    回数を越えた時点で、ファウラー−ノルドハイム・トン
    ネル電流の最大値を予め設定された電流値分だけ増加さ
    せるスタックトゲートＮＯＲ型メモリセルを備えた不揮
    発性半導体メモリ。
  8. 【請求項８】 請求項７に記載の不揮発性半導体メモリ
    において、ファウラー−ノルドハイム・トンネル電流の
    最大値を予め設定された電流値分だけ増加させるため
    に、ドレイン領域の電圧を予め設定された電圧値分だけ
    定常値から上昇させる不揮発性半導体メモリ。
  9. 【請求項９】 浮遊ゲート電極に蓄積された電荷をファ
    ウラー−ノルドハイム・トンネル電流を利用して引き抜
    くことでデータの消去を行う際に、電荷を十分に引き抜
    くことができずデータの消去不良が発生した時点で、そ
    の消去不良を解消するのに必要な分だけ、ファウラー−
    ノルドハイム・トンネル電流の最大値を増加させる不揮
    発性半導体メモリ。
  10. 【請求項１０】 制御ゲート電極から浮遊ゲート電極へ
    流れるファウラー−ノルドハイム・トンネル電流を利用
    して浮遊ゲート電極に蓄積された電荷を引き抜くことで
    データの消去を行う際に、電荷を十分に引き抜くことが
    できずデータの消去不良が発生した時点で、その消去不
    良を解消するのに必要な分だけ、ファウラー−ノルドハ
    イム・トンネル電流の最大値を増加させるスプリットゲ
    ート型メモリセルを備えた不揮発性半導体メモリ。
  11. 【請求項１１】 請求項１０に記載の不揮発性半導体メ
    モリにおいて、ファウラー−ノルドハイム・トンネル電
    流の最大値を増加させるために、制御ゲート電極の電圧
    を定常値から上昇させる不揮発性半導体メモリ。
  12. 【請求項１２】 ドレイン領域から浮遊ゲート電極へ流
    れるファウラー−ノルドハイム・トンネル電流を利用し
    て浮遊ゲート電極に蓄積された電荷を引き抜くことでデ
    ータの消去を行う際に、電荷を十分に引き抜くことがで
    きずデータの消去不良が発生した時点で、その消去不良
    を解消するのに必要な分だけ、ファウラー−ノルドハイ
    ム・トンネル電流の最大値を増加させるスタックトゲー
    トＮＯＲ型メモリセルを備えた不揮発性半導体メモリ。
  13. 【請求項１３】 請求項１２に記載の不揮発性半導体メ
    モリにおいて、ファウラー−ノルドハイム・トンネル電
    流の最大値を増加させるために、ドレイン領域の電圧を
    定常値から上昇させる不揮発性半導体メモリ。
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