KR100313065B1

KR100313065B1 - 불휘발성반도체메모리장치

Info

Publication number: KR100313065B1
Application number: KR1019980038669A
Authority: KR
Inventors: 아끼라 요네야마
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 1997-09-18
Filing date: 1998-09-18
Publication date: 2002-01-12
Also published as: KR19990029930A; DE69828669T2; US6256702B1; DE69828669D1; EP0903749B1; TW397982B; EP0903749A2; EP0903749A3

Abstract

재기록 가능 회수와 유지 시간을 길게 한다.

복수의 메모리 섹터중 특정 메모리 섹터(제1 섹터)를 고신뢰성 영역으로 설정하고, 상기 영역에서는 기록을 행할 때에 2개 이상의 메모리 셀에 대해 동시에 기록을 행하고, 판독할 때에는 동시에 기록된 상기 메모리 셀을 동시에 판독하도록 하며, 고신뢰성 영역의 메모리 섹터의 크기를 외부(308 ∼ 311)에서 조정할 수 있도록 한 것을 특징으로 한다.

Description

불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 재기록 가능 회수를 증가시킬 수 있고, 유지 시간이 길어져도 셀 전류의 저하가 적은 불휘발성 반도체 메모리 장치에 관한 것이다.

최근, FRAM(Ferro-electric Random Access Memory), EPROM(Erasable and Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory) 등의 불휘발성 반도체 메모리가 주목받고 있다. EPROM이나 EEPROM에서는 부유 게이트에 전하를 축적하고 전하의 유무에 의한 임계치 전압의 변화를 제어 게이트에 의해서 검출함으로서, 데이타의 기억을 행하게 하고 있다. 또한, EEPROM에는 메모리 칩 전체에서 데이타의 소거를 행하거나 혹은 메모리 셀 어레이를 임의의 블럭으로 나눠서 그 각 블럭 단위로 데이타의 소거를 행하는 플래시 EEPROM이 있다.

플래시 EEPROM을 구성하는 메모리 셀은 스플리트 게이트형과 스택 게이트형으로 크게 분류된다.

스플리트 게이트형의 플래시 EEPROM은 WO92/18980(G11C 13/00)에 개시되어 있다.

도 3에서 동일 공보(WO92/18980)에 기재되어 있는 스플리트 게이트형 메모리 셀(101)의 단면 구조를 나타낸다.

P형 단결정 실리콘 기판(102) 상에 N형의 소스 S 및 드레인 D가 형성되어 있다. 소스 S와 드레인 D 사이에 끼워진 채널 CH 상에 제1 절연막(103)을 통해 부유 게이트 FG가 형성되어 있다. 부유 게이트 FG 상에 제2 절연막(104)을 통해 제어 게이트 CG가 형성되어 있다. 제어 게이트 CG 중 일부는 제1 절연막(103)을 통해 채널 CH 상에 배치되며, 선택 게이트(105)를 구성하고 있다. 제2 절연막(104)에 둘러싸인 부유 게이트 FG에 전자를 축적함으로써 데이타의 기억을 행한다.

그런데, 부유 게이트 FG에 전자를 축적하는 것으로는 재기록 회수가 많아지면 메모리 셀에 흐르는 셀 전류가 감소하여, 데이타의 안정적인 기록 및 판독을 할 수 없게 된다는 문제가 있다. 이것은 재기록 회수가 많아지면 제2 절연막(104)의 열화가 생기고, 부유 게이트 FG로부터 전자가 빠져나가기 어려워짐과 동시에, 일단 빠져나간 전자가 제2 절연막(104)에 트랩되고나서 다시 부유 게이트 FG로 되돌아가게 되며, 부유 게이트 FG의 전위가 저하하여 부유 게이트 FG 아래에 채널이 형성되기 어려워진다는 것이 원인이라고 생각된다.

또한, 기억된 데이타의 유지 기간에도 한도가 있으며 어느 기간을 거치면 데이타가 변화하게 되고 신뢰성을 잃게 되는 결점이 있다. 이것은 소거 상태에 있는 FG에 전자가 누설하여 들어가 결과적으로 전자의 주입 상태로 변화하기 때문이다.

본 발명은 전술한 과제를 해결하기 위해서 이루어진 것으로, 복수의 메모리 섹터 중 특정 메모리 섹터를 고신뢰성 영역으로 설정하고, 상기 영역에서는 기록을 행할 때에 2개 이상의 메모리 셀에 대해 동시에 기록을 행함과 함께 판독할 때에는 동시에 기록된 상기 메모리 셀을 동시에 판독하도록 함과 함께, 고신뢰성 영역의 메모리 섹터의 크기를 외부에서 조정할 수 있도록 한 것을 특징으로 한다.

도 1은 본 발명의 불휘발성 반도체 메모리 장치를 나타낸 블럭도.

도 2는 본 발명의 불휘발성 반도체 메모리 장치의 메모리 셀에 적용되는 동작 모드를 나타낸 도면.

도 3은 본 발명의 불휘발성 반도체 메모리 장치의 메모리 셀의 단면도.

도 4는 본 발명의 불휘발성 반도체 메모리 장치의 로우 디코더(123)의 구체적인 회로예.

도 5는 불휘발성 반도체 메모리 장치의 재기록 회수와 셀 전류의 관계를 나타낸 도면.

도 6은 특수 섹터(special sector)를 갖는 메모리의 어드레스 맵핑.

도 7은 본 발명의 불휘발성 반도체 메모리 장치의 전체를 나타낸 블럭도.

도 8은 제1 내지 제4 선택 회로의 구체 회로예를 나타낸 회로도.

도 9는 본 발명의 불휘발성 반도체 메모리 장치를 나타낸 블럭도.

도 10은 도 9의 설명에 사용하는 파형도.

도 11은 도 9의 설명에 사용하는 파형도.

<도면의 주요 부분에 대한 부호의 설명>

101 : 메모리 셀

122 : 메모리 셀 어레이

WLA ∼ WLZ : 워드선

BLA ∼ BLZ : 비트선

SL : 공통 소스선

308 ∼ 311 : 제1 내지 제4 선택 회로

313 ∼ 316 : 제1 내지 제4 섹터

본 발명의 불휘발성 반도체 메모리 장치를 설명한다. 본 발명의 불휘발성 반도체 메모리 장치에서는 불휘발성 반도체 메모리 중 일부의 섹터를 특수 섹터(고신뢰성 영역)로서 설정하고, 상기 섹터에서는 기록을 행할 때에 2개 이상의 메모리 셀에 대해 동시에 기록을 행함과 함께, 판독할 때는 동시에 기록된 상기 메모리 셀을 동시에 판독하도록 하고 있다. 이에 따라, 판독시의 셀 전류가 통상의 2배 흐르게 되며 재기록 가능 회수와 유지 시간을 길게 할 수 있다.

도 6은 본 발명의 불휘발성 반도체 메모리를 섹터 단위로 분할한 도면이다. 도 6에서는 특수 섹터로 하는 섹터의 수를 증감할 수 있다. 예를 들면, 제1 섹터만을 특수 섹터로 하고, 다른 것은 통상의 사용으로 한다. 또한, 제1 섹터 및 제2 섹터를 특수 섹터로 하고 다른 것은 통상의 사용으로 해도 좋다.

지금까지의 메모리에서는 모든 섹터의 어드레스 디코더에 A0 내지 A3 및 그반전 신호 *A0 내지 A3가 공통으로 인가되지만, 본 발명에서는 어드레스 신호 A0 및 그 반전 신호 *A0가 각각 독립하고 또한 독립하여 제어 가능하도록 인가되며, 그 외의 섹터에는 A0 및 그 반전 신호 *A0가 공통으로 인가되는 구성으로 한다.

따라서, 각 섹터마다에 A0 및 그 반전 신호 *A0가 동일한 값, 예를 들면「H」가 되도록 함으로서 특수 섹터의 설정이 선택된다.

도 4는, 각 섹터의 어드레스 디코더의 예를 나타낸다. 도 4의 A0, A1, A2, A3의 4비트에는 어드레스 데이타가 각각 인가된다. 이 어드레스 데이타를 16개의 AND 게이트(400 ∼ 415)에서 디코드한다. 일반적인 디코더라면, 1개의 어드레스에 대해 1개의 AND 게이트가 「H」가 된다.

그러나, 도 4 에서는 1개의 어드레스에 대해 2개의 AND 게이트가 「H」가 되도록 하기 위해서, A0 및 *A0(단, *는 반전을 나타냄)를 언제나 「H」로 한다. 이에 따라, 예를 들면 AND 게이트(400, 401)는 동시에 「H」가 되며 워드선 2개를 동시에 선택할 수 있다.

지금, 도 6에서 제1 섹터용의 A0의 비트를 무시하도록 한다. 즉, 제1 섹터용 A0 및 *A0를 입력 어드레스에 상관없이 항상 「H」로 한다. 그리고, 제2 내지 제4 섹터용 A0 및 *A0에 통상의 입력 어드레스 신호를 더한다. 그렇게 하면, 제1 섹터만이 특수 섹터가 된다.

다음에, 제2 섹터용 A0 및 *A0의 비트만을 마찬가지로 무시하도록 한다. 그렇게 하면, 제2 섹터가 특수 섹터가 된다.

이와 같이, 각 섹터용 A0 및 *A0의 비트를 무시하면, 그에 대응하는 섹터가특수 섹터가 된다. 따라서, 고신뢰성 영역의 메모리 섹터의 크기(량)를 외부에서 조정할 수 있다.

도 7에, 스플리트 게이트형 메모리 셀(101)을 이용한 플래시 EEPROM(121)의 전체 구성을 나타낸다.

메모리 셀 어레이(122)는 복수의 메모리 셀(101)이 매트릭스형으로 배치되어 구성되어 있다. 행(row) 방향으로 배열된 각 메모리 셀(101)의 제어 게이트 CG는 공통의 워드선(WLa ∼ WLz)에 접속되어 있다. 열(column) 방향으로 배열된 각 메모리 셀(101)의 드레인 D는 공통의 비트선(BLa ∼ BLz)에 접속되어 있다. 모든 메모리 셀(101)의 소스 S는 공통 소스선(SL)에 접속되어 있다.

각 워드선(WLa ∼ WLz)은 로우 디코더(123)에 접속되며, 각 비트선(BLa ∼ BLz)은 칼럼 디코더(124)에 접속되어 있다.

외부로부터 인가된 로우 어드레스 및 칼럼 어드레스는 어드레스 핀(125)에 입력된다. 그 로우 어드레스 및 칼럼 어드레스는 어드레스 핀(125)으로부터 어드레스 버퍼(126)를 통해 어드레스 래치(127)로 전송된다. 어드레스 래치(127)에서 래치된 각 어드레스 중 로우 어드레스는 로우 디코더(123)로 전송되며, 칼럼 어드레스는 칼럼 디코더(124)로 전송된다.

메모리 셀 어레이(122)는 특수 섹터 어레이[예를 들면, 워드선(WLa ∼ WLn)]와 통상의 섹터 어레이[예를 들면, 워드선(WLy ∼ WLz)]로 분리되어 있으며, 특수 섹터를 지정하는 어드레스가 도래하면 로우 디코더(123)는 어드레스 래치(127)에서 래치된 로우 어드레스에 대응한 2개의 워드선(WLa ∼ WLn ; 예를 들면, WLm과 WLn)을 선택하고, 그 선택한 워드선(WLm, WLn)과 게이트 전압 제어 회로(134)를 접속한다.

칼럼 디코더(124)는 어드레스 래치(127)에서 래치된 칼럼 어드레스에 대응한 비트선(BLa ∼ BLz ; 예를 들면, BLm)을 선택하고, 그 선택한 비트선(BLm)과 드레인 전압 제어 회로(133)를 접속한다.

게이트 전압 제어 회로(134)는 로우 디코더(123)를 통해 접속된 워드선(WLm, WLn)의 전위를 도 2에 도시한 각 동작 모드에 대응해서 제어한다. 드레인 전압 제어 회로(133)는 칼럼 디코더(124)를 통해 접속된 비트선(BLm)의 전위를 도 2에 도시한 각 동작 모드에 대응해서 제어한다.

공통 소스선(SL)은 소스 전압 제어 회로(132)에 접속되어 있다. 소스 전압 제어 회로(132)는 공통 소스선(SL)의 전위를 도 2에 도시한 각 동작 모드에 대응해서 제어한다.

외부로부터 지정된 데이타는 데이타 핀(128)에 입력된다. 그 데이타는 데이타 핀(128)으로부터 입력 버퍼(129)를 통해 칼럼 디코더(124)로 전송된다. 칼럼 디코더(124)는 상기한 바와 같이 선택한 비트선(BLa ∼ BLz)의 전위를 그 데이타에 대응해서 후기한 바와 같이 제어한다.

임의의 메모리 셀(101)로부터 판독된 데이타는 비트선(BLa ∼ BLz)으로부터 칼럼 디코더(124)를 통해 센스 앰프군(130)으로 전송된다. 센스 앰프군(130)은 수개의 센스 앰프(도시 생략)로 구성되어 있다. 칼럼 디코더(124)는 선택한 비트선(BLm)과 각 센스 앰프를 접속한다. 후기한 바와 같이, 센스 앰프군(130)에서 판별된 데이타는 출력 버퍼(131)로부터 데이타 핀(128)을 통해 외부로 출력된다.

또한, 상기한 각 회로(123 ∼ 134)의 동작은 제어 코어 회로(140)에 의해서 제어된다.

본 발명에서는 워드선(WLa ∼ WLz) 중으로부터 소스가 공통으로 접속되어 있는 메모리 셀에 대응한 2개의 워드선(예를 들면, WLm과 WLn)을 동시 선택한다. 이에 따라 동일한 데이타가 2개의 메모리 셀에 기록되게 된다. 그래서, 이 2개의 메모리 셀을 동시에 판독하면 판독 셀 전류는 2배가 된다.

동일한 데이타가 기록되는 특수 섹터용 메모리 셀로서 지금, 메모리 셀(300, 301)을 선택하도록 한다.

메모리 셀(300, 301)은 공통의 소스 및 비트선을 갖는 페이지(섹터) 단위의 관계로 되어 있다. 메모리 셀(300, 301)의 워드선(WLm, WLn)을 동시에 선택하는 방법은 전술한 도 6에 따른다.

도 1은 도 7의 어드레스 버퍼(126), 어드레스 래치(127), 로우 디코더(123)의 구체예를 나타낸다.

도 1에서는 A0의 비트를 무시하고, A0에 의해 지정되는 2개의 워드선을 동시 선택하는 구성이다. 입력 어드레스 중 A0의 비트 신호는 어드레스 핀(301)에 인가된다. 상기 입력 어드레스 중 A1, A2의 비트 신호는 어드레스 핀(302, 303)에 인가된다.

도 1에서 래치 회로(305), SSE 회로(312), 및 선택 회로들(308~311) 은 어드레스 신호 처리 회로(300)를 구성한다.

A0의 비트 신호는 어드레스 버퍼로서 기능을 갖는 칩 인에이블용 NOR 게이트(304)를 통해 어드레스 래치로서의 래치 회로(305 ; 플립플롭으로 구성)에서 래치된다. 단자(306)에는 칩 인에이블 신호가 단자(307)에는 클럭 신호가 인가된다.

래치 회로(305)로부터는 반전 신호 *A0와 비반전 신호 A0가 발생하고, 제1 선택 회로 내지 제4 선택 회로(308 ∼ 311)에 인가됨과 함께, 특수 섹터로서 선택 가능하지 않은 섹터의 어드레스 디코더에는 공통으로 반전 신호 *A0와 비반전 신호A0가 인가된다.

제1 선택 회로 내지 제4 선택 회로(308 ∼ 311)는 SSE(특수 섹터 인에이블) 회로(312)로부터의 제어 신호에 따라서 반전 신호 *A0와 비반전 신호 A0를 그대로 통과시킬지 2개의 신호를 강제적으로「H」 레벨로 할지를 선택한다.

예를 들면, SSE 회로(312)로부터 「L, H, H, H」의 제어 신호가 제1 선택 회로 내지 제4 선택 회로(308 ∼ 311)에 인가된다고 하면, 제1 선택 회로(308)는

「H, H」를 발생하고, 제2 선택 회로 내지 제4 선택 회로(309 ∼ 311)는 입력된 반전 신호 *A0와 비반전 신호 A0를 그대로 통과시킨다. 이와 같이 해서, 제1 섹터(313)의 디코더에는 「H」의 반전 신호 *A0와 비반전 신호 A0가, 또한 제2 섹터 내지 제4 섹터(314 ∼ 316)에는 제2 내지 제4 선택 회로(309 ∼ 311)로부터 A0와 *A0의 신호가 인가된다.

또한, 이 때, 어드레스 핀(302)으로부터 A1 비트의 신호가 NOR 게이트(317)및 래치 회로(318)를 통해 제1 섹터 내지 제4 섹터(313 ∼ 316) 및 모든 섹터의 디코더에 인가된다.

어드레스 핀(303)으로부터의 A2 비트의 신호도 동일하다.

그 결과, 제1 섹터(313)에만 A0 비트가 무시된 신호가 인가되며, 제1 섹터(313)에서는 2개의 워드선을 동시 선택한다.

특수 섹터의 영역을 늘리기 위해서는, 예를 들면 제1 섹터(313)에 더해 제2 섹터(314)에도 A0 비트가 무시된 신호를 더하면 좋다. 즉, SSE 회로(312)로부터 「L, L, H, H」의 제어 신호를 제1 선택 회로 내지 제4 선택 회로(308 ∼ 311)에 인가한다.

이와 같이, 도 1의 블럭을 사용하면, 메모리의 외부로부터 사용자가 SSE 회로(312)의 제어 신호를 전환함으로써 특수 섹터의 선택 사용을 할 수 있다.

또한, 도 1의 불휘발성 메모리에서 특수 섹터로서 선택된 섹터를 선택하는 경우에는 어드레스 입력 A0가 무시되기 때문에 외부로부터의 어드레스 데이타는 A1 ∼ An에 인가하고, 통상의 섹터를 억세스하는 경우에는 A0 ∼ An에 인가한다.

도 8은 제1 내지 제4 선택 회로(308 ∼ 311)의 구체 회로예를 나타낸다. 단자(319, 320)에는 반전 신호 *A0와 비반전 신호 A0가 래치 회로(305)로부터 인가된다. 단자(321)에는 SSE 회로(312)로부터 제어 신호가 인가된다. 단자(321)에 「L」을 인가하면, NAND 게이트(322, 323)의 출력 단자(324, 325)는 강제적으로 「H」가 된다. 단자(321)에 「H」를 인가하면, 출력 단자(324, 325)에는 반전 신호 *A0와 비반전 신호 A0가 그대로 나타난다.

다음에, 플래시 EEPROM(121)의 각 동작 모드(소거 모드, 기록 모드, 판독 모드)에 대해 도 2 및 도 7을 참조해서 설명한다.

(a) 소거 모드

소거 모드에서, 공통 소스선(SL) 및 모든 비트선(BLa ∼ BLz)의 전위는 접지 레벨(=0V)로 유지된다. 선택된 워드선(WLm)에는 14 ∼ 15V가 공급되며, 그 이외의 워드선(비선택의 워드선 ; WLa ∼ WLl, WLn ∼ WLz)의 전위는 접지 레벨이 된다. 그 때문에, 선택된 워드선(WLm)에 접속되어 있는 각 메모리 셀(101)의 제어 게이트 CG는 14 ∼ 15V로 상승한다.

그런데, 소스 S 및 기판(102)과 부유 게이트 FG와의 사이의 정전 용량과, 제어 게이트 CG와 부유 게이트 FG의 사이의 정전 용량을 비교하면, 전자쪽이 압도적으로 크다. 그 때문에, 제어 게이트 CG가 14 ∼ 15V, 소스가 0V인 경우, 제어 게이트 CG와 부유 게이트 FG의 사이에는 고전계가 생긴다. 그 결과, 파울러 노드하임·터널 전류(Fowler-Nordheim Tunnel Current, 이하, FN 터널 전류라 함)가 흘러서, 부유 게이트 FG 중 전자가 제어 게이트 CG 측으로 방출되어 메모리 셀(101)에 기억된 데이타의 소거가 행해진다.

이 소거 동작은 선택된 워드선(WLm)에 접속되어 있는 모든 메모리 셀(101)에 대해 행해진다.

또한, 복수의 워드선(WLa ∼ WLz)을 동시에 선택함으로써, 그 각 워드선에 접속되어 있는 모든 메모리 셀(101)에 대해 소거 동작을 행할 수도 있다. 이와 같이, 메모리 셀 어레이(122)를 복수조의 워드선(WLa ∼ WLz) 마다의 임의의 블럭으로 나눠서 그 각 블럭 단위에서 데이타의 소거를 행하는 소거 동작은 블럭 소거라고 불린다.

(b) 기록 모드

기록 모드에서 비트선(BLa ∼ BLz)의 전위는 프로그램(부유 게이트 FG에 전자를 주입)을 행하는 셀에 대해서는 접지로 하고, 그 이외의 셀에 대해서는 고전위로 한다.

여기서, 본 발명에서는 재기록 회수가 증가해도 안정적으로 유지하고자 하는 1개의 데이타를 메모리 셀(300, 301)에 동시에 기억시킨다.

이 경우에는 워드선(WLm, WLn)에는 2V가 공급되며, 그 이외의 워드선(비선택의 워드선 ; WLa ∼ WLl, WLo ∼ WLz)의 전위는 접지 레벨이 된다. 공통 소스선(SL)에는 12V가 공급된다.

그렇게 하면, 메모리 셀(300, 301)에 대해 기록이 동시에 행해진다.

그런데, 메모리 셀(101)에서 제어 게이트 CG와 소스 S 및 드레인 D로 구성되는 트랜지스터의 임계치 전압 Vth는 0.5V이다. 따라서, 선택된 메모리 셀(101)에서는, 드레인 D 중의 전자는 반전 상태의 채널 CH 중으로 이동한다. 그 때문에, 소스 S로부터 드레인 D로 전류(셀 전류)가 흐른다. 한편, 소스 S에 12V가 인가되기 때문에, 소스 S와 부유 게이트 FG와의 사이의 용량을 통한 커플링에 의해, 부유 게이트 FG의 전위가 상승된다. 그 때문에, 제어 게이트 CG와 부유 게이트 FG의 사이에는 고전계가 생긴다. 따라서, 채널 CH 중 전자는 가속되어 열 전자가 되며, 도 3의 화살표A에 도시한 바와 같이 그 열 전자는 부유 게이트 FG로 주입된다. 그결과, 선택된 메모리 셀(101)의 부유 게이트 FG에는 전하가 축적되며, 1비트의 데이타가 기록되어 기억된다.

(c) 판독 모드

판독 모드에서 선택된 메모리 셀(101)의 제어 게이트 CG에 접속되어 있는 워드선(WLm, WLn)에는 4V가 공급되며, 그 이외의 워드선(비선택의 워드선 ; WLa ∼ WLl, WLo ∼ WLz)의 전위는 접지 레벨이 된다. 선택된 메모리 셀(300, 301)의 드레인 D에 접속되어 있는 비트선(BLm)에는 2V가 공급되며, 그 이외의 비트선(비선택의 비트선 ; BLa ∼ BLl, BLn ∼ BLz)의 전위는 접지 레벨이 된다.

상기한 바와 같이, 소거 상태에 있는 메모리 셀(101)의 부유 게이트 FG 중으로부터는 전자가 방출되어 있기 때문에, 부유 게이트 FG는 플러스로 대전하고 있다. 또한, 기록 상태에 있는 메모리 셀(101)의 부유 게이트 FG 중에는 전자가 주입되어 있기 때문에, 부유 게이트 FG는 마이너스로 대전하고 있다. 따라서, 소거 상태에 있는 메모리 셀(101)의 부유 게이트 FG 직하의 채널 CH는 온(ON)하고 있으며, 기록 상태에 있는 메모리 셀(101)의 부유 게이트 FG 직하의 채널 CH는 오프(OFF)하고 있다. 그 때문에, 제어 게이트 CG에 4V가 인가될 때, 드레인 D로부터 소스 S로 흐르는 전류(셀 전류)는 소거 상태의 메모리 셀(101) 쪽이 기록 상태의 메모리 셀(101) 쪽 보다도 커진다.

즉, 메모리 셀(300, 301)에는 미소한 셀 전류밖에 흐르지 않는다.

반대로, 메모리 셀(300, 301)에 대해 프로그램이 행해지지 않고(소거 상태), 메모리 셀(300, 301)의 부유 게이트 FG가 플러스로 대전하고 있다고 하면 통상 셀전류의 2배의 전류가 흐른다.

이 각 메모리 셀(101) 간의 셀 전류치 Id의 대소를 센스 앰프군(130) 내의 각 센스 앰프로 판별함으로써 메모리 셀(101)에 기억된 데이타의 값을 판독할 수 있다. 예를 들면, 소거 상태의 메모리 셀(101)의 데이타의 값을 「1」, 기록 상태의 메모리 셀(101)의 데이타의 값을 「0」으로서 판독을 행한다. 즉, 각 메모리 셀(101)에 소거 상태의 데이타 값「1」과, 기록 상태의 데이타 값「0」의 2개의 값을 기억시킬 수 있다.

재기록 회수와 셀 전류의 관계를 도 5에 도시한다. 재기록 회수는 대수 표시하고 있으며, 셀 전류 A는 통상 행해지는 1개의 메모리 셀을 판독하는 경우를 나타내며, 셀 전류 B는 본 발명의 2개의 메모리 셀을 동시에 판독한 경우를 나타내고 있다. 0과 1의 판별 기준 전류를 Iref로 하면, 재기록 회수가 10배로 증가하고 있는 것을 알 수 있다. 재기록 회수가 대폭 증가하고 있는 것이 분명하다.

또한, 본 발명에 따르면, 메모리 셀의 부유 게이트에 전자를 유지시키는 데이타 유지 시간도 마찬가지로 개량된다. 메모리 셀의 부유 게이트는 전자가 추출되어 높은 플러스 상태에 있다. 부유 게이트가 높은 플러스 상태에 있으면, 플로오팅 게이트는 주위로부터 전자를 많이 받아들이기 때문에, 그 전위가 서서히 저하한다. 그렇게 하면, 부유 게이트 하에 채널을 형성하기 어려워지며 셀 전류가 저하한다. 그러나, 본 발명에 의하면 그 저하가 반 정도가 되므로 수명이 길어진다.

도 9는 원하는 특수 섹터를 본 발명의 불휘발성 반도체 메모리 장치의 외부로부터 사용자가 프로그램에 의해 설정하고, 일단 설정한 후에는 메모리 장치에 전원을 투입하는 것만으로도 즉시 특수 섹터의 지정을 할 수 있도록 하는 경우의 블럭도를 나타낸다.

특수 섹터의 지정은 외부로부터 불휘발성 반도체 메모리 장치의 I/O 단자에 인가하는 커맨드(데이타)에 의해 행한다. 상기 커맨드에 의해 기록 제어 회로(501)가 동작하여 커맨드에 기초해서 특수 섹터로 할 지의 여부를 결정하는 데이타를 SSE 신호 발생 회로(502)에 유지시킨다. 그렇게 하면, SSE 신호 발생 회로(502)로부터 「L」 레벨의 SSE 신호가 발생한다.

또한, SSE 신호 발생 회로(502)는 일단 커맨드를 유지하면, 그 이후는 메모리 장치에 전원을 투입하는 것만으로도 즉시 SSE 신호를 발생한다. 이 SSE 신호는 메모리 셀이 동작하기 전에 발생하고, 메모리 셀의 특수 섹터 지정을 할 수 있다.

도 9의 커맨드 레지스터(503)에는 특수 섹터의 지정을 행하는 커맨드가 축적된다. 도 10에 그 소자를 나타낸다. 커맨드 레지스터(503)에 더해진 *CE(칩 인에이블) 신호와 *WE(기록 인에이블) 신호가 모두 「L」이 되면, I/O 단자로부터의 커맨드(데이타)가 커맨드 레지스터(503)에 축적된다.

최초의 커맨드인 SSEPM(특수 섹터 인에이블 프로그램 모드)은 셋업 커맨드이며 특수 섹터의 지정을 행하는 모드가 되는 것을 나타낸다.

다음 커맨드인 SSEP(특수 섹터 인에이블 프로그램)는 어떤 섹터를 특수 섹터로 하는 것인지의 정보를 갖는다.

이 SSEPM에 따라서 기록 제어 회로(501) 및 승압 전원(504)은 회로 동작을 개시한다. 다음에 SSEP가 기록 제어 회로(501)에 인가되면, 기록 제어 회로(501)는 지정된 SSE 신호 발생 회로에 대해 프로그램 동작을 행한다.

SSE 신호 발생 회로는 특수 섹터로서 지정되는 섹터의 수만큼 존재한다. 도 9의 SSE 신호 발생 회로(502)는 그 복수의 SSE 신호 발생 회로 중의 1개를 나타낸다. SSE 신호 발생 회로(502)에 내장되어 있는 불휘발성 메모리 트랜지스터를 프로그램하는 경우에는 기록 제어 회로(501)로부터 워드선, 비트선 및 소스선의 전압을 발생시킨다.

지금, SSE 신호 발생 회로(502)에 특수 섹터 지정의 커맨드를 기억시키도록 한다. 우선, 기록 제어 회로(501)는 SSE 신호 발생 회로(502)의 불휘발성 메모리 트랜지스터(505, 506)를 소거 상태로 한다. 이것은 후술한 바와 같이, 도 2의 전압 설정으로 행한다. 불휘발성 메모리 트랜지스터(507)는 소스선과 F/G(부유 게이트)가 각각 공통 접속되어 있으며, 마찬가지로 소거된다. 불휘발성 메모리 트랜지스터(508)와 불휘발성 메모리 트랜지스터(506)도 마찬가지의 관계이다.

이 때문에, 불휘발성 메모리 트랜지스터(507, 508)도 동시에 소거된다. 이 상태로부터 지금, 도 2의 전압 설정에 따라서 불휘발성 메모리 트랜지스터(506)를 프로그램(FG에 전자를 주입)하고, 불휘발성 메모리 트랜지스터(505)를 비프로그램으로 하면, 불휘발성 메모리 트랜지스터(508)는 오프되고 불휘발성 메모리 트랜지스터(507)는 온된다. 이 온의 정보가 래치 회로(509)에 기억되며 *SSE 신호로서 도출된다.

이 래치 회로(509)의 기억 타이밍에 대해 도 11을 참조하여 설명한다.

커맨드에 의해, SSEPM이 도 11c와 같이 상승하고, 계속해서 SSEP가 상승하도록 한다. 그렇게 하면, 래치 회로(509)의 전원 단자(510)에는 도 11e에 도시한 전원 전압 L이 더해진다. 전원 전압 L은 전원의 상승에 따라서 상승하고, SSEPM의 하강에 따라서 하강한다. 그렇게 하면, 래치 회로(509)는 일단, 부동작 상태가 된다.

한편, 트랜스미션용 트랜지스터(515, 516)의 베이스에는 도 11f의 신호가 인가되어 온된다. 도 11f는 도 11c에 따라서 발생한다. 이 때문에, 래치 회로(509)에는 신호가 더해지고나서 전원이 투입된다.

도 11c가 시각 t0에서 상승하면, 불휘발성 메모리 트랜지스터(507)의 온에 따라서 래치 회로(509), 트랜지스터(516), 불휘발성 메모리 트랜지스터(507)에 전류가 흐른다. 그렇게 하면, 래치 회로(509)의 출력 단자(517)는 「L」 상태가 된다. 즉, *SSE로서 워드선을 2개 선택하는 제어 신호가 얻어진다. 이 때, 도시되지 않은 다른 복수의 SSE 신호 발생 회로는 래치 회로가 반전하고 있으며, *SSE로서 「H」의 신호가 발생한다.

다음에, 특수 섹터의 범위가 정해지며, SSE 신호 발생 회로를 일단 프로그램한 후에 플래시 EEPROMb의 전원을 떨어뜨려서 재차 사용하는 경우에 대해 설명한다.

전원이 도 11a와 같이 상승하면, 또한 따라서 파워 업이 도 11b와 같이 상승한다. 그렇게 하면, 휘발성 메모리 트랜지스터(507, 508)는 FG의 데이타가 남겨지며 바이어스가 더해지면 불휘발성 메모리 트랜지스터(507)는 즉시 온되고, 불휘발성 메모리 트랜지스터(508)는 즉시 오프된다. 이 때문에, 전원의 상승에 따라서데이타가 래치 회로(509)에 유지된다. 이 동작은 판독 동작이 필요한 메모리 셀에 비교해서 충분히 빠르게 행해지므로, 특수 섹터에서의 판독 기록이 지장 없이 가능하다.

본 발명에 따르면, 재기록 회수가 증가해도 셀 전류의 저하가 적은 불휘발성 반도체 메모리 장치가 얻어진다. 본 발명에 따르면, 2개 이상의 메모리 셀에 대해 동일한 데이타를 동시에 기록 및 판독하고 있으므로, 중요한 데이타를 장기간 유지할 수 있음과 함께, 재기록 가능 회수를 증가할 수 있다. 더욱, 본 발명에 따르면, 고신뢰성 영역의 메모리 섹터의 크기(량)를 외부에서 조정 할 수 있다.

Claims

불휘발성 반도체 메모리 장치에 있어서,

제 1 메모리 셀들을 구비하고, 제 1 데이타 저장 시간 특성 및 제 1 데이타 재기입 회수 특성을 갖는 것을 특징으로 하는 제 1 메모리 섹터,

제 2 메모리 셀들을 구비하고, 고신뢰성 섹터로 설정되어 자신의 섹터에 저장된 데이타가 제 1 데이타 저장 시간 특성보다 큰 제 2 데이타 저장 시간 특성 및 제 1 데이타 재기입 회수 특성보다 큰 제 2 데이타 재기입 회수 특성을 갖는 것을 특징으로 하는 제 2 메모리 섹터, 및

반전 신호, 비반전 신호, 및 제어 신호를 수신하고 어드레스 신호를 상기 제 1 메모리 섹터 및 상기 제 2 메모리 섹터에 공급하는 어드레스 신호 처리 회로 -제어 신호에 의해 동일화된 반전 및 비반전 신호로 구성된 어드레스 신호가 상기 제 2 메모리 섹터에 공급되어 동시에 두 개 또는 그 이상의 제 2 메모리 셀들을 선택하고 상기 선택된 제 2 메모리 셀들은 상기 고신뢰성 섹터가 되고, 제어 신호에 의해 반전 및 비반전 신호로 구성된 어드레스 신호가 상기 제 1 메모리 섹터로 공급됨-

를 포함하고,

상기 제 2 메모리 섹터의 제 2 메모리 셀들의 개수는 제어 신호에 의해 외부에서 조정가능한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
불휘발성 반도체 메모리 장치에 있어서,

제 1 메모리 셀들을 구비한 제 1 메모리 섹터,

제 2 메모리 셀들을 구비하고, 고 신뢰성 섹터로 설정된 제 2 메모리 섹터, 및

반전 신호, 비반전 신호, 및 제어 신호를 수신하고 어드레스 신호를 상기 제 1 메모리 섹터 및 상기 제 2 메모리 섹터에 공급하는 어드레스 신호 공급 회로 -제어 신호에 의해 동일화된 반전 및 비반전 신호로 구성된 어드레스 신호가 상기 제 2 메모리 섹터에 공급되어 동시에 두 개 또는 그 이상의 제 2 메모리 셀들을 선택하고 상기 선택된 제 2 메모리 셀들은 상기 고신뢰성 섹터가 되고, 제어 신호에 의해 반전 및 비반전 신호로 구성된 어드레스 신호가 상기 제 1 메모리 섹터로 공급됨-을 포함하고,

상기 제 2 메모리 셀들 중의 최소한 두 개가 동시에 기입되는 방식으로 상기 제 2 메모리 섹터에 대한 기입 작동이 실행되고,

상기 제 2 메모리 셀들 중의 최소한 두 개가 동시에 판독되는 방식으로 상기 제 2 메모리 섹터에 대한 판독 작동이 실행되고,

상기 제 2 메모리 섹터의 상기 제2 메모리 셀들의 개수는 외부에서 조정 가능한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 1 메모리 셀들 및 제 2 메모리 셀들을 구비한 불휘발성 반도체 메모리 장치에 있어서,

어드레스 데이타의 한 비트에 상응하는 반전 신호 및 비반전 신호를 래치하기 위한 래치 회로,

고 신뢰성 섹터를 설정해 주는 지정된 패턴을 구비한 제어 신호를 공급하기 위한 특수 섹터 인에이블 회로 -상기 제어 신호는 외부 사용자의 지정 명령에 따라서 상기 특수 섹터 인에이블 회로에서 생성되고 저장됨-,

반전 신호, 비반전 신호, 및 제어 신호를 수신하고 어드레스 신호를 상기 제1 및 제 2 메모리 셀들로 공급하기 위한 복수의 선택 회로 -상기 복수의 선택 회로는 상기 제어 신호에 의해 제 1 및 제 2 선택 회로 그룹으로 나누어지고, 상기 제 2 선택 회로 그룹은 두 개의 동일한 반전 및 비반전 신호로 구성된 어드레스 신호들을 상기 제2 메모리 셀들로 공급하여 동시에 두 개 또는 그 이상의 제 2 메모리 셀들을 선택하고 상기 선택된 제 2 메모리 셀들은 상기 고신뢰성 섹터가 되고, 상기 제1 선택 회로 그룹은 반전 신호 및 비반전 신호로 구성된 어드레스 신호들을 상기 제 1 메모리 셀들로 공급함-,

상기 제 1 메모리 셀들을 구비한 최소한 하나의 제 1 메모리 섹터, 및

상기 제 2 메모리 셀들을 구비하고 상기 고신뢰성 섹터로 설정되는 최소한 하나의 제 2 메모리 섹터

을 포함하고,

상기 제2 메모리 섹터에 대한 기입 작동은 상기 제2 메모리 셀 중 최소한 두 개가 동시에 기입되도록 실행되고,

상기 제 2 메모리 섹터에 대한 판독 작동은 상기 제 2 메모리 셀 중 최소한두 개가 동시에 판독되도록 실행되고,

상기 제 2 선택 회로 그룹의 선택 회로의 개수는 상기 제어 신호에 의해 가변되어서 상기 제2 메모리 섹터의 크기가 외부에서 조정가능하도록 되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
불휘발성 반도체 메모리 장치에 있어서,

제1 메모리 셀들을 구비한 최소한 하나의 제 1 메모리 섹터,

제 2 메모리 셀들을 구비하고, 고신뢰성 섹터로 설정되는 최소한 하나의 제 2 메모리 섹터 -상기 제2 메모리 섹터에 대한 기입 작동은 상기 제2 메모리 셀 중 최소한 두 개가 동시에 기입되도록 실행되고, 상기 제 2 메모리 섹터에 대한 판독 작동은 상기 제 2 메모리 셀 중 최소한 두 개가 동시에 판독되도록 실행됨-,

어드레스 데이터의 한 비트에 상응하는 반전 신호 및 비반전 신호를 래치하기 위한 래치 회로, 및

래치 회로로부터의 반전 신호 및 비반전 신호를 상기 제 1 및 제 2 메모리 섹터로 공급하기 위한 복수의 선택 회로 -상기 복수의 선택 회로는 반전 및 비반전 신호를 제 1 및 제 2 메모리 섹터로 공급하도록 선택적으로 설정되고, 선택 회로들은 외부에서 공급된 제어 신호에 따라서 설정되고, 상기 선택 회로 중 하나는 상기 제2 섹터에 최소한 두 개의 동일한 신호를 공급하여 두 개 또는 그 이상의 제 2 메모리 셀들이 동시에 선택되도록 함-

를 포함하는 불휘발성 반도체 메모리 장치.