KR20220168549A - 반도체 기억 장치 및 그 기재 방법 - Google Patents
반도체 기억 장치 및 그 기재 방법 Download PDFInfo
- Publication number
- KR20220168549A KR20220168549A KR1020220052564A KR20220052564A KR20220168549A KR 20220168549 A KR20220168549 A KR 20220168549A KR 1020220052564 A KR1020220052564 A KR 1020220052564A KR 20220052564 A KR20220052564 A KR 20220052564A KR 20220168549 A KR20220168549 A KR 20220168549A
- Authority
- KR
- South Korea
- Prior art keywords
- memory cell
- bit line
- global bit
- voltage
- cell array
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000008859 change Effects 0.000 abstract description 14
- 230000010354 integration Effects 0.000 abstract description 6
- 101100203174 Zea mays SGS3 gene Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 239000010408 film Substances 0.000 description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 2
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 2
- -1 hafnium oxide (HfOx) Chemical class 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1655—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
[과제] 저전력화 및 고집적화가 가능한 반도체 기억 장치를 제공한다.
[해결수단] 본 발명의 불휘발성 메모리(100)는, 기판 상에, NOR형 플래쉬 메모리의 구조를 가지는 NOR형 어레이(110A)와, 저항 변화형 메모리의 구조를 가지는 저항 변화형 어레이(110B)가 형성된 메모리셀 어레이(110)를 포함한다. 읽기쓰기 제어부(170)는, 저항 변화형 어레이(110B)의 선택 메모리셀에 세트 기재를 실시하는 경우, 선택 글로벌 비트선(GBL)을 충전하고, 그 후, 선택 글로벌 비트선(GBL)에 충전된 전압을 이용하여, 선택 메모리셀에 세트 기재 전압을 인가한다.
[해결수단] 본 발명의 불휘발성 메모리(100)는, 기판 상에, NOR형 플래쉬 메모리의 구조를 가지는 NOR형 어레이(110A)와, 저항 변화형 메모리의 구조를 가지는 저항 변화형 어레이(110B)가 형성된 메모리셀 어레이(110)를 포함한다. 읽기쓰기 제어부(170)는, 저항 변화형 어레이(110B)의 선택 메모리셀에 세트 기재를 실시하는 경우, 선택 글로벌 비트선(GBL)을 충전하고, 그 후, 선택 글로벌 비트선(GBL)에 충전된 전압을 이용하여, 선택 메모리셀에 세트 기재 전압을 인가한다.
Description
본 발명은, NOR형 플래쉬 메모리와 저항 변화형 메모리를 집적시킨 반도체 기억 장치에 관한 것이다.
NOR형 플래쉬 메모리는, 비트선과 소스선과의 사이에 1개의 메모리셀을 배치하고, 메모리셀에 대한 랜덤 액세스가 가능한 불휘발성 메모리이다.
한편, NOR형 플래쉬 메모리를 대체하는 불휘발성 메모리로서, 가변 저항 소자를 이용한 저항 변화형 메모리가 있다. 저항 변화형 메모리는, 가변 저항 소자에 펄스 전압을 인가해, 가변 저항 소자를 가역적 또한 불휘발적으로 고저항 상태 또는 저저항 상태로 함으로써, 데이터를 기억한다.
저항 변화형 메모리는, NOR형 플래쉬 메모리와 같은 소거를 필요로 하지 않고, 저전압으로 데이터를 개서(改書, rewrite)하는 것이 가능하지만, 저항 변화형 메모리의 메모리셀의 사이즈가 NOR형의 메모리셀에는 도저히 미치지 않고, 집적도를 올리면, 코스트 퍼포먼스가 저하한다.
본 발명은, 저전력화 및 고집적화가 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치는, 동일 기판 상에, 저항 변화형 메모리 구조를 가지는 제1 메모리셀 어레이와, NOR형 플래쉬 메모리 구조를 가지는 제2 메모리셀 어레이가 형성된 메모리셀 어레이와, 메모리셀 어레이의 열 방향으로 연재하고, 제1 및 제2 메모리셀 어레이에 의해 공유되는 복수의 글로벌 비트선과, 제1 메모리셀 어레이 또는 제2 메모리셀 어레이의 선택된 메모리셀에 읽기쓰기를 실시하는 읽기쓰기 제어부를 가지고, 읽기쓰기 제어부는, 선택 글로벌 비트선에 충전된 기재 전압을 이용하여, 선택 메모리셀에 세트 기재 전압을 인가한다.
어느 양태에서는, 반도체 기억 장치는, 제1 메모리셀 어레이와 제2 메모리셀 어레이와의 경계에, 복수의 글로벌 비트선을 선택적으로 제1 메모리셀 어레이에 접속하는 접속 수단을 더 포함하고, 접속 수단은, 선택 글로벌 비트선에 충전된 전압에 근거해 세트 기재 전압을 선택 메모리셀에 인가한다. 어느 양태에서는, 읽기쓰기 제어부는, 선택 글로벌 비트선을 충전한 후, 상기 선택 글로벌 비트선을 플로팅 상태로 하고, 접속 수단은, 플로팅 상태의 선택 글로벌 비트선을 로컬 비트선에 전기적으로 접속한다. 어느 양태에서는, 접속 수단은, 1개의 글로벌 비트선과 복수의 로컬 비트선과의 사이에 각각 접속된 복수의 트랜지스터를 포함하고, 접속 수단은, 선택된 트랜지스터를 온 함으로써, 선택 글로벌 비트선을 선택된 로컬 비트선에 접속하고, 트랜지스터는, 세트 기재 전압을 생성한다. 어느 양태에서는, 선택된 트랜지스터의 게이트에는, 세트 기재 전압을 생성하기 위한 클램프 전압이 인가되고, 선택 글로벌 비트선에 충전되는 전압은, 클램프 전압 보다 크다. 어느 양태에서는, 메모리셀은, 가변 저항 소자와, 상기 가변 저항 소자에 접속된 액세스 트랜지스터를 포함하고, 액세스 트랜지스터의 게이트가 워드선에 접속되고, 액세스 트랜지스터가 온 했을 때 가변 저항 소자에 세트 기재 전압이 인가된다. 어느 양태에서는, 읽기쓰기 제어부는, 선택 메모리셀에 리셋 기재를 실시할 때, 소스선에 리셋 기재 전압을 인가하고, 선택 글로벌 비트선에 GND 레벨을 인가한다.
본 발명의 기재 방법은, 동일 기판 상에, 저항 변화형 메모리 구조를 가지는 제1 메모리셀 어레이와, NOR형 플래쉬 메모리 구조를 가지는 제2 메모리셀 어레이가 형성된 메모리셀 어레이와, 메모리셀 어레이의 열 방향으로 연재하고, 제1 및 제2 메모리셀 어레이에 의해 공유되는 복수의 글로벌 비트선을 포함한 반도체 기억 장치에 있어서, 제1 메모리셀 어레이의 선택 메모리셀에 세트 기재를 실시하는 경우, 선택 글로벌 비트선을 충전하고, 그 후, 선택 글로벌 비트선에 충전된 전압을 이용하여, 선택 메모리셀에 세트 기재 전압을 인가한다.
어느 양태에서는, 선택 글로벌 비트선과 선택 로컬 비트선과의 사이에 접속된 트랜지스터를 오프로 한 상태에서 선택 글로벌 비트선을 충전하고, 그 후, 상기 트랜지스터를 온 하고, 선택 글로벌 비트선을 선택 로컬 비트선에 전기적으로 접속함으로써, 선택 메모리셀에 세트 기재 전압을 인가한다. 어느 양태에서는, 트랜지스터의 게이트에는, 세트 기재 전압을 생성하기 위한 클램프 전압이 인가되고, 선택 글로벌 비트선에 충전되는 전압은 클램프 전압 보다 크다.
본 발명에 의하면, 메모리셀 어레이가 저항 변화형 메모리 구조를 가지는 제1 메모리셀 어레이와, NOR형 플래쉬 메모리 구조를 가지는 제2 메모리셀 어레이를 포함하도록 했으므로, 반도체 기억 장치의 고집적화와 저전력화를 도모할 수 있다. 게다가, 본 발명에서는, 글로벌 비트선에 충전한 전압을 이용해 저항 변화형 메모리의 세트 기재를 실시함으로써, 소비 전력의 저감을 도모할 수 있다.
[도 1] 본 발명의 실시예에 따른 불휘발성 메모리의 전체 구성을 나타내는 도면이다.
[도 2a] 본 발명의 실시예에 따른 메모리셀 어레이의 구성을 나타내는 모식도이다.
[도 2b] 본 발명의 실시예에 따른 메모리셀 어레이의 구성을 나타내는 모식도이다.
[도 3] 본 발명의 실시예에 따른 NOR형 메모리셀 어레이의 일부의 회로도이다.
[도 4] 본 발명의 실시예에 따른 저항 변화형 메모리셀 어레이의 일부의 회로도이다.
[도 5] 본 발명의 실시예에 따른 NOR형 메모리셀 어레이의 개략 부분 단면도이다.
[도 6] 본 발명의 실시예에 따른 저항 변화형 메모리셀 어레이의 개략 부분 단면도이다.
[도 7] 본 발명의 실시예에 따른 저항 변화형 메모리의 기재 동작을 설명하는 플로우이다.
[도 8] 본 발명의 실시예에 따른 저항 변화형 메모리의 각 부의 동작 파형 예를 나타내는 도면이다.
[도 9] 본 발명의 실시예에 따른 저항 변화형 메모리의 동작 시에 바이어스 전압의 일례를 나타내는 테이블이다.
[도 2a] 본 발명의 실시예에 따른 메모리셀 어레이의 구성을 나타내는 모식도이다.
[도 2b] 본 발명의 실시예에 따른 메모리셀 어레이의 구성을 나타내는 모식도이다.
[도 3] 본 발명의 실시예에 따른 NOR형 메모리셀 어레이의 일부의 회로도이다.
[도 4] 본 발명의 실시예에 따른 저항 변화형 메모리셀 어레이의 일부의 회로도이다.
[도 5] 본 발명의 실시예에 따른 NOR형 메모리셀 어레이의 개략 부분 단면도이다.
[도 6] 본 발명의 실시예에 따른 저항 변화형 메모리셀 어레이의 개략 부분 단면도이다.
[도 7] 본 발명의 실시예에 따른 저항 변화형 메모리의 기재 동작을 설명하는 플로우이다.
[도 8] 본 발명의 실시예에 따른 저항 변화형 메모리의 각 부의 동작 파형 예를 나타내는 도면이다.
[도 9] 본 발명의 실시예에 따른 저항 변화형 메모리의 동작 시에 바이어스 전압의 일례를 나타내는 테이블이다.
다음에, 본 발명의 실시의 형태에 대해 도면을 참조해 상세하게 설명한다. 본 발명에 따른 반도체 기억 장치는, NOR형 플래쉬 메모리의 구조를 가지는 메모리셀 어레이와 저항 변화형 메모리의 구조를 가지는 메모리셀 어레이가 공통의 기판 상에 집적된다.
[실시예]
다음에, 본 발명의 실시예에 따른 불휘발성 메모리의 상세에 대하여 설명한다. 도 1은, 본 실시예에 따른 불휘발성 메모리(100)의 전체 구성을 나타내는 블록도이다. 동 도면에 도시한 바와 같이, 불휘발성 메모리(100)는, 예를 들면, 실리콘 등의 기판 상에, 메모리셀 어레이(110), 주소 버퍼(120), 섹터/게이트 선택 회로(130), 워드선 디코더(140), Y디코더(150), 입출력 회로(160) 및 읽기쓰기 제어부(170) 등을 집적해 구성된다. 각 부는, 주소, 데이터, 제어 신호 등을 송수신 가능한 내부 버스 등에 의해서 접속된다. 동 도면에는, 주요한 구성을 나타내고 있고, 전압 생성 회로 등은 생략되어 있다.
메모리셀 어레이(110)는, NOR형 플래쉬 메모리의 구조를 가지는 제1 메모리셀 어레이(이하, NOR형 어레이라고 칭한다)(110A)와, 저항 변화형 메모리의 구조를 가지는 제2 메모리셀 어레이(이하, 저항 변화형 어레이라고 칭한다)(110B)를 포함한다. NOR형 어레이(110A)는, 저항 변화형 어레이(110B)와 비교해 고집적화가 가능하고, 저항 변화형 어레이(110B)는, NOR형 어레이(110A)와 비교해 저전력 동작이 가능하다.
도 2a는, 메모리셀 어레이의 구성을 모식적으로 나타낸 평면도이다. 메모리셀 어레이(110)는, 열 방향으로 NOR형 어레이(110A)와 저항 변화형 어레이(110B)를 포함한다. NOR형 어레이(110A)나 저항 변화형 어레이(110B)의 메모리 사이즈는 특별히 한정되지 않지만, 예를 들면, NOR형 어레이(110A)는 16MB이며, 저항 변화형 어레이(110B)는 1Mb이다.
NOR형 어레이(110A)는, 열 방향으로 소거 단위인 복수의 섹터(또는 블록) 0, 1, …P를 포함하고, 각 섹터는, 섹터 내를 열 방향으로 연재하는 로컬 비트선(LBL)을 선택하기 위한 LBL 선택 게이트(110D)를 포함한다. NOR형 어레이(110A)의 마지막 섹터 P와 저항 변화형 어레이(110B)와의 사이에 엔트리 게이트(110C)가 형성된다. 엔트리 게이트(110C)는, 저항 변화형 어레이(110B) 내를 열 방향으로 연재하는 로컬 비트선을 선택하는 것과 함께, NOR형 어레이(110A)가 액세스될 때 저항 변화형 어레이(110B)를 NOR형 어레이(110A)로부터 격리한다.
메모리셀 어레이(110)의 열 방향으로 복수의 글로벌 비트선(GBL0, 1, 2, …, m(총칭시, 글로벌 비트선(GBL)))이 형성된다. 글로벌 비트선(GBL)은, NOR형 어레이(110A)의 각 섹터의 LBL 선택 게이트(110D)에 접속되는 것과 함께, 엔트리 게이트(110C)에 접속되고, 즉, 글로벌 비트선(GBL)은, NOR형 어레이(110A) 및 저항 변화형 어레이(110B)에 의해 공유된다.
도 2b는, 도 2a의 평면도에 워드선, 선택 신호선을 나타낸 평면도이다. 복수의 워드선이 메모리셀 어레이(110)의 행 방향에 형성된다. 섹터 0의 행 방향에는 워드선(WL00~WL0n)이 형성되고, 섹터 1의 행 방향에는 워드선(WL10~1n)이 형성되고, 마찬가지로 섹터 P의 행 방향에는 워드선(WLP0~Pn)이 형성되고, 저항 변화형 어레이(110B)의 행 방향에 워드선(WLQ0~Qj)이 형성된다.
섹터 0의 LBL 선택 게이트(110D)에는 섹터/게이트 선택 회로(130)로부터의 4비트의 선택 신호선(SEL＿0[0:3])이 공급되고, 섹터 1의 LBL 선택 게이트(110D)에는 선택 신호선(SEL＿1[0:3])이 공급되고, 마찬가지로 섹터 P의 LBL 선택 게이트(110D)에는 선택 신호선(SEL＿P[0:3])이 공급되고, 엔트리 게이트(110C)에는 선택 신호선(SEL＿Q[0:3])이 공급된다. 후술하는 바와 같이, 섹터/게이트 선택 회로(130)는, 행 주소의 일부(상위 비트)에 의해 NOR형 어레이(110A)의 섹터 또는 저항 변화형 어레이(110B)를 선택하고, 선택된 섹터 또는 저항 변화형 어레이(110B)에 대응하는 LBL 선택 게이트(110D)에 선택 신호선을 공급하거나, 혹은, 엔트리 게이트(110C)에 선택 신호선을 공급한다.
도 3에, 섹터 0의 일부의 회로 구성을 나타내고, 도 4에, 엔트리 게이트(110C)와 저항 변화형 어레이(110B)의 일부의 회로 구성을 나타낸다. 도 3에 도시한 바와 같이, LBL 선택 게이트(110D)는, 1개의 글로벌 비트선(GBL)을 4개의 로컬 비트선(LBL0~LBL3)으로 분할하도록, 행 방향으로 연재한다. 즉, m개의 글로벌 비트선(GBL)은, LBL 선택 게이트(110D)에 의해서 m×4개로 분할된다.
1개의 글로벌 비트선(GBL)과 4개의 로컬 비트선(LBL0~LBL3)과의 사이에는, 병렬로 접속된 4개의 NMOS 트랜지스터(Q0, Q1, Q2, Q3)가 형성된다. 트랜지스터(Q0)의 각 게이트에는, 행 방향으로 연재하는 선택 신호선(SEL0)이 공통으로 접속되고, 트랜지스터(Q1)의 각 게이트에는, 행 방향으로 연재하는 선택 신호선(SEL1)이 공통으로 접속되고, 트랜지스터(Q2)의 각 게이트에는, 행 방향으로 연재하는 선택 신호선(SEL2)이 공통으로 접속되고, 트랜지스터(Q3)의 각 게이트에는, 행 방향으로 연재하는 선택 신호선(SEL3)이 공통으로 접속된다.
섹터/게이트 선택 회로(130)는, 행 주소의 상위 비트에 따라 섹터를 선택하고, 또한, 열 주소에 따라 선택한 섹터의 LBL 선택 게이트(110D)에 접속된 선택 신호선(SEL＿0[0:3]) 중 어느 하나를 H레벨로 구동하고, 나머지를 L레벨로 구동한다. 예를 들면, 선택 신호선(SEL0)이 H레벨로 구동되고, 나머지의 선택 신호선(SEL1~SEL3)이 L레벨로 구동되고, 이에 따라, LBL 선택 게이트(110D)의 m개의 트랜지스터(Q0)가 온 하고, m개의 글로벌 비트선(GBL)이 대응하는 m개의 로컬 비트선(LBL0)에 선택적으로 접속되고, 또한, 트랜지스터(Q1~Q3)가 오프하고, 로컬 비트선(LBL1~LBL3)은, 글로벌 비트선으로부터 분리된다.
각 섹터 내에는, 복수의 메모리셀이 행렬상으로 형성된다. 열 방향으로 인접하는 메모리셀의 드레인 영역이 공통으로 접속되고, 이 드레인 영역이 로컬 비트선에 접속된다. 또, 행 방향의 메모리셀의 각 게이트는, 행 방향의 워드선에 공통으로 접속되고, 행 방향의 메모리셀의 각 소스 영역이 행 방향의 소스선에 공통으로 접속된다. 예를 들면, 메모리셀(MC0, MC1)의 게이트는, 워드선(WL00, 01)에 접속되고, 메모리셀(MC0, MC1)의 공통의 드레인 영역이 로컬 비트선(LBL0)에 접속되고, 메모리셀(MC0)의 소스 영역이 소스선(SL00)에 접속되고, 메모리셀(MC1)의 소스 영역이 소스선(SL01)에 접속된다. 섹터/게이트 선택 회로(130)는, 열 주소에 따라 선택된 섹터의 소스선을 선택하고, 읽기쓰기 제어부(170)의 제어에 의해 선택한 소스선에 동작 전압을 인가한다.
메모리셀은, 예를 들면, 기판 표면 상에 전하를 트랩(trap)하기 위한 축적 영역으로서 기능하는 산화막-질화막-산화막(ONO)을 포함하고, 그 위에 폴리실리콘 또는 금속 등의 도전성 게이트를 포함한다. 메모리셀은, 예를 들면, 소스/드레인 영역 사이에 전류가 흘렀을 때 생기는 핫 일렉트론(Hot Electron)을 ONO막에 트랩함으로써 데이터를 프로그램할 수 있다. 단, 그 이외에도, Fowler-Nordheim(FN) 터널링에 의해 전하를 ONO막에 트랩시켜도 무방하다. 트랩된 전하는, 예를 들면 FN 터널링이나 핫 홀 주입(hot-hall injection)에 의해 소거할 수 있다.
도 5에, 메모리셀(MC0, MC1)의 열 방향의 개략 단면을 나타낸다. P형의 실리콘 기판 또는 P웰 영역(200) 내에, 필드 산화막 또는 트렌치 고립에 의해 형성된 액티브 영역 내에 메모리셀(MC0, MC1)이 형성된다. 메모리셀(MC0, MC1)의 게이트는, 행 방향의 워드선(WL00, WL01)을 구성한다. 메모리셀(MC0, MC1)의 드레인 영역은 공통이며, 상기 드레인 영역은, 비아컨택(via contact)(V0)을 통해 열 방향의 로컬 비트선(LBL0)에 전기적으로 접속된다. 메모리셀(MC0, MC1)의 소스 영역은, 비아컨택(V1)을 통해 행 방향의 소스선(SL00, SL01)에 전기적으로 접속된다. 상기의 예에서는, 소스선이 기판 상의 도전층에 의해서 형성되었지만, 이것으로 한정되지 않고, 기판 내의 매몰 확산 영역에 의해서 소스선을 형성하도록 해도 무방하다. 이 경우, 행 방향의 메모리셀의 각 소스 영역이 공통으로 접속된다.
또, 메모리셀(MC0)과 인접하는 액티브 영역에, LBL 선택 게이트(110D)의 트랜지스터(Q0)가 형성된다. 트랜지스터(Q0)의 게이트는, 행 방향의 선택 신호선(SEL0)을 구성하고, 드레인 영역이 비아컨택(V2)을 통해 열 방향의 글로벌 비트선(GBL0)에 전기적으로 접속되고, 소스 영역이 비아컨택(V0)을 통해 로컬 비트선(LBL0)에 전기적으로 접속된다.
LBL 선택 게이트(110D)에 의해 형성된 복수의 로컬 비트선(LBL0~LBL3)은, 섹터 0의 마지막 메모리셀(WL0n－1과 WL0n)과의 공통 드레인 영역에 접속되고, 거기서 종단(終端)한다. 다른 섹터 1~P도, 섹터 0과 마찬가지로 구성된다.
다음에, 엔트리 게이트(110C)에 대해 설명한다. 엔트리 게이트(110C)는, 도 2a, 도 2b에 도시한 바와 같이, NOR형 어레이(110A)의 마지막 섹터 P와 저항 변화형 어레이(110B)와의 경계에 형성된다. 엔트리 게이트(110C)는, LBL 선택 게이트(110D)의 트랜지스터(Q0~Q3)와 게이트 폭, 게이트 길이가 동일한 사이즈의 트랜지스터(Q0~Q3)를 포함하여 구성되지만, LBL 선택 게이트(110D)와 달리, 1개의 글로벌 비트선(GBL)을 2개의 로컬 비트선(LBL0, LBL1)으로 분할하도록, 글로벌 비트선(GBL)에 접속된다.
도 4에, 엔트리 게이트(110C)와 저항 변화형 어레이(110B)의 일부의 회로 구성을 나타낸다. 엔트리 게이트(110C)는, 1개의 글로벌 비트선(GBL)과 4개의 희생 로컬 비트선(S＿LBL0~S＿LBL3)과의 사이에 병렬로 접속된 트랜지스터(Q0~Q3)를 포함한다. 트랜지스터(Q0~Q3)의 게이트에는, 섹터/게이트 선택 회로(130)로부터의 선택 신호선(SEL＿Q[0:3])이 접속된다.
희생 로컬 비트선(S＿LBL0)과 이에 인접하는 희생 로컬 비트선(S＿LBL1)을 단락함으로써 로컬 비트선(LBL0)이 형성되고, 희생 로컬 비트선(S＿LBL2)과 이에 인접하는 희생 로컬 비트선(S＿LBL3)을 단락함으로써 로컬 비트선(LBL1)이 형성된다.
이러한 구성에 의해, 저항 변화형 어레이(110B)의 로컬 비트선(LBL0/LBL1)의 피치는, NOR형 어레이(110A)의 로컬 비트선(LBL0/LBL1, LBL2/LBL3)의 피치의 2배가 된다. 또, 엔트리 게이트(110C)에서는, 1개의 로컬 비트선에 2개의 트랜지스터가 병렬로 접속되기 때문에, 저항 변화형 어레이(110B)의 하나의 로컬 비트선에 공급할 수 있는 전류는, NOR형 어레이(110A)의 하나의 로컬 비트선에 공급할 수 있는 전류의 2배가 된다. 저항 변화형 어레이(110B)의 로컬 비트선 간의 피치를 NOR형 어레이(110A) 보다 크게 하는 것은, 저항 변화형의 메모리셀의 사이즈를 NOR형 메모리셀의 사이즈까지 작게 하는 것이 어렵기 때문이다. 또, 저항 변화형 어레이(110B)의 로컬 비트에 공급하는 전류를 크게 하는 것은, NOR형 메모리셀을 흐르는 최대 전류(예를 들면, 채널 핫 일렉트론 전류)에 비해, 저항 변화형 메모리셀을 흐르는 최대 전류가 그 배 가까이 될 수 있기 때문이다.
저항 변화형 어레이(110B)에는, 복수의 메모리셀이 행렬상으로 형성된다. 1개의 메모리셀은, 1개의 액세스 트랜지스터와, 1개의 가변 저항 소자를 포함하여 구성된다. 행 방향의 액세스 트랜지스터의 각 게이트는, 행 방향의 워드선에 공통으로 접속되고, 열 방향으로 인접하는 한 쌍의 액세스 트랜지스터의 소스 영역이 공통으로 대응하는 소스선에 접속되고, 액세스 트랜지스터의 드레인 영역에 가변 저항 소자의 일방의 전극이 접속되고, 가변 저항 소자의 타방의 전극이 로컬 비트선에 접속된다. 예를 들면, 메모리셀(MC0, MC1)의 게이트는, 워드선(WLQ0, Q1)에 접속되고, 메모리셀(MC0, MC1)의 공통의 소스 영역이 소스선(SLQ0)에 접속되고, 메모리셀(MC0)의 드레인 영역이 가변 저항 소자를 통해 로컬 비트선(LBL0)에 접속되고, 메모리셀(MC1)의 드레인 영역이 가변 저항 소자를 통해 로컬 비트선(LBL0)에 접속된다.
가변 저항 소자는, 예를 들면, 산화하프늄(HfOx) 등의 천이 금속의 박막 산화물로 구성되고, 기재 펄스 전압의 극성 및 크기에 따라 세트 또는 리셋된다. 가변 저항 소자는, 예를 들면, 비트선측에서 소스선측을 향해 전류를 흘렸을 때 저저항 상태로 세트되고, 소스선측에서 비트선측을 향해 전류를 흘렸을 때, 고저항 상태로 리셋된다.
도 6에, 메모리셀(MC0, MC1)의 열 방향의 개략 단면을 나타낸다. P형의 실리콘 기판 또는 P웰 영역(200) 내에, 필드 산화막 또는 트렌치 고립에 의해 형성된 액티브 영역 내에 메모리셀(MC0, MC1)이 형성된다. 메모리셀(MC0, MC1)의 액세스 트랜지스터의 게이트는, 행 방향의 워드선(WLQ0, WLQ1)을 구성하고, 액세스 트랜지스터의 공통의 소스 영역은, 비아컨택(V1)을 통해 행 방향의 소스선(SLQ0)에 전기적으로 접속된다. 메모리셀(MC0)의 액세스 트랜지스터의 드레인 영역은, 비아컨택(V1)을 통해 가변 저항 소자(VR0)에 접속되고, 게다가, 가변 저항 소자(VR0)는, 비아컨택(V3)을 통해 열 방향의 로컬 비트선(LBL0)에 전기적으로 접속된다. 메모리셀(MC1)의 액세스 트랜지스터의 드레인 영역은, 비아컨택(V1)을 통해 가변 저항 소자(VR1)에 접속되고, 게다가, 가변 저항 소자(VR1)는, 비아컨택(V3)을 통해 로컬 비트선(LBL0)에 전기적으로 접속된다.
메모리셀(MC0)과 인접하는 액티브 영역에, 엔트리 게이트(110C)의 트랜지스터(Q0)가 형성된다. 트랜지스터(Q0)의 게이트는, 행 방향의 선택 신호선(SEL0)을 구성하고, 드레인 영역이 비아컨택(V2)을 통해 글로벌 비트선(GBL0)에 전기적으로 접속되고, 소스 영역이 비아컨택(V0)을 통해 로컬 비트선(LBL0)에 전기적으로 접속된다.
메모리셀 어레이(110)는, 다층 배선 구조에 의해서 형성되지만, 도 5, 도 6에 도시한 것처럼, 저항 변화형 어레이(110B) 및 엔트리 게이트(110C)는, NOR형 어레이(110A)와 호환성이 있는 구성인 것이 이해된다.
다시, 도 1을 참조한다. 주소 버퍼(120)는, 도시하지 않은 주소 버스로부터 주소를 수취하고, 수취한 행 주소와 열 주소를 섹터/게이트 선택 회로(130) 및 Y디코더(150)에 제공한다. 섹터/게이트 선택 회로(130)는, 행 주소에 근거해 섹터 또는 엔트리 게이트(110C)를 선택하고, 열 주소에 근거해 선택된 섹터 또는 엔트리 게이트(110C)의 선택 신호선(SEL0~SEL3)을 H레벨 또는 L레벨로 구동한다. 게다가, 섹터/게이트 선택 회로(130)는, 열 주소에 따라, 선택된 섹터 또는 저항 변화형 어레이(110B)의 소스선에 동작 전압을 인가한다. 이 동작 전압은, 읽기쓰기 제어부(170)에 의해 제어된다.
Y디코더(150)는, 열 주소에 근거해 글로벌 비트선(GBL0~GBLm)을 선택한다. 선택된 글로벌 비트선(GBL)에는, 읽기쓰기 제어부(170)의 제어에 따라, 독출 전압, 프로그램 전압, 소거 전압 등이 인가된다.
워드선 디코더(140)는, 주소 버퍼(120)로부터 행 주소를 수취하고, 수취한 행 주소의 디코드 결과에 근거해 워드선(WL)을 선택한다. 선택 워드선에는, 읽기쓰기 제어부(170)의 제어에 따라, 독출 전압, 프로그램(기재(書入, Write)) 전압, 소거 전압 등이 공급된다. 덧붙여, NOR형 어레이(110A)의 섹터 내의 메모리셀의 데이터를 모두 소거하는 경우에는, 섹터 내의 모든 워드선이 선택된다.
입출력 회로(160)는, 메모리셀 어레이(110)로부터 독출된 데이터를 외부 단자에 출력하거나, 외부 단자로부터 수취한 데이터를 메모리셀에 기재한다. 게다가, 외부 단자로부터 수취한 주소를 주소 버퍼(120)에 제공하고, 커맨드를 읽기쓰기 제어부(170)에 제공한다.
읽기쓰기 제어부(170)는, 예를 들면, 스테이트 머신 혹은 마이크로 컨트롤러, 센스 앰프(S/A), 라이트 앰프(W/A) 등을 포함하고, 불휘발성 메모리(100)의 전체의 동작을 제어한다. 읽기쓰기 제어부(170)는, 입출력 회로(160)로부터 수취한 커맨드를 해독하고, 해독 결과에 근거해 독출, 기재, 소거를 실시한다.
읽기쓰기 제어부(170)는, NOR형 플래쉬 메모리에 사용되는 커맨드에 의해 저항 변화형 어레이(110B)의 읽기쓰기를 제어하도록 해도 무방하다. 단, 저항 변화형 메모리에는, 소거의 개념이 존재하지 않기 때문에, 읽기쓰기 제어부(170)는, 행 주소로부터 저항 변화형 어레이(110B)가 액세스된 것을 인식하고, 또한, 소거 커맨드를 수취한 경우에는, 저항 변화형 어레이(110B)가 모든 메모리셀이 데이터「1」이 되는 데이터의 개서를 실시한다. 물론, 유저는, NOR형 어레이(110A)를 액세스하는 경우에는 거기서 사용하는 커맨드, 저항 변화형 어레이(110B)를 액세스하는 경우에는 거기서 사용하는 커맨드를 구별해서 불휘발성 메모리(100)에 입력하도록 해도 무방하다.
다음에, 본 실시예의 불휘발성 메모리(100)의 동작에 대해 설명한다.
[독출 동작]
외부 단자로부터 독출 커맨드 및 주소가 입력되면, 워드선 디코더(140)는, 행 주소에 따라 워드선을 선택하고, 섹터/게이트 선택 회로(130)는, 행 주소에 근거해 섹터 또는 엔트리 게이트(110C)를 선택하고, 선택한 섹터의 LBL 선택 게이트(110D)의 선택 신호선(SEL0~SEL3) 또는 엔트리 게이트(110C)의 선택 신호선(SEL0~SEL3)을 구동하고, 또한, 열 주소에 따라 소스선(SL)을 선택한다. Y디코더(150)는, 열 주소에 따라 글로벌 비트선을 선택한다. 섹터/게이트 선택 회로(130)는, NOR형 어레이(110A)에 대한 액세스가 실시되는 기간 중, 엔트리 게이트(110C)를 비선택으로 하고(선택 신호선(SEL0~SEL3)은 모두 L레벨), 저항 변화형 어레이(110B)를 NOR형 어레이(110A)로부터 분리한다.
예를 들면, 도 3에 도시한 메모리셀(Ma)이 선택되는 경우, 선택 워드선(WL01)에 독출 전압이 인가되고, 소스선(SL01)에 GND가 공급된다. 또, LBL 선택 게이트(110D)는, 선택 신호선(SEL2)을 H레벨로 구동해, 트랜지스터(Q2)를 온 시키고, Y디코더(150)는, 글로벌 비트선(GBL0)을 선택하고, 읽기쓰기 제어부(170)는, 글로벌 비트선(GBL0)에 독출 전압을 인가한다. 메모리셀(Ma)은, 기억한 데이터에 상응한 역치에 따라서 온/오프하고, 센스 앰프는, 글로벌 비트선(GBL0)의 전압 또는 전류를 감지한다.
또, 도 4에 도시한 메모리셀(Mb)이 선택되는 경우, 선택 워드선(WLQ1)에 독출 전압이 인가되어, 액세스 트랜지스터가 온 되고, 섹터/게이트 선택 회로(130)에 의해 선택된 소스선(SLQ0)에 GND가 공급된다. 또, 섹터/게이트 선택 회로(130)는, 엔트리 게이트(110C)의 선택 신호선(SEL2)을 H레벨로 구동해, 트랜지스터(Q2)를 온 시키고, Y디코더(150)는, 글로벌 비트선(GBL0)을 선택하고, 읽기쓰기 제어부(170)는, 글로벌 비트선(GBL0)에 독출 전압을 인가한다. 가변 저항 소자가 저저항 상태 또는 고저항 상태인지에 따라, 글로벌 비트선(GBL0)으로부터 소스선(SLQ0)에 흐르는 전류가 달라지고, 이 전압 또는 전류가 센스 앰프에 의해서 감지된다.
[기재 동작]
읽기쓰기 제어부(170)는, NOR형 어레이(110A)의 메모리셀(Ma)에 데이터 「0」을 기재하는 경우에는, 선택 워드선(WL02)에 기재 전압을 인가하고, 선택된 글로벌 비트선(GBL0)에 기재 전압을 인가하고, 선택된 소스선(SL01)에 GND를 인가한다. 한편, 저항 변화형 어레이(110B)의 메모리셀(Mb)에 데이터 「0」을 기재하는 경우에는, 선택 워드선(WLQ2)에 기재 전압을 인가하여 액세스 트랜지스터를 온 시키고, 선택된 글로벌 비트선(GBL0)에 기재 전압을 인가하고, 선택된 소스선(SLQ1)에 GND를 인가한다. 덧붙여, 저항 변화형 어레이(110B)에 대한 기재 동작의 상세에 대해서는 후술한다.
[소거 동작]
NOR형 어레이(110A)의 섹터의 소거를 실시하는 경우, 해당 섹터의 모든 워드선이 선택되고, 선택한 워드선에 GND에 인가된다. 또, 섹터/게이트 선택 회로(130)는, 선택된 LBL 선택 게이트(110D)의 트랜지스터(Q0~Q3)를 모두 오프로 하고, 로컬 비트선(LBL0~LBL3)을 플로팅 상태로 하고, 선택한 섹터 내의 모든 소스선에 소거 전압을 인가한다. 이에 따라, 섹터 내의 모든 메모리셀의 게이트와 소스 영역 간에 고전압이 인가되어, 메모리셀 내의 전자가 소스측으로 빠져나가, 메모리셀의 역치가 낮아져, 데이터가 「1」이 된다.
한편, 주소가 저항 변화형 어레이(110B)인 경우, 워드선 디코더(140)는, 저항 변화형 어레이(110B)의 모든 워드선을 선택하고, 모든 액세스 트랜지스터를 온 시킨다. 엔트리 게이트(110C)는, 트랜지스터(Q0~Q3)의 전부를 온 시키고, 모든 로컬 비트선(LBL0, LBL1)을 글로벌 비트선(GBL)에 접속한다. 읽기쓰기 제어부(170)는, 모든 가변 저항 소자에 데이터「1」을 기재할 수 있도록, 글로벌 비트선(GBL)에 GND를 인가하고, 섹터/게이트 선택 회로(130)는, 소스선(SLQ1~SLQk)에 기재 전압을 인가한다.
이와 같이 본 실시예에 의하면, 메모리셀 어레이(110) 상에 NOR형 어레이(110A)와 저항 변화형 어레이(110B)를 집적시킨 경우에, NOR형 어레이(110A)와 저항 변화형 어레이(110B)와의 경계에 엔트리 게이트(110C)를 설치함으로써, NOR형 어레이(110A)가 동작하고 있을 때, 글로벌 비트선(GBL) 등을 통해 바람직하지 않은 전압에 의한 스트레스가 저항 변화형 어레이(110B)에 영향을 미치는 것을 방지할 수 있다.
또, NOR형 어레이(110A)와 저항 변화형 어레이(110B)를 탑재함으로써, NOR형 어레이(110A)에 의한 고집적화의 장점과, 저항 변화형 어레이(110B)에 의한 저전력 동작의 장점을 겸비할 수 있다.
상기 실시예에서는, LBL 선택 게이트(110D)는, 1개의 글로벌 비트선을 4개의 로컬 비트선으로 분할했지만, 이는 일례이며, 1개의 글로벌 비트선으로부터 분할되는 로컬 비트선의 수는 임의이다. 또, 엔트리 게이트(110C)에 의해 분할되는 로컬 비트선 간의 피치는, LBL 선택 게이트(110D)에 의해 분할되는 로컬 비트선 간의 피치의 2배로 했지만, 이는 일례이며, 엔트리 게이트(110C)에 의해 분할되는 로컬 비트선 간의 피치가 LBL 선택 게이트(110D)의 것보다 크면 무방하다. 게다가, 엔트리 게이트(110C)의 트랜지스터의 사이즈와 LBL 선택 게이트의 트랜지스터의 사이즈를 동일하게 했지만, 이는 일례이며, 엔트리 게이트(110C)의 트랜지스터의 게이트 폭을 LBL 선택 게이트(110D)의 것보다 크게 해도 무방하다.
다음에, 본 실시예에 의한 저항 변화형 어레이(110B)의 기재 동작에 대해 설명한다. 저항 변화형 메모리의 가변 저항 소자는, 예를 들면, 산화하프늄(HfOx) 등의 천이 금속의 박막 산화물로 구성되고, 기재 펄스 전압의 극성 및 크기에 따라 세트 또는 리셋된다. 세트 기재 펄스가 인가되면, 가변 저항 소자의 전극 간에는 필라멘트와 같은 전류 경로가 형성되어, 가변 저항 소자는 저저항 상태(LRS)가 된다. 한편, 극성이 다른 리셋 기재 펄스가 인가되면, 가변 저항 소자의 전극 간의 필라멘트가 파단(破斷) 내지 저감되어, 가변 저항 소자는 고저항 상태(HRS)가 된다.
이러한 가변 저항 소자의 동작 전류 특성으로서, 가변 저항 소자를 세트할 때, 세트 기재 펄스의 인가 시간이 길어지면 가변 저항 소자에 전류가 과하게 흘러서, 가변 저항 소자가 리셋 상태로 돌아가 버리는 것이 알려져 있다. 이는, 전극 간에 형성된 필라멘트에 전류가 계속 흐르는 것으로, 필라멘트가 파단되어 버리기 때문이다. 따라서, 이상적으로는, 가변 저항 소자가 세트 되자마자 신속하게 세트 기재 전압의 인가가 정지되는 것이 바람직하다. 가변 저항 소자를 리셋하는 경우에도, 리셋 후에 리셋 기재 전압이 계속해서 인가되면 세트 상태로 돌아가 버리는 경우가 있고, 그러므로, 가변 저항 소자가 리셋 되자마자 신속하게 리셋 기재 전압의 인가가 정지되는 것이 바람직하다.
종래의 세트 기재에서는, 미리 규정된 펄스폭을 가지는 세트 기재 펄스 전압을 로컬 비트선에 인가하지만, 가변 저항 소자가 저저항 상태로 되는 타이밍에 펄스폭을 일치시키는 것은 용이하지 않다. 그래서, 본 실시예에서는, 종래와 같이 세트 기재 펄스 전압을 인가하는 것이 아니라, 세트 동작의 프리세트(Preset) 중에, 선택 글로벌 비트선에 전압을 충전해 두고, 그 후의 세트 동작에서, 선택 글로벌 비트선에 충전한 전압을 이용해 가변 저항 소자의 세트 기재를 실시한다.
도 7에, 본 실시예의 저항 변화형 메모리의 기재 동작의 플로우를 나타낸다. 읽기쓰기 제어부(170)는, 외부로부터 커맨드를 받으면(S100), 상기 커맨드가 저항 변화형 어레이(110B)에 대한 세트 기재인지 여부를 판정한다(S110). 세트 기재 이외의 커맨드이면, 읽기쓰기 제어부(170)는, 통상대로의 방법으로 그 커맨드를 실시한다(S120).
세트 기재 커맨드인 경우, 읽기쓰기 제어부(170)는, 프리세트 동작으로서 라이트 앰프(W/A)로부터 선택 글로벌 비트선(GBL)에 기재용 충전 전압(Vp)을 충전한다(S130). 이때, 엔트리 게이트(110C), LBL 선택 게이트(110D)의 모든 트랜지스터(Q0~Q3)는 오프이며, 선택 글로벌 비트선(GBL)은 저항 변화형 어레이(110B), NOR형 어레이(110A)로부터 분리되고 있다.
복수의 글로벌 비트선(GBL)의 각각의 일방의 단부에는 라이트 앰프가 접속되고, 라이트 앰프는, 선택 글로벌 비트선(GBL)에 기재용 충전 전압(Vp)을 일정 기간 공급하고, 선택 글로벌 비트선(GBL)을 기재용 충전 전압(Vp)으로 충전한다(글로벌 비트선의 전압 VGBL=Vp). 선택 글로벌 비트선(GBL)의 전압 VGBL(=Vp)은, 가변 저항 소자에 인가하는 세트 기재 전압 VSET 보다 크다. 메모리셀 어레이(110)의 열 방향으로 NOR형 어레이(110A)와 저항 변화형 어레이(110B)를 집적한 것으로 글로벌 비트선(GBL)의 열 방향의 배선길이가 커지고, 그에 따라 용량도 커진다. 그러므로, 글로벌 비트선(GBL)은, 가변 저항 소자에 세트 기재를 실시하는데 충분한 전력을 충전하는 것이 가능하다.
선택 글로벌 비트선(GBL)의 충전 후, 읽기쓰기 제어부(170)는, 라이트 앰프를 선택 글로벌 비트선(GBL)으로부터 분리하고(예를 들면, 라이트 앰프와 글로벌 비트선과의 사이에 접속된 트랜지스터를 오프한다), 선택 글로벌 비트선(GBL)을 플로팅 상태로 한다(S140). 이렇게 해서, 선택 글로벌 비트선(GBL)에 충전된 전압 VGBL은, 그 후, 세트 기재 시의 전류원으로서 사용된다.
다음에, 읽기쓰기 제어부(170)는, 엔트리 게이트(110C)의 선택된 트랜지스터를 온 시키고(S150), 선택 글로벌 비트선(GBL)을 선택 로컬 비트선(LBL)에 전기적으로 접속한다. 이때, 선택된 트랜지스터의 게이트에는, 세트 기재 전압VSET＋Vth(트랜지스터의 역치)의 전압이 인가되고, 이 트랜지스터는, 세트 기재 전압 VSET을 생성하기 위한 클램프 기능을 가진다. 이에 따라, 이에 따라, 선택 로컬 비트선(LBL)의 전압 VLBL = 세트 기재 VSET가 된다.
한편, 워드선 디코더(140)는, 선택 워드선(WL)에 기재 전압을 인가하고, 선택 메모리셀의 액세스 트랜지스터를 온 시키고, 섹터/게이트 선택 회로(130)는, 선택 메모리셀에 대응하는 선택 소스선에 GND를 공급한다. 이렇게 해서, 선택 메모리셀의 가변 저항 소자에는 바이어스 전압으로서 세트 기재 전압(VLBL=VSET)이 인가된다. 가변 저항 소자는, 세트 기재 전압 VSET에 의해 고저항 상태(HRS)로부터 저저항 상태(LRS)에 천이하고, 세트 기재가 종료한다(S160). 가변 저항 소자가 저저항 상태(LRS)에 천이하면, 선택 글로벌 비트선(GBL)의 나머지의 전압은, 저저항 상태의 가변 저항 소자를 통해 선택 소스선으로 단번에 방전된다(S170).
이와 같이, 가변 저항 소자가 저저항 상태에 천이한 것에 응답해 대체로 자율적으로 선택 글로벌 비트선(GBL)에 충전된 전압이 방전되므로, 가변 저항 소자의 세트 후에, 종래의 기재 펄스 때와 같이 필요 이상으로 계속적으로 가변 저항 소자에 전류가 흐르는 것이 회피된다. 그 결과, 세트 후의 가변 저항 소자에 흘리는 전류를 감소시켜, 세트 기재의 신뢰성을 향상시킬 수 있다. 동시에 세트 기재의 불필요한 소비 전류를 억제할 수 있다.
다음에, 도 4에 도시한 선택 메모리셀(Mb)에 세트 기재를 실시할 때의 각 부의 동작 파형 예를 도 8에 나타낸다. 도 9는, 저항 변화형 메모리의 각 동작 시의 바이어스 전압의 일례를 나타낸다(VLBL=선택 로컬 비트선(LBL)의 전압, VGBL=선택 글로벌 비트선(GBL)의 전압, VSL=선택 소스선(SL)의 전압, VWL=선택 워드선의 전압).
도 8에서, 시각 t1~t2는, 프리세트 기간, t3~t5는, 세트 기재 기간이다. 읽기쓰기 제어부(170)의 라이트 앰프는, 시각 t1로부터 t2의 기간, 선택 글로벌 비트선(GBL0)에 기재용 충전 전압(Vp)을 충전한다. 기재용 충전 전압(Vp)은, 예를 들면, 5V이다.
다음에, 시각 t2에서, 읽기쓰기 제어부(170)는, 라이트 앰프를 선택 글로벌 비트선(GBL0)으로부터 절단해, 선택 글로벌 비트선(GBL0)을 플로팅 상태로 한다.
다음에, 시각 t3에서, 읽기쓰기 제어부(170)는, 엔트리 게이트(110C)의 트랜지스터(Q2)를 온 시킨다. 트랜지스터(Q2)의 게이트에는, 세트 기재 전압VSET＋Vth가 인가된다. 세트 기재 전압 VSET은, 예를 들면, 2V이다. 이에 따라 로컬 비트선(LBL1)의 전압 VLBL로서, 세트 기재 전압 VSET이 공급된다. 한편, 선택 워드선(WLQ2)에는, 선택 워드선의 전압 VWL로서 기재 전압 VWRITE가 공급되고, 선택 메모리셀(Mb)의 액세스 트랜지스터가 온 된다. 기재 펄스 전압 VWRITE은, 예를 들면 2V이다. 비선택 워드선에는 GND가 인가되고, 비선택 메모리셀의 액세스 트랜지스터는 오프이다. 또, 선택 소스선(SLQ1)의 전압 VSL으로서 GND가 인가된다. 비선택 소스선은 플로팅이다.
이렇게 해서, 선택 메모리셀(Mb)의 가변 저항 소자에는 세트 기재 전압 VSET의 바이어스 전압이 인가된다. 가변 저항 소자는, 이 바이어스 전압의 인가에 의해, 시각 t4에서 고저항 상태(HRS)로부터 저저항 상태(LRS)에 천이한다. 가변 저항 소자가 저저항 상태가 된 것으로, 선택 글로벌 비트선(GBL0)의 나머지의 전압이 로컬 비트선(LBL1), 가변 저항 소자, 액세스 트랜지스터를 통해 선택 소스선(SLQ1)에 방전된다. 그 후, 시각 t5에서, 선택 워드선(WLQ2)의 전압 VWL이 GND가 되어, 세트 기재 동작이 종료한다. 선택 메모리셀(Mb)의 세트 기재에 필요한 시간은, 프리세트를 포함하여, 대체로 100ns이하이다.
선택 메모리셀(Mb)의 리셋 기재에서는, 프리세트로서 선택 글로벌 비트선(GBL0)에 GND 레벨이 공급된다. 그 후의 리셋 기재 동작으로, 엔트리 게이트(110C)의 트랜지스터(Q2)가 온 하고, 로컬 비트선(LBL1)이 GND 레벨이 된다. 선택 워드선(WLQ2)에는, 기재 전압 VR＿WRITE(예를 들면, 3V)이 인가되고, 선택 소스선(SLQ1)에는 소스 전압 VSL으로서 리셋 기재 전압 VRESET(예를 들면, 2V)이 인가된다.
이렇게 해서, 선택 메모리셀(Mb)의 가변 저항 소자에는, 선택 소스선(SLQ1)으로부터 선택 글로벌 비트선(GBL0)을 향해서 전류가 흐르고, 가변 저항 소자가 저저항 상태(LRS)로부터 고저항 상태(HRS)에 천이한다. 가변 저항 소자가 고저항 상태로 되면, 로컬 비트선(LBL1)의 전압 VLBL이 GND 레벨로 저하하고, 트랜지스터(Q2)가 비도통이 되고, 선택 글로벌 비트선(GBL0)이 플로팅 상태가 된다. 선택 메모리셀(Mb)의 리셋 기재에 필요한 시간은, 프리세트를 포함해도, 대체로 100ns이하이다. 이와 같이, 리셋 기재도 또한 가변 저항 소자가 고저항 상태에 천이한 것에 응답해 대체로 자율적으로 종료 리셋 기재 동작을 종료시킬 수 있다.
이와 같이 본 실시예의 기재 방법에 의하면, 글로벌 비트선에 전압을 충전해 두고, 이 충전한 전압을 이용해 세트 기재를 실시하도록 했으므로, 세트 기재 시간을 자율적으로 제어해, 세트 기재의 신뢰성을 향상시킬 수 있다. 또, 차지펌프를 이용해 외부 공급 전압으로부터 소망하는 내부 전압을 생성하는 경우에는, 불필요한 차지펌프 동작을 감소시키는 것을 기대할 수 있고, 이는, 한 번에 실시할 수 있는 세트/리셋 기재의 비트 수의 증가를 가능하게 한다.
본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되지 않고, 특허 청구 범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
100: 불휘발성 메모리
110: 메모리셀 어레이
110A: NOR형 어레이(제1 메모리셀 어레이)
110B: 저항 변화형 어레이(제2 메모리셀 어레이)
110C: 엔트리 게이트
110D: LBL 선택 게이트
120: 주소 버퍼
130: 섹터/게이트 선택 회로
140: 워드선 디코더
150: Y디코더
160: 입출력 회로
170: 읽기쓰기 제어부
110: 메모리셀 어레이
110A: NOR형 어레이(제1 메모리셀 어레이)
110B: 저항 변화형 어레이(제2 메모리셀 어레이)
110C: 엔트리 게이트
110D: LBL 선택 게이트
120: 주소 버퍼
130: 섹터/게이트 선택 회로
140: 워드선 디코더
150: Y디코더
160: 입출력 회로
170: 읽기쓰기 제어부
Claims (10)
- 동일 기판 상에, 저항 변화형 메모리 구조를 가지는 제1 메모리셀 어레이와, NOR형 플래쉬 메모리 구조를 가지는 제2 메모리셀 어레이가 형성된 메모리셀 어레이와,
상기 메모리셀 어레이의 열 방향으로 연재하고, 상기 제1 메모리셀 어레이 및 상기 제2 메모리셀 어레이에 의해 공유되는 복수의 글로벌 비트선과,
상기 제1 메모리셀 어레이 또는 상기 제2 메모리셀 어레이의 선택 메모리셀에 읽기쓰기를 실시하는 읽기쓰기 제어부
를 가지고,
상기 읽기쓰기 제어부는,
선택 글로벌 비트선에 충전된 기재 전압을 이용하여, 상기 선택 메모리셀에 세트 기재 전압을 인가하는, 반도체 기억 장치. - 제1항에 있어서,
반도체 기억 장치는,
상기 제1 메모리셀 어레이와 상기 제2 메모리셀 어레이와의 경계에, 상기 복수의 글로벌 비트선을 선택적으로 상기 제1 메모리셀 어레이에 접속하는 접속 수단
을 더 포함하고,
상기 접속 수단은,
상기 선택 글로벌 비트선에 충전된 전압에 근거해 상기 세트 기재 전압을 선택 메모리셀에 인가하는, 반도체 기억 장치. - 제2항에 있어서,
상기 읽기쓰기 제어부는,
상기 선택 글로벌 비트선을 충전한 후, 상기 선택 글로벌 비트선을 플로팅 상태로 하고,
상기 접속 수단은,
플로팅 상태의 상기 선택 글로벌 비트선을 로컬 비트선에 전기적으로 접속하는, 반도체 기억 장치. - 제3항에 있어서,
상기 접속 수단은,
1개의 상기 글로벌 비트선과 복수의 상기 로컬 비트선과의 사이에 각각 접속된 복수의 트랜지스터
를 포함하고,
상기 접속 수단은,
선택된 트랜지스터를 온 함으로써, 상기 선택 글로벌 비트선을 선택된 로컬 비트선에 접속하고,
상기 트랜지스터는,
상기 세트 기재 전압을 생성하는, 반도체 기억 장치. - 제4항에 있어서,
상기 선택된 트랜지스터의 게이트에는, 상기 세트 기재 전압을 생성하기 위한 클램프 전압이 인가되고,
상기 선택 글로벌 비트선에 충전되는 전압은, 상기 클램프 전압 보다 큰, 반도체 기억 장치. - 제1항에 있어서,
상기 메모리셀은,
가변 저항 소자와,
상기 가변 저항 소자에 접속된 액세스 트랜지스터
를 포함하고,
상기 액세스 트랜지스터의 게이트가 워드선에 접속되고,
상기 액세스 트랜지스터가 온 했을 때, 상기 가변 저항 소자에 상기 세트 기재 전압이 인가되는, 반도체 기억 장치. - 제1항에 있어서,
상기 읽기쓰기 제어부는,
선택 메모리셀에 리셋 기재를 실시할 때, 소스선에 리셋 기재 전압을 인가하고, 상기 선택 글로벌 비트선에 GND 레벨을 인가하는, 반도체 기억 장치. - 동일 기판 상에, 저항 변화형 메모리 구조를 가지는 제1 메모리셀 어레이와, NOR형 플래쉬 메모리 구조를 가지는 제2 메모리셀 어레이가 형성된 메모리셀 어레이와, 상기 메모리셀 어레이의 열 방향으로 연재하고, 상기 제1 메모리셀 어레이 및 상기 제2 메모리셀 어레이에 의해 공유되는 복수의 글로벌 비트선을 포함한 반도체 기억 장치의 기재 방법에 있어서,
상기 제1 메모리셀 어레이의 선택 메모리셀에 세트 기재를 실시하는 경우,
선택 글로벌 비트선을 충전하고,
그 후, 상기 선택 글로벌 비트선에 충전된 전압을 이용하여, 선택 메모리셀에 세트 기재 전압을 인가하는, 기재 방법. - 제8항에 있어서,
상기 선택 글로벌 비트선과 선택 로컬 비트선과의 사이에 접속된 트랜지스터를 오프로 한 상태에서, 상기 선택 글로벌 비트선을 충전하고,
그 후, 상기 트랜지스터를 온 하고, 상기 선택 글로벌 비트선을 상기 선택 로컬 비트선에 전기적으로 접속함으로써, 선택 메모리셀에 상기 세트 기재 전압을 인가하는, 기재 방법. - 제9항에 있어서,
상기 트랜지스터의 게이트에는, 상기 세트 기재 전압을 생성하기 위한 클램프 전압이 인가되고,
상기 선택 글로벌 비트선에 충전되는 전압은, 상기 클램프 전압 보다 큰, 기재 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021099965A JP7074417B1 (ja) | 2021-06-16 | 2021-06-16 | 半導体記憶装置 |
| JPJP-P-2021-099965 | 2021-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220168549A true KR20220168549A (ko) | 2022-12-23 |
| KR102658527B1 KR102658527B1 (ko) | 2024-04-18 |
Family
ID=81731746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220052564A KR102658527B1 (ko) | 2021-06-16 | 2022-04-28 | 반도체 기억 장치 및 그 기재 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20220406353A1 (ko) |
| JP (1) | JP7074417B1 (ko) |
| KR (1) | KR102658527B1 (ko) |
| CN (1) | CN115482861A (ko) |
| TW (1) | TWI789268B (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11264070B2 (en) * | 2020-01-16 | 2022-03-01 | Taiwan Semiconductor Manufacturing Company Limited | Systems and methods for memory operation using local word lines |
| US20230010522A1 (en) * | 2021-07-09 | 2023-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of data encoding in non-volatile memories |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100161308A1 (en) * | 2008-12-22 | 2010-06-24 | Unity Semiconductor Corporation | Multi-structured memory |
| JP2012038393A (ja) * | 2010-08-10 | 2012-02-23 | Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 | メモリ装置 |
| US8934280B1 (en) * | 2013-02-06 | 2015-01-13 | Crossbar, Inc. | Capacitive discharge programming for two-terminal memory cells |
| KR20180117543A (ko) * | 2017-04-19 | 2018-10-29 | 윈본드 일렉트로닉스 코포레이션 | 저항 변화형 랜덤 액세스 메모리 |
| KR20200038855A (ko) * | 2018-10-03 | 2020-04-14 | 윈본드 일렉트로닉스 코포레이션 | 저항 변화형 랜덤 액세스 메모리 |
| US20200251167A1 (en) * | 2011-06-10 | 2020-08-06 | Unity Semiconductor Corporation | Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations |
| KR20210008195A (ko) * | 2019-07-10 | 2021-01-21 | 삼성전자주식회사 | 메모리 장치 |
| US20210027829A1 (en) * | 2019-07-25 | 2021-01-28 | Samsung Electronics Co., Ltd. | Memory device and method of operating the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8476686B2 (en) * | 2008-07-09 | 2013-07-02 | Infineon Technologies Ag | Memory device and method for making same |
| US8395942B2 (en) * | 2010-05-17 | 2013-03-12 | Sandisk Technologies Inc. | Junctionless TFT NAND flash memory |
| JP2014116516A (ja) * | 2012-12-11 | 2014-06-26 | Panasonic Corp | 半導体記憶装置、その製造方法及び記憶機器 |
| US20170255387A1 (en) * | 2016-03-04 | 2017-09-07 | Intel Corporation | Techniques to Cause a Content Pattern to be Stored to Memory Cells of a Memory Device |
| JP6723402B1 (ja) * | 2019-02-28 | 2020-07-15 | ウィンボンド エレクトロニクス コーポレーション | 抵抗変化型ランダムアクセスメモリ |
| US10923199B2 (en) * | 2019-05-01 | 2021-02-16 | Micron Technology, Inc. | Peak current management in a memory array |
-
2021
- 2021-06-16 JP JP2021099965A patent/JP7074417B1/ja active Active
-
2022
- 2022-03-11 TW TW111108966A patent/TWI789268B/zh active
- 2022-04-12 CN CN202210380863.0A patent/CN115482861A/zh active Pending
- 2022-04-28 KR KR1020220052564A patent/KR102658527B1/ko active IP Right Grant
- 2022-05-04 US US17/736,995 patent/US20220406353A1/en active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100161308A1 (en) * | 2008-12-22 | 2010-06-24 | Unity Semiconductor Corporation | Multi-structured memory |
| JP2012038393A (ja) * | 2010-08-10 | 2012-02-23 | Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 | メモリ装置 |
| US20200251167A1 (en) * | 2011-06-10 | 2020-08-06 | Unity Semiconductor Corporation | Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations |
| US8934280B1 (en) * | 2013-02-06 | 2015-01-13 | Crossbar, Inc. | Capacitive discharge programming for two-terminal memory cells |
| KR20180117543A (ko) * | 2017-04-19 | 2018-10-29 | 윈본드 일렉트로닉스 코포레이션 | 저항 변화형 랜덤 액세스 메모리 |
| KR20200038855A (ko) * | 2018-10-03 | 2020-04-14 | 윈본드 일렉트로닉스 코포레이션 | 저항 변화형 랜덤 액세스 메모리 |
| KR20210008195A (ko) * | 2019-07-10 | 2021-01-21 | 삼성전자주식회사 | 메모리 장치 |
| US20210027829A1 (en) * | 2019-07-25 | 2021-01-28 | Samsung Electronics Co., Ltd. | Memory device and method of operating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7074417B1 (ja) | 2022-05-24 |
| US20220406353A1 (en) | 2022-12-22 |
| KR102658527B1 (ko) | 2024-04-18 |
| TW202301329A (zh) | 2023-01-01 |
| JP2022191629A (ja) | 2022-12-28 |
| CN115482861A (zh) | 2022-12-16 |
| TWI789268B (zh) | 2023-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6888773B2 (en) | Semiconductor memory device and erase method for memory array | |
| JP2007507055A (ja) | 不揮発性メモリにおける消去禁止 | |
| EP0370416A2 (en) | Novel architecture for a flash erase EPROM memory | |
| JP2007507055A5 (ko) | ||
| KR102658527B1 (ko) | 반도체 기억 장치 및 그 기재 방법 | |
| US6256702B1 (en) | Nonvolatile memory device with extended storage and high reliability through writing the same data into two memory cells | |
| US6118695A (en) | Nonvolatile semiconductor memory device | |
| US20040047187A1 (en) | Non-volatile semiconductor memory device suppressing write-back fault | |
| JP3908432B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| TWI814531B (zh) | 半導體記憶裝置 | |
| US6829166B2 (en) | Method for controlling a non-volatile dynamic random access memory | |
| KR102658524B1 (ko) | 반도체 기억 장치 | |
| US12033681B2 (en) | Semiconductor storage device | |
| KR20010003292A (ko) | 고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법 | |
| JP4299825B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| JP3258945B2 (ja) | 不揮発性半導体メモリ装置 | |
| TW202337006A (zh) | 非揮發性記憶體的記憶胞與陣列結構及其相關的控制方法 | |
| JP3108391B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH0581883A (ja) | 半導体記憶装置 | |
| JPH07230695A (ja) | 不揮発性半導体記憶装置 | |
| JPH06349290A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |