JPH06349290A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 最小セルサイズを実現でき、大容量化および
低ビットコスト化を可能とする。 【構成】 メモリセルアレイ１７は、フローティングゲ
ート４およびコントロールゲート３をもつ単一トランジ
スタからなるメモリセル群と、メモリセルのコントロー
ルゲート３を行毎に分けて共通接続したワード線１と、
メモリセルのドレイン５を列毎に分けて共通接続したビ
ット線２と、メモリセルのソース７を列毎に分けて共通
接続したソース線６とを有する。また、周辺回路は、ビ
ット線２に接続したビット線選択用ゲート２３と、ソー
ス線６に接続したソース線選択用ゲート２２と、ビット
線選択用ゲート２３およびソース線選択用ゲート２２の
いずれか一方を選択して活性化するソース線／ビット線
選択回路２１と、ワード線１を選択するための行デコー
ダ１４と、ゲート２３およびゲート２２を介してソース
線６およびビット線２を選択する列デコーダ１５とを有
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に組み込
まれた半導体メモリ装置に関するものである。

【０００２】

【従来の技術】近年、半導体メモリ装置の大容量化、高
性能化、高機能化、縮小化への動きにはめざましいもの
があり、その応用範囲の拡大は、とどまるところを知ら
ない勢いである。そのような中で、最近は、薄型のノー
ト型パーソナルコンピュータの普及による半導体メモリ
装置の低コスト化、大容量化、低消費電力化が進み、そ
れに呼応するように不揮発性半導体メモリ装置の要求が
高まってきている。

【０００３】以下に従来の不揮発性半導体メモリ装置で
あるＥｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ ａｎｄ ｅ
ｌｅｃｔｒｉｃ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ
（以下ＥＥＰＲＯＭ）を例にとり説明を行う。図２は、
従来例のＥＥＰＲＯＭのメモリセルアレイ構成図であ
る。図２において、１はワード線（Ｗ．Ｌ）、３はメモ
リセルのコントローゲート、４はメモリセルのフローテ
ィングゲート、５はメモリセルのドレイン、７はメモリ
セルのソース、８はメモリセルコントロールゲート選択
用トランジスタ、９はドレイン選択用トランジスタ、１
０はゲート電圧印加用ビット線（Ｂ．Ｌ）、１１はドレ
イン電圧印加用ビット線（／Ｂ．Ｌ）、１２は共通ソー
ス線（Ｓ．Ｌ）である。

【０００４】以上のように構成されたＥＥＰＲＯＭにつ
いて、以下そのメモリセルの動作について説明する。ま
ず、ＥＥＰＲＯＭはフローティングゲートに電子が蓄え
られているか否かにより、電子が蓄えられている状態を
「０」、蓄えられていない状態を「１」という２値情報
で記憶する。ＥＥＰＲＯＭメモリセルの記憶している情
報を消去（情報「１」を記憶）する場合、複数本のワー
ド線１の中の任意のワード線１にＶｃｃ電源電圧を印加
し、メモリセルコントロールゲート選択用トランジスタ
８とドレイン選択用トランジスタ９とをオンさせ、メモ
リセルのコントロールゲート３とゲート電圧印加用ビッ
ト線１０と、メモリセルのドレイン５とドレイン電圧印
加用ビット線１１とをそれぞれ接続する。つぎに、共通
ソース線１２（メモリセルソース７）をオープンにし、
ゲート電圧印加用ビット線１０（メモリセルコントロー
ルゲート３）は０Ｖに固定し、ドレイン電圧印加用ビッ
ト線１１（メモリセルドレイン５）に正の高い電圧（通
常は１５Ｖ程度）を印加し、そのときにフローティング
ゲート４下で発生するＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
トンネル現象（以下、Ｆ−Ｎトンネル現象と呼ぶ）によ
りフローティングゲート４からドレイン５へ電子を引き
抜く（しきい値電圧を減少させる）ことにより行われ
る。

【０００５】ＥＥＰＲＯＭメモリセルに情報を書き込む
（情報「０」を記憶）場合、複数本のワード線１の中の
任意のワード線１にＶｃｃ電源電圧を印加し、メモリセ
ルコントロールゲート選択用トランジスタ８とドレイン
選択用トランジスタ９とをオンさせ、メモリセルのコン
トロールゲートとゲート電圧印加用ビット線１０と、メ
モリセルのドレインとドレイン電圧印加用ビット線１１
とをそれぞれ接続する。つぎに、共通ソース線１２（メ
モリセルソース７）をオープンにし、ゲート電圧印加用
ビット線１０（メモリセルコントロールゲート３）に正
の高い電圧（通常は１５Ｖ程度）を印加し、ドレイン電
圧印加用ビット線１１（メモリセルドレイン５）は０Ｖ
に固定し、そのときにフローティングゲート４下で発生
するＦ−Ｎトンネル現象によりドレイン５からフローテ
ィングゲート４に電子を注入（しきい値電圧を増加させ
る）ことにより行われる。

【０００６】メモリセルが記憶している情報の読み出し
は、フローティングゲート４の電子の有無でしきい値電
圧が変化することを利用し、しきい値電圧の大小を、メ
モリセルのドレインに１Ｖ、コントロールゲートにＶｃ
ｃ電源電圧を印加した時のドレイン電流の変化から読み
取ることにより行う。図３は、従来例のＥＥＰＲＯＭの
回路構成のブロック図である。図３において、１３はプ
リデコーダであり、それぞれのアドレス入力端子に与え
られたアドレス信号入力に応じて、内部行アドレス信号
および内部列アドレス信号を発生する。

【０００７】１４は行デコーダ、１５は列デコーダ、１
６は列ゲート、１７はメモリセルアレイである。行デコ
ーダ１４は、プリデコーダ１３により与えられた内部行
アドレス信号に応答して複数のワード線のうち１本を選
択し、行および列の形でマトリクス状に配列されたメモ
リセルアレイ１７の中から１行分のメモリセルのコント
ロールゲートを選択する。列デコーダ１５は、プリデコ
ーダ１３により与えられた内部列アドレス信号に応答し
て複数の列ゲート１６のうち１本を選択し、選択された
列ゲート１６に対応するメモリセル１７の中のビット線
を選択する。

【０００８】１８は消去制御回路およびＩ／Ｏ制御回
路、１９はコントロール制御回路、２０はＶｐｐ制御回
路である。消去制御回路およびＩ／Ｏ制御回路１８は、
全ビットの一括消去または、行デコーダ１４によって選
択されたワード線および列デコーダ１５によって選択さ
れたビット線により選択された１ビットの情報の入出力
の切り替えを行うものである。コントロール制御回路１
９は、コントロールクロック入力信号によって与えられ
た制御信号を消去制御回路およびＩ／Ｏ制御回路１８に
伝え制御するためのものである。Ｖｐｐ制御回路２０は
行デコーダ１４で選択されたワード線にＶｐｐ電圧また
はＶｃｃ電圧のどちらを与えるのかを制御するものであ
る。

【０００９】なお、Ｖｐｐ１電圧およびＶｐｐ２電圧は
ともに例えば１２ボルトであり、Ｖｃｃ電圧は５ボルト
または３ボルトである。Ｖｐｐ１電圧は、消去時にソー
スに印加する電圧であり、Ｖｐｐ２電圧は書き込み時に
ビット線（ドレイン）に印加する電圧である。Ｖｐｐ電
圧をＶｐｐ１電圧およびＶｐｐ２電圧に分けているの
は、ソースとドレインにそれぞれ異なった電圧を加える
ときのためである。

【００１０】

【発明が解決しようとする課題】上記のような不揮発性
半導体メモリ装置のうちＥＥＰＲＯＭは、１ビット毎に
電気的選択書き込みおよび選択消去が可能であり、不揮
発性のランダムアクセスメモリ（以下ＲＡＭ）になり得
るものとして期待されるが、それに対してメモリセル１
ビットは３個のトランジスタにより構成されるため１ビ
ット当りのセル面積が大きくなり集積度が悪く、ＥＰＲ
ＯＭおよびフラッシュメモリに比べビットコストが高い
という欠点を有していた。

【００１１】この発明は上記従来の問題点を改善するも
ので、現在のプロセスで最小セルサイズが可能な半導体
メモリ装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明の半導体メモリ
装置は、メモリセルアレイと周辺回路とを備えたもので
ある。メモリセルアレイは、フローティングゲートおよ
びコントロールゲートをもつ単一トランジスタからなる
メモリセルをマトリックス配列した複数のメモリセル
と、メモリセルのコントロールゲートを行毎に分けて共
通接続した複数のワード線と、メモリセルのドレインを
列毎に分けて共通接続した複数のビット線と、メモリセ
ルのソースを列毎に分けて共通接続した複数のソース線
とを有する。また、周辺回路は、複数のビット線に接続
したビット線選択用ゲートと、複数のソース線に接続し
たソース線選択用ゲートと、ビット線選択用ゲートおよ
びソース線選択用ゲートのいずれか一方を選択して活性
化するソース線／ビット線選択回路と、ワード線を選択
するための行デコーダと、ビット線選択用ゲートおよび
ソース線選択用ゲートを介してソース線およびビット線
を選択する列デコーダとを有する。

【００１３】

【作用】この発明の半導体メモリ装置によれば、メモリ
セルを単一トランジスタで構成することができる。ま
た、任意のメモリセルの情報を選択消去する際、行デコ
ーダにより選択された任意の複数のワード線に負の高い
電圧を与え、列デコーダにより選択された任意の複数の
ソース線に正の電圧を与えることにより、負の高い電圧
の印加された複数のワード線と正の電圧の印加された複
数のソース線の交点に位置するメモリセルだけが消去さ
れる条件を満たすため、そのメモリセルのフローティン
グゲートに蓄えられた電子だけをＦ−Ｎトンネル現象に
よりソースへ引き抜くことができる。

【００１４】

【実施例】以下この発明の一実施例について図面を参照
しながら説明する。図１（ａ）は、この発明の一実施例
であるＥＥＰＲＯＭのメモリセルアレイ構成図を示すも
のである。図１（ａ）において、１はワード線（Ｗ．
Ｌ）、２はビット線（Ｂ．Ｌ）、３はメモリセルのコン
トロールゲート、４はメモリセルのフローティングゲー
ト、５はメモリセルのドレイン、６はソース線（Ｓ．
Ｌ）、７はメモリセルのソースである。

【００１５】ワード線１はメモリセルのコントロールゲ
ート３に接続されており、選択されたワード線１に電圧
を与えることにより読み出し動作、書き込み動作、消去
動作を行うことを目的としている。ビット線２は、メモ
リセルのドレイン５に接続されており、選択されたビッ
ト線２に電圧を与えることにより読み出し動作、書き込
み動作を行うことを目的としている。メモリセルのフロ
ーティングゲート４は、電荷を蓄えることを目的として
いる。ソース線６は、メモリセルのソース７に接続され
ており、選択されたソース線６に電圧を与えることによ
り読み出し動作、書き込み動作、消去動作を行うことを
目的としている。

【００１６】以上のように構成されたＥＥＰＲＯＭにつ
いて、以下そのメモリセルの動作について説明する。ま
ず、ＥＥＰＲＯＭはフローティングゲートに電子が蓄え
られているか否かにより、電子が蓄えられている状態を
「０」、蓄えられていない状態を「１」という２値情報
で記憶する。

【００１７】ＥＥＰＲＯＭメモリセルの記憶している情
報を消去（情報「１」を記憶）する場合、複数本のワー
ド線１の中の任意のワード線１（メモリセルのコントロ
ールゲート３）に負の高電圧（例えば、−１０ボルト）
を印加し、つぎにビット線２（メモリセルのドレイン
５）をオープンにし、複数本のソース線６の中の任意の
ソース線６（メモリセルのソース７）にＶｃｃ電源電圧
を印加することにより、そのときにフローティングゲー
ト４、ソース７間で発生するＦ−Ｎトンネル現象により
フローティングゲート４からソース７へ電子を引き抜く
（しきい値電圧を減少させる）ことにより行われる。

【００１８】ＥＥＰＲＯＭメモリセルに情報を書き込む
（情報「０」を記憶）手順は次のように行う。まず、複
数本のワード線１の中の任意のワード線１に正の高電圧
（８ボルト以上の電圧）を印加する。その後、ソース線
６（メモリセルソース７）を接地し、ビット線２（メモ
リセルドレイン５）にＶｃｃ電源電圧を印加する。以上
の手順によって、チャネルのピンチオフ点で発生するチ
ャネルホットエレクトロンがフローティングゲート４に
注入され、しきい値電圧が増加する。このようにしきい
値電圧が増加するとでＥＥＰＲＯＭメモリセルに情報が
書き込まれる。

【００１９】メモリセルが記憶している情報の読み出し
は、フローティングゲートの電子の有無でしきい値電圧
が変化することを利用し、しきい値電圧の大小を、メモ
リセルのドレインに１Ｖ、コントロールゲートにＶｃｃ
電源電圧を印加した時のドレイン電流の変化から読み取
ることにより行う。以上のようにこの実施例によれば、
不揮発性のメモリセル１ビット毎に電気的に情報の書き
込み、消去ができるという特徴を備えたままで、このメ
モリセル１ビットの構成素子を１トランジスタとしたこ
とにより、従来のメモリセル１ビット当り３素子で構成
されていたＥＥＰＲＯＭに比べ極めて小さいセルサイズ
（最小セルサイズ）をもつＥＥＰＲＯＭを実現すること
が可能となる。

【００２０】図１（ｂ）は、図１（ａ）のＥＥＰＲＯＭ
の回路構成を示すブロック図である。図１（ｂ）におい
て、１３はプリデコーダであり、それぞれのアドレス入
力端子に与えられたアドレス信号入力に応じて、内部行
アドレス信号および内部列アドレス信号を発生する。１
４は行デコーダ、１５は列デコーダ、２１はソース線／
ビット線選択回路（以下Ｓ／Ｄ選択回路と呼ぶ）、２２
はソース線選択用ゲート、２３はビット線選択用ゲー
ト、１７はメモリセルアレイである。行デコーダ１４
は、プリデコーダ１３により与えられた内部行アドレス
信号に応答して複数のワード線のうち１本を選択し、行
および列の形でマトリクス状に配列されたメモリセルア
レイ１７の中から１行分のメモリセルのコントロールゲ
ートを選択する。

【００２１】列デコーダ１５は、消去動作時には、プリ
デコーダ１３により与えられた内部列アドレス信号とＳ
／Ｄ選択回路に応答して複数のソース線選択用ゲート２
２のうち１本を選択し、選択されたソース線選択用ゲー
ト２２に対応するメモリセル１７のソース線を選択す
る。また、書き込み動作時には、プリデコーダ１３によ
り与えられた内部列アドレス信号とＳ／Ｄ選択回路２１
に応答して複数のビット線選択用ゲート２３のうち１本
を選択し、選択されたビット線選択用ゲート２３に対応
するメモリセル１７のビット線を選択する。

【００２２】１８は消去制御回路およびＩ／Ｏ制御回
路、１９はコントロール制御回路、２０はＶｐｐ制御回
路である。消去制御回路およびＩ／Ｏ制御回路１８は、
全ビットの一括消去、または行デコーダ１４によって選
択されたワード線および列デコーダ１５によって選択さ
れたビット線またはソース線により選択された１ビット
の情報の入出力の切り替えを行うものである。コントロ
ール制御回路１９は、コントロールクロック入力信号に
よって与えられた制御信号を消去制御回路およびＩ／Ｏ
制御回路１８に伝え制御するためのものである。Ｖｐｐ
制御回路２０は行デコーダ１４で選択されたワード線に
Ｖｐｐ電圧またはＶｃｃ電圧のどちらをあたえるのかを
制御するものである。

【００２３】以上のように構成されたＥＥＰＲＯＭにつ
いて、以下その構成要素の動作について説明する。ま
ず、メモリセルに記憶された情報の読み出し動作の説明
を動作順に従い行う。メモリセルのアドレスをプリデコ
ーダ１３に入力する。入力されたアドレス情報は行−デ
コーダ１４、列−デコーダ１５に引き渡される。行−デ
コーダ１４は１本のワード線を選択し、コントロール制
御回路１９によって指定された読み出し時のゲート電圧
を印加する。列−デコーダ１５はＳ／Ｄ選択回路２１に
よって指定されたビット線選択用ゲート２３の１本を選
択し、コントロール制御回路１９によって指定された読
み出し時のドレイン電圧を印加する。このような動作に
よって選択されたメモリセル１ビットの情報は、センス
アンプにより増幅され、再びビット線選択用ゲート２３
に出力され、コントロール制御回路１９によって制御さ
れたＩ／Ｏ制御回路１８により、出力される。

【００２４】つぎに、メモリセルへの情報の書き込み動
作の説明を動作順に従い行う。メモリセルのアドレスを
プリデコーダ１３に入力する。入力されたアドレス情報
は行−デコーダ１４、列−デコーダ１５に引き渡され
る。行−デコーダ１４は１本のワード線を選択し、コン
トロール制御回路１９とＶｐｐ制御回路２０によって指
定された書き込み時のゲート電圧を印加する。列−デコ
ーダ１５はＳ／Ｄ選択回路２１によって指定されたビッ
ト線選択用ゲート２３の１本を選択し、コントロール制
御回路１９とＩ／Ｏ制御回路１８によって指定された書
き込み時のドレイン電圧（０Ｖまたは５Ｖ）を印加す
る。このような動作によって選択されたメモリセル１ビ
ットに「１」、「０」の情報を書き込む。

【００２５】つぎに、メモリセル情報の消去動作の説明
を動作順に従い行う。メモリセルのアドレスをプリデコ
ーダ１３に入力する。入力されたアドレス情報は行−デ
コーダ１４、列−デコーダ１５に引き渡される。行−デ
コーダ１４は１本のワード線を選択し、コントロール制
御回路１９によって指定された消去時のゲート電圧を印
加する。列−デコーダ１５はＳ／Ｄ選択回路２１によっ
て指定されたソース線選択用ゲート２２の１本を選択
し、コントロール制御回路１９とＩ／Ｏ制御回路１８に
よって指定された消去時のドレイン電圧を印加する。こ
のような動作によって選択されたメモリセル１ビットの
情報の消去を行う。

【００２６】以上のようにこの実施例によれば、従来備
わっている列ゲート１６をビット線選択用ゲート２３と
ソース線選択用ゲート２２とに分割し、新たに付け加え
られたＳ／Ｄ選択回路２１により、ビット線選択用ゲー
ト２３とソース線選択用ゲート２２のどちらに列デコー
ダ１５からのアドレス情報を伝えるかを制御することに
より、ソース線選択用ゲート専用の列デコーダを新たに
付加する必要をなくし、チップ面積の増大を防ぐことが
できる。

【００２７】

【発明の効果】この発明の半導体メモリ装置によれば、
任意のメモリセルを電気的に１ビット選択消去可能で、
メモリセル１ビットを１トランジスタで構成したことに
より、最小セルサイズを実現でき、大容量化および低ビ
ットコスト化が可能となる。

【図面の簡単な説明】

【図１】（ａ）は、この発明の半導体メモリ装置の一実
施例のメモリセルアレイ構成図、（ｂ）は、その周辺回
路を含むブロック図である。

【図２】従来のＥＥＰＲＯＭのメモリセルアレイ構成図
である。

【図３】従来のＥＥＰＲＯＭのブロック図である。

【符号の説明】

１ ワード線 ２ ビット線 ３ コントロールゲート ４ フローティングゲート ５ ドレイン ６ ソース線 ７ ソース １３ プリデコーダ １４ 行デコーダ １５ 列デコーダ １６ 列ゲート １７ メモリセルアレイ １８ 消去制御回路およびＩ／Ｏ制御回路 １９ コントロール制御回路 ２０ Ｖｐｐ制御回路 ２１ Ｓ／Ｄ選択回路 ２２ ソース線選択用ゲート ２３ ビット線選択用ゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイと周辺回路とを備えた
   半導体メモリ装置であって、 前記メモリセルアレイは、フローティングゲートおよび
   コントロールゲートをもつ単一トランジスタからなるメ
   モリセルをマトリックス配列した複数のメモリセルと、
   前記メモリセルのコントロールゲートを行毎に分けて共
   通接続した複数のワード線と、前記メモリセルのドレイ
   ンを列毎に分けて共通接続した複数のビット線と、前記
   メモリセルのソースを列毎に分けて共通接続した複数の
   ソース線とを有し、 前記周辺回路は、前記複数のビット線に接続したビット
   線選択用ゲートと、前記複数のソース線に接続したソー
   ス線選択用ゲートと、前記ビット線選択用ゲートおよび
   前記ソース線選択用ゲートのいずれか一方を選択して活
   性化するソース線／ビット線選択回路と、前記ワード線
   を選択するための行デコーダと、前記ビット線選択用ゲ
   ートおよび前記ソース線選択用ゲートを介して前記ソー
   ス線および前記ビット線を選択する列デコーダとを有す
   ることを特徴とする半導体メモリ装置。