JPH07230695A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07230695A JPH07230695A JP30495794A JP30495794A JPH07230695A JP H07230695 A JPH07230695 A JP H07230695A JP 30495794 A JP30495794 A JP 30495794A JP 30495794 A JP30495794 A JP 30495794A JP H07230695 A JPH07230695 A JP H07230695A
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Abstract
(57)【要約】
【目的】書き込み時に非選択セルが属する選択ゲートに
低電圧を印加することにより選択ゲートを遮断すること
によって非選択セルへの電子の注入を抑制する。 【構成】各制御ゲートＣＧが接続される複数のメモリセ
ルの直列接続両端にそれぞれ設けられた選択ゲートＳＧ
が設けられている。列線側すなわちビット線ＢＬはデー
タラッチ／センス回路11、カラムゲート12を介するカラ
ムデコーダ13によって選択制御される。行線側すなわち
選択ゲートＳＧ、制御ゲートＣＧ（ワード線）はロウデ
コーダ14によって選択制御される。昇圧回路15は消去時
の基板、ソース線に対する高電圧、書き込み時の制御ゲ
ートに対する高電圧を生成し、低電圧切換え回路16は書
き込み禁止動作として選択ゲートＳＧを遮断する低電圧
を生成することを特徴としている。
低電圧を印加することにより選択ゲートを遮断すること
によって非選択セルへの電子の注入を抑制する。 【構成】各制御ゲートＣＧが接続される複数のメモリセ
ルの直列接続両端にそれぞれ設けられた選択ゲートＳＧ
が設けられている。列線側すなわちビット線ＢＬはデー
タラッチ／センス回路11、カラムゲート12を介するカラ
ムデコーダ13によって選択制御される。行線側すなわち
選択ゲートＳＧ、制御ゲートＣＧ（ワード線）はロウデ
コーダ14によって選択制御される。昇圧回路15は消去時
の基板、ソース線に対する高電圧、書き込み時の制御ゲ
ートに対する高電圧を生成し、低電圧切換え回路16は書
き込み禁止動作として選択ゲートＳＧを遮断する低電圧
を生成することを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は電気的に書換え可能な不
揮発性半導体記憶装置に関する。特に書き込み系の駆動
システムの改良に関する。
揮発性半導体記憶装置に関する。特に書き込み系の駆動
システムの改良に関する。
【０００２】
【従来の技術】電気的に書換え可能な不揮発性メモリ
（ＥＥＰＲＯＭ）の大容量化に対応し、かつメモリセル
面積の大幅削減を実現する構造にＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭがあげられる。
（ＥＥＰＲＯＭ）の大容量化に対応し、かつメモリセル
面積の大幅削減を実現する構造にＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭがあげられる。
【０００３】図２３は従来のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのメモリセルを一部抜き出して示す回路図であ
る。制御ゲートＣＧ（図２３ではＣＧ1 〜ＣＧn ）で制
御される積層型のメモリセル（以下、セルとも称する）
が複数個直列接続され、この直列接続端部のドレインＤ
（ビット線ＢＬ；図２３ではＢＬ1 ，ＢＬ2 ）方向とソ
ースＳ方向に、それぞれトランスファトランジスタとな
る選択トランジスタの選択ゲートＳＧ1 ，ＳＧ2 を配し
た構造である。
ＰＲＯＭのメモリセルを一部抜き出して示す回路図であ
る。制御ゲートＣＧ（図２３ではＣＧ1 〜ＣＧn ）で制
御される積層型のメモリセル（以下、セルとも称する）
が複数個直列接続され、この直列接続端部のドレインＤ
（ビット線ＢＬ；図２３ではＢＬ1 ，ＢＬ2 ）方向とソ
ースＳ方向に、それぞれトランスファトランジスタとな
る選択トランジスタの選択ゲートＳＧ1 ，ＳＧ2 を配し
た構造である。
【０００４】図２４は従来のメモリセルにおける消去、
書き込み及び読み出し動作時に各所に印加される電圧例
を示す図である。データの消去は、基板Ｗと選択ゲート
ＳＧに消去電圧ＶEE、例えば２０Ｖを印加し、制御ゲー
トＣＧを０Ｖにバイアスすることによって酸化膜のトン
ネル現象を利用し、すべての浮遊ゲート内の電子を引き
抜く。これにより、すべてのメモリセルを一括でノーマ
リオン化（デプレッション型化、データ“１”化）す
る。
書き込み及び読み出し動作時に各所に印加される電圧例
を示す図である。データの消去は、基板Ｗと選択ゲート
ＳＧに消去電圧ＶEE、例えば２０Ｖを印加し、制御ゲー
トＣＧを０Ｖにバイアスすることによって酸化膜のトン
ネル現象を利用し、すべての浮遊ゲート内の電子を引き
抜く。これにより、すべてのメモリセルを一括でノーマ
リオン化（デプレッション型化、データ“１”化）す
る。
【０００５】データの書き込みは、制御ゲートＣＧのう
ち、選択されたメモリセルの制御ゲートには書き込み電
圧Ｖpp、例えば２０Ｖを、非選択のメモリセルの制御ゲ
ートにはＶppと０Ｖの中間電圧Ｖm 、例えば１０Ｖが印
加される。選択ゲートＳＧ1は１０Ｖ、ＳＧ2 は０Ｖで
ある。この状態でビット線ＢＬのうち、データ“０”を
書き込むメモリセルの属するビット線には０Ｖ、データ
“１”のままにするメモリセルが属するビット線にはＶ
m が印加される。
ち、選択されたメモリセルの制御ゲートには書き込み電
圧Ｖpp、例えば２０Ｖを、非選択のメモリセルの制御ゲ
ートにはＶppと０Ｖの中間電圧Ｖm 、例えば１０Ｖが印
加される。選択ゲートＳＧ1は１０Ｖ、ＳＧ2 は０Ｖで
ある。この状態でビット線ＢＬのうち、データ“０”を
書き込むメモリセルの属するビット線には０Ｖ、データ
“１”のままにするメモリセルが属するビット線にはＶ
m が印加される。
【０００６】従って、ゲートがＶppでドレイン（ビット
線）が０Ｖの、すなわちデータ“０”を書き込む選択メ
モリセルの浮遊ゲートと、ドレイン、チャネル、ソース
との間のみトンネル電流が流れるのに十分な電界がかか
り、トンネル現象により電子が浮遊ゲートに注入され、
そのメモリセルのしきい電圧が正となる。他のメモリセ
ルにも多少の電界はかかるが、Ｖpp（２０Ｖ）とＶm
（１０Ｖ）の電位差ではトンネル電流を流すための十分
な電位差が与えられないため、メモリセルへ電子の注入
が行われない。
線）が０Ｖの、すなわちデータ“０”を書き込む選択メ
モリセルの浮遊ゲートと、ドレイン、チャネル、ソース
との間のみトンネル電流が流れるのに十分な電界がかか
り、トンネル現象により電子が浮遊ゲートに注入され、
そのメモリセルのしきい電圧が正となる。他のメモリセ
ルにも多少の電界はかかるが、Ｖpp（２０Ｖ）とＶm
（１０Ｖ）の電位差ではトンネル電流を流すための十分
な電位差が与えられないため、メモリセルへ電子の注入
が行われない。
【０００７】データの読み出しは、制御ゲートＣＧのう
ち、選択されたメモリセルの制御ゲートに０Ｖ、非選択
メモリセルの制御ゲートには読み出し電圧ＶRD（５Ｖ）
が印加され選択トランジスタを導通状態にしてビット線
から電流が流れ込むか否かによってデータ“０”／
“１”を判定する。すなわち、メモリセルがデプレッシ
ョン化していれば電流は流れるが、しきい電圧が正にな
っていれば電流は流れない。
ち、選択されたメモリセルの制御ゲートに０Ｖ、非選択
メモリセルの制御ゲートには読み出し電圧ＶRD（５Ｖ）
が印加され選択トランジスタを導通状態にしてビット線
から電流が流れ込むか否かによってデータ“０”／
“１”を判定する。すなわち、メモリセルがデプレッシ
ョン化していれば電流は流れるが、しきい電圧が正にな
っていれば電流は流れない。
【０００８】上記構成では、消去及び書き込み時に、高
電圧Ｖpp（２０Ｖ）と、０ＶとＶppの中間電圧Ｖm （１
０Ｖ）の２種類の高電圧が選択トランジスタのゲート酸
化膜にかかる。そのため、メモリセルアレー内で選択ト
ランジスタにおけるゲート酸化膜とメモリセルのトンネ
ル酸化膜を作り分けており、その製造上メモリセル面積
は増大し、酸化膜質の不均一化、酸化膜質の低下を招い
ていた。さらに、高電圧Ｖpp，Ｖm と読出し時に用いる
５Ｖを加えた３電圧を扱うため周辺回路には３種類のMO
S FET が必要であった。特にカラムデコーダに中間電圧
系のMOS FET を使う必要がありデコーダの面積を大きく
していた。昇圧回路も高電圧Ｖpp系、及びＶm 系と２種
類必要なためその占有面積を大きくしている。
電圧Ｖpp（２０Ｖ）と、０ＶとＶppの中間電圧Ｖm （１
０Ｖ）の２種類の高電圧が選択トランジスタのゲート酸
化膜にかかる。そのため、メモリセルアレー内で選択ト
ランジスタにおけるゲート酸化膜とメモリセルのトンネ
ル酸化膜を作り分けており、その製造上メモリセル面積
は増大し、酸化膜質の不均一化、酸化膜質の低下を招い
ていた。さらに、高電圧Ｖpp，Ｖm と読出し時に用いる
５Ｖを加えた３電圧を扱うため周辺回路には３種類のMO
S FET が必要であった。特にカラムデコーダに中間電圧
系のMOS FET を使う必要がありデコーダの面積を大きく
していた。昇圧回路も高電圧Ｖpp系、及びＶm 系と２種
類必要なためその占有面積を大きくしている。
【０００９】
【発明が解決しようとする課題】このように、従来では
２種類の高電圧を扱うためトランジスタの酸化膜質の低
下、占有面積増大を招くという欠点がある。この発明は
上記のような事情を考慮してなされたものであり、その
目的は、書き込み時の中間電圧を不要にし、セルアレー
内でゲート酸化膜を作り分ける必要をなくすと共に周辺
回路でも中間電圧用のMOS FET を使う必要をなくしてチ
ップ面積をより縮小する不揮発性半導体記憶装置を提供
することにある。
２種類の高電圧を扱うためトランジスタの酸化膜質の低
下、占有面積増大を招くという欠点がある。この発明は
上記のような事情を考慮してなされたものであり、その
目的は、書き込み時の中間電圧を不要にし、セルアレー
内でゲート酸化膜を作り分ける必要をなくすと共に周辺
回路でも中間電圧用のMOS FET を使う必要をなくしてチ
ップ面積をより縮小する不揮発性半導体記憶装置を提供
することにある。
【００１０】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、電荷蓄積層を有するトランジスタからな
るメモリセルと、前記メモリセルがつながる電流経路に
設けられる選択トランジスタと、前記メモリセルのドレ
イン側が前記選択トランジスタを介して接続されるビッ
ト線と、書き込み時に非選択のメモリセルが属するビッ
ト線に比較的低くかつ選択トランジスタのしきい値より
高い第１の電圧を印加するビット線印加手段と、前記書
き込み時に選択トランジスタのゲートにはそのしきい値
より高くかつ前記第１の電圧より低い第２の電圧を印加
するゲート電圧印加手段と、前記書き込み時に選択され
たメモリセルのドレインには前記第２の電圧より前記選
択トランジスタのしきい値分以上低い第３の電圧が一定
期間印加され、一定期間経過後書き込むべきメモリセル
の行の制御ゲートが高電圧に印加される制御ゲート電圧
切換え手段とを具備したことを特徴とする。
体記憶装置は、電荷蓄積層を有するトランジスタからな
るメモリセルと、前記メモリセルがつながる電流経路に
設けられる選択トランジスタと、前記メモリセルのドレ
イン側が前記選択トランジスタを介して接続されるビッ
ト線と、書き込み時に非選択のメモリセルが属するビッ
ト線に比較的低くかつ選択トランジスタのしきい値より
高い第１の電圧を印加するビット線印加手段と、前記書
き込み時に選択トランジスタのゲートにはそのしきい値
より高くかつ前記第１の電圧より低い第２の電圧を印加
するゲート電圧印加手段と、前記書き込み時に選択され
たメモリセルのドレインには前記第２の電圧より前記選
択トランジスタのしきい値分以上低い第３の電圧が一定
期間印加され、一定期間経過後書き込むべきメモリセル
の行の制御ゲートが高電圧に印加される制御ゲート電圧
切換え手段とを具備したことを特徴とする。
【００１１】また、この発明の不揮発性半導体記憶装置
は、半導体基板表面のソース領域及びドレイン領域と、
このソース領域、ドレイン領域間の前記半導体基板上に
形成された制御ゲート電極と、前記制御ゲート電極と前
記半導体基板との間に電荷蓄積層を有するトランジスタ
で構成されるメモリセルと、前記メモリセルの端部に設
けられる選択トランジスタと、前記メモリセルのドレイ
ン領域側が前記選択トランジスタの電流通路を介して結
合されるビット線と、書き込み時の第１期間に前記メモ
リセルの制御ゲート電極と非選択の前記ビット線に第１
の電圧を印加し前記選択トランジスタのゲート電極に第
２の電圧を印加して前記選択トランジスタをオンさせる
ことにより、少なくとも非選択の前記ビット線が属する
前記メモリセルのドレイン領域側を前記第２の電圧より
前記選択トランジスタの持つしきい電圧分低い第３の電
圧に充電する充電手段と、書き込み時の第２期間に書き
込み用の高電圧を前記制御ゲート電極に印加することに
よって起こる前記制御ゲート電極と前記電荷蓄積層と前
記半導体基板との容量結合で、前記メモリセルのソー
ス，ドレイン領域及びその間の半導体基板のチャネル部
の電圧を上昇させ、前記充電手段における前記第３の電
圧を上昇させる制御ゲート電圧切換え手段と、前記容量
結合により前記選択トランジスタのソース，ゲート間電
圧が前記選択トランジスタのしきい電圧より小さくなる
ことにより前記選択トランジスタをカットオフさせ、前
記メモリセルの電流通路を遮断させる書き込み防止手段
とを具備したことを特徴とする。
は、半導体基板表面のソース領域及びドレイン領域と、
このソース領域、ドレイン領域間の前記半導体基板上に
形成された制御ゲート電極と、前記制御ゲート電極と前
記半導体基板との間に電荷蓄積層を有するトランジスタ
で構成されるメモリセルと、前記メモリセルの端部に設
けられる選択トランジスタと、前記メモリセルのドレイ
ン領域側が前記選択トランジスタの電流通路を介して結
合されるビット線と、書き込み時の第１期間に前記メモ
リセルの制御ゲート電極と非選択の前記ビット線に第１
の電圧を印加し前記選択トランジスタのゲート電極に第
２の電圧を印加して前記選択トランジスタをオンさせる
ことにより、少なくとも非選択の前記ビット線が属する
前記メモリセルのドレイン領域側を前記第２の電圧より
前記選択トランジスタの持つしきい電圧分低い第３の電
圧に充電する充電手段と、書き込み時の第２期間に書き
込み用の高電圧を前記制御ゲート電極に印加することに
よって起こる前記制御ゲート電極と前記電荷蓄積層と前
記半導体基板との容量結合で、前記メモリセルのソー
ス，ドレイン領域及びその間の半導体基板のチャネル部
の電圧を上昇させ、前記充電手段における前記第３の電
圧を上昇させる制御ゲート電圧切換え手段と、前記容量
結合により前記選択トランジスタのソース，ゲート間電
圧が前記選択トランジスタのしきい電圧より小さくなる
ことにより前記選択トランジスタをカットオフさせ、前
記メモリセルの電流通路を遮断させる書き込み防止手段
とを具備したことを特徴とする。
【００１２】
【作用】この発明では書き込みの際、ビット線印加手段
によって非選択ビット線に第１の電圧が印加されてい
る。制御ゲート電圧切換え手段の切換え前においてゲー
ト電圧印加手段により選択、非選択セルが属する選択ト
ランンジスタは共に導通状態になっている。実際の書き
込みにおける制御ゲート電圧切換え手段の電圧切換え後
は、選択セルが属する選択トランンジスタは導通状態に
保たれ、チャネル部は０Ｖに固定され選択セルには電子
が注入される。非選択セルが属する選択トランジスタ
は、選択セル行の制御ゲートに印加される高電圧による
容量カップリングによってそのセルのチャネル電位が予
め充電された第１の電圧より引き上げられ、選択トラン
ジスタにおけるゲート，ソース間電圧がしきい値に達せ
ず非導通状態となる。すなわち、書き込み時に非選択セ
ルが属する選択トランジスタを遮断することによって非
選択セルへの電子の注入は抑制される。
によって非選択ビット線に第１の電圧が印加されてい
る。制御ゲート電圧切換え手段の切換え前においてゲー
ト電圧印加手段により選択、非選択セルが属する選択ト
ランンジスタは共に導通状態になっている。実際の書き
込みにおける制御ゲート電圧切換え手段の電圧切換え後
は、選択セルが属する選択トランンジスタは導通状態に
保たれ、チャネル部は０Ｖに固定され選択セルには電子
が注入される。非選択セルが属する選択トランジスタ
は、選択セル行の制御ゲートに印加される高電圧による
容量カップリングによってそのセルのチャネル電位が予
め充電された第１の電圧より引き上げられ、選択トラン
ジスタにおけるゲート，ソース間電圧がしきい値に達せ
ず非導通状態となる。すなわち、書き込み時に非選択セ
ルが属する選択トランジスタを遮断することによって非
選択セルへの電子の注入は抑制される。
【００１３】
【実施例】図１はこの発明の一実施例としてＮＡＮＤ型
フラッシュＥＥＰＲＯＭの要部を示す回路ブロック図で
ある。メモリセルアレイ部分は図４と同様で一部抜き出
して示してある。制御ゲートＣＧ（図１ではＣＧ1 〜Ｃ
Ｇn ）で制御される積層型のメモリセル（以下、セルと
も称する）が複数個直列接続されている。この直列接続
端部のドレインＤ（ビット線ＢＬ；図１ではＢＬ1 ，Ｂ
Ｌ2 ）方向とソースＳ方向に、それぞれ選択トランジス
タを設け、これを制御する選択ゲートＳＧ1，ＳＧ2 を
配している。
フラッシュＥＥＰＲＯＭの要部を示す回路ブロック図で
ある。メモリセルアレイ部分は図４と同様で一部抜き出
して示してある。制御ゲートＣＧ（図１ではＣＧ1 〜Ｃ
Ｇn ）で制御される積層型のメモリセル（以下、セルと
も称する）が複数個直列接続されている。この直列接続
端部のドレインＤ（ビット線ＢＬ；図１ではＢＬ1 ，Ｂ
Ｌ2 ）方向とソースＳ方向に、それぞれ選択トランジス
タを設け、これを制御する選択ゲートＳＧ1，ＳＧ2 を
配している。
【００１４】列線側すなわちビット線ＢＬはデータラッ
チ／センス回路11、カラムゲート12を介するカラムデコ
ーダ13によって選択制御される。行線側すなわち選択ゲ
ートＳＧ、制御ゲートＣＧ（ワード線）はロウデコーダ
14によって選択制御される。昇圧回路15は消去時の基
板、ソース線に対する高電圧、書き込み時の制御ゲート
に対する高電圧を生成し、低電圧制御回路16は書き込み
禁止動作として選択トランジスタを非導通にするため選
択ゲートＳＧへの低電圧を生成する。
チ／センス回路11、カラムゲート12を介するカラムデコ
ーダ13によって選択制御される。行線側すなわち選択ゲ
ートＳＧ、制御ゲートＣＧ（ワード線）はロウデコーダ
14によって選択制御される。昇圧回路15は消去時の基
板、ソース線に対する高電圧、書き込み時の制御ゲート
に対する高電圧を生成し、低電圧制御回路16は書き込み
禁止動作として選択トランジスタを非導通にするため選
択ゲートＳＧへの低電圧を生成する。
【００１５】図２はこの発明の第１実施例に係るメモリ
セルにおける消去、書き込み及び読み出し動作時に各所
に印加される電圧例を示す図である。例えば５Ｖは外部
電源電圧Ｖccであり、２０ＶはＶpp電圧で消去／書き込
み用の高電圧、例えば３Ｖは低電圧ＶL で、０ＶはＧＮ
Ｄ（接地電圧）で後に示す。選択されるべきメモリセル
において書き込み動作中の電圧印加時間をＴ1 ，Ｔ2 の
期間で異ならせる。メモリセルの消去、及び読み出しに
ついては前記図２４と同様であるので説明は省略する。
セルにおける消去、書き込み及び読み出し動作時に各所
に印加される電圧例を示す図である。例えば５Ｖは外部
電源電圧Ｖccであり、２０ＶはＶpp電圧で消去／書き込
み用の高電圧、例えば３Ｖは低電圧ＶL で、０ＶはＧＮ
Ｄ（接地電圧）で後に示す。選択されるべきメモリセル
において書き込み動作中の電圧印加時間をＴ1 ，Ｔ2 の
期間で異ならせる。メモリセルの消去、及び読み出しに
ついては前記図２４と同様であるので説明は省略する。
【００１６】データの書き込みは、まず全ビットを消去
（データ“１”化）し、ソース側のワード線から順次書
き込んでいくものとする。書き込みの順番がＣＧ2 に来
て、そのうちメモリセルＭＣ1 に“０”書き込み、メモ
リセルＭＣ2 は“１”データ保持することを想定する。
図３から図８は第１実施例に係る、図１のメモリセル構
成の要部の断面図であり、これを参照して以下説明す
る。
（データ“１”化）し、ソース側のワード線から順次書
き込んでいくものとする。書き込みの順番がＣＧ2 に来
て、そのうちメモリセルＭＣ1 に“０”書き込み、メモ
リセルＭＣ2 は“１”データ保持することを想定する。
図３から図８は第１実施例に係る、図１のメモリセル構
成の要部の断面図であり、これを参照して以下説明す
る。
【００１７】まず、一定期間Ｔ1 の間だけ全ワード線
（ＣＧ1 〜ＣＧn ）及び非選択のビット線ＢＬ2
（“１”書き込み）をＶcc（５Ｖ）にする。このとき、
選択されたビット線ＢＬ1 及び選択ゲートＳＧ2 をＧＮ
Ｄ（０Ｖ）に、選択ゲートＳＧ1 をＶL （３Ｖ）に設定
する。これにより、ビット線ＢＬ2 下の選択ゲートＳＧ
1 よりメモリセル側の拡散層及びチャネル部は、選択ゲ
ートＳＧ1 を有する選択トランジスタのしきい電圧Ｖth
を２Ｖとすれば、ＶL （３Ｖ）−Ｖth（２Ｖ）＝１Ｖに
充電される（図３）。この時、制御ゲートＣＧ2 より選
択ゲートＳＧ1 側のワード線（ＣＧ1 ）において５Ｖが
印加されたメモリセルは消去状態（しきい電圧は負のま
ま）であるから、しきい電圧落ちのないトランスファー
ゲートとして機能する。
（ＣＧ1 〜ＣＧn ）及び非選択のビット線ＢＬ2
（“１”書き込み）をＶcc（５Ｖ）にする。このとき、
選択されたビット線ＢＬ1 及び選択ゲートＳＧ2 をＧＮ
Ｄ（０Ｖ）に、選択ゲートＳＧ1 をＶL （３Ｖ）に設定
する。これにより、ビット線ＢＬ2 下の選択ゲートＳＧ
1 よりメモリセル側の拡散層及びチャネル部は、選択ゲ
ートＳＧ1 を有する選択トランジスタのしきい電圧Ｖth
を２Ｖとすれば、ＶL （３Ｖ）−Ｖth（２Ｖ）＝１Ｖに
充電される（図３）。この時、制御ゲートＣＧ2 より選
択ゲートＳＧ1 側のワード線（ＣＧ1 ）において５Ｖが
印加されたメモリセルは消去状態（しきい電圧は負のま
ま）であるから、しきい電圧落ちのないトランスファー
ゲートとして機能する。
【００１８】一方、ビット線ＢＬ1 下の選択ゲートＳＧ
1 よりメモリセル側の拡散層、つまりメモリセルＭＣ1
のチャネル部は、ＳＧ1 を有する選択トランジスタ及び
各ワード線（ＣＧ1 ）を有するメモリセルがしきい電圧
電圧落ちのないトランスファーゲートとして働くため０
Ｖになる（図４）。
1 よりメモリセル側の拡散層、つまりメモリセルＭＣ1
のチャネル部は、ＳＧ1 を有する選択トランジスタ及び
各ワード線（ＣＧ1 ）を有するメモリセルがしきい電圧
電圧落ちのないトランスファーゲートとして働くため０
Ｖになる（図４）。
【００１９】上記一定期間Ｔ1 経過後のＴ2 の期間では
書き込み対象のワード線ＣＧ2 の電圧を高電圧Ｖpp（２
０Ｖ）にする。ＳＧ1 とＣＧ1 で制御されるビット線Ｂ
Ｌ1下の選択トランジスタ及びメモリセルは導通状態で
ありメモリセルＭＣ1 のチャネル部は０Ｖに固定されて
いるので、ＭＣ1 への電子注入（“０”書き込み）が行
われる（図５）。
書き込み対象のワード線ＣＧ2 の電圧を高電圧Ｖpp（２
０Ｖ）にする。ＳＧ1 とＣＧ1 で制御されるビット線Ｂ
Ｌ1下の選択トランジスタ及びメモリセルは導通状態で
ありメモリセルＭＣ1 のチャネル部は０Ｖに固定されて
いるので、ＭＣ1 への電子注入（“０”書き込み）が行
われる（図５）。
【００２０】一方、非選択のビット線ＢＬ2 下の拡散層
及びチャネル部は容量結合によってＣＧ2 のＶpp電圧
（２０Ｖ）に引っ張られ、初期の充電値１ＶよりＶcpだ
け高くなる。これにより、ビット線ＢＬ2 下のＳＧ1 で
制御される選択トランジスタは、そのゲート，ソース間
電圧ＶGSがしきい電圧Ｖthを越えられず、カットオフす
る。この結果ビット線ＢＬ2 からの電流供給はなくな
り、メモリセルＭＣ2 のチャネル部の電位はさらに高く
なるので、このＭＣ2 への書き込みは抑制される（図
６）。
及びチャネル部は容量結合によってＣＧ2 のＶpp電圧
（２０Ｖ）に引っ張られ、初期の充電値１ＶよりＶcpだ
け高くなる。これにより、ビット線ＢＬ2 下のＳＧ1 で
制御される選択トランジスタは、そのゲート，ソース間
電圧ＶGSがしきい電圧Ｖthを越えられず、カットオフす
る。この結果ビット線ＢＬ2 からの電流供給はなくな
り、メモリセルＭＣ2 のチャネル部の電位はさらに高く
なるので、このＭＣ2 への書き込みは抑制される（図
６）。
【００２１】図７はこの発明の第２実施例に係る、図１
に示す構成のメモリセルの消去、書き込み及び読み出し
動作時に各所に印加される電圧例を示す図である。上記
第１実施例との違いは、最初の一定期間Ｔ1 の間、選択
ゲートＳＧ1 を電源電圧Ｖcc（５Ｖ）に保っておく点で
ある。消去、及び読み出しについては図２４と同様であ
るので説明は省略する。データの書き込み動作につい
て、第１実施例と同様な状況、すなわち全ビットを消去
後、ソース側のワード線から順次書き込まれ、書き込み
の順番がＣＧ2 に来てそのうちメモリセルＭＣ1 に
“０”書き込み、メモリセルＭＣ2 は“１”データ保持
することを想定する。図８から図１１は第２実施例に係
る、図１のメモリセル構成の要部の断面図であり、これ
を参照して以下説明する。
に示す構成のメモリセルの消去、書き込み及び読み出し
動作時に各所に印加される電圧例を示す図である。上記
第１実施例との違いは、最初の一定期間Ｔ1 の間、選択
ゲートＳＧ1 を電源電圧Ｖcc（５Ｖ）に保っておく点で
ある。消去、及び読み出しについては図２４と同様であ
るので説明は省略する。データの書き込み動作につい
て、第１実施例と同様な状況、すなわち全ビットを消去
後、ソース側のワード線から順次書き込まれ、書き込み
の順番がＣＧ2 に来てそのうちメモリセルＭＣ1 に
“０”書き込み、メモリセルＭＣ2 は“１”データ保持
することを想定する。図８から図１１は第２実施例に係
る、図１のメモリセル構成の要部の断面図であり、これ
を参照して以下説明する。
【００２２】まず、一定期間Ｔ1 の間だけ全ワード線
（ＣＧ1 〜ＣＧn ）及び非選択のビット線ＢＬ2
（“１”書き込み）はＶcc（５Ｖ）に、選択されるビッ
ト線ＢＬ1 及び選択ゲートＳＧ2 はＧＮＤ（０Ｖ）に設
定される。これにより、ビット線ＢＬ2 下の選択ゲート
ＳＧ1 よりメモリセル側でＳＧ1 に隣接する拡散層及び
チャネル部は、選択ゲートＳＧ1 を有する選択トランジ
スタのしきい電圧Ｖthを２Ｖとすれば、Ｖcc（５Ｖ）−
Ｖth（２Ｖ）＝３Ｖに充電される（図８）。このとき、
ＣＧ2 より選択ゲートＳＧ1 側のワード線（ＣＧ1 ）に
おいて５Ｖが印加されたメモリセルは消去状態であり、
しきい電圧が負のため、しきい電圧落ちのないトランス
ファーゲートとして機能する。
（ＣＧ1 〜ＣＧn ）及び非選択のビット線ＢＬ2
（“１”書き込み）はＶcc（５Ｖ）に、選択されるビッ
ト線ＢＬ1 及び選択ゲートＳＧ2 はＧＮＤ（０Ｖ）に設
定される。これにより、ビット線ＢＬ2 下の選択ゲート
ＳＧ1 よりメモリセル側でＳＧ1 に隣接する拡散層及び
チャネル部は、選択ゲートＳＧ1 を有する選択トランジ
スタのしきい電圧Ｖthを２Ｖとすれば、Ｖcc（５Ｖ）−
Ｖth（２Ｖ）＝３Ｖに充電される（図８）。このとき、
ＣＧ2 より選択ゲートＳＧ1 側のワード線（ＣＧ1 ）に
おいて５Ｖが印加されたメモリセルは消去状態であり、
しきい電圧が負のため、しきい電圧落ちのないトランス
ファーゲートとして機能する。
【００２３】一方、ビット線ＢＬ1 下の選択ゲートＳＧ
1 よりメモリセル側の拡散層、つまりメモリセルＭＣ1
のチャネル部は、ＳＧ1 を有する選択トランジスタ及び
各ワード線（ＣＧ1 ）を有するメモリセルがしきい電圧
落ちのないトランスファーゲートとして働くため０Ｖに
充電される（図９）。
1 よりメモリセル側の拡散層、つまりメモリセルＭＣ1
のチャネル部は、ＳＧ1 を有する選択トランジスタ及び
各ワード線（ＣＧ1 ）を有するメモリセルがしきい電圧
落ちのないトランスファーゲートとして働くため０Ｖに
充電される（図９）。
【００２４】上記一定期間Ｔ1 経過後のＴ2 の期間で
は、書き込み対象のワード線（ＣＧ2）の電圧を高電圧
Ｖpp（２０Ｖ）にする。これと同期に選択ゲートＳＧ1
の電圧を５Ｖから３Ｖに落とす。ＳＧ1 とＣＧ1 で制御
されるビット線ＢＬ1 下の選択トランジスタ及びメモリ
セルは導通状態であり、メモリセルＭＣ1 のチャネル部
は０Ｖに固定されているのでＭＣ1 への電子注入
（“０”書き込み）が行われる（図１０）。
は、書き込み対象のワード線（ＣＧ2）の電圧を高電圧
Ｖpp（２０Ｖ）にする。これと同期に選択ゲートＳＧ1
の電圧を５Ｖから３Ｖに落とす。ＳＧ1 とＣＧ1 で制御
されるビット線ＢＬ1 下の選択トランジスタ及びメモリ
セルは導通状態であり、メモリセルＭＣ1 のチャネル部
は０Ｖに固定されているのでＭＣ1 への電子注入
（“０”書き込み）が行われる（図１０）。
【００２５】一方、非選択のビット線ＢＬ2 下のＳＧ1
で制御される選択トランジスタにおいては、その印加さ
れるゲート電圧は５Ｖから３Ｖに落とされ、かつソース
におけるバイアス電圧は３Ｖになっているからゲート，
ソース間電圧が０Ｖになる。従って選択トランジスタは
カットオフする。この結果、ビット線からの電流供給は
なくなり、メモリセルＭＣ2 のチャネル部の電位は容量
結合しているＣＧ2 のＶpp電圧（２０Ｖ）に引っ張ら
れ、初期の充電値（３Ｖ）より高く引き上げられる。こ
のようにして、メモリセルＭＣ2 への書き込みは抑制さ
れる（図１１）。
で制御される選択トランジスタにおいては、その印加さ
れるゲート電圧は５Ｖから３Ｖに落とされ、かつソース
におけるバイアス電圧は３Ｖになっているからゲート，
ソース間電圧が０Ｖになる。従って選択トランジスタは
カットオフする。この結果、ビット線からの電流供給は
なくなり、メモリセルＭＣ2 のチャネル部の電位は容量
結合しているＣＧ2 のＶpp電圧（２０Ｖ）に引っ張ら
れ、初期の充電値（３Ｖ）より高く引き上げられる。こ
のようにして、メモリセルＭＣ2 への書き込みは抑制さ
れる（図１１）。
【００２６】この第２実施例の構成では選択トランジス
タとメモリセルとの接続点の初期の充電電圧が第１実施
例の構成より高くなる。従って第２実施例は第１実施例
に比べてより効果的に非選択のメモリセルへの書き込み
を抑制することができる。
タとメモリセルとの接続点の初期の充電電圧が第１実施
例の構成より高くなる。従って第２実施例は第１実施例
に比べてより効果的に非選択のメモリセルへの書き込み
を抑制することができる。
【００２７】図１２は図１の低電圧制御回路16の具体例
を示す回路図である。ゲート，ドレイン間を接続したNM
OS FET 21 ，22を直列接続し、NMOS FET 23 （小寸法）
との接続点より、しきい電圧落ちさせた低電圧ＶL を出
力させる。
を示す回路図である。ゲート，ドレイン間を接続したNM
OS FET 21 ，22を直列接続し、NMOS FET 23 （小寸法）
との接続点より、しきい電圧落ちさせた低電圧ＶL を出
力させる。
【００２８】図１３は図１のロウデコーダ14を介して上
記低電圧を選択ゲートに供給するための回路例である。
メインデコーダ25が選択ゲートＳＧ1 ，ＳＧ2 を制御
し、プリデコーダ26が制御ゲートを動作制御する。27は
レベルシフタ、28はトランスファスイッチである。選択
ゲートＳＧ1 はバッファ29を介してＶcc（５Ｖ）もしく
はＶL （３Ｖ）の印加状態となる。
記低電圧を選択ゲートに供給するための回路例である。
メインデコーダ25が選択ゲートＳＧ1 ，ＳＧ2 を制御
し、プリデコーダ26が制御ゲートを動作制御する。27は
レベルシフタ、28はトランスファスイッチである。選択
ゲートＳＧ1 はバッファ29を介してＶcc（５Ｖ）もしく
はＶL （３Ｖ）の印加状態となる。
【００２９】図１４は図１の昇圧回路15の例を示す回路
図である。Ｖcc（５Ｖ）から高電圧のＶpp（２０Ｖ）を
生成する。複数のMOS FET 31のドレインとゲートを接続
した各ノードを容量Ｃを介して昇圧用クロック（相補信
号φ，φB ）の相補線に交互に接続した構成である。従
来ではこのような昇圧回路が高電圧Ｖpp（２０Ｖ）用と
中間電圧のＶm （１０Ｖ）用と２種類必要であったが、
この発明では、昇圧回路15は高電圧Ｖpp（２０Ｖ）用の
みの構成でよい。
図である。Ｖcc（５Ｖ）から高電圧のＶpp（２０Ｖ）を
生成する。複数のMOS FET 31のドレインとゲートを接続
した各ノードを容量Ｃを介して昇圧用クロック（相補信
号φ，φB ）の相補線に交互に接続した構成である。従
来ではこのような昇圧回路が高電圧Ｖpp（２０Ｖ）用と
中間電圧のＶm （１０Ｖ）用と２種類必要であったが、
この発明では、昇圧回路15は高電圧Ｖpp（２０Ｖ）用の
みの構成でよい。
【００３０】また、この発明では、ビット線はＶcc（５
Ｖ）印加に終始し、中間電圧Ｖm （１０Ｖ）は必要な
い。そこで、ビット線にＶcc（５Ｖ）を印加するだけで
よいため、図１のデータラッチ／センスアンプ回路11に
も特徴が現れる。すなわち、図１５に示されるように、
回路11内のフリップフロップ回路F.F の電源はＶccだけ
でその動作を満足できる。
Ｖ）印加に終始し、中間電圧Ｖm （１０Ｖ）は必要な
い。そこで、ビット線にＶcc（５Ｖ）を印加するだけで
よいため、図１のデータラッチ／センスアンプ回路11に
も特徴が現れる。すなわち、図１５に示されるように、
回路11内のフリップフロップ回路F.F の電源はＶccだけ
でその動作を満足できる。
【００３１】図１６はこの発明の第３実施例としてのＮ
ＡＮＤ型フラッシュＥＥＰＲＯＭデバイスの要部を示す
回路ブロック図である。この図１６は図１に比べて低電
圧制御回路16が省かれていることが相違する点である。
昇圧回路15は図１と同様で高電圧Ｖpp（２０Ｖ）用のみ
の構成である。
ＡＮＤ型フラッシュＥＥＰＲＯＭデバイスの要部を示す
回路ブロック図である。この図１６は図１に比べて低電
圧制御回路16が省かれていることが相違する点である。
昇圧回路15は図１と同様で高電圧Ｖpp（２０Ｖ）用のみ
の構成である。
【００３２】図１７はこの発明の第３実施例に係るメモ
リセルにおける消去、書き込み及び読み出し動作時に各
所に印加される電圧例を示す図である。例えば５Ｖは電
源電圧Ｖccであり、２０ＶはＶpp電圧で消去／書き込み
用の高電圧、０ＶはＧＮＤ（接地電圧）で後に示す。選
択されるべきメモリセルにおいて書き込み動作中の電圧
印加時間をＴ1 ，Ｔ2 の期間で異ならせる。
リセルにおける消去、書き込み及び読み出し動作時に各
所に印加される電圧例を示す図である。例えば５Ｖは電
源電圧Ｖccであり、２０ＶはＶpp電圧で消去／書き込み
用の高電圧、０ＶはＧＮＤ（接地電圧）で後に示す。選
択されるべきメモリセルにおいて書き込み動作中の電圧
印加時間をＴ1 ，Ｔ2 の期間で異ならせる。
【００３３】この実施例では書き込み時、選択ゲートＳ
Ｇ1 は終始電源電圧Ｖccである。メモリセルの消去及び
読み出しの動作については前記図２４と同様であるので
説明は省略する。データの書き込み動作について前記実
施例と同様の条件で説明する。
Ｇ1 は終始電源電圧Ｖccである。メモリセルの消去及び
読み出しの動作については前記図２４と同様であるので
説明は省略する。データの書き込み動作について前記実
施例と同様の条件で説明する。
【００３４】すなわち、まず全ビットを消去（データ
“１”化、すなわちノーマリオン化）し、ソース（Ｓ）
側のワード線ＣＧn からＣＧ1 に向かって順次書き込ん
でいくものとする。書き込みの順番がＣＧ2 に来て、そ
のうちメモリセルＭＣ1 に“０”を書き込み、メモリセ
ルＭＣ2 には“１”データを保持することを想定する。
図１８から図２１は第３実施例に係る、図１６のメモリ
セル構成の要部の断面図であり、これを参照して以下説
明する。
“１”化、すなわちノーマリオン化）し、ソース（Ｓ）
側のワード線ＣＧn からＣＧ1 に向かって順次書き込ん
でいくものとする。書き込みの順番がＣＧ2 に来て、そ
のうちメモリセルＭＣ1 に“０”を書き込み、メモリセ
ルＭＣ2 には“１”データを保持することを想定する。
図１８から図２１は第３実施例に係る、図１６のメモリ
セル構成の要部の断面図であり、これを参照して以下説
明する。
【００３５】まず、一定期間Ｔ1 の間だけ全ワード線
（ＣＧ1 〜ＣＧn ）及び非選択のビット線ＢＬ2
（“１”書き込み）はＶcc（５Ｖ）に、選択されるビッ
ト線ＢＬ1 及び選択ゲートＳＧ2 はＧＮＤ（０Ｖ）に設
定される。これにより、ビット線ＢＬ2 下の選択ゲート
ＳＧ1 よりメモリセル側でＳＧ1 に隣接する拡散層及び
チャネル部は、選択ゲートＳＧ1 を有する選択トランジ
スタのしきい電圧Ｖthを２Ｖとすれば、Ｖcc（５Ｖ）−
Ｖth（２Ｖ）＝３Ｖに充電される。
（ＣＧ1 〜ＣＧn ）及び非選択のビット線ＢＬ2
（“１”書き込み）はＶcc（５Ｖ）に、選択されるビッ
ト線ＢＬ1 及び選択ゲートＳＧ2 はＧＮＤ（０Ｖ）に設
定される。これにより、ビット線ＢＬ2 下の選択ゲート
ＳＧ1 よりメモリセル側でＳＧ1 に隣接する拡散層及び
チャネル部は、選択ゲートＳＧ1 を有する選択トランジ
スタのしきい電圧Ｖthを２Ｖとすれば、Ｖcc（５Ｖ）−
Ｖth（２Ｖ）＝３Ｖに充電される。
【００３６】つまり、書き込みを行うメモリセルより先
の選択ゲートＳＧ1 側の全てのメモリセルはまだ書き込
みの順番が来ていないので、予め行った消去状態を保
ち、しきい電圧落ちのないトランスファーゲートとして
働く。従って、“１”書き込みをするメモリセルのドレ
インには、そのメモリセルの属するビット線の５Ｖを電
源として選択トランジスタの選択ゲートＳＧ1 の５Ｖで
導通制御された選択トランジスタの、そのしきい電圧
（ここでは２Ｖ）分落ちた３Ｖが伝達されることになる
（図１８）。“０”書き込みをするメモリセルのドレイ
ンには、そのメモリセルの属するビット線の０Ｖが伝達
されることになる（図１９）。
の選択ゲートＳＧ1 側の全てのメモリセルはまだ書き込
みの順番が来ていないので、予め行った消去状態を保
ち、しきい電圧落ちのないトランスファーゲートとして
働く。従って、“１”書き込みをするメモリセルのドレ
インには、そのメモリセルの属するビット線の５Ｖを電
源として選択トランジスタの選択ゲートＳＧ1 の５Ｖで
導通制御された選択トランジスタの、そのしきい電圧
（ここでは２Ｖ）分落ちた３Ｖが伝達されることになる
（図１８）。“０”書き込みをするメモリセルのドレイ
ンには、そのメモリセルの属するビット線の０Ｖが伝達
されることになる（図１９）。
【００３７】上記一定期間Ｔ1 経過後のＴ2 の期間では
書き込み対象のワード線ＣＧ2 の電圧を高電圧Ｖpp（２
０Ｖ）にする。ＳＧ1 とＣＧ1 で制御されるビット線Ｂ
Ｌ1下の選択トランジスタ及びメモリセルは導通状態で
ありメモリセルＭＣ1 のチャネル部は０Ｖに固定されて
いるので、ＭＣ1 への電子注入（“０”書き込み）が行
われる（図２０）。
書き込み対象のワード線ＣＧ2 の電圧を高電圧Ｖpp（２
０Ｖ）にする。ＳＧ1 とＣＧ1 で制御されるビット線Ｂ
Ｌ1下の選択トランジスタ及びメモリセルは導通状態で
ありメモリセルＭＣ1 のチャネル部は０Ｖに固定されて
いるので、ＭＣ1 への電子注入（“０”書き込み）が行
われる（図２０）。
【００３８】一方、非選択のビット線ＢＬ2 下の拡散層
及びチャネル部は容量結合によってＣＧ2 のＶpp電圧
（２０Ｖ）に引っ張られ、初期の充電値（３Ｖ）よりＶ
cpだけ高くなる。これにより、ビット線ＢＬ2 下のＳＧ
1 で制御される選択トランジスタは、そのゲート，ソー
ス間電圧ＶGSがしきい電圧Ｖthを越えられず、カットオ
フする。この結果ビット線ＢＬ2 からの電流供給はなく
なり、メモリセルＭＣ2のチャネル部の電位はさらに高
くなるので、このＭＣ2 への書き込みは抑制される（図
２１）。
及びチャネル部は容量結合によってＣＧ2 のＶpp電圧
（２０Ｖ）に引っ張られ、初期の充電値（３Ｖ）よりＶ
cpだけ高くなる。これにより、ビット線ＢＬ2 下のＳＧ
1 で制御される選択トランジスタは、そのゲート，ソー
ス間電圧ＶGSがしきい電圧Ｖthを越えられず、カットオ
フする。この結果ビット線ＢＬ2 からの電流供給はなく
なり、メモリセルＭＣ2のチャネル部の電位はさらに高
くなるので、このＭＣ2 への書き込みは抑制される（図
２１）。
【００３９】図２２は図１６のロウデコーダ14を介して
上記Ｖcc電圧を選択ゲートに供給するための回路例であ
る。メインデコーダ25が選択ゲートＳＧ1 ，ＳＧ2 を制
御し、プリデコーダ26が制御ゲートを動作制御する。27
はレベルシフタ、28はトランスファスイッチである。低
電圧制御回路を省くことにより、選択ゲートＳＧ1 の印
加電圧はバッファ29を介してのＶcc（５Ｖ）のみとな
る。これにより、前記実施例よりも回路構成において素
子数を削減することができる。
上記Ｖcc電圧を選択ゲートに供給するための回路例であ
る。メインデコーダ25が選択ゲートＳＧ1 ，ＳＧ2 を制
御し、プリデコーダ26が制御ゲートを動作制御する。27
はレベルシフタ、28はトランスファスイッチである。低
電圧制御回路を省くことにより、選択ゲートＳＧ1 の印
加電圧はバッファ29を介してのＶcc（５Ｖ）のみとな
る。これにより、前記実施例よりも回路構成において素
子数を削減することができる。
【００４０】なお、この発明は上記実施例に限定される
ものではなく、メモリセルは直列接続されず１個ずつの
構成でもよく、そのドレインが選択トランジスタに、ソ
ースが電圧切換え手段を伴う素子に接続されるようにな
っていてもよい。
ものではなく、メモリセルは直列接続されず１個ずつの
構成でもよく、そのドレインが選択トランジスタに、ソ
ースが電圧切換え手段を伴う素子に接続されるようにな
っていてもよい。
【００４１】以上説明したようにこの発明によれば、選
択ゲートへの制御電圧として書き込み禁止用の高い電圧
（０Ｖと書き込み電圧Ｖppの中間の電圧Ｖm ）を用いな
い。従って、メモリセルアレー内で従来中間電圧を扱っ
ていた選択ゲートと、メモリセルトランジスタのゲート
酸化膜を作り分ける必要がない。よってプロセス上信頼
性の高いゲート酸化膜を形成することができる。しか
も、面積が小さなメモリセルアレーが実現され、また周
辺回路でも中間電圧用のMOS FET が不要になりチップ面
積を小さくできる不揮発性半導体記憶装置が提供でき
る。
択ゲートへの制御電圧として書き込み禁止用の高い電圧
（０Ｖと書き込み電圧Ｖppの中間の電圧Ｖm ）を用いな
い。従って、メモリセルアレー内で従来中間電圧を扱っ
ていた選択ゲートと、メモリセルトランジスタのゲート
酸化膜を作り分ける必要がない。よってプロセス上信頼
性の高いゲート酸化膜を形成することができる。しか
も、面積が小さなメモリセルアレーが実現され、また周
辺回路でも中間電圧用のMOS FET が不要になりチップ面
積を小さくできる不揮発性半導体記憶装置が提供でき
る。
【図１】この発明の第１実施例としてのＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭデバイスの要部を示す回路ブロック
図。
ッシュＥＥＰＲＯＭデバイスの要部を示す回路ブロック
図。
【図２】この発明の第１実施例に係る、図１に示すデバ
イスの動作時の各所に印加される電圧例を示す図。
イスの動作時の各所に印加される電圧例を示す図。
【図３】この発明の第１実施例に係るメモリセル構成の
要部の第１断面図。
要部の第１断面図。
【図４】この発明の第１実施例に係るメモリセル構成の
要部の第２断面図。
要部の第２断面図。
【図５】この発明の第１実施例に係るメモリセル構成の
要部の第３断面図。
要部の第３断面図。
【図６】この発明の第１実施例に係るメモリセル構成の
要部の第４断面図。
要部の第４断面図。
【図７】この発明の第２実施例に係る、図１に示すデバ
イスの動作時の各所に印加される電圧例を示す図。
イスの動作時の各所に印加される電圧例を示す図。
【図８】この発明の第２実施例に係るメモリセル構成の
要部の第１断面図。
要部の第１断面図。
【図９】この発明の第２実施例に係るメモリセル構成の
要部の第２断面図。
要部の第２断面図。
【図１０】この発明の第２実施例に係るメモリセル構成
の要部の第３断面図。
の要部の第３断面図。
【図１１】この発明の第２実施例に係るメモリセル構成
の要部の第４断面図。
の要部の第４断面図。
【図１２】図１の一部の具体例を示す第１の回路図。
【図１３】図１の一部の具体例を示す第２の回路図。
【図１４】図１の一部の具体例を示す第３の回路図。
【図１５】図１の一部の具体例を示す第４の回路図。
【図１６】この発明の第３実施例としてのＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭデバイスの要部を示す回路ブロッ
ク図。
ラッシュＥＥＰＲＯＭデバイスの要部を示す回路ブロッ
ク図。
【図１７】この発明の第３実施例に係る、図１６に示す
デバイスのメモリセルの動作時の各所に印加される電圧
例を示す図。
デバイスのメモリセルの動作時の各所に印加される電圧
例を示す図。
【図１８】この発明の第３実施例に係るメモリセル構成
の要部の第１断面図。
の要部の第１断面図。
【図１９】この発明の第３実施例に係るメモリセル構成
の要部の第２断面図。
の要部の第２断面図。
【図２０】この発明の第３実施例に係るメモリセル構成
の要部の第３断面図。
の要部の第３断面図。
【図２１】この発明の第３実施例に係るメモリセル構成
の要部の第４断面図。
の要部の第４断面図。
【図２２】図１６の一部の具体例を示す回路図。
【図２３】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
メモリセルを一部抜き出して示す回路図。
メモリセルを一部抜き出して示す回路図。
【図２４】従来のメモリセルにおける消去、書き込み及
び読み出し動作時に各所に印加される電圧例を示す図。
び読み出し動作時に各所に印加される電圧例を示す図。
ＳＧ1 ，ＳＧ2 …選択ゲート、ＣＧ…制御ゲート、ＢＬ
…ビット線、11…データラッチ／センス回路、12…カラ
ムゲート、13…カラムデコーダ、14…ロウデコーダ、15
…Ｖpp系昇圧回路、16…低電圧制御回路。
…ビット線、11…データラッチ／センス回路、12…カラ
ムゲート、13…カラムデコーダ、14…ロウデコーダ、15
…Ｖpp系昇圧回路、16…低電圧制御回路。
Claims (15)
- 【請求項１】 電荷蓄積層を有するトランジスタからな
るメモリセルと、 前記メモリセルがつながる電流経路に設けられる選択ト
ランジスタと、 前記メモリセルのドレイン側が前記選択トランジスタを
介して接続されるビット線と、 書き込み時に非選択のメモリセルが属するビット線に比
較的低くかつ選択トランジスタのしきい値より高い第１
の電圧を印加するビット線印加手段と、 前記書き込み時に選択トランジスタのゲートにはそのし
きい値より高くかつ前記第１の電圧より低い第２の電圧
を印加するゲート電圧印加手段と、 前記書き込み時に選択されたメモリセルのドレインには
前記第２の電圧より前記選択トランジスタのしきい値分
以上低い第３の電圧が一定期間印加され、一定期間経過
後書き込むべきメモリセルの行の制御ゲートが高電圧に
印加される制御ゲート電圧切換え手段とを具備したこと
を特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記第１の電圧は外部電源電圧Ｖccに略
等しいことを特徴とする請求項２記載の不揮発性半導体
記憶装置。 - 【請求項３】 前記第３の電圧は接地電位に略等しいこ
とを特徴とする請求項１記載の不揮発性半導体記憶装
置。 - 【請求項４】 前記ゲート電圧印加手段は前記第２の電
圧を印加する前の所定期間において前記選択トランジス
タのゲートに第１の電圧以上高い第４の電圧を印可して
おく電圧印加手段をさらに具備していることを特徴とす
る請求項１から３いずれか記載の不揮発性半導体記憶装
置。 - 【請求項５】 前記第４の電圧は外部電源電圧Ｖccに略
等しいことを特徴とする請求項４記載の不揮発性半導体
記憶装置。 - 【請求項６】 半導体基板表面のソース領域及びドレイ
ン領域と、このソース領域、ドレイン領域間の前記半導
体基板上に形成された制御ゲート電極と、前記制御ゲー
ト電極と前記半導体基板との間に電荷蓄積層を有するト
ランジスタで構成されるメモリセルと、 前記メモリセルの端部に設けられる選択トランジスタ
と、 前記メモリセルのドレイン領域側が前記選択トランジス
タの電流通路を介して結合されるビット線と、 書き込み時の第１期間に前記メモリセルの制御ゲート電
極と非選択の前記ビット線に第１の電圧を印加し前記選
択トランジスタのゲート電極に第２の電圧を印加して前
記選択トランジスタをオンさせることにより、少なくと
も非選択の前記ビット線が属する前記メモリセルのドレ
イン領域側を前記第２の電圧より前記選択トランジスタ
の持つしきい電圧分低い第３の電圧に充電する充電手段
と、 書き込み時の第２期間に書き込み用の高電圧を前記制御
ゲート電極に印加することによって起こる前記制御ゲー
ト電極と前記電荷蓄積層と前記半導体基板との容量結合
で、前記メモリセルのソース，ドレイン領域及びその間
の半導体基板のチャネル部の電圧を上昇させ、前記充電
手段における前記第３の電圧を上昇させる制御ゲート電
圧切換え手段と、 前記容量結合により前記選択トランジスタのソース，ゲ
ート間電圧が前記選択トランジスタのしきい電圧より小
さくなることにより前記選択トランジスタをカットオフ
させ、前記メモリセルの電流通路を遮断させる書き込み
防止手段とを具備したことを特徴とする不揮発性半導体
記憶装置。 - 【請求項７】 前記第１の電圧は外部電源電圧Ｖccに実
質的に等しいことを特徴とする請求項６記載の不揮発性
半導体記憶装置。 - 【請求項８】 前記第２の電圧は前記選択トランジスタ
の持つしきい電圧より高くかつ前記第１の電圧より低い
ことを特徴とする請求項６または７記載の不揮発性半導
体記憶装置。 - 【請求項９】 前記第２の電圧は前記選択トランジスタ
の持つしきい電圧より高くかつ前記第１の電圧と実質的
に等しいことを特徴とする請求項６または７記載の不揮
発性半導体記憶装置。 - 【請求項１０】 前記メモリセルの書き込み時の第２期
間において、前記選択トランジスタのゲート電極に前記
第２の電圧よりも低くかつ前記選択トランジスタのしき
い電圧より高い第４の電圧を印加する電圧切換え手段を
さらに具備することを特徴とする請求項９記載の不揮発
性半導体記憶装置。 - 【請求項１１】 前記第１及び第２の電圧は外部電源電
圧Ｖccに実質的に等しいことを特徴とする請求項１０記
載の不揮発性半導体記憶装置。 - 【請求項１２】 半導体基板表面のソース領域及びドレ
イン領域と、このソース領域、ドレイン領域間の前記半
導体基板上に形成された制御ゲート電極と、前記制御ゲ
ート電極と前記半導体基板との間に電荷蓄積層を有する
トランジスタで構成されるメモリセルと、 前記メモリセルの端部に設けられる選択トランジスタ
と、 前記メモリセルのドレイン領域側が前記選択トランジス
タの電流通路を介して結合されるビット線と、 書き込み時に非選択の前記ビット線に比較的低くかつ前
記選択トランジスタの持つしきい電圧より高い第１の電
圧を印加するビット線印加手段と、 前記書き込み時に前記選択トランジスタのゲートにはそ
のしきい電圧より高くかつ前記第１の電圧以下の第２の
電圧を印加するゲート電圧印加手段と、 前記書き込み時に選択された前記メモリセルのドレイン
領域には前記第２の電圧より前記選択トランジスタのし
きい電圧分以上低い第３の電圧が一定期間印加され、一
定期間経過後、書き込むべき前記メモリセルの制御ゲー
ト電極が高電圧に印加される制御ゲート電圧切換え手段
とを具備したことを特徴とする不揮発性半導体記憶装
置。 - 【請求項１３】 前記第１の電圧は外部電源電圧Ｖccに
実質的に等しく、前記第３の電圧は接地電位に略等しい
ことを特徴とする請求項１２記載の不揮発性半導体記憶
装置。 - 【請求項１４】 前記第１の電圧と第２の電圧は実質的
に等しいことを特徴とする請求項１２または１３記載の
不揮発性半導体記憶装置。 - 【請求項１５】 前記書き込み時において前記第２の電
圧を前記一定期間での印加時に比べて前記一定期間経過
後の方を低くする電圧切換え手段をさらに具備すること
を特徴とする請求項１４記載の不揮発性半導体記憶装
置。
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|---|---|---|---|
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|---|---|---|---|
| JP5-320712 | 1993-12-21 | ||
| JP32071293 | 1993-12-21 | ||
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|---|---|---|---|---|
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-
1994
- 1994-12-08 JP JP30495794A patent/JP3181478B2/ja not_active Expired - Fee Related
Cited By (12)
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|---|---|---|---|---|
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