JPH04186598A

JPH04186598A - 不揮発性半導体記憶装置

Info

Publication number: JPH04186598A
Application number: JP2318397A
Authority: JP
Inventors: Tomoharu Tanaka; 智晴田中; Yoshihisa Iwata; 佳久岩田; Yasushi Sakui; 康司作井; Masaki Momotomi; 正樹百冨
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-21
Filing date: 1990-11-21
Publication date: 1992-07-03
Anticipated expiration: 2016-09-04
Also published as: DE4132826C2; DE4132826A1; KR950014822B1; US5280454A; JP3204666B2; KR920010647A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、浮遊ゲートと制御ゲートを有する電気的書き
替え可能なメモリセルを用いた不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）に係り、特にＮＡＮＤセル構成のメモ
リセルアレイを有するＥＥＦＲＯＭに関する。

（従来の技術）ＥＥＰＲＯＭの中で高集積化可能なものとして、メモリ
セルを複数個直列接続したＮＡＮＤセル型のＥ　Ｅ　Ｐ
、ＲＯＭが知られている。一つのメモリセルは基板上に
絶縁膜を介して浮遊ゲートと制御ゲートが積層されたＰ
Ｅ７ＭＯ８構造を有し、複数個のメモリセルが隣接する
もの同士でそのソース、ドレインを共用する形で直列接
続されてＮＡＮＤセルを構成する。

ＮＡＮＤセルの２端側ドレインは選択ゲートを介してビ
ット線に接続され、他端側ソースはやはり選択ゲートを
介して共通ソース線に接続される。この様なメモリセル
か複数個マトリクス配列されてＥＥＰＲＯＭが構成され
る。メモリセルアレイは通常、ｎ型半導体基板に形成さ
れたｐ型つェル内に形成される。

このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りであ
る。

データ書込みは、ビット線から遠い方のメモリセルから
順に行う。ｎチャネルの場合を説明すると、選択された
メモリセルの制御ゲートには昇圧された書き込み電位Ｖ
ｌ）ｐ（−２０Ｖ程度）を印加し、これよりビット線側
にある非選択メモリセルの制御ゲートおよび選択ゲート
には中間電位Ｖ　ｐｐＭ（−１０Ｖ程度）を印加し、ビ
ット線にはデータに応じてＯＶ（例えば“１”）または
中間電位（例えば“０”）を印加する。このときビット
線の電位は非選択メモリセルを転送されて選択メモリセ
ルのドレインまで伝わる。データ“１”のときは、選択
メモリセルの浮遊ゲートとトレイン間に高電界がかかり
、ドレインから浮遊ゲートに電子がトンネル注入されて
しきい値が正方向に移動する。データ“０”のときはし
きい値変化はない。

データ消去は、ＮＡＮＤセル内の全てのメモリセルに対
して同時に行われる。すなわち全ての制御ゲート、選択
ゲートを０■とし、ｐ型ウェルおよびｎ型基板に昇圧さ
れた消去電位ＶｐｐＥ　　（−２０Ｖ）を印加する。こ
れにより全てのメモリセルにおいて浮遊ゲートの電子が
ウェルに放出され、しきい値が負方向に移動する。

データ読出しは、選択されたメモリセルの制御ゲートを
０■とし、それ以外のメモリセルの制御ゲートおよび選
択ゲートを電源電位Ｖｃｃ（−５Ｖ）として、選択メモ
リセルで電流が流れるか否かを検出することにより行わ
れる。

この様な従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、デー
タ消去は全てのメモリセルについて同時に行われるよう
になっている。したがって、１部のメモリセルのデータ
しか書き替える必要がない場合でも全てのメモリセルの
データを一括して消去しなげればならないという問題か
あった。

（発明が解決しようとする課８）以上のように従来のＮＡＮＤセル型ＥＥＦＲＯＭでは、
一部のデータの書き替えができないという問題があった
。

本発明はこの様な点に鑑みなされたもので、ブロック消
去を可能とし、かつブロック消去の際に無用な電圧スト
レスを与えることなく、また誤消去を確実に防止するよ
うにした〜ＡＮＤセル型のＥＥＦＲＯＭを提供すること
を目的とする。

［発明の構成］（課題を解決するための手段）本発明に係るＥＥＰＩ？Ｏ旧よ、第１導電型半導体基板
と、この基板に形成された第２導電型ウェルと、このウ
ェル内にＮＡＮＤセル型メモ型上モリセルアレイする。

メモリセルは積層形成された電荷蓄積層と制御ゲートを
有し、電荷蓄積層とウェル間の電荷の授受により電気的
書替えを可能としたものであって、各ＮＡ）ＪＤセルは
選択ゲートを介してビット線に接続される。このような
ＥＥＰＩ？ＯＭにおいて本発明は、選択されたＮＡＮＤ
セルブロック内の全ての制御ゲートに接地電位を与え、
非選択のＮＡＮＤセルブロック内の全ての制御ゲート、
全てのＮＡＮＤセルブロック内の全ての選択ゲートおよ
びメモリセルが形成された第２導電型ウェルに消去電位
を与えるデータ消去手段を有する。ここでデータ消去手
段は、特に立ち上げ時や立ち下げ時の過渡期に消去電位
が印加される各部の電位差を外部電源電位以下に抑えな
がら各部に消去電位を与える機能を有する。

（作用）本発明において、ＮＡＮＤセルブロックとは、メモリセ
ルアレイの中で制御ゲートを共通にする複数のＮＡＮＤ
セルの集合をいう。本発明によれば、ＮＡＮＤセルブロ
ック単位でのデータ消去が可能なＥＥＰＲＯＭが得られ
る。そして本発明において、ＮＡＮＤセルブロック単位
でデータ消去を行う際、選択。

非選択を問わず全てのＮＡＮＤセル内の選択ゲートに消
去電位を与えることによって、データ消去時に選択ゲー
ト部に電圧ストレスがかかることか防止される。また消
去電位の立ち上げ時および立ち下げ時に、消去電位か与
えられるウェル、各制御ゲートおよび選択ゲートの間に
それらの容量の差によって大きな電位差が生じる可能性
かある。これは誤消去の原因となる。本発明ではその過
渡時の各部の電位差を外部電源電位以下に抑える機能を
データ消去手段に持たせることによって、この様な誤消
去が確実に防止される。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図は実施例のＮＡＮＤセル型ＥＥＰＲＯＭの要部構
成を示している。図では、データ書き込みおよび読圧し
動作を制御する制御回路部は省略して、データ消去に関
係する部分のみ示している。メモリセルアレイ５は、後
に詳細に説明するようにｎ型シリコン基板に形成された
ｐ型ウェル４内に形成されている。このメモリセルアレ
イ５に対して、ブロック消去を行うためのブロック選択
回路７が設けられている。このブロック選択回路７の出
力に応じて各ＮＡＮＤセルブロック内の制御ゲートおよ
び選択ゲートに消去電位制御回路２から与えられる消去
電位を与えるために制御ゲート・選択ゲート制御回路６
が設けられている。消去電位は消去電位昇圧回路１が発
生する。この消去電位昇圧回路１から得られる消去電位
が消去電位制御回路２を介し、制御ゲート・選択ゲート
制御回路６を介して各ＮＡＮＤセルの制御ゲートおよび
選択ゲートに与えられる。消去電位制御回路２からの消
去電位はまたｐ型ウェル４にも与えられる。ｎ型基板の
電位は、基板電位制御回路３によって制御される。

ビット線制御回路８は、データ書き込み時および読出し
時に動作するもので、データ消去時はメモリセルアレイ
５から切り離される。

第２図（ａ）　（ｂ）は実施例のメモリセルの一つのＮ
ＡＮＤセル部の平面図と等価回路であり、第３図（ａ）
　（ｂ）はそれぞれ第２図（ａ）のＡ−Ａ’およびＢ−
Ｂ’断面図である。ｎ型シリコン基板９のメモリセルア
レイ領域にはｐ型ウェル４が形成され、このｐ型ウェル
４の素子分離絶縁膜１２によって区画された領域にＮＡ
ＮＤセルか形成されている。一つのＮＡＮＤセルに着目
して説明すると、この実施例では８個のメモリセルＭｌ
−Ｍ８によりＮＡＮＤセルか構成されている。各メモリ
セルは、ｐ型ウェル４上に熱酸化により形成された薄い
ゲート絶縁膜１３を介して第１層多結晶シリコン膜によ
る浮遊ゲート１４　（１４，〜１４８）か形成され、こ
の上に層間絶縁膜１５を介して第２層多結晶シリコン膜
による制御ゲート１６（１６＋〜１６８）が積層形成さ
れている。浮遊ゲート１４が電荷蓄積層である。各メモ
リセルの制御ゲート１６は横方向に配列されるＮＡＮＤ
セルについて連続的に制御ゲート線ＣＧ　（ＣＧＩ〜Ｃ
Ｇ８）として配設され、通常これがワード線となる。メ
モリセルのソース。

ドレイン拡散層であるｎ型層１１は隣接するもの同士で
共用されて８個のメモリセルＭ１〜Ｍ８が直列接続され
ている。これら８個のメモリトランジスタのドレイン側
、ソース側にはそれぞれ選択ゲートＳｌ、Ｓ２か設けら
れている。これら選択ゲートのゲート絶縁膜は通常メモ
リセル部とは別にそれより厚く形成されて、その上に２
層のゲート電極１４．．１６９および１４　＋ｏ、　　
１６＋ｏが形成されている。これらの二層のゲート電極
は所定間隔でコンタクトして制御ゲート線ＣＧの方向に
連続的に配設されて選択ゲート線ＳＧＩ、ＳＧ２となる
。素子形成された基板上はＣＶＤ絶縁膜１７により覆わ
れ、この上にビット線１８が配設されている。ビット線
１８は、一方の選択ゲートＳ１のドレイン拡散層にコン
タクトしている。他方の選択ゲートＳ２のソース拡散層
は通常共通ソース線として複数のＮＡＮＤセルに共通に
配設される。

第４図はこの様なＮＡＮＤセルがマトリクス配列された
メモリセルアレイの等価回路を示している。

この実施例におけるブロック消去の概略を第５図を用い
て説明する。メモリセルアレイは第５図に示すように複
数のＮＡＮＤセルブロック２０（２０，〜２０ゎ）によ
り構成されている。いま消去モードで上から２番目のＮ
ＡＮＤセルブロック２０□か選択されたとすると、メモ
リセルアレイか形成されたｐ型ウェルおよびｎ型基板に
消去電位ｖｐｐＥ　（−２０Ｖ）か印加され、同時に選
択されたＮＡＮＤセルブロック２０２内のすべての制御
ゲートにＯｖか印加される。そして選択されたＮＡＮＤ
セルブロックおよび非選択のＮＡＮＤセルブロック内の
すべての選択ゲート、非選択のＮＡＮＤセルブロック内
のすべての制御ゲートには消去電位Ｖ　ｐｐＥが与えら
れる。ビット線はすべてフローティングとされる。この
結果、選択されたＮＡＮＤセルブロック２０２内ですべ
てのメモリセルの浮遊ゲートの電子かｐ型ウェルに放出
されて、データ消去がなされることになる。

このブロック消去動作において、第１に、メモリセル内
の全ての選択ゲートに消去電位を与えていることが重要
である。選択ゲートの電位は消去動作には直接関係はな
い。しかし、選択ゲートをたとえば接地したとすると、
ｐ型ウェルに高い消去電位が印加されるために選択ゲー
トのゲート絶縁膜に無用の高電界が印加されることにな
る。本発明では、消去動作時に選択ゲートに無用の高電
界が印加されることがなくなり、高い信頼性が得られる
。第２に重要なことは、消去電位が印加される各部の過
渡時の電位差が、後に詳細に説明するように電源電位以
下に抑えられていることである。消去電位が印加される
各部は、容量の違いによって、消去電位立ち上げ時や立
ち下げ時に大きな電位差が生じる可能性がある。たとえ
ば、メモリセルアレイが形成されたｐ型ウェルは大きい
容量を有するから、ｐ型ウェルの周辺部に電位供給線を
コンタクトさせた場合、周辺部か速やかに電位変化して
も、電位供給線がコンタクトしていない中央部の電位変
化が大幅に遅れる。そうすると、メモリセルアレイの一
部では、過渡的に制御ゲート或いは選択ゲートとｐ型ウ
ェルの間に大きな電位差が生じる。これは、誤消去等の
原因となる。

本発明においては、全ての消去電位供給線を電流容量が
限られた一つの昇圧回路の出力から分岐して配設し、ま
たそれらの消去電位供給線を一つのノードにまとめて放
電させることにより、各部の過渡的な電位差を電源電位
以下に抑えて、その様な不都合を解消している。

上述のようなブロック消去を行うための第１図の各部の
具体的な構成と動作を次に具体的に説明する。

第６図は、第１図のブロック選択回路７および制御ゲー
ト・選択ゲート制御回路６の具体的構成を、一つのＮＡ
ＮＤセルブロック２０ｉについて示したものである。ブ
ロック選択回路７は、ロウデコーダ・イネーブル信号Ｒ
ＤＥＮＢとアドレス信号ａｔの論理をとるＮＡＮＤゲー
トＧ１が基本回路であり、選択されたブロックについて
はノードＮｌが“Ｈ”レベルになる。このノードＮ１の
信号は、転送ゲート７１を介し、またはインバータ１２
と転送ゲート７２．を介して制御ゲート・選択ゲート制
御回路６に入力される。転送ゲート７１と７２はこの実
施例では、ＰＭＯ８トランジスタとＮＭＯＳトランジス
タを並列接続して構成されており、消去制御信号ＥＲＡ
ＳＥ　、　ＥＲＡＳＥによっていずれか一方が導通状態
になるように制御される。すなわちデータ消去時は、制
御信号ＥＲＡＳＥが“Ｈ“レベルであって、このとき転
送ゲート７２かオンとなり、ノードＮ１の信号がインバ
ータ■２で反転されてノードＮ２に伝達される。つまり
、消去モードで選択ブロックについてノードＮ２が“Ｌ
”　レベルになる。ブロック選択回路７のノードＮｌは
また、読出し時に“Ｈルベルとなる制御信号ＲＥＡＤに
よって制御される別の転送ゲート７３を介して、ＮＡＮ
Ｄセルブロックのソース側の選択ゲートに接続される。

制御ゲート・選択ゲート制御回路６には、第１図の昇圧
電位制御回路２から得られる昇圧電位ＶｐｐＥ　　（−
２０ｖ）を各制御ゲートに与えるための共通駆動回路６
１を有する。駆動回路６１は、ＰＭＯ８負荷トランジス
タＱ　ｐｉ、　　Ｑ　ｐ２とＮＭＯＳドライバトランジ
スタＱ　Ｎｌ、　Ｑ　Ｎ２により構成されている。

ノードＮ２の信号が一方のドライバトランジスタＱＮＩ
のゲートに直接入力され、他方のドライバトランジスタ
ＱＮ２のゲートにはインバータ１１により反転されて入
力される。これにより、駆動回路６１には相補出力が得
られる。この駆動回路６１の一方の出力すなわちドライ
バトランジスタＱＮ２のドレイン出力は、消去モードの
選択ブロックについては“Ｌ２レベルであり、これかＮ
ＡＮＤセルブロック２０１の制御ゲート線ＣＧに制御信
号ＣＤ（ＣＤＩ〜ＣＤ８）を供給するための転送ゲート
６２１〜６２８の制御信号として用いられる。したがっ
て選択ブロックについて転送ゲート６２１〜６２８はオ
フである。制御信号ＣＤは消去モートでは消去電位Ｖ　
１）Ｉ）Ｅである。制御ゲート線ＣＧにはそれぞれ放電
用のＮＨＯ２トランジスタＱ　Ｎ８．・・・。

ＱＮＩＯ，・・・、ＱＮ１４．　・・・、ＱＮｌＢが設
けられている。駆動回路６１の他方の出力すなわちドラ
イバトランジスタＱＮＩのドレイン出力はこれらの放電
用トランジスタのゲートに制御信号として入る。

したかって、ブロック選択回路７の出力、っまリノード
Ｎ２か“Ｌ”レベルである消去モードの選択ブロックに
ついては、駆動回路６１の一方のドライバトランジスタ
ＱＮＩのドレイン出力が“Ｈ”レベル、他方のドライバ
トランジスタＱＮ２のドレイン出力か“Ｌ”レベルであ
るから、転送ゲート６２１〜６２８のＰＭＯ３トランジ
スタには“Ｈ“レベル、　ＮＭＯＳトランジスタには″
Ｌ″レベルが入ってこれらはすべてオフとなる。このと
き各制御ゲート線ＣＧに設けられた放電用トランジスタ
Ｑ　Ｎ８．・・・、ＱＮＩＯ，・・・、ＱＮ１４．　・
・・、ＱＮＩＯがオンになって、選択ブロックの制御ゲ
ートはすべて０■とされる。非選択ブロックでは、ノー
ドＮ２が“Ｈ“レベルであるから、駆動回路６１の出力
は選択ブロックとは逆になり、転送ゲート６２１〜６２
８がオンとなって制御信号ＣＤか各制御ゲート線ＣＧに
与えられる。

制御ゲート・選択ゲート制御回路６内には、ドレイン側
の選択ゲート線ＳＧＩを制御するＣ２ＭＯＳインバータ
構成の選択ゲート駆動回路６３が設けられている。この
駆動回路６３の電源には、書き込み時に中間電位となり
それ以外では外部電源電位ＶＣＣと同じ値をとる制御信
号Ｖ　ＭＳＧが用いられている。この駆動回路６３のＰ
ＭＯ８側クロッり信号ＥＲＡＳＥ　Ｈは、消去モードで
Ｖ　ｐｐＥと同じ高電位となる信号である。またドレイ
ン、ソース両方の選択ゲート線ＳＧＩ、ＳＧ２には、制
御信号ＥＲＡＳＥ　Ｈにより制御されるＮＨＯ２トラン
ジスタＱＮ１２　、　ＱＮ１７を介して消去時に昇圧電
位Ｖ　ｐｐＥと同じ電位となる制御信号ｖ　ｐｐｓｃが
与えられるようになっている。したがって消去モードに
おいては、選択ブロック、非選択ブロックを問わず、Ｎ
ＨＯ２）ランジスタＱＮ１２　、　　ＱＮ１７がオンに
なって、選択ゲート線ＳＧＩ、５Ｇ２１：制御信号Ｖ　
ｐｐＳＧが与えられる。厳密にいえば、選択ゲート線Ｓ
ＧＩ。

ＳＧ２に与えられるのは、ＮＭＯＳトランジスタＱＮ１
２　、　ＱＮ１７のしきい値をＶｔｈとして、Ｖ　ｐｐ
Ｅ−ｖｔｈである。メモリセルアレイが形成されたｐ型
ウェルと同時に、ＮＡＮＤセルの共通ソースにはソース
には、消去モードにおいて消去電位Ｖ　ｐｐＥとなるウ
ェル制御信号Ｖｖｅｌｌが与えられる。

第７図は、第１図の消去電位制御回路２の部分の具体例
である。この消去電位制御回路２は、第６図に示した選
択ゲート制御信号ｖ　ｐｐＳＧ、ウェル電位制御信号Ｖ
ｗｅｌｌ、制御ゲート制御信号ＣＤＩ〜ＣＤ８を得る回
路である。消去イネーブル信号…ｍにより制御されて消
去電位発生回路１から得られる消去電位Ｖ　ｐｐＥが８
カされる一つの出力回路２０が設けられ、この出力回路
２０からの８カが並列に分配されて入る複数個の消去電
位切替回路２１によって、各制御信号Ｖ　ｐｐＳＧ、　
Ｖ　ｗｅｌ　ｌ。

ＣＤ１〜ＣＤ８の信号線に消去電位が出力されるように
なっている。すなわち圧力回路２０は、消去イネーブル
、信号ＥＥＮＢＩが“Ｈ“レベルのとき、ＮＭＯＳトラ
ンジスタＱ　Ｎ１９かオン、ＰＭＯＳ　）ランジスタＱ
　ｐ１２がオフである。消去イネーブル信号ＥＥＮＢＩ
か“Ｌ”レベルになると、ＮＨＯ２）ランジスタＱ　Ｎ
１９がオフ、ＰＭＯＳトランジスタＱ　ｐ１２がオンと
なり、ノードＮ３には、ＤタイプＮＭＯ３トランジスタ
ＱＤＩＳＰＭＯ８）ランジスタＱｐ１２を介して消去電
位Ｖ　ｐｐＥがａカされる。ｎチャネル側およびｎチャ
ネル側に挿入されたＤタイプＮＭＯ３）ランジスタＱＤ
Ｉ、　ＱＤ２は、貫通電流を制限するためのものである
。

切替回路２１は、一つだけ具体例を示しているが、昇圧
電位出力回路部２１１とＶＣＣプリチャージ回路部２１
２を有する。すべての切替回路２１が同じ構成である。

昇圧電位出力回路部２１１は、ノードＮ３により制御さ
れるＤタイプＮＭＯ８トランジスタＱＤ３．　ＱＤ４と
消去イネーブル信号ＥＥＮＢＩにより制御されるＰＭＯ
Ｓ　トランジスタＱｐ１３の直列回路である。データ消
去時二の直列回路にはノードＮ３から消去電位ＶｐｐＥ
カ与えられて、Ｖ　ｐｐｓＧ、■νｅｌｌＳＣＤＩ〜Ｃ
Ｄ８の各信号線に消去電位Ｖ　ｐｐ）ｌ：が電位降下の
ない状態で供給される。

Ｖｃｅプリチャージ回路部２１２は、制御信号ＰＲＥ。

）？ＥＳＥＴによりそれぞれ制御されるＰＭＯＳ　トラ
ンジスタＱ　ｐ１４とＮＭＯＳトランジスタＱ　Ｎ２０
により構成されている。制御信号ＰＲＥ、ＲＥＳＥＴは
消去動作に入る際に同時に“Ｌ”レベルになる。これに
よりＰＭＯＳトランジスタＱ　ｐ１４かオン、ＮＨＯ２
トランジスタＱ　Ｎ２０がオフになって、消去イネーブ
ル信号ＥＥＮＢ２により制御されるＤタイプＮＭＯＳト
ランジスタＱＤ５を介して、Ｖ　ｐｐＳＧ、　Ｖ　ｗｅ
ｌｌ、ＣＤ１〜ＣＤ８の各信号線があらかじめ電源電位
ＶＣＣにプリチャージされる。

ここで、信号線Ｖ　ｐｐＳＧ、　Ｖ　ｗｅｌ　ｌ、ＣＤ
１〜ＣＤ８の容量は互いに異なるから、これらに対する
昇圧電位立ち上げ時に各部に電位差が生じる。

前述のようにこの電位差か大きくなると、誤消去を生じ
る可能性がある。この点に関して本発明では、電流容量
の小さい一つの昇圧電位発生回路１の出力を用いて、十
分にゆっくり昇圧することによって、昇圧過程での各部
の電位差が電源電位Ｖｃｃ以下に抑えられている。

Ｖｐｐ５Ｇ、　ＶｗｅｌＬ　ＣＤＩ　〜ＣＤ８の各信号
線は、ＮＭＯＳトランジスタＱＮ２１　、　ＱＮ２２　
、・・・、ＱＮ２５を介して一つのノードＮ４にまとめ
られている。これらのＮＨＯ２トランジスタＱＮ２１’
　、　　ＱＮ２２　、・・・。

Ｑ　Ｎ２５は消去動作終了後に“Ｈ”レベルになる制御
信号ＥＤＳＨにより共通に制御される。ノードＮ４には
、ＮＭＯＳトランジスタＱ　Ｎ２Ｂと抵抗Ｒ１からなる
放電回路２４に接続されている。すなわち、Ｖｐｐ５Ｇ
、　Ｖｗｅｌｌ、　ＣＤＩ　〜ＣＤ８の各信号線は、消
去電位立ち下げ時、ノードＮ４に設けられた一つの放電
経路を介して放電されることになる。

放電用ＮＭＯ８トランジスタＱ　Ｎ２６のゲートは、カ
レントミラー型ＣＭＯ３差動増幅回路２２により制御さ
れる。カレントミラー型ＣＭＯ８差動増幅回路２２は、
能動性負荷であるＰＭＯＳ　トランジスタＱｐ１７　、
　　ＱｐｌｇとＮＭＯＳドライバトランジスタＱＮ２８
　、　　ＱＮ２９　、制御信号ＥＤＳ３により制御され
る活性化用ＰＭＯ３）ランジスタＱｐ１９、および制御
信号ＥＤＳ３をインバータエ５で反転した信号で制御さ
れる電流源ＮＭＯ３ｌ−ランジスタＱ　Ｎ３０により構
成されている。ＣＭＯ３差動増幅回路２２の参照電位は
、ＥタイプＰＭＯＳトランジスタＱｐ２０゜ＤタイプＮ
ＭＯ８）ランジスタＱＤ７と抵抗Ｒ２，Ｒ３の直列回路
により発生される。

放電回路２４のノードＮ４には、電圧検出回路２３が設
けられている。電圧検出回路２３は、制御信号ＥＤＳ３
により制御される活性化用ＰＭＯ８）ランジスタＱｐ１
５、ノードＮ４にゲートが接続されたＰＭＯＳトランジ
スタＱｐ１６、およびゲートが接地されたＤタイプのＮ
ＭＯＳトランジスタＱＤｅの直列回路により構成されて
いる。すなわちノードＮ４の電位がＶｃｃ　−ｌ　Ｖｔ
ｈｐ　ｌ　　ｔ：ｖｔｈｐはＰＭＯＳトランジスタＱ　
ＮＩＢのしきい値電圧）まで低下すると、検出用ＰＭＯ
ＳトランジスタＱ　ｐｌ［ｉがオンになり、ＮＨＯ２ト
ランジスタＱＤ［ｉのドレイン電位か上昇する。

この電位がインバータエ４で反転されて、消去終了信号
ＥＤＥが出される。

このように、消去モードになって昇圧されたＶｐｐＳＧ
ＳＶｗｅｌｌ、　ＣＤＩ　〜ＣＤ８の各信号線は、消去
動作終了後は一つのノードＮ４にまとめられて放電回路
２４によって放電される。従って消去電位の立ち上げ時
と同様に立ち下げもゆっくり行われ、昇圧された各部の
電位差が外部電源電位Ｖｃｃ以下に抑えられるようにな
っている。

第８図は、第１図の基板電位制御回路３の具体的構成例
である。基本的な構成は、第７図に示した出力回路２０
と切替回路２１中の出力回路部とからなる昇圧電位供給
回路構成と同じである。

消去モード時以外は消去イネーブル信号ＥＥＮＢ２が“
Ｈ”レベルであり、このときＤタイプＮＭＯ８）ランジ
スタＱ　０１０かオンであって、基板には電源電位ＶＣ
Ｃか与えられる。消去イネーブル信号■Ｗが“Ｌ”レベ
ルになると、ＮＨＯ２ｈランジスタＱ　Ｎ３１かオフ、
ＰＭＯＳトランジスタＱｐ２１　、　　Ｑｐ２２かオン
になり、基板には消去電位Ｖ　［）Ｅか印加される。

第９図は、第６図において用いられる消去制御信号ＥＲ
ＡＳＥ　Ｈの８力回路である。この回路も第８図と基本
構成は同様である。第８図と異なるのは、制御信号ＰＲ
Ｅ、ＲＥＳＥＴにより制御されるＶＣＣプリチャージ回
路がある点である。この相違は、基板が消去時以外常時
電源電位Ｖｃｃが印加される必要があるのに対して、Ｅ
ｌ？ＡＳＥ　Ｈ信号線は通常Ｏｖに保たれる必要かある
ことによる。すなわち消去動作終了後は、“Ｈ”レベル
である制御信号ＲＥＳＥＴによってＮＭＯＳトランジス
タＱ　Ｎ３４がオン状態に保たれ、ＥＲＡＳＥ　Ｈ信号
線はＯＶとされる。消去モードに入って制御信号ＲＥＳ
ＥＴか“Ｌ”レベルになり、ＰＲＥが“Ｌ“レベルにな
ることによって、プリチャージがなされる。

第１０図は、第７図における複数の信号線を一つの放電
ノードＮ４にまとめるためのゲート制御信号ＥＤＳ）Ｉ
の発生回路である。制御信号ＥＤＳＨは、実施例の場合
１０個のＭＯＳトランジスタのゲートを制御するだけで
あるため、それ程大きい駆動能力は必要でない。したが
って第８図或いは第９図で用いている回路の前段部分に
相当する回路たけで構成している。消去動作が終了した
後、制御信号ＥＤＳＩが“Ｌ２レベルになってＮＭＯＳ
トランジスタＱ　Ｎ３５がオフになり、ついで制御信号
ＥＤＳ２が“Ｌ“レベルになってＰＭＯＳトランジスタ
Ｑ　ｐ２Ｂがオンになり、制御信号ＥＤＳＨが昇圧電位
Ｖ　ｐｐＥになる。この制御信号ＥＤＳＨによって、第
７図に示した転送ゲートＱＮ２１　、　、ＱＮ２２　、
・・・がオンになり、ついで制御信号ＥＤＳ３が“Ｌル
ベルになることにより、放電回路２４が活性化されるこ
とになる。

第１１図は、この実施例のＮＡＮＤセル型ＥＥＰＲＯＭ
での消去モードの動作タイミング図を示している。

まず消去制御信号ＥＲＡＳＥが“Ｈ”レベルになって消
去動作が始まる。ロウデコーダ・イネーブル信号ＲＤＥ
ＮＢが“Ｈ”レベルになり、これとアドレスａｉの論理
によって消去すべきＮＡＮＤセルブロックが決まる。そ
して制御信号ＰＲＥ、ＲＥＳＥＴか“Ｌ”レベルになり
、Ｖ　ｐｐｓＧＳＶ　ｗｅｌ　ｌ、ＣＤ１〜ＣＤ８、Ｅ
ＲＡＳＥ　Ｈの各信号線がＶＣＣにプリチャージされる
。

その後制御信号ＰＲＥは“Ｈ”レベルに戻り、消去イネ
ーブル信号ＥＥＮＢＩ　、　ＥＥＮＢ２が“Ｌ”レベル
となって、すべての選択ゲート線、非選択ＮＡＮＤセル
の制御ゲート線、ウェル電位および基板電位が消去電位
Ｖ　ｐｐＥまて昇圧される。所定の消去時間が過ぎると
、イネーブル制御信号ＥＥＮＢＩが“Ｈ“レベルになり
、これにより昇圧電位を各部に供給する共通出力回路２
０かオフになって、各切替回路２１は昇圧回路１から切
り離される。そして制御（ｉ号ＥＤＳＩか“Ｌ″レベル
ついてＥＤＳ２が“Ｌ”レベルになり、制御信号ＥＤＳ
ＨＨが消去電位Ｖ　ｐｐＥとなることにより、Ｖ　ｐｐ
ＳＧ、　Ｖ　ｗｅｌ　Ｉ、ＣＤ１〜ＣＤ８の各信号線は
一つの放電回路２４を通して放電される。放電レベルが
Ｖｃｃ−ｌＶｔｈｐｌになると、“Ｌ”レベルの放電終
了信号Ｔ７Ｔか出力される。その後、イネーブル信号Ｅ
ＥＮＢ２が“Ｈ”レベル、制御信号ＲＥＳＥＴが“Ｈ”
レベルになり、すべてのノードか消去動作前の状態にリ
セットされて、完全に消去動作が終了する。

以上のようにしてこの実施例においては、ＮＡＮＤセル
ブロック単位での選択消去か行われる。

そしてこの場合、全ての選択ゲートに消去電位が与えら
れるため、選択ゲート部の電圧ストレスがなくなり、高
い信頼性が得られる。また消去電位が与えられる各部の
電位上昇、および消去動作終了後の放電をゆっくり行う
ことによって、大きな電位差の発生を防止して誤消去を
確実に防止することができる。

本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲で種々変形して実施することができる
。

［発明の効果］以上述べたように本発明によれば、消去動作での特性劣
化や誤動作を確実に防止しながら、ＮＡＮＤセルブロッ
ク単位での選択消去を可能としたＮＡＮＤセル型ＥＥＦ
ＲＯＭを提供することかできる。

【図面の簡単な説明】

第１図は本発明の一実施例のＮＡＮＤセル型ＥＥＰＲＯ
Ｍの要部構成を示す図、第２図（ａ）　（ｂ）はＮＡＮＤセルのレイアウトと等
価回路図、第３図（ａ）　（ｂ）は第２図（ａ）のＡ−Ａ’および
Ｂ−Ｂ’断面図、第４図はメモリセルアレイの等価回路図、第５図はブロ
ック消去動作の概要を説明するだめの図、第６図は第１図のブロック選択回路と制御ゲート・選択
ゲート制御回路部の構成を示す図、第７図は第１図の昇
圧電位制御回路の構成を示す図、第８図は第１図の基板電位制御回路の構成を示す図、第９図は制御信号ＥＲＡＳＥ　Ｈの発生回路を示す図、
第１０図は制御信号ＥＤＳＨの発生回路を示す図、第１
１図は実施例の消去動作を説明するためのタイミング図
である。１・・消去電位昇圧回路、２・・・消去電位制御回路、
３・・・基板電位制御回路、４・・・ｐ型ウェル、５・
・・メモリセルアレイ、６・・・制御ゲート・選択ゲー
ト制御回路、７・・・ブロック選択回路、８・・・ビッ
ト線制御回路。出願人代理人　弁理士　鈴江武彦第１図（ａ）　　　　　　　　（ｂ）第２　図（ｂ）第３　図

Claims

【特許請求の範囲】

（１）第１導電型半導体基板と、前記基板に形成された第２導電型ウェルと、前記第２導
電型ウェル内にメモリセルがマトリクス配列され、メモ
リセルは積層形成された電荷蓄積層と制御ゲートを有し
、前記電荷蓄積層と第２導電型ウェル間の電荷の授受に
より電気的書替えを可能としたものであって、複数のメ
モリセルが直列接続されてＮＡＮＤセルを構成して選択
ゲートを介してビット線に接続されたメモリセルアレイ
とを備えた不揮発性半導体記憶装置において、選択され
たＮＡＮＤセルブロック内の全ての制御ゲートを接地電
位とし、非選択のＮＡＮＤセルブロック内の全ての制御
ゲート、全てのＮＡＮＤセルブロック内の全ての選択ゲ
ートおよびメモリセルが形成された第２導電型ウェルに
、各部の電位差を外部電源電位以下に抑えながら消去電
位を印加するデータ消去手段を有することを特徴とする
不揮発性半導体記憶装置。
（２）前記データ消去手段は、消去電位立ち下げ時に消
去電位が印加された前記第２導電型ウェル、前記非選択
のＮＡＮＤセルブロック内の全ての制御ゲート、および
全てのＮＡＮＤセルブロック内のすべての選択ゲートの
各部の電位差を外部電源電位以下に抑える機能を有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装
置。
（３）前記データ消去手段は、消去電位立ち下げ時に前
記第２導電型ウェル、前記非選択のＮＡＮＤセルブロッ
ク内の全ての制御ゲート、および全てのＮＡＮＤセルブ
ロック内のすべての選択ゲートの各部に繋がる電位供給
線を一つのノードにまとめて放電させ、それら各部の電
位差を外部電源電位以下に抑える一つの放電経路を有す
ることを特徴とする請求項１記載の不揮発性半導体記憶
装置。
（４）前記データ消去手段は、消去電位立ち上げ時に前
記第２導電型ウェル、前記非選択のＮＡＮＤセルブロッ
ク内の全ての制御ゲート、および全てのＮＡＮＤセルブ
ロック内のすべての選択ゲートの各部の電位差を外部電
源電位以下に抑える機能を有することを特徴とする請求
項１記載の不揮発性半導体記憶装置。