JP2001189087A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】消費電流を抑え、選択ゲート線に高速に電位を
供給できると共に、読み出し動作を高速化できる半導体
記憶装置を提供する。 【解決手段】メモリセルＭＣ１〜ＭＣ１６の両端に接続
された選択トランジスタＳＤ１、ＳＳ１のゲート電極
と、選択ゲート線駆動回路１３-１、１４-１との間に転
送トランジスタＭＮ１-０、ＭＮ１-１７が設けられる。
転送トランジスタＭＮ１-０、ＭＮ１-１７のゲート電極
にはゲート線Ｇが接続され、このゲート線Ｇの電位は電
位制御回路１１により制御される。また、メモリセルＭ
Ｃ１〜ＭＣ１６の制御ゲートと、ワード線駆動回路１５
-１〜１５-１６との間に転送トランジスタＭＮ１-１〜
ＭＮ１-１６が設けられる。転送トランジスタＭＮ１-１
〜ＭＮ１-１６のゲート電極に接続され、前記ゲート線
Ｇと切り離して設けられたゲート線Ｇ１の電位は高電圧
転送回路１６により制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関するものであり、特に電気的書き換えが可能なＮＡ
ＮＤメモリセル型のＥＥＰＲＯＭに関するものである。

【０００２】

【従来の技術】従来より、半導体記憶装置の一つとし
て、電気的書き換えを可能としたＥＥＰＲＯＭが知られ
ている。ＥＥＰＲＯＭのなかでも、メモリセルを複数個
直列に接続してＮＡＮＤメモリセル・ブロックを構成す
るＮＡＮＤセル型のＥＥＰＲＯＭは、高集積化ができる
ものとして注目されている。

【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモ
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有し、複数個のメモリセルが隣接するもの同士で
ソース・ドレインを共用する形で直列接続されてＮＡＮ
Ｄセルを構成する。このようなＮＡＮＤセルがマトリク
ス状に配列されてメモリセルアレイが構成される。

【０００４】メモリセルアレイは、ｐ形基板上に形成さ
れたｐ形ウェル内に集積形成される。まず、ｐ形基板上
にｎ形ウェルが形成され、さらにｎ形ウェル内にメモリ
セルアレイを集積形成するためのｐ形ウェルが形成され
る。

【０００５】列方向に並ぶメモリセルの一端側のドレイ
ンは、それぞれ選択ゲートトランジスタを介してビット
線に共通接続され、他端側のソースは選択ゲートトラン
ジスタを介して共通ソース線（基準電位配線）に接続さ
れている。メモリセルトランジスタの制御ゲートはワー
ド線に共通接続され、選択ゲートトランジスタのゲート
は選択ゲート線に共通接続されている。

【０００６】次に、ＮＡＮＤセル型ＥＥＰＲＯＭの動作
について説明する。ここでは、メモリセルトランジスタ
として、ｎチャネルのトランジスタを用いた場合を例に
取る。

【０００７】データ書き込みは次のように行われる。デ
ータ書き込みでは、ビット線から最も離れた位置のメモ
リセルから順に、データの書き込みが行われる。選択さ
れたメモリセルの制御ゲートには、高電圧Ｖpp（２０Ｖ
程度）が印加され、それよりビット線側にあるメモリセ
ルの制御ゲート及び選択ゲートには中間電位ＶppM（１
０Ｖ程度）が印加される。ビット線には、データに応じ
て０Ｖ（例えば“１”）または中間電位（例えば
“０”）が与えられる。ビット線側の選択ゲート線には
電源電位が与えられ、ソース線側の選択ゲート線には接
地電位が与えられる。このとき、ビット線の電位は、選
択ゲートトランジスタ及び非選択メモリセルを通して選
択メモリセルのドレインまで伝達される。

【０００８】ビット線に０Ｖが与えられたとき（書き込
みデータがあるとき、すなわちデータが“１”のと
き）、その電位は選択メモリセルのドレインまで伝達さ
れて、選択メモリセルのゲートとドレインとの間に高電
界がかかる。このため、ドレイン（基板）から浮遊ゲー
トに電子注入が生じる（電子がトンネル注入される）。
これにより、選択メモリセルのしきい値は正方向にシフ
トする。

【０００９】一方、ビット線に中間電位が与えられたと
き（書き込むべきデータがないとき、すなわちデータが
“０”のとき）は、電子の注入が起こらず、従ってしき
い値は変化せずに負にとどまる。

【００１０】次に、データ消去は次のように行われる。

【００１１】まず、選択されたＮＡＮＤセルブロックで
は、ブロック内の全てのメモリセルの制御ゲートに接地
電位を与え、また非選択のＮＡＮＤセルブロックではブ
ロック内の全てのメモリセルの制御ゲート、全ての選択
ゲート線、ビット線及びソース線を浮遊状態とする。そ
して、ｐ形ウェル及びｎ形ウェルに、高電位の消去電位
（２０Ｖ程度）を印加する。これにより、選択されたブ
ロック内のメモリセルの浮遊ゲートから電子がウェルに
放出され、ブロック内のメモリセルのデータが消去され
る。

【００１２】このとき、非選択のＮＡＮＤセルブロック
内のメモリセルの制御ゲート、選択ゲート線、ビット線
及びソース線もまた、容量結合によって消去電位近くま
で電位が上昇する。例えば、選択ゲート線の場合は、選
択ゲートトランジスタのゲート容量と、選択ゲート線の
対接地容量との容量結合によって消去電位（２０Ｖ程
度）近くまで電位が上昇する。

【００１３】次に、データ読み出しは次のように行われ
る。

【００１４】まず、選択されたメモリセルの制御ゲート
を０Ｖとし、それ以外のメモリセルの制御ゲート及び選
択ゲート線を読み出し電位（３．５Ｖ程度）として、非
選択メモリセルトランジスタ及び選択ゲートトランジス
タをオンさせる。このときにビット線に流れる電流を読
むことにより、“０”あるいは“１”の判別がなされ
る。

【００１５】以上のように、選択ゲート線、前記制御ゲ
ートに接続されたワード線には、データ書き込み、デー
タ消去、データ読み出しのそれぞれのモードにおいて、
異なる電位が供給される。

【００１６】図２２は、ＮＡＮＤセル（ｎブロック分）
の選択ゲート線及びワード線に電位を供給するための回
路構成を示している。

【００１７】図２２において、トランジスタＭＮ１-０
〜ＭＮ１-１９は、ゲート絶縁膜が厚いトランジスタで
あり、各ノードに高電圧を印加することができる高耐圧
用トランジスタである。破線で囲まれた部分のＲ１〜Ｒ
ｎの各々は、ブロックＣ１〜Ｃｎの各々の行選択手段
（ローデコーダ）を示している。ブロックＣ１〜Ｃｎ
は、各ブロック内のメモリセルアレイを示し、図２２で
は説明を簡単にするために１つのビット線のみを記して
いる。以下、１ブロック目の回路を用いて説明する。

【００１８】直列に接続されたメモリセルＭＣ１〜ＭＣ
１６において、メモリセルＭＣ１のドレインには選択ゲ
ートトランジスタＳＤ１の電流通路の一端が接続され、
メモリセルＭＣ１６のソースには選択ゲートトランジス
タＳＳ１の電流通路の一端が接続されている。選択ゲー
トトランジスタＳＤ１の電流通路の他端はビット線ＢＬ
に接続され、選択ゲートトランジスタＳＳ１の電流通路
の他端はソース線ＳＬに接続されている。

【００１９】前記選択ゲートトランジスタＳＤ１のゲー
トは選択ゲート線ＳＧＤ１に接続され、選択ゲートトラ
ンジスタＳＳ１のゲートは選択ゲート線ＳＧＳ１に接続
されている。また、メモリセルＭＣ１〜ＭＣ１６のそれ
ぞれのゲートは、ワード線ＷＬ１-１〜ＷＬ１-１６にそ
れぞれ接続されている。

【００２０】ビット線ＢＬ側の選択ゲート線ＳＧＤ１
は、転送トランジスタＭＮ１-０の電流通路の一端に接
続され、この電流通路の他端は選択ゲート線ＳＧＤを介
して選択ゲート線電位制御回路５１に接続されている。
ワード線ＷＬ１-１〜ＷＬ１-１６の各々は、転送トラン
ジスタＭＮ１-１〜ＭＮ１-１６の各々の電流通路の一端
にそれぞれ接続され、これら電流通路の他端は制御ゲー
ト線ＣＧ１〜ＣＧ１６の各々を介してワード線駆動回路
５２−１〜５２−１６にそれぞれ接続されている。さら
に、ソース線ＳＬ側の選択ゲート線ＳＧＳ１は、転送ト
ランジスタＭＮ１-１７の電流通路の一端に接続され、
この電流通路の他端は選択ゲート線ＳＧＳを介して選択
ゲート線電位制御回路５３に接続されている。

【００２１】前記選択ゲート線電位制御回路５１は、選
択ゲート線ＳＧＤ１に電位を供給するための回路であ
る。また、ワード線駆動回路５２−１〜５２−１６は、
ワード線ＷＬ１-１〜ＷＬ１-１６に電位を供給するため
の回路であり、選択ゲート線電位制御回路５３は選択ゲ
ート線ＳＧＳ１に電位を供給するための回路である。

【００２２】また、転送トランジスタＭＮ１-０〜ＭＮ
１-１７のゲートは、ゲート線Ｇ１に共通に接続され、
このゲート線Ｇ１は高電圧転送回路５４-１に接続され
ている。高電圧転送回路５４-１には、高電圧源回路５
５から転送線ＬＰＩＮを介して電源電位より高い電位が
供給されている。ＮＡＮＤゲート回路ＮＡ５１-１には
アドレス信号addressが入力され、その出力はインバー
タＩＶ５１-１を介してアドレス信号のデコード信号Ｄ
ＥＣ１として高電圧転送回路５４-１に供給されてい
る。

【００２３】トランジスタＭＮ１-１８のソースは選択
ゲート線ＳＧＤ１に接続され、トランジスタＭＮ１-１
９のソースは選択ゲート線ＳＧＳ１に接続されている。
トランジスタＭＮ１-１８及びトランジスタＭＮ１-１９
のドレインは、選択線ＳＧＤＳを介して選択駆動回路５
６に接続されている。トランジスタＭＮ１-１８及びＭ
Ｎ１-１９のゲートには、ＮＡＮＤゲート回路ＮＡ５１-
１の出力で、アドレスデコード信号の反転出力が供給さ
れている。前記選択駆動回路５６は、データ消去の場合
には電源電位ＶCCを選択ゲート線ＳＧＤ１、ＳＧＳ１に
供給し、それ以外の場合には接地電位Ｖssを選択ゲート
線ＳＧＤ１、ＳＧＳ１に供給する。

【００２４】また、高電圧転送回路５４-１は、ブロッ
クＣ１が選択された場合、データ書き込み、データ消
去、データ読み出しのそれぞれのモードに応じて、ゲー
ト線Ｇ１に、転送トランジスタＭＮ１-０〜ＭＮ１-１７
がオンするのに十分な電源電位以上の電位を供給する。
これにより、転送トランジスタＭＮ１-０は、選択ゲー
ト線電位制御回路５１の出力電位を選択ゲート線ＳＧＤ
１に転送する。転送トランジスタＭＮ１-１〜ＭＮ１-１
６は、ワード線駆動回路５２−１〜５２−１６の出力電
位をワード線ＷＬ１-１〜ＷＬ１-１６に転送する。さら
に、転送トランジスタＭＮ１-１７は、選択ゲート線電
位制御回路５３の出力電位を選択ゲート線ＳＧＳ１に転
送する。高電圧転送回路５４-１は、ブロックＣ１が非
選択の場合、ゲート線Ｇ１に接地電位を与える。これに
より、転送トランジスタＭＮ１-０〜ＭＮ１-１７はカッ
トオフされる。

【００２５】また、前記転送トランジスタＭＮ１-０〜
ＭＮ１-１７、ＭＮ１-１８、及びＭＮ１-１９に高耐圧
用トランジスタを用いているのは、データ消去の場合
に、これらトランジスタのソース（選択ゲート線あるい
は非選択ブロックのワード線）が容量接合によって消去
電位程度（２０Ｖ程度）まで電位が持ち上がるからであ
る。

【００２６】図２３〜図２５は、図２２に示す回路にお
けるデータ書き込み、データ読み出し、及びデータ消去
のそれぞれの動作を示すタイミングチャートである。

【００２７】高電圧源回路５５には、データ書き込み時
に２０Ｖ程度、データ読み出し時に３．５Ｖ程度、デー
タ消去時に電源電圧というように異なる電位が設定さ
れ、これら異なる電位が高電圧転送回路５４-１に供給
される。この高電圧転送回路５４-１はアドレスデコー
ド信号ＤＥＣ１により制御されており、ブロックＣ１が
選択された場合には高電圧転送回路５４-１の出力がゲ
ート線Ｇ１を介して転送トランジスタＭＮ１-０〜ＭＮ
１-１７の各々のゲート電極に供給される。これによ
り、選択ゲート線電位制御回路５１の出力電位が選択ゲ
ート線ＳＧＤ１に転送され、選択ゲート線電位制御回路
５３の出力電位が選択ゲート線ＳＧＳ１に転送される。
さらに、ワード線駆動回路５２−１〜５２−１６の出力
電位がワード線ＷＬ１-１〜ＷＬ１-１６に転送される。

【００２８】ブロックＣ１が非選択の場合、高電圧転送
回路５４-１はゲート線Ｇ１に接地電位を供給する。こ
れにより、転送トランジスタＭＮ１-０〜ＭＮ１-１７は
カットオフされ、選択ゲート線ＳＧＤ１、ＳＧＳ１、及
びワード線ＷＬ１-１〜ＷＬ１-１６は浮遊状態になる。
このとき、転送トランジスタＭＮ１-１８、ＭＮ１-１９
がオンされ、選択ゲート線ＳＧＤ１、ＳＧＳ１に選択駆
動回路５６からの出力電位が供給される。

【００２９】

【発明が解決しようとする課題】前述したように、図２
２に示す半導体記憶装置では、ブロックＣ１が選択され
た場合、データ書き込み、データ読み出し、データ消去
の各モードに応じて、選択ゲート線ＳＧＤ１、ＳＧＳ
１、及びワード線ＷＬ１-１〜ＷＬ１-１６に供給される
電位が異なる。転送トランジスタＭＮ１-０〜ＭＮ１-１
７はこれら選択ゲート線ＳＧＤ１、ＳＧＳ１、ワード線
ＷＬ１-１〜ＷＬ１-１６へ電位を転送するためのトラン
ジスタであり、転送トランジスタＭＮ１-０〜ＭＮ１-１
７のゲート電極にはゲート線Ｇ１が共通に接続されてい
る。このため、ブロックＣ１が選択された場合、データ
書き込み、データ読み出し、データ消去の各モードに応
じて、ゲート線Ｇ１には一律に異なる電位が供給される
ことになる。一方、ブロックＣ１が非選択の場合、ゲー
ト線Ｇ１には接地電位が供給される。

【００３０】したがって、各モードにおいてブロックＣ
１が選択、非選択となった場合、ゲート線Ｇ１に対し
て、接地電位から各モードの動作電位へ昇圧する充電
と、この動作電位から接地電位へ低下させる放電とを繰
り返すことになる。このため、ゲート線Ｇ１の充放電に
時間がかかり、かつ電流を消費するという問題がある。
また、選択ゲート線ＳＧＤ１、ＳＧＳ１へ電位を転送す
るためのトランジスタのゲート電極と、ワード線ＷＬ１
-１〜ＷＬ１-１６へ電位を転送するためのトランジスタ
のゲート電極とがゲート線Ｇ１に共通に接続されている
ため、選択ゲート線ＳＧＤ１、ＳＧＳ１に必要のない電
位を供給しなければならないという問題もある。

【００３１】また、データ消去においては、基板もしく
はウェルに消去電位（２０Ｖ程度）を印加する。このた
め、浮遊状態にある選択ゲート線ＳＧＤ１、ＳＧＳ１の
電位が容量結合により消去電位程度（２０Ｖ程度）にな
ることから、転送トランジスタＭＮ１-０〜ＭＮ１-１７
には高耐圧用トランジスタ（低電流駆動トランジスタ）
を用いている。データ読み出し、データ書き込みの場合
には、ＮＡＮＤセルブロックが選択される毎に、転送ト
ランジスタＭＮ１-０〜ＭＮ１-１７のゲートを昇圧して
いる。しかし、前記転送トランジスタＭＮ１-０〜ＭＮ
１-１７は、高耐圧用トランジスタでありサイズが大き
いため、動作が遅く、これら転送トランジスタがオンす
るまでに時間がかかる。したがって、選択ゲート線ＳＧ
Ｄ１、ＳＧＳ１及びワード線ＷＬ１-１〜ＷＬ１-１６
に、電位を高速に転送することができないという問題が
ある。例えば、２５６ＭビットのＮＡＮＤセル型ＥＥＰ
ＲＯＭの場合は、データ読み出し時間が選択ゲート線に
接続された転送トランジスタの抵抗、すなわちトランジ
スタのサイズで決まってしまう。

【００３２】また、選択ゲート線駆動回路５１、５３内
にも前記高耐圧用トランジスタ（低電流駆動トランジス
タ）を用いていること、選択ゲート線駆動回路を全ブロ
ックのＮＡＮＤセルで共通に使用しているために転送ト
ランジスタＭＮ１-０、ＭＮ１-１７までの配線長が長
く、配線遅延が大きいことなどから選択ゲート線ＳＧＤ
１、ＳＧＳ１に電位を高速に供給できないという問題が
ある。

【００３３】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、消費電流を抑えると共に、選択ゲート
線に高速に電位を供給でき、読み出し速度を高速化でき
る半導体記憶装置を提供することを目的とする。

【００３４】

【課題を解決するための手段】前記目的を達成するため
に、この発明に係る第１の半導体記憶装置は、情報を記
憶するメモリセルと、前記メモリセルに接続された選択
ゲートトランジスタと、前記メモリセルを選択するため
の選択回路と、前記選択回路の出力信号を受け取り、こ
の出力信号に応じて前記選択ゲートトランジスタのゲー
トに電位を供給するための選択ゲート駆動回路と、その
電流経路の一端が前記選択ゲート駆動回路に接続され、
その電流経路の他端が前記選択ゲートトランジスタのゲ
ートに接続され、前記選択ゲート駆動回路の電位を前記
選択ゲートトランジスタのゲートに転送するための第１
の転送トランジスタと、前記第１の転送トランジスタの
ゲートに接続された第１のゲート線と、前記第１のゲー
ト線に電位を供給して、前記第１の転送トランジスタの
導通／非導通を制御する第１の電位制御回路と、前記メ
モリセルの制御ゲートに電位を供給するためのワード線
駆動回路と、その電流経路の一端が前記ワード線駆動回
路に接続され、その電流経路の他端が前記メモリセルの
制御ゲートに接続され、前記ワード線駆動回路の電位を
前記メモリセルの制御ゲートに転送するための第２の転
送トランジスタと、前記第２の転送トランジスタのゲー
トに接続され、前記第１のゲート線とは切り離されて設
けられた第２のゲート線と、前記第２のゲート線に電位
を供給して、前記第２の転送トランジスタの導通／非導
通を制御する電圧供給回路と、前記電圧供給回路が前記
第２のゲート線に供給する少なくとも電源電位以上の可
変電位を生成するための第２の電位制御回路とを具備す
ることを特徴とする。

【００３５】また、この発明に係る第２の半導体記憶装
置は、情報を記憶するメモリセルに選択ゲートトランジ
スタが接続されてメモリセルユニットが形成され、この
メモリセルユニットが行方向に配列されてメモリセルブ
ロックが形成され、このメモリセルブロックが列方向に
配列されたメモリセルアレイと、各々の前記メモリセル
ブロックを選択するための選択回路と、前記選択回路の
出力信号を受け取り、この出力信号に応じて前記選択ゲ
ートトランジスタのゲートに電位を供給するための選択
ゲート駆動回路と、その電流経路の一端が前記選択ゲー
ト駆動回路に接続され、その電流経路の他端が前記選択
ゲートトランジスタのゲートに接続され、前記選択ゲー
ト駆動回路の電位を前記選択ゲートトランジスタのゲー
トに転送するための第１の転送トランジスタと、前記第
１の転送トランジスタのゲートに接続された第１のゲー
ト線と、前記第１のゲート線に電位を供給して、前記第
１の転送トランジスタの導通／非導通を制御する第１の
電位制御回路と、行方向に配列された前記メモリセルユ
ニット内の前記メモリセルの制御ゲートに電位を供給す
るためのワード線駆動回路と、その電流経路の一端が前
記ワード線駆動回路に接続され、その電流経路の他端が
前記メモリセルの制御ゲートに接続され、前記ワード線
駆動回路の電位を前記メモリセルの制御ゲートに転送す
るための第２の転送トランジスタと、第２の転送トラン
ジスタのゲートに接続され、前記第１のゲート線とは切
り離されて設けられた第２のゲート線と、前記第２のゲ
ート線に電位を供給して、前記第２の転送トランジスタ
の導通／非導通を制御する電圧供給回路と、前記電圧供
給回路が前記第２のゲート線に供給する少なくとも電源
電位以上の可変電位を生成するための第２の電位制御回
路とを具備することを特徴とする。

【００３６】また、この発明に係る第３の半導体記憶装
置は、情報を記憶する１個のメモリセルトランジスタの
両端に選択ゲートトランジスタが接続されてメモリセル
ユニットが形成され、前記メモリセルユニットの一端側
の選択ゲートトランジスタにはビット線が接続され、前
記メモリセルユニットの他端側の選択ゲートトランジス
タにはソース線が接続され、このメモリセルユニットが
行列状に配列されたメモリセルアレイと、行方向に配列
された各々の前記メモリセルユニットを選択するための
選択回路と、前記選択回路の出力信号を受け取り、この
出力信号に応じて前記選択ゲートトランジスタのゲート
に電位を供給するための選択ゲート駆動回路と、その電
流経路の一端が前記選択ゲート駆動回路に接続され、そ
の電流経路の他端が前記選択ゲートトランジスタのゲー
トに接続され、前記選択ゲート駆動回路の電位を前記選
択ゲートトランジスタのゲートに転送するための第１の
転送トランジスタと、前記第１の転送トランジスタのゲ
ートに接続された第１のゲート線と、前記第１のゲート
線に電位を供給して、前記第１の転送トランジスタの導
通／非導通を制御する第１の電位制御回路と、行方向に
配列された前記メモリセルユニット内の前記メモリセル
の制御ゲートに電位を供給するためのワード線駆動回路
と、その電流経路の一端が前記ワード線駆動回路に接続
され、その電流経路の他端が前記メモリセルの制御ゲー
トに接続され、前記ワード線駆動回路の電位を前記メモ
リセルの制御ゲートに転送するための第２の転送トラン
ジスタと、第２の転送トランジスタのゲートに接続さ
れ、前記第１のゲート線とは切り離されて設けられた第
２のゲート線と、前記第２のゲート線に電位を供給し
て、前記第２の転送トランジスタの導通／非導通を制御
する電圧供給回路と、前記電圧供給回路が前記第２のゲ
ート線に供給する少なくとも電源電位以上の可変電位を
生成するための第２の電位制御回路とを具備することを
特徴とする。

【００３７】また、この発明に係る第４の半導体記憶装
置は、情報を記憶するメモリセルと、前記メモリセルに
接続された選択ゲートトランジスタと、前記選択ゲート
トランジスタのゲートに電位を供給するための選択ゲー
ト駆動回路と、前記選択ゲート駆動回路の電位を前記選
択ゲートトランジスタのゲートに転送するための第１の
転送トランジスタと、前記第１の転送トランジスタのゲ
ートに接続された第１のゲート線と、前記第１のゲート
線に電位を供給して、前記第１の転送トランジスタの導
通／非導通を制御する第１の電位制御回路と、前記メモ
リセルの制御ゲートに電位を供給するためのワード線駆
動回路と、前記ワード線駆動回路の電位を前記メモリセ
ルの制御ゲートに転送するための第２の転送トランジス
タと、前記第２の転送トランジスタのゲートに接続さ
れ、前記第１のゲート線とは切り離されて設けられた第
２のゲート線と、前記第２のゲート線に電位を供給し
て、前記第２の転送トランジスタの導通／非導通を制御
する電圧供給回路とを具備することを特徴とする。

【００３８】

【発明の実施の形態】この発明の実施の形態の半導体記
憶装置について、ＮＡＮＤセル型のＥＥＰＲＯＭを例に
取り以下に説明する。

【００３９】［第１の実施の形態］図１は、この発明の
第１の実施の形態の半導体記憶装置の構成を示すブロッ
ク図である。この図１は、ＮＡＮＤセル型のＥＥＰＲＯ
ＭにおけるＮＡＮＤセルｎブロック分のローデコーダ及
びその制御回路を示している。１ブロック目のＮＡＮＤ
セル、ローデコーダ及びその制御回路を用いて回路構成
を説明する。

【００４０】図１において、トランジスタＭＮ１-０〜
ＭＮ１-１７は、ゲート絶縁膜が厚いトランジスタであ
り、各ノードに高電圧を印加することができる高耐圧用
トランジスタである。破線で囲まれた部分のＲ１〜Ｒｎ
は各ブロックのローデコーダを示している。Ｃ１〜Ｃｎ
は各ブロックのメモリセルアレイを示し、図１では説明
を簡単にするために１つのビット線のみを記している。

【００４１】直列に接続されたメモリセルＭＣ１〜ＭＣ
１６において、メモリセルＭＣ１のドレインには選択ゲ
ートトランジスタＳＤ１が接続され、メモリセルＭＣ１
６のソースには選択ゲートトランジスタＳＳ１が接続さ
れている。選択ゲートトランジスタＳＤ１はビット線Ｂ
Ｌに接続され、選択ゲートトランジスタＳＳ１はソース
線ＳＬに接続されている。

【００４２】メモリセルトランジスタＭＣ１〜ＭＣ１６
のそれぞれのゲート電極には、ワード線ＷＬ１−１〜Ｗ
Ｌ１−１６がそれぞれ接続されている。ビット線ＢＬ側
の選択ゲートトランジスタＳＤ１のゲート電極には選択
ゲート線ＳＧＤ１が接続され、ソース線ＳＬ側の選択ゲ
ートトランジスタＳＳ１のゲート電極には選択ゲート線
ＳＧＳ１が接続されている。

【００４３】選択ゲート線ＳＧＤ１、ＳＧＳ１にそれぞ
れ接続された転送トランジスタＭＮ１-０、ＭＮ１-１７
のゲート線Ｇは、ＮＡＮＤセルブロックＣ１〜Ｃｎで共
通に接続されている。すなわち、ゲート線Ｇは、全ての
ＮＡＮＤセルブロックＣ１〜Ｃｎ内の転送トランジスタ
ＭＮｋ-０、ＭＮｋ-１７（ｋ＝１、２、…、ｎ）のゲー
ト電極に共通に接続されている。

【００４４】さらに、ゲート線Ｇは、電位制御回路１１
を介して、この電位制御回路１１に電源電位以上の所定
電位を供給する昇圧電位出力回路１２に接続されてい
る。電位制御回路１１は、データ消去あるいはデータロ
ードの場合に電源電位以下の電位をゲート線Ｇに出力
し、その他の場合には、電源電位より高い所定の昇圧電
位をゲート線Ｇに出力する。なお、ここでのデータロー
ドは、データ消去を行うアドレスを取り込む動作をい
う。

【００４５】転送トランジスタＭＮ１-０のソースは選
択ゲート線ＳＧＤ１に接続され、ドレインは電位供給線
ＳＧＤＩＮ１に接続されている。この電位供給線ＳＧＤ
ＩＮ１は、選択ゲート線ＳＧＤ１に電位を供給するため
の選択ゲート線駆動回路１３-１に接続されている。ま
た、転送トランジスタＭＮ１-１７のソースは選択ゲー
ト線ＳＧＳ１に接続され、ドレインは電位供給線ＳＧＳ
ＩＮ１に接続されている。この電位供給線ＳＧＳＩＮ１
は、選択ゲート線ＳＧＳ１に電位を供給するための選択
ゲート線駆動回路１４-１に接続されている。

【００４６】転送トランジスタＭＮ１-１〜ＭＮ１-１６
のそれぞれのソースはワード線ＷＬ１-１〜ＷＬ１-１６
にそれぞれ接続されている。ワード線駆動回路１５-１
〜１５-１６は、それぞれ制御ゲート線ＣＧ１〜ＣＧ１
６を介して転送トランジスタＭＮ１-１〜ＭＮ１-１６の
それぞれのドレインに接続されている。前記ワード線駆
動回路１５-１〜１５-１６は、ワード線ＷＬ１-１〜Ｗ
Ｌ１-１６に電位を供給するための回路である。さら
に、ワード線駆動回路１５-１〜１５-１６は、同様にそ
れぞれ制御ゲート線ＣＧ１〜ＣＧ１６を介して、ローデ
コーダＲ２〜Ｒｎ内の転送トランジスタＭＮｋ-１〜Ｍ
Ｎｋ-１６（ｋ＝２、３、…、ｎ）のそれぞれのドレイ
ンにも接続されている。

【００４７】転送トランジスタＭＮ１-１〜ＭＮ１-１６
のそれぞれのゲート電極はゲート線Ｇ１に共通に接続さ
れており、このゲート線Ｇ１は高電圧転送回路１６-１
に接続されている。高電圧転送回路１６-１には、高電
圧源回路１７から高電位転送線ＬＰＩＮを介して高電位
が供給されている。ブロックＣ１が選択された場合、高
電圧転送回路１６-１は、ワード線駆動回路１５-１〜１
５-１６からの供給電位がワード線ＷＬ１-１〜ＷＬ１-
１６に転送されるように、ゲート線Ｇ１に十分な電位を
供給する。一方、ブロックＣ１が非選択の場合、高電圧
転送回路１６-１はゲート線Ｇ１に接地電位を供給す
る。なお、高電圧源回路１７は、同様に高電位転送線Ｌ
ＰＩＮを介して、ローデコーダＲｋ（ｋ＝２、３、…、
ｎ）内の高電圧転送回路１６-ｋ（ｋ＝２、３、…、
ｎ）にそれぞれ高電位を供給する。

【００４８】ＮＡＮＤゲート回路ＮＡ１１-１にはアド
レス信号addressが入力され、その出力は、インバータ
ＩＶ１１-１を介してデコード信号ＤＥＣ１として選択
ゲート線駆動回路１３-１、選択ゲート線駆動回路１４-
１、及び高電圧転送回路１６-１にそれぞれ供給されて
いる。

【００４９】次に、前記半導体記憶装置の動作について
説明する。ここでは、ＮＡＮＤセルブロックＣ１〜Ｃｎ
のうち、ブロックＣ１が選択された場合を述べる。

【００５０】前述したように、データ消去では、選択さ
れたブロックＣ１内の全てのメモリセルＭＣ１〜ＭＣ１
６の制御ゲートに接地電位を与え、非選択のブロックＣ
２〜Ｃｎ内の全てのメモリセルＭＣ１〜ＭＣ１６の制御
ゲートを浮遊状態にする。さらに、全てのブロックＣ１
〜Ｃｎ内の全ての選択ゲート線ＳＧＤ１〜ＳＧＤｎ、Ｓ
ＧＳ１〜ＳＧＳｎ、ビット線ＢＬ及びソース線ＳＬを浮
遊状態として、ｐ形ウェル及びｎ形ウェルに高電位の消
去電位（２０Ｖ程度）を印加する。これにより、選択さ
れたブロックＣ１内のメモリセルＭＣ１〜ＭＣ１６にお
いては、浮遊ゲートの電子がウェルに放出され、ブロッ
クＣ１内のメモリセルに記憶されたデータの消去が行わ
れる。

【００５１】このとき、全てのブロックＣ１〜Ｃｎ内の
選択ゲート線ＳＧＤ１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎ
は、浮遊状態になっているため、容量結合によって消去
電位近くまで電位が上昇する。このため、選択ゲート線
ＳＧＤ１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎの高電位が選
択ゲート線駆動回路１３-１〜１３-ｎ、１４-１〜１４-
ｎへ伝わらないように、前記選択ゲート線と選択ゲート
線駆動回路とを分離する必要がある。そこで、ゲート線
Ｇに電源電位以下の電位を供給し、選択ゲート線ＳＧＤ
１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎに接続された全ての
転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７
〜ＭＮｎ-１７をカットオフ状態にする。なお、データ
消去を行うアドレスを取り込む動作（データロード）中
も、ゲート線Ｇに電源電位以下の電位を与える。

【００５２】また、図２に示すように、データ書き込み
では、選択されたブロックＣ１内の選択ゲート線駆動回
路１３-１から選択ゲート線ＳＧＤ１に電源電位を供給
し、選択ゲート線駆動回路１４-１から選択ゲート線Ｓ
ＧＳ１に接地電位を供給する。また、図３に示すよう
に、データ読み出しでは、選択されたブロックＣ１内の
選択ゲート線駆動回路１３-１から選択ゲート線ＳＧＤ
１に読み出し電位（３．５Ｖ程度）を供給し、選択ゲー
ト線駆動回路１４-１から選択ゲート線ＳＧＳ１にも読
み出し電位（３．５Ｖ程度）を供給する。一方、非選択
のブロックＣ２〜Ｃｎでは、データ書き込み及びデータ
読み出しのいずれの場合でも、選択ゲート線ＳＧＤ２〜
ＳＧＤｎ、及び選択ゲート線ＳＧＳ２〜ＳＧＳｎに接地
電位を供給する。

【００５３】したがって、データ書き込み及びデータ読
み出しの場合、全ての選択ゲート線駆動回路から全ての
選択ゲート線にそれぞれ電位を転送するために、転送ト
ランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮ
ｎ-１７をオン状態にする必要がある。

【００５４】この第１の実施の形態では、データ書き込
み及びデータ読み出しを行う場合に、選択ブロック、非
選択ブロックによらず、待機状態からゲート線Ｇに電源
電位より高い一定の昇圧電位を供給することにより、転
送トランジスタＭＮ１-０〜ＭＮｎ-０及びＭＮ１-１７
〜ＭＮｎ-１７をオン状態にしている。このため、転送
トランジスタＭＮ１-０〜ＭＮｎ-０及びＭＮ１-１７〜
ＭＮｎ-１７は、電位供給線ＳＧＤＩＮ１〜ＳＧＤＩＮ
ｎ及びＳＧＳＩＮ1〜ＳＧＳＩＮｎの電位を、それぞれ
の選択ゲート線ＳＧＤ１〜ＳＧＤｎ及びＳＧＳ１〜ＳＧ
Ｓｎに遅延することなく転送することが可能になる。ま
た、選択ゲート線駆動回路１３-１、１４-１はブロック
Ｃ１に配置され、選択ゲート線駆動回路１３-２、１４-
２はブロックＣ２に配置され、さらに選択ゲート線駆動
回路１３-ｋ、１４-ｋ（ｋ＝３、４、…、ｎ）のそれぞ
れはブロックＣｋ（ｋ＝３、４、…、ｎ）にそれぞれ配
置されている。すなわち、選択ゲート線駆動回路及び選
択ゲート線駆動回路は、１つのブロックに１組ずつ配置
されているため、選択ゲート線駆動回路と選択ゲート線
間の配線長を短くでき、配線遅延を低減することができ
る。これにより、選択ゲート線駆動回路１３-１〜１３-
ｎ及び１４-１〜１４-ｎから選択ゲート線ＳＧＤ１〜Ｓ
ＧＤｎ及びＳＧＳ１〜ＳＧＳｎへの電位の転送を高速に
行うことができ、データ書き込み及びデータ読み出し動
作の高速化が可能になる。

【００５５】図２及び図３に、データ書き込み及びデー
タ読み出し動作時のタイミングチャートを示す。これら
の図からわかるように、データ書き込みでは、選択ゲー
ト線ＳＧＤ１が大きな遅延を生じることなく立ち上がっ
ている。また、データ読み出しでは選択ゲート線ＳＧＤ
１、ＳＧＳ１とも、大きな遅延を生じることなく立ち上
がっている。

【００５６】図２２に示す装置では、読み出し動作が、
選択ゲート線ＳＧＤ１、ＳＧＳ１に電位を転送する転送
トランジスタＭＮ１-０〜ＭＮ１-１７の抵抗、及びこれ
ら転送トランジスタのゲート電極の電位昇圧時間で決ま
っていた。この第１の実施の形態では、電位制御回路１
１により、ゲート線Ｇに待機状態から電源電位より高い
一定の昇圧電位を供給し、転送トランジスタＭＮ１-０
〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電位
を待機状態から電源電位より高い一定の昇圧電位に固定
することにより、これらの転送トランジスタを低抵抗状
態で維持する。これにより、転送トランジスタＭＮ１-
０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電
極の昇圧時間が短縮でき、読み出し動作の高速化が可能
となる。

【００５７】さらに、転送トランジスタＭＮ１-０〜Ｍ
Ｎｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電位を電
源電位以上の一定の昇圧電位に固定することにより、ゲ
ート電位の充放電回数が減るため、昇圧電位を供給する
昇圧電位出力回路１２の供給電荷量を低減できる。この
ため、昇圧電位出力回路１２の負担を低減でき、消費電
流を抑えることができる。

【００５８】また、選択ゲート線に接続された転送トラ
ンジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-
１７のそれぞれのゲート電極は、ワード線に接続された
転送トランジスタＭＮ１-１〜ＭＮ１-１６、…、ＭＮｎ
-１〜ＭＮｎ-１６のそれぞれのゲート電極と切り離され
ている。すなわち、ゲート線Ｇとゲート線Ｇ１とは、異
なる配線で形成されている。これにより、ゲート線Ｇ
は、ゲート線Ｇ１が転送しなければならない高電圧ＶPP
（２０Ｖ程度）及び中間電位ＶPPM（１０Ｖ程度）のよ
うな高電圧を転送する必要がない。例えば、図２２に示
す従来の装置では、データ書き込みの場合、選択ゲート
線に電位を転送する転送トランジスタＭＮ１-０〜ＭＮ
ｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電極にも、
ゲート線Ｇ１〜Ｇｎにより高電位（２０Ｖ程度）を供給
していたが、この第１の実施の形態では選択ゲート線に
電位を転送する転送トランジスタに接続されたゲート線
Ｇと、ワード線に電位を転送する転送トランジスタに接
続されたゲート線Ｇ１とが別々に設けられているため、
ゲート線Ｇは高電位（２０Ｖ程度）を供給する必要がな
い。これにより、転送トランジスタＭＮ１-０〜ＭＮｎ-
０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電極に、必要の
ない高電位（２０Ｖ程度）が供給されるのをなくすこと
ができる。このことからも、昇圧電位出力回路１２の負
担を低減でき、消費電流を抑えることができる。

【００５９】以上説明したようにこの第１の実施の形態
によれば、全てのブロックにおける選択ゲート線に電位
を転送する転送トランジスタのゲートと、ワード線に電
位を転送する転送トランジスタのゲートとを別々に切り
離して設けることにより、選択ゲート線に電位を転送す
る転送トランジスタのゲートに供給する電位を一定にで
き、かつ前記転送トランジスタのゲートの充放電回数を
低減できる。これにより、選択ゲート線に接続された転
送トランジスタのゲートへの安定した電位供給、昇圧回
路の負担の低減、消費電流の低減、及び選択ゲート線へ
の電位の高速転送が可能になり、高速動作、特に高速な
読み出し動作が可能になる。

【００６０】さらに、選択ゲート線に電位を転送するの
転送トランジスタのゲート電極を全てのブロックで共通
に接続し、これらの転送トランジスタにゲート電極に
は、読み出し待機状態、データ読み出し及びデータ書き
込みの場合に、電源電圧より高い所定の昇圧電位を供給
することにより、選択ゲート線に電位を転送する転送ト
ランジスタを常に低抵抗状態に維持する。これにより、
選択ゲート線駆動回路から選択ゲート線に電位を高速に
転送でき、さらに読み出し動作の高速化が可能になる。

【００６１】また、選択ゲート線駆動回路を各ブロック
毎に配置することにより、前記選択ゲート線駆動回路の
個々の負荷を低減できると共に、選択ゲート線駆動回路
と選択ゲート線間の配線長を短くできるため、配線遅延
を低減できる。これにより、選択ゲート線の電位を高速
転送でき、選択ゲートトランジスタを高速にオンさせる
ことができるため、読み出し動作の高速化が可能にな
る。

【００６２】また、選択ゲート線に電位を転送する転送
トランジスタに接続されたゲート線Ｇと、ワード線に電
位を転送する転送トランジスタに接続されたゲート線Ｇ
１とを別々に切り離して設けることにより、選択ゲート
線に電位を転送する転送トランジスタのゲートの充放電
回数を低減でき、昇圧電位出力回路の供給負荷の低減及
び消費電流の低減が可能になる。また、図２２に示す従
来例と比較して、データ書き込み時において、選択ゲー
ト線に電位を転送する転送トランジスタのゲート電位を
２０Ｖ程度から６Ｖ程度に低くすることが可能になる。

【００６３】なお、この第１の実施の形態では、ＮＡＮ
Ｄセル型のＥＥＰＲＯＭを例として説明したが、これに
限らず、選択ゲート線を有する他の不揮発性記憶装置、
例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯ
Ｍなどにも適用することができる。

【００６４】［第２の実施の形態］次に、この発明の第
２の実施の形態の半導体記憶装置について説明する。

【００６５】図４、図５及び図８は、第２の実施の形態
及びその変形例の半導体記憶装置における選択ゲート線
駆動回路及びＮＡＮＤセルの構成を示す回路図である。

【００６６】図４、図５及び図８に示す選択ゲート線駆
動回路は、選択ゲート線に電位を高速に転送する機能を
備えている。選択ゲート線に電位を高速に転送するに
は、高電流駆動トランジスタで回路を構成することが望
ましく、この第２の実施の形態においては選択ゲート線
駆動回路が高電流駆動トランジスタで構成されている。
前記高電流駆動トランジスタとは、ゲート絶縁膜の膜厚
が薄いトランジスタであり、接地電位から電源電圧程度
までの電位の転送に用いられる。

【００６７】図４は、１ブロック分の選択ゲート線駆動
回路を示し、また簡単のために、メモリセルアレイとし
て１つのビット線のみを示す。図４は、図２及び図３に
示したデータ書き込み及びデータ読み出しの動作を実現
するための実施例の１つである。

【００６８】図４に示すように、直列に接続されたメモ
リセルＭＣ１〜ＭＣ１６において、メモリセルＭＣ１の
ドレインには選択ゲートトランジスタＳＤが接続され、
メモリセルＭＣ１６のソースには選択ゲートトランジス
タＳＳが接続されている。選択ゲートトランジスタＳＤ
はビット線ＢＬに接続され、選択ゲートトランジスタＳ
Ｓはソース線ＳＬに接続されている。

【００６９】メモリセルトランジスタＭＣ１〜ＭＣ１６
のそれぞれのゲート電極には、ワード線ＷＬ１-１〜Ｗ
Ｌ１-１６がそれぞれ接続されている。ビット線ＢＬ側
の選択ゲートトランジスタＳＤのゲート電極には選択ゲ
ート線ＳＧＤ１が接続され、ソース線ＳＬ側の選択ゲー
トトランジスタＳＳのゲート電極には選択ゲート線ＳＧ
Ｓ１が接続されている。

【００７０】転送トランジスタＭＮ０のソースは選択ゲ
ート線ＳＧＤ１に接続され、ドレインは電位供給線ＳＧ
ＤＩＮ１に接続されている。この電位供給線ＳＧＤＩＮ
１は、インバータＩＶ２０の出力端に接続されている。
転送トランジスタＭＮ１７のソースは選択ゲート線ＳＧ
Ｓ１に接続され、ドレインは電位供給線ＳＧＳＩＮ１に
接続されている。この電位供給線ＳＧＳＩＮ１は、ＮＯ
Ｒゲート回路ＮＲ２０の出力端に接続されている。前記
転送トランジスタＭＮ０、ＭＮ１７は、ゲート絶縁膜の
膜厚が厚い高耐圧用トランジスタである。また、転送ト
ランジスタＭＮ０、ＭＮ１７のゲート電極は、ゲート線
Ｇに共通に接続されている。前記ゲート線Ｇは、ワード
線に電位を転送する転送トランジスタのゲート電極（図
示していない）とは切り離されて設けられている。

【００７１】ＮＡＮＤゲート回路ＮＡ２０にはアドレス
信号addressが入力され、その出力はインバータＩＶ２
０の入力端、ＮＯＲゲート回路ＮＲ２０の第１入力端に
それぞれ供給されている。前記ＮＯＲゲート回路ＮＲ２
０の第２入力端には、制御信号Ｗが入力されている。こ
の制御信号Ｗは、選択ゲート線ＳＧＳ１に供給する電位
を制御するための信号である。なお、図４では、選択ゲ
ート線ＳＧＤ１を駆動する選択ゲート線駆動回路は、単
なる短絡回路であり、行アドレスデコード信号が直接、
電位供給線ＳＧＳＩＮ１に供給されている。前記ＮＡＮ
Ｄゲート回路ＮＡ２０とＮＯＲゲート回路ＮＲ２０によ
り、行アドレスデコード回路及び選択ゲート線ＳＧＳ１
を駆動する選択ゲート線駆動回路が構成される。

【００７２】また、前記ＮＡＮＤゲート回路ＮＡ２０、
インバータＩＶ２０、ＮＯＲゲート回路ＮＲ２０は、全
てゲート絶縁膜の膜厚が薄い、高電流駆動トランジスタ
で構成されている。ＮＡＮＤゲート回路ＮＡ２０には、
行アドレス信号（アドレスはＡk、Ａ(k+1)、…、Ａnと
する）が入力され、このＮＡＮＤゲート回路ＮＡ２０の
出力がインバータＩＶ２０、ＮＯＲゲート回路ＮＲ２０
にそれぞれ入力されている。

【００７３】このように構成された半導体記憶装置にお
いては、ゲート線Ｇに高電位が供給されると、転送トラ
ンジスタＭＮ０がオンし、選択ゲート線ＳＧＤ１に行ア
ドレスのデコード信号が供給される。このデコード信号
は、例えばブロックの選択を示すときに電源電位とな
り、非選択を示すときに接地電位となる。同様に、ゲー
ト線Ｇに高電位が供給されて、転送トランジスタＭＮ１
７がオンすると、選択ゲート線ＳＧＳ１には行アドレス
の前記デコード信号が出力される。ただし、データ書き
込みの場合は、制御信号Ｗを接地電位から電源電位にす
ることにより、選択ゲート線ＳＧＳを常に接地電位にす
る。

【００７４】図４に示すこの第２の実施の形態では、前
記第１の実施の形態と同様に、選択ゲート線に電位を転
送する転送トランジスタのゲートと、ワード線に電位を
転送する転送トランジスタのゲートとを別々に切り離し
て設け、前記選択ゲート線に電位を転送する転送トラン
ジスタのゲートに電源電位より高い一定の昇圧電位を供
給し、前記転送トランジスタを低抵抗で維持しているこ
とに加えて、選択ゲートトランジスタのゲートに電位を
供給する選択ゲート線駆動回路を高電流駆動のトランジ
スタで構成しているため、選択ゲートトランジスタのゲ
ートに電源電位あるいは接地電位を高速に転送できる。
これは、特に読み出し動作の高速化に有効である。

【００７５】次に、図５を用いて、前記選択ゲート線駆
動回路の変形例について説明する。

【００７６】図５は、前記選択ゲート線駆動回路の変形
例及びＮＡＮＤセルの構成を示す回路図である。図５
は、２ブロック分の選択ゲート線駆動回路を示し、また
メモリセルアレイとして１つのビット線のみを示す。図
５に示す変形例は、前記図４に示す第２の実施の形態に
おいて隣接するソース線側の選択ゲート線を共有化した
ものである。

【００７７】直列に接続されたメモリセルＭＣ(2m-1)-1
〜メモリセルＭＣ(2m-1)-16において、メモリセルＭＣ
(2m-1)-1のドレインには選択ゲートトランジスタＳＤ(2
m-1)が接続され、メモリセルＭＣ(2m-1)-16のソースに
は選択ゲートトランジスタＳＳ(2m-1)が接続されてい
る。直列に接続されたメモリセルＭＣ2m-1〜メモリセル
ＭＣ2m-16において、メモリセルＭＣ2m-16のドレインに
は選択ゲートトランジスタＳＤ2mが接続され、メモリセ
ルＭＣ2m-1のソースには選択ゲートトランジスタＳＳ2m
が接続されている。選択ゲートトランジスタＳＤ(2m-
1)、ＳＤ2mは共通にビット線ＢＬに接続され、選択ゲー
トトランジスタＳＳ(2m-1)、ＳＳ2mは共通にソース線Ｓ
Ｌに接続されている。

【００７８】前記メモリセルトランジスタＭＣ(2m-1)-1
〜ＭＣ(2m-1)-16のそれぞれのゲート電極には、ワード
線ＷＬ(2m-1)-1〜ＷＬ(2m-1)-16がそれぞれ接続されて
いる。ビット線ＢＬ側の選択ゲートトランジスタＳＤ(2
m-1)のゲート電極には選択ゲート線ＳＧＤ(2m-1)が接続
され、ソース線ＳＬ側の選択ゲートトランジスタＳＳ(2
m-1)のゲート電極には選択ゲート線ＳＧＳｍが接続され
ている。前記メモリセルトランジスタＭＣ2m-1〜ＭＣ2m
-16のそれぞれのゲート電極には、ワード線ＷＬ2m-1〜
ＷＬ2m-16がそれぞれ接続されている。ビット線ＢＬ側
の選択ゲートトランジスタＳＤ2mのゲート電極には選択
ゲート線ＳＧＤ2mが接続され、ソース線ＳＬ側の選択ゲ
ートトランジスタＳＳ2mのゲート電極には、前記選択ゲ
ート線ＳＧＳmが接続されている。

【００７９】転送トランジスタＭＮ(2m-1)-0のソースは
選択ゲート線ＳＧＤ(2m-1)に接続され、そのドレインは
電位供給線ＤＥＣ２に接続されている。この電位供給線
ＤＥＣ２は、インバータＩＶ２１の出力端に接続されて
いる。転送トランジスタＭＮm-１７のソースは選択ゲー
ト線ＳＧＳmに接続され、そのドレインは電位供給線Ｓ
ＧＳmＩＮに接続されている。この電位供給線ＳＧＳmＩ
Ｎは、ＮＡＮＤゲート回路ＮＡ２２の出力端に接続され
ている。転送トランジスタＭＮ2m-0のソースは選択ゲー
ト線ＳＧＤ2mに接続され、そのドレインは電位供給線Ｄ
ＥＣ３に接続されている。この電位供給線ＤＥＣ３は、
インバータＩＶ２３の出力端に接続されている。また、
転送トランジスタＭＮ(2m-1)-0、ＭＮm-１７、ＭＮ2m-0
のそれぞれのゲート電極は、ゲート線Ｇに共通に接続さ
れている。前記転送トランジスタＭＮ(2m-1)-0、ＭＮm-
１７、ＭＮ2m-0は、ゲート絶縁膜の膜厚が厚い高耐圧用
トランジスタである。

【００８０】前記ＮＡＮＤゲート回路ＮＡ２０には、ア
ドレス信号address（Ａ(k+1)、Ａ(k+2)、…、Ａn）が入
力され、その出力はインバータＩＶ２０を介してＮＡＮ
Ｄゲート回路ＮＡ２１、ＮＡ２２、ＮＡ２３のそれぞれ
の第１入力端に供給されている。前記ＮＡＮＤゲート回
路ＮＡ２１の第２入力端には、最下位アドレスＡkがイ
ンバータＩＶ２２を介して入力され、ＮＡＮＤゲート回
路ＮＡ２３にはそのまま最下位アドレスＡkが入力され
ている。ＮＡＮＤゲート回路ＮＡ２２には、制御信号Ｗ
が入力されている。

【００８１】ＮＡＮＤゲート回路ＮＡ２１の出力は、イ
ンバータＩＶ２１を介して電位供給線ＤＥＣ２に供給さ
れ、ＮＡＮＤゲート回路ＮＡ２２の出力は電位供給線Ｓ
ＧＳmＩＮに供給されている。さらに、ＮＡＮＤゲート
回路ＮＡ２３の出力は、インバータＩＶ２３を介して電
位供給線ＤＥＣ３に供給されている。なお、前記ＮＡＮ
Ｄゲート回路ＮＡ２１とインバータＩＶ２１により、選
択ゲート線ＳＧＤ(2m-1)を駆動する選択ゲート線駆動回
路が構成され、前記ＮＡＮＤゲート回路ＮＡ２２によ
り、選択ゲート線ＳＧＳmを駆動する選択ゲート線駆動
回路が構成される。さらに、ＮＡＮＤゲート回路ＮＡ２
３とインバータＩＶ２３により、選択ゲート線ＳＧＤ2m
を駆動する選択ゲート線駆動回路が構成される。

【００８２】このように構成された回路において、前記
ＮＡＮＤゲート回路ＮＡ２０〜ＮＡ２３、インバータＩ
Ｖ２０〜ＩＶ２３は、全てゲート絶縁膜の膜厚が薄い、
高電流駆動トランジスタで構成されている。また、ＮＡ
ＮＤゲート回路ＮＡ２０には、最下位アドレスＡkを除
く行アドレス信号（Ａ(k+1)、…、Ａn）が入力され、イ
ンバータＩＶ２０からは最下位アドレスを除く行アドレ
スのデコード信号が電位供給線ＤＥＣ１に供給されてい
る。

【００８３】前記ＮＡＮＤゲート回路ＮＡ２１の第１入
力端には、前記電位供給線ＤＥＣ１を介して最下位アド
レスを除く行アドレスのデコード信号が入力され、その
第２入力端には最下位アドレスＡkがインバータＩＶ２
２を介して入力される。ＮＡＮＤゲート回路ＮＡ２１で
は、第１、第２入力端に入力された信号の否定論理積が
取られ、その結果がインバータＩＶ２１に出力される。
そして、インバータＩＶ２１からは、行アドレスのデコ
ード信号が電位供給線ＤＥＣ２に供給される。ＮＡＮＤ
ゲート回路ＮＡ２２の第１入力端には、前記電位供給線
ＤＥＣ１を介して最下位アドレスを除く行アドレスのデ
コード信号が入力され、その第２入力端には制御信号Ｗ
が入力される。ＮＡＮＤゲート回路ＮＡ２２では、第
１、第２入力端に入力された信号の否定論理積が取ら
れ、その結果がＮＡＮＤゲート回路ＮＡ２２から電位供
給線ＳＧＳmＩＮに供給される。ＮＡＮＤゲート回路Ｎ
Ａ２３の第１入力端には、前記電位供給線ＤＥＣ１を介
して最下位アドレスを除く行アドレスのデコード信号が
入力され、その第２入力端には最下位アドレスＡkが入
力される。ＮＡＮＤゲート回路ＮＡ２３では、第１、第
２入力端に入力された信号の否定論理積が取られ、その
結果がインバータＩＶ２３に出力される。そして、イン
バータＩＶ２３からは、行アドレスのデコード信号が電
位供給線ＤＥＣ３に供給される。なお、前記最下位アド
レスＡkは、隣接するブロックを区別する信号である。

【００８４】図５に示す変形例では、隣接するソース線
側の選択ゲート線を共有化しているため、図４に示す回
路に比べて、ローデコーダを構成する素子数を減らすこ
とができる。また、図５に示す選択ゲート線駆動回路に
よる書き込み動作、読み出し動作のタイミングチャート
をそれぞれ図６、図７に示す。図６に示すように、デー
タ書き込みにおいてブロックＣ2mが選択された場合、制
御信号Ｗを電源電圧にして、ＮＡＮＤゲート回路ＮＡ２
２から電位供給線ＳＧＳmＩＮに接地電位を供給する。
その他の場合には、待機状態から制御信号Ｗを接地電位
にして、ＮＡＮＤゲート回路ＮＡ２２から電位供給線Ｓ
ＧＳmＩＮに常に電源電圧を供給する。いずれの場合
も、ゲート線Ｇには常に電源電位より高い一定の電位
（６Ｖ程度）が供給されて転送トランジスタＭＮm-１７
がオン状態になっており、電位供給線ＳＧＳmＩＮの電
位が選択ゲート線ＳＧＳmに転送される。書き込み及び
読み出し動作における選択ブロックでは、常時、ゲート
線Ｇに一定の高電位（６Ｖ程度）が供給されているた
め、転送トランジスタＭＮm-１７のゲートを充放電する
回数が減らせるので、消費電流を低減することができ
る。さらに、図７に示すように、データ読み出しで選択
ブロックの場合、選択ゲート線ＳＧＳmの電位が変動し
ないため、さらなる読み出し動作の高速化が可能であ
る。

【００８５】すなわち、図５に示す第２の実施の形態の
変形例では、隣接する選択ゲート線を共通接続すること
により、回路素子数を低減でき、チップ面積の縮小が可
能になる。さらに、ソース線側の選択ゲートトランジス
タＳＳ(2m-1)、ＳＳ2mのゲート電極に接続された選択ゲ
ート線ＳＧＳmに、データ書き込みで選択ブロックの場
合のみ、電源電位より低い所定の電位（例えば０Ｖ）を
供給し、その他の場合には電源電位以上の所定の昇圧電
位を供給することにより、データ読み出しにおいて、電
位の変化する個所を減らし、読み出し動作の高速化、低
電流化が可能となる。

【００８６】次に、図８を用いて、前記選択ゲート線駆
動回路の別の変形例について説明する。図８は、前記選
択ゲート線駆動回路の別の変形例及びＮＡＮＤセルの構
成を示す回路図である。

【００８７】この図８は、２ブロック分の選択ゲート線
駆動回路を示し、またメモリセルアレイとして１つのビ
ット線のみを示す。図８に示す例は、前記図５に示す例
において、インバータＩＶ２０とＮＡＮＤゲート回路Ｎ
Ａ２１との間にレベルシフタ２１を追加したものであ
る。これにより、最下位アドレスを除く行アドレスのデ
コードを行った後で、電源を電源電位から電源電位以上
の昇圧電位にレベルシフトしている。その他の構成は、
前記図５に示した例と同様である。

【００８８】図８に示す選択ゲート線駆動回路による読
み出し動作、書き込み動作のタイミングチャートをそれ
ぞれ図９、図１０に示す。図８に示す選択ゲート線駆動
回路では、動作電源電圧の低い半導体記憶装置の場合で
も、レベルシフタ２１を用いて電圧変換を行うことによ
って、選択ゲートトランジスタＳＤ(2m-1)、ＳＳ(2m-
1)、ＳＳ2m、ＳＤ2mのそれぞれのゲートに高電位を転送
できる。このため、選択ゲートトランジスタがより低抵
抗になり、回路動作が高速化でき、特に読み出し動作の
高速化が可能である。

【００８９】また、レベルシフタには高電圧が供給され
ているので、レベルシフタに入力される信号が高電位に
シフトされる際、ノイズが発生してビット線などの電位
を変化させる危険がある。しかし、本願は電位供給線Ｄ
ＥＣ２や選択ゲート線ＳＧＤｉ、ＳＧＳｉにレベルシフ
タが直接接続されるのではなく、電位供給線ＤＥＣ１に
接続されている。このため、メモリセルＭＣより遠ざけ
て設けられているので、ビット線やワード線に与えるノ
イズの影響を低減できる。もちろん、レベルシフタのノ
イズが問題とならない場合には、電位供給線ＤＥＣ２や
選択ゲート線ＳＧＤｉ、ＳＧＳｉに接続して設けてもよ
い。

【００９０】前記第２の実施の形態によれば、選択ゲー
ト線駆動回路を構成するトランジスタをゲート絶縁膜の
膜厚が薄いトランジスタ（高電流駆動トランジスタ）で
構成しているため、選択ゲート線に高速に電位を転送す
ることができ、読み出し動作のさらなる高速化が可能に
なる。さらに、ローデコーダから構成されるブロック選
択回路にレベルシフト回路を備えることにより、動作電
源電位の低電圧化に対応でき、選択ゲート線に電源電位
以上の昇圧電位を供給できることにより、選択ゲートト
ランジスタを低抵抗化して、メモリセルに流れる電流を
増加でき、さらに読み出し動作を高速化できる。

【００９１】なお、図４、図５及び図８に示す第２の実
施の形態及びその変形例では、ＮＡＮＤセル型のＥＥＰ
ＲＯＭを例として説明したが、これに限らず、選択ゲー
ト線を有する他の不揮発性記憶装置、例えば通常のＡＮ
Ｄ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用するこ
とができる。

【００９２】［第３の実施の形態］次に、この発明の第
３の実施の形態の半導体記憶装置について説明する。

【００９３】図１１は、第３の実施の形態の半導体記憶
装置の基本構成を示す図である。この半導体記憶装置
は、選択ゲート線及びビット線に高速に電位を転送する
機能を備えている。

【００９４】図１１に示すように、メモリセルアレイＭ
Ｃのビット線側に設けられた選択ゲートトランジスタに
は、選択ゲート線ＳＧＤ１、ＳＧＤ２、〜、ＳＧＤ（２
ｎ）がそれぞれ接続されている。メモリセルアレイＭＣ
のソース線側に設けられた選択ゲートトランジスタに
は、選択ゲート線ＳＧＳ１、ＳＧＳ２、〜、ＳＧＳ（２
ｎ）がそれぞれ接続されている。選択ゲート線ＳＧＤ１
〜ＳＧＤ（２ｎ）及びＳＧＳ１〜ＳＧＳ（２ｎ）とロー
デコーダ３１との間には、それぞれの選択ゲート線に電
位を転送する転送トランジスタ３２が設けられている。

【００９５】また、全てのカラム側のビット線ＢＬ１〜
ＢＬ（２ｍ）とカラムデコーダ等（センスアンプ、ペー
ジバッファを含む）３３との間には、ビット線に電位を
転送する転送トランジスタ３４が設けられている。

【００９６】これら転送トランジスタ３２、３４のゲー
ト電極には、ゲート線Ｇ１２が共通に接続されている。
このゲート線Ｇ１２は、電位制御回路３５を介して電源
電圧以上の昇圧電位を出力する昇圧電位出力回路３６に
接続されている。

【００９７】このように構成された半導体記憶装置にお
いて、前記電位制御回路３５は、データ消去あるいはデ
ータロードの場合に電源電位以下の電位をゲート線Ｇ１
２に出力し、その他の場合には待機状態から、昇圧電位
出力回路３６から供給される電源電位以上の昇圧電位Ｖ
SGHHHをゲート線Ｇ１２に出力する。

【００９８】図１１に示す半導体記憶装置では、全ブロ
ックの選択ゲート線に接続された転送トランジスタ３２
のゲート電極と、全カラムのビット線に接続された転送
トランジスタ３４のゲート電極とをゲート線Ｇ１２に共
通に接続することにより、ロー方向及びカラム方向の転
送トランジスタのゲート電極への電位供給方法を統一す
ることができる。これにより、回路動作を簡略化できる
と共に、転送トランジスタのゲート電極に電位を供給す
るための電位制御回路の回路面積を小さくでき、さらに
は半導体記憶装置のチップ面積を縮小することができ
る。

【００９９】なお、この第３の実施の形態では、ＮＡＮ
Ｄセル型のＥＥＰＲＯＭを例として説明したが、これに
限らず、選択ゲート線を有する他の不揮発性記憶装置、
例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯ
Ｍにも適用することができる。

【０１００】［第４の実施の形態］次に、主にＮＡＮＤ
型フラッシュＥＥＰＲＯＭにおいて、直列接続された複
数のメモリセルトランジスタの部分が、単体のメモリセ
ルトランジスタで構成されるデバイスに関して説明を行
う。以下、このデバイスを３トランジスタＮＡＮＤ型フ
ラッシュメモリと称する。３トランジスタＮＡＮＤ型フ
ラッシュメモリは、直列接続されたトランジスタ数が少
ないので、メモリセルの読み出し電流が大きく、高速読
み出しが可能である。この第４の実施の形態は、図１に
示した第１の実施の形態におけるＮＡＮＤセルを複数の
メモリセルトランジスタから単体のメモリセルに置き換
えたものである。

【０１０１】図１２は、この発明の第４の実施の形態の
半導体記憶装置の構成を示すブロック図である。この図
１２は、３トランジスタＮＡＮＤ型フラッシュメモリに
おけるｎブロック分のローデコーダ及びその制御回路を
示している。１ブロック目のＮＡＮＤセル、ローデコー
ダ及びその制御回路を用いて回路構成を説明する。

【０１０２】図１２において、トランジスタＭＮ１-
０、ＭＮ１-１、ＭＮ１-１７は、ゲート絶縁膜が厚いト
ランジスタであり、各ノードに高電圧を印加することが
できる高耐圧用トランジスタである。破線で囲まれた部
分のＲ１〜Ｒｎのそれぞれは、ブロックＣ１〜Ｃｎのそ
れぞれのローデコーダを示している。ブロックＣ１〜Ｃ
ｎのそれぞれは、各ブロック内のメモリセルアレイを示
し、図１２では説明を簡単にするために１つのビット線
のみを記している。

【０１０３】図１２に示すように、メモリセルＭＣ１の
ドレインには選択ゲートトランジスタＳＤ１が接続さ
れ、メモリセルＭＣ１のソースには選択ゲートトランジ
スタＳＳ１が接続されている。選択ゲートトランジスタ
ＳＤ１はビット線ＢＬに接続され、選択ゲートトランジ
スタＳＳ１はソース線ＳＬに接続されている。

【０１０４】メモリセルトランジスタＭＣ１のゲート電
極には、ワード線ＷＬ１が接続されている。ビット線Ｂ
Ｌ側の選択ゲートトランジスタＳＤ１のゲート電極には
選択ゲート線ＳＧＤ１が接続され、ソース線ＳＬ側の選
択ゲートトランジスタＳＳ１のゲート電極には選択ゲー
ト線ＳＧＳ１が接続されている。

【０１０５】選択ゲート線ＳＧＤ１には、転送トランジ
スタＭＮ１-０のソースが接続され、選択ゲート線ＳＧ
Ｓ１には、転送トランジスタＭＮ１-１７のソースが接
続されている。これら転送トランジスタＭＮ１-０、Ｍ
Ｎ１-１７のゲート電極にはゲート線Ｇが共通に接続さ
れ、さらにゲート線Ｇは全てのブロックで共通に接続さ
れている。すなわち、ゲート線Ｇは、全てのブロックＣ
１〜Ｃｎの転送トランジスタＭＮｋ-０、ＭＮｋ-１７
（ｋ＝１、２、…、ｎ）のゲート電極に共通に接続され
ている。

【０１０６】さらに、ゲート線Ｇは、このゲート線Ｇに
所定電位を供給する第１昇圧電位制御回路１２Ａに接続
されている。第１昇圧電位制御回路１２Ａは、データ消
去あるいはデータロードの場合に電源電位以下の電位を
ゲート線Ｇに出力し、その他の場合には、電源電位より
高い昇圧電位をゲート線Ｇに出力する。

【０１０７】転送トランジスタＭＮ１-０のソースは選
択ゲート線ＳＧＤ１に接続され、ドレインは電位供給線
ＳＧＤＩＮ１に接続されている。この電位供給線ＳＧＤ
ＩＮ１は、選択ゲート線ＳＧＤ１に電位を供給するため
の選択ゲート線駆動回路１３-１に接続されている。ま
た、転送トランジスタＭＮ１-１７のソースは選択ゲー
ト線ＳＧＳ１に接続され、ドレインは電位供給線ＳＧＳ
ＩＮ１に接続されている。この電位供給線ＳＧＳＩＮ１
は、選択ゲート線ＳＧＳ１に電位を供給するための選択
ゲート線駆動回路１４-１に接続されている。

【０１０８】転送トランジスタＭＮ１-１のソースはワ
ード線ＷＬ１に接続され、ドレインは制御ゲート線ＣＧ
１を介して、ワード線ＷＬ１に電位を供給するためのワ
ード線駆動回路１５に接続されている。転送トランジス
タＭＮ１-１のゲート電極に接続されたゲート線Ｇ１
は、高電圧転送回路１６-１に接続されている。高電圧
転送回路１６-１には、第２昇圧電位制御路１７Ａより
高電位転送線ＬＰＩＮを介して高電位が供給されてい
る。選択されたブロックでは、高電圧転送回路１６-１
は、ゲート線Ｇ１に、転送トランジスタＭＮ１-１がワ
ード線駆動回路１５から供給される電位をワード線ＷＬ
１に転送するのに十分な電位を供給する。一方、非選択
ブロックでは、高電圧転送回路１６-１はゲート線Ｇ１
に接地電位を供給する。

【０１０９】ＮＡＮＤゲート回路ＮＡ１１-１には、ア
ドレス信号addressが入力され、その出力はインバータ
ＩＶ１１-１を介してデコード信号ＤＥＣ１として選択
ゲート線駆動回路１３-１、選択ゲート線駆動回路１４-
１、及び高電圧転送回路１６-１にそれぞれ供給されて
いる。

【０１１０】また、前記ワード線駆動回路１５は、ロー
デコーダＲ１〜Ｒｎ内の転送トランジスタＭＮ１-１〜
ＭＮｎ-１にそれぞれ接続されている。また、第２昇圧
電位制御路１７Ａは、ローデコーダＲ１〜Ｒｎの高電圧
転送回路１６-１〜１６-ｎにそれぞれ接続されている。

【０１１１】次に、前記半導体記憶装置の動作について
説明する。前記第１の実施の形態における動作と同様の
部分の説明は省略するものとし、異なる動作部分のみを
説明する。

【０１１２】選択ゲート線ＳＧＤ１、ＳＧＳ１に接続さ
れた転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-
１７〜ＭＮｎ-１７のゲート電極は、ワード線ＷＬ１に
接続された転送トランジスタＭＮ１-１〜ＭＮｎ-１のゲ
ート電極と切り離されている。このため、転送トランジ
スタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７
に接続されたゲート線Ｇには、転送トランジスタＭＮ１
-１〜ＭＮｎ-１に接続されたゲート線Ｇ１〜Ｇｎが転送
しなければならない高電圧ＶPP（２０Ｖ程度）及び中間
電位ＶPPM（１０Ｖ程度）のような高電圧を転送する必
要がない。このことからも、第１昇圧電位制御回路１２
Ａの負担を低減でき、消費電流を抑えることができる。

【０１１３】以上説明したようにこの第４の実施の形態
によれば、全てのブロック内の選択ゲート線に設けられ
た転送トランジスタのゲートと、ワード線に設けられた
転送トランジスタのゲートとを別々に切り離して設ける
ことにより、選択ゲート線に電位を転送する転送トラン
ジスタのゲートに供給する電位を一定にでき、かつこれ
ら転送トランジスタのゲートの充放電回数を低減でき
る。これにより、選択ゲート線に設けられた転送トラン
ジスタのゲートへの安定した電位供給、昇圧回路の負担
の低減、消費電流の低減、及び選択ゲート線への電位の
高速転送が可能になり、高速動作、特に高速な読み出し
動作が可能になる。

【０１１４】［第５の実施の形態］次に、さらに読み出
し動作を高速化するために、図１２に示した前記３トラ
ンジスタＮＡＮＤ型フラッシュメモリに対して、図１３
に示すようなプリチャージシーケンスとリカバリーシー
ケンスとを並行して行う読み出し方式を採用した場合に
ついて説明する。

【０１１５】直列に複数のメモリセルが接続されたＮＡ
ＮＤ型フラッシュメモリに対して、従来より採用されて
いる読み出し方式では、図１４に示すように、読み出し
を行うブロックの各ノード（選択ゲート線、ワード線、
及びビット線）を充電する期間と、実際に読み出しを行
う期間と、前記各ノードを放電し読み出し前の電位に戻
す期間とがそれぞれ別々に設けられている。以下、前記
充電する期間をプリチャージシーケンス、読み出しを行
う期間をセンスシーケンス、放電する期間をリカバリー
シーケンスと称して説明を行う。ＮＡＮＤ型フラッシュ
メモリに対して、従来より採用されている読み出し方式
は、これらのシーケンスが一連の動作として行われてい
る。

【０１１６】これに対して、図１３に示す読み出し方式
では、高速読み出しを行うために、選択ブロックでのプ
リチャージシーケンスと非選択ブロックでのリカバリー
シーケンスとが同時に並行して行われている。プリチャ
ージシーケンスとリカバリーシーケンスを同時に行うた
めに、この読み出し方式では、読み出しの開始を、チッ
プ選択信号/ＣＥが“Ｈ”から“Ｌ”に立ち下がると
き、あるいはチップ選択信号/ＣＥが“Ｌ”でアドレス
が切り替わるときとし、読み出しの終了を、チップ選択
信号/ＣＥが“Ｌ”から“Ｈ”に立ち上がるときとして
いる。アドレスが切り替わると、アドレス切り替わり信
号ＡＴＤは“Ｌ”から“Ｈ”に立ち上がり、特定の時間
が経過すると“Ｈ”から“Ｌ”に立ち下がる。このアド
レス切り替わり信号ＡＴＤが“Ｈ”の期間に、プリチャ
ージシーケンスとリカバリーシーケンスとが並行して実
行される。

【０１１７】このような図１３に示す読み出し方式を、
図１２に示した３トランジスタＮＡＮＤ型フラッシュメ
モリに対して採用した場合、以下のような不具合が生じ
る。

【０１１８】チップ選択信号/ＣＥが“Ｈ”から“Ｌ”
に立ち下がるときに読み出しを開始する場合は、読み出
しを行うブロックの各ノードに対してプリチャージシー
ケンスが終了しているので問題はない。

【０１１９】しかし、チップ選択信号/ＣＥが“Ｌ”で
アドレスが切り替わるときに読み出しを開始する場合
は、選択されたブロックの各ノードに対してプリチャー
ジシーケンスを行うと同時に、選択から非選択になった
ブロックの各ノードに対してリカバリーシーケンスを行
わなければならないが、図１２に示した３トランジスタ
ＮＡＮＤ型フラッシュメモリでは、非選択ブロックのワ
ード線ＷＬ１が浮遊状態になっているため、ワード線Ｗ
Ｌ１に対してリカバリーシーケンスを行うことができな
い。なお、前記ワード線ＷＬ１が浮遊状態になるのは、
非選択ブロックの場合、デコード信号ＤＥＣ１が接地電
位となり、高電圧転送回路１６−１から接地電位がゲー
ト線Ｇ１に供給されることにより、転送トランジスタＭ
Ｎ１−１がオフするからである。

【０１２０】前記非選択ブロックのワード線ＷＬ１が浮
遊状態になっていると、読み出しのリカバリーシーケン
スにおいてドレイン側およびソース側の選択ゲート線Ｓ
ＧＤ１、ＳＧＳ１の電位変化（電源電位から接地電位
へ）の影響を受けて、ワード線ＷＬ１の対接地容量とワ
ード線の隣接配線間容量との容量結合により、ワード線
の電位が負電位に落ちる。この場合、転送トランジスタ
ＭＮ１−１のソースである拡散層（ＷＬ１）と基板とで
構成されるｐｎ接合が順方向バイアスとなり、電流を消
費する。高速読み出しが必要になるにつれて、あるいは
ＬＳＩの高集積化、微細化が進むにつれて、この問題は
顕著になってくる。ＬＳＩの高集積化、微細化が進むに
つれて、配線間距離が小さくなり、配線間容量が増加す
る一方で、ワード線の対接地容量は、大きく変化しな
い。これは、メモリセルトランジスタのトンネル酸化膜
の膜厚が余り変化せず、メモリセルトランジスタのゲー
ト容量が大きく変化しない傾向があるからである。この
ため、ワード線の対接地容量とワード線の隣接配線間容
量との容量結合による電位変動は大きくなる。さらに、
ワード線ＷＬ１の電位が負電位に大きく落ちると、ラッ
チアップが生じ、チップを破壊するおそれがある。

【０１２１】さらに、図１２に示した半導体記憶装置で
の読み出しにおいて、ブロックが非選択ブロックから選
択ブロックになった場合、ワード線ＷＬ１の対接地容量
とワード線ＷＬ１の隣接配線間容量との容量結合でワー
ド線ＷＬ１の電位が上昇する。前述のように、非選択状
態の期間中にワード線ＷＬ１の電位が変動しているの
で、安定するまでの待機時間がばらつき、読み出し速度
がばらついてしまう。すなわち、データ読み出し開始時
におけるワード線ＷＬ１の初期電位が、非選択ブロック
であった期間における隣接配線の電位変動の影響を受け
てばらつき、読み出し速度がばらついてしまう。そのた
め、読み出し動作の設計が複雑となる。

【０１２２】特に、３トランジスタＮＡＮＤ型フラッシ
ュメモリでは、ワード線ＷＬ１がドレイン側の選択ゲー
ト線ＳＧＤ１及びソース側の選択ゲート線ＳＧＳ１に挟
まれているので、両選択ゲート線の電位変動の影響を受
けて、ワード線ＷＬ１の電位が変動しやすい。

【０１２３】また、３トランジスタＮＡＮＤ型フラッシ
ュメモリは、複数のメモリセルを持つＮＡＮＤ型フラッ
シュメモリと比較して非選択メモリセルがないので、転
送トランジスタＭＮ１−１〜ＭＮｎ−１はデータ読み出
し動作において、非選択メモリセルに転送していた読み
出し電位（３．５Ｖ程度）を転送する必要がなく、ワー
ド線に接地電位を転送できすればよく、ゲート線Ｇ１に
６Ｖもの昇圧電位を供給する必要がない。

【０１２４】そこで、この第５の実施の形態では、待機
状態およびデータ読み出し状態において、全てのワード
線に接地電位を供給することにより、両選択ゲート線の
電位変動の影響を受けて、ワード線の電位が変動しない
ようにしている。前記待機状態とは、電源投入後におけ
る動作待ちの状態をいう。以下に、第５の実施の形態に
ついて説明する。この第５の実施の形態では、前記第４
の実施の形態における構成と同様の部分には同じ符号を
付してその説明は省略するものとし、異なる構成部分の
みを説明する。

【０１２５】図１５は、この発明の第５の実施の形態の
半導体記憶装置の構成を示すブロック図である。

【０１２６】図１５に示すように、ＮＡＮＤゲート回路
ＮＡ１１-１の出力はインバータＩＶ１１-１に出力され
ると共に、ＮＡＮＤゲート回路ＮＡ１２-１の第１端子
に入力される。ＮＡＮＤゲート回路ＮＡ１２-１の第２
端子には、このＮＡＮＤゲート回路ＮＡ１２-１の出力
を制御する制御信号Ｘが入力される。ＮＡＮＤゲート回
路ＮＡ１２-１では、第１端子と、第２端子に入力され
る信号から否定論理積が取られ、デコード信号Ｓ１とし
て出力される。

【０１２７】各動作状態におけるブロックＣ１の高電圧
転送回路１６-１の入出力信号（ローデコーダＲ１の場
合で、デコード信号Ｓ１、ゲート線Ｇ１）を図１６に示
す。待機状態およびデータ読み出しでは、制御信号Ｘに
よりＮＡＮＤゲート回路ＮＡ１２-１の第２端子に接地
電位を供給する。これにより、待機状態およびデータ読
み出しでは、デコード信号Ｓ１は常に電源電位となる。
なお、待機状態およびデータ読み出しでは、全てのブロ
ックＣ１〜Ｃｎにおけるデコード信号Ｓ１〜Ｓｎは常に
電源電位となる。

【０１２８】ここで、高電圧転送回路１６-１は、デー
タ書き込みで、かつブロックＣ１が選択された場合以外
では、デコード信号Ｓ１の電位をそのままゲート線Ｇ１
に出力するように構成されている。よって、データ書き
込み以外では、デコード信号Ｓ１が電源電位のとき、高
電圧転送回路１６-１からゲート線Ｇ１に電源電位が供
給される。これにより、転送トランジスタＭＮ１-１が
オンし、ワード線駆動回路１５の電位、例えばデータ読
み出しでは接地電位が全てのブロックＣ１〜Ｃｎのワー
ド線ＷＬ１〜ＷＬｎに供給される。

【０１２９】一方、待機状態およびデータ読み出し以外
の状態では、制御信号ＸによりＮＡＮＤゲート回路ＮＡ
１２-１の第２端子に電源電位を供給する。これによ
り、デコード信号Ｓ１はアドレス信号によって決まる信
号となる。データ書き込みで、デコード信号Ｓ１が選択
を示す信号（電源電位）の場合、高電圧転送回路１６-
１は“高電圧Ｖpp（〜２０Ｖ）よりしきい値電圧分高い
電圧”以上の電圧をゲート線Ｇ１に供給する。このた
め、転送トランジスタＭＮ１-１がオンとなり、ワード
線ＷＬ１にはワード線駆動回路１５から高電圧Ｖppが供
給される。

【０１３０】図１７は、第５の実施の形態における読み
出し時の動作を示すタイミングチャートである。図１３
と図１７を比較すると明らかなように、読み出しにおい
て、この第５の実施の形態では非選択ブロックのワード
線は浮遊状態ではなく接地電位が供給されているので、
選択状態から非選択状態になった場合でも、ワード線の
電位変動は小さく、かつ変動した電位もすぐに接地電位
に回復する。これにより、メモリセルのゲート電極の電
位が安定し、読み出し速度のばらつきを抑制できる。

【０１３１】以上説明したようにこの第５の実施の形態
によれば、待機状態およびデータ読み出し状態におい
て、メモリセルのドレイン側及びソース側の両選択ゲー
ト線の電位変動の影響によってワード線の電位が変動し
ないように、全てのワード線に接地電位を供給すること
により、メモリセルのゲート電極の電位が安定化され、
読み出し速度のばらつきを抑制することができる。

【０１３２】なお、この第５の実施の形態では、３トラ
ンジスタＮＡＮＤ型フラッシュメモリを例として説明し
たが、３トランジスタＮＡＮＤ型フラッシュメモリ及び
複数のメモリセルを持つＮＡＮＤセル型のＥＥＰＲＯＭ
に限らず、選択ゲート線を有する他の不揮発性記憶装
置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰ
ＲＯＭにも適用することができる。

【０１３３】［第６の実施の形態］次に、前記第５の実
施の形態の変形例である第６の実施の形態について説明
する。

【０１３４】図１８は、第６の実施の形態の半導体記憶
装置の構成を示す回路図である。図１８は、２ブロック
分の制御回路を示し、またメモリセルアレイとして１つ
のビット線のみを示す。この第６の実施の形態は、図１
５に示した第５の実施の形態において隣接するソース線
側の選択ゲート線を共有化したものである。

【０１３５】図１８に示すように、メモリセルＭＣ１の
ドレインには選択ゲートトランジスタＳＤ１が接続さ
れ、メモリセルＭＣ１のソースには選択ゲートトランジ
スタＳＳ１が接続されている。メモリセルＭＣ２のドレ
インには選択ゲートトランジスタＳＤ２が接続され、メ
モリセルＭＣ２のソースには選択ゲートトランジスタＳ
Ｓ２が接続されている。選択ゲートトランジスタＳＤ
１、ＳＤ２は共通にビット線ＢＬに接続され、選択ゲー
トトランジスタＳＳ１、ＳＳ２は共通にソース線ＳＬに
接続されている。

【０１３６】前記メモリセルトランジスタＭＣ１のゲー
ト電極には、ワード線ＷＬ１が接続されている。ビット
線ＢＬ側の選択ゲートトランジスタＳＤ１のゲート電極
には、選択ゲート線ＳＧＤ１が接続されている。また、
前記メモリセルトランジスタＭＣ２のゲート電極には、
ワード線ＷＬ２が接続されている。ビット線ＢＬ側の選
択ゲートトランジスタＳＤ２のゲート電極には、選択ゲ
ート線ＳＧＤ２が接続されている。さらに、ソース線Ｓ
Ｌ側の選択ゲートトランジスタＳＳ１、ＳＳ２のゲート
電極には、選択ゲート線ＳＧＳ１が共通に接続されてい
る。

【０１３７】転送トランジスタＭＮ１-０のソースは選
択ゲート線ＳＧＤ１に接続され、そのドレインは電位供
給線ＳＧＤＩＮ１線に接続されている。この電位供給線
ＳＧＤＩＮ１線は、インバータＩＶ１２-１の出力端に
接続されている。転送トランジスタＭＮ１-１７のソー
スは選択ゲート線ＳＧＳ１に接続され、そのドレインは
電位供給線ＳＧＳＩＮ１線に接続されている。この電位
供給線ＳＧＳＩＮ１線は、ＮＡＮＤゲート回路ＮＡ１４
-１の出力端に接続されている。転送トランジスタＭＮ
２-０のソースは選択ゲート線ＳＧＤ２に接続され、そ
のドレインは電位供給線ＳＧＤＩＮ２線に接続されてい
る。この電位供給線ＳＧＤＩＮ２線は、インバータＩＶ
１２-２の出力端に接続されている。転送トランジスタ
ＭＮ１-０、ＭＮ１-１７、ＭＮ２-０のそれぞれのゲー
ト電極は、ゲート線Ｇに共通に接続されている。さら
に、ゲート線Ｇは、このゲート線Ｇに所定電位を供給す
る第１昇圧電位制御回路１２Ａに接続されている。

【０１３８】転送トランジスタＭＮ１-１のソースはワ
ード線ＷＬ１に接続され、ドレインは制御ゲート線ＣＧ
１を介して、ワード線ＷＬ１に電位を供給するためのワ
ード線駆動回路１５に接続されている。転送トランジス
タＭＮ１-１のゲート電極にはゲート線Ｇ１が接続さ
れ、このゲート線Ｇ１は高電圧転送回路１６-１に接続
されている。高電圧転送回路１６-１には、第２昇圧電
位制御回路１７Ａより高電位転送線ＬＰＩＮを介して高
電位が供給されている。

【０１３９】また、転送トランジスタＭＮ２-１のソー
スはワード線ＷＬ２に接続され、ドレインは制御ゲート
線ＣＧ１を介して、ワード線ＷＬ２に電位を供給するた
めのワード線駆動回路１５に接続されている。転送トラ
ンジスタＭＮ２-１のゲート電極にはゲート線Ｇ２が接
続され、このゲート線Ｇ２は高電圧転送回路１６-２に
接続されている。高電圧転送回路１６-２には、第２昇
圧電位制御回路１７Ａより高電位転送線ＬＰＩＮを介し
て高電位が供給されている。

【０１４０】ＮＡＮＤゲート回路ＮＡ１１-１には、ア
ドレス信号address（Ａ(k+1)、Ａ(k+2)、…、Ａn）が入
力され、その出力はインバータＩＶ１１-１を介してＮ
ＡＮＤゲート回路ＮＡ１３-１、ＮＡ１４-１、ＮＡ１３
-２のそれぞれの第１入力端に供給されている。前記Ｎ
ＡＮＤゲート回路ＮＡ１３-１の第２入力端には、イン
バータＩＶ１３-１を介して最下位アドレスＡkが入力さ
れ、ＮＡＮＤゲート回路ＮＡ１３-２の第２入力端には
そのまま最下位アドレスＡkが入力されている。

【０１４１】前記ＮＡＮＤゲート回路ＮＡ１３-１の出
力はインバータＩＶ１２-１に入力されると共に、ＮＡ
ＮＤゲート回路ＮＡ１２-１の第１入力端に入力され
る。ＮＡＮＤゲート回路ＮＡ１２-１の第２入力端に
は、このＮＡＮＤゲート回路ＮＡ１２-１の出力を制御
する制御信号Ｘが入力される。ＮＡＮＤゲート回路ＮＡ
１２-１では、第１入力端と、第２入力端に入力される
信号から否定論理積が取られ、その演算結果が高電圧転
送回路１６-１に出力される。

【０１４２】前記ＮＡＮＤゲート回路ＮＡ１３-２の出
力はインバータＩＶ１２-２に入力されると共に、ＮＡ
ＮＤゲート回路ＮＡ１２-２の第１入力端に入力され
る。ＮＡＮＤゲート回路ＮＡ１２-２の第２入力端に
は、このＮＡＮＤゲート回路ＮＡ１２-２の出力を制御
する前記制御信号Ｘが入力される。ＮＡＮＤゲート回路
ＮＡ１２-２では、第１入力端と、第２入力端に入力さ
れる信号から否定論理積が取られ、その演算結果が高電
圧転送回路１６-２に出力される。

【０１４３】前記ＮＡＮＤゲート回路ＮＡ１４-１の第
２入力端には、このＮＡＮＤゲート回路ＮＡ１４-１の
出力を制御する制御信号Ｗが入力される。ＮＡＮＤゲー
ト回路ＮＡ１４-１では、第１入力端と、第２入力端に
入力される信号から否定論理積が取られ、その演算結果
が電位供給線ＳＧＳＩＮ１に出力される。

【０１４４】なお、前記ＮＡＮＤゲート回路ＮＡ１３-
１とインバータＩＶ１２-１により、選択ゲート線ＳＧ
Ｄ１を駆動する選択ゲート線駆動回路１３-１が構成さ
れる。前記ＮＡＮＤゲート回路ＮＡ１３-２とインバー
タＩＶ１２-２により、選択ゲート線ＳＧＤ２を駆動す
る選択ゲート線駆動回路１３-２が構成される。また、
前記ＮＡＮＤゲート回路ＮＡ１４-１により、選択ゲー
ト線ＳＧＳ１を駆動する選択ゲート線駆動回路１４-１
が構成される。

【０１４５】前述した第５の実施の形態では、ソース線
側の選択ゲート線は、読み出し動作において、非選択ブ
ロックから選択ブロックになった場合に、接地電位から
電源電位に昇圧していた。これに対し、この第６の実施
の形態では、待機状態から全てのソース線側の選択ゲー
ト線ＳＧＳ１に電源電位を供給し、データ書き込みにお
いて選択ブロックに係る場合のみ、ソース線側の選択ゲ
ート線ＳＧＳ１の電位を電源電位から接地電位にする。

【０１４６】図１９は、前記半導体記憶装置における読
み出し時の動作を示すタイミングチャートである。図１
７と図１９を比較すると明らかなように、読み出し動作
における選択ブロックではソース線側の選択ゲート線Ｓ
ＧＳ１に電位変化がないので、ワード線ＷＬ１の電位変
動が小さくなる。これにより、メモリセルのゲート電極
の電位変動が抑制され、読み出し速度が向上する。ま
た、図１８に示す第６の実施の形態では、前記第５の実
施の形態と比較して、ＮＡＮＤゲート回路ＮＡ１１-
１、インバータＩＶ１１-１から構成されるアドレスデ
コード回路の素子数を減らすことができる。

【０１４７】以上説明したようにこの第６の実施の形態
によれば、待機状態およびデータ読み出し状態におい
て、全てのワード線に接地電位を供給し、かつ待機状態
から全てのソース線側の選択ゲート線に電源電位を供給
して、ソース線側の選択ゲート線の電位変動の影響によ
ってワード線の電位が変動しないようにすることによ
り、メモリセルのゲート電極の電位が安定化され、読み
出し速度を向上させることができる。

【０１４８】なお、この第６の実施の形態では、３トラ
ンジスタＮＡＮＤ型フラッシュメモリを例として説明し
たが、３トランジスタＮＡＮＤ型フラッシュメモリ及び
複数のメモリセルを持つＮＡＮＤセル型のＥＥＰＲＯＭ
に限らず、選択ゲート線を有する他の不揮発性記憶装
置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰ
ＲＯＭにも適用することができる。

【０１４９】［第７の実施の形態］次に、前記第５の実
施の形態の別の変形例である第７の実施の形態について
説明する。

【０１５０】図２０は、この発明の第７の実施の形態の
半導体記憶装置の構成を示す回路図である。図２０は、
２ブロック分の選択ゲート線駆動回路を示し、またメモ
リセルアレイとして１つのビット線のみを示す。この第
７の実施の形態は、図１８に示した第６の実施の形態に
おいて、アドレスデコード回路と選択ゲート線駆動回路
および高電圧転送回路間に、すなわちインバータＩＶ１
１-１とＮＡＮＤゲート回路ＮＡ１３-１との間にレベル
シフタ２１を追加したものである。これにより、最下位
アドレスＡkを除く行アドレスのデコードを行った後
で、電源を電源電位Ｖddより高い昇圧電位Ｖsgにレベル
シフトする。その他の構成は、図１８に示した第６の実
施の形態と同様である。

【０１５１】以下に、第１ブロック部分を参照して説明
する。各動作状態におけるブロックＣ１の高電圧転送回
路１６-１の入出力信号（デコード信号Ｓ１、ゲート線
Ｇ１）を図２１に示す。待機状態およびデータ読み出し
では、レベルシフトされたデコード信号Ｓ１（昇圧電位
Ｖsg）が高電圧転送回路１６-１からゲート線Ｇ１に供
給される。これにより、転送トランジスタＭＮ１-１の
ゲート電圧が電源電位Ｖddより大きくなり、この転送ト
ランジスタＭＮ１-１がより低抵抗になり、ワード線Ｗ
Ｌ１に接地電位を転送する駆動力が大きくなる。その結
果、データ読み出し動作において、選択ブロックのワー
ド線の電位変動が小さくなり、ワード線の電位を高速に
接地電位に回復させることができる。

【０１５２】さらに、この半導体記憶装置では、動作電
源電圧が低い半導体記憶装置の場合でも、転送トランジ
スタＭＮ１-０、ＭＮ１-１７を介して選択ゲートトラン
ジスタＳＤ１、ＳＳ１のゲート電極にそれぞれ高電位を
転送できる。このため、選択ゲートトランジスタがより
低抵抗になり、回路動作が高速化でき、特に読み出し動
作の高速化が可能である。

【０１５３】以上説明したようにこの第７の実施の形態
によれば、アドレスデコード回路と選択ゲート線駆動回
路および高電圧転送回路間にレベルシフタを設けること
により、ワード線に電位を転送するトランジスタのゲー
ト電位を高くしてトランジスタの抵抗を下げ、データ読
み出しのプリチャージシーケンス及びリカバリーシーケ
ンスにおいて、高速にワード線を接地電位に回復させ、
読み出し速度を向上することができる。さらに、待機状
態およびデータ読み出し状態において、全てのワード線
に接地電位を供給し、かつ待機状態から全てのソース線
側の選択ゲート線に電源電位（レベルシフタを用いた場
合は電源電位より高い昇圧電位）を供給して、選択ゲー
ト線の電位変動の影響によってワード線の電位が変動し
ないようにしている。これにより、メモリセルのゲート
電極の電位が安定化され、読み出し速度を向上させるこ
とができる。

【０１５４】なお、この第７の実施の形態では、３トラ
ンジスタＮＡＮＤ型フラッシュメモリを例として説明し
たが、３トランジスタＮＡＮＤ型フラッシュメモリ及び
複数のメモリセルを持つＮＡＮＤセル型のＥＥＰＲＯＭ
に限らず、選択ゲート線を有する他の不揮発性記憶装
置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰ
ＲＯＭにも適用することができる。

【０１５５】また、前記第５〜第７の実施の形態の半導
体記憶装置は、以下のような効果を有している。

【０１５６】ワード線の電位を安定化することができ、
読み出し速度を高速化、均一化できる。

【０１５７】ワード線に、ソースが接続されている電位
転送トランジスタにおいて、ソースの拡散層と基板で構
成されるｐｎ接合が順方向バイアスとなることで生じる
基板電流を低減でき、これにより消費電流を低減でき
る。今後、ＬＳＩの高集積化、微細化が進むにつれて、
前記基板電流は増大し、チップ破壊につながるラッチア
ップ耐量が減少する傾向にあるが、これら実施の形態で
はラッチアップ耐量を確保することができる。

【０１５８】データ読み出しの動作開始時におけるワー
ド線の初期電位を均一化でき、読み出し動作に関連する
回路の設計を容易にできる。

【０１５９】以上のように、前記第５〜第７の実施の形
態では、ラッチアップ耐量が確保でき、さらに低消費電
流で高速読み出しが可能である。また、３トランジスタ
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直
列接続されたＮＡＮＤ型フラッシュメモリと比較すると
非選択メモリセルがないので、ワード線の転送トランジ
スタは、データ読み出し動作において、非選択メモリセ
ルに転送していた読み出し電位（３．５Ｖ程度）を転送
する必要がなく、ワード線に接地電位を転送できればよ
い。従って、ワード線の転送トランジスタのゲートに
は、６Ｖもの昇圧電位を供給する必要がなく、昇圧回路
及びその制御回路を縮小することができ、回路面積を縮
小することができる。

【０１６０】

【発明の効果】以上述べたようにこの発明によれば、消
費電流を抑えることができ、さらに選択ゲート線に高速
に電位を供給できると共に、読み出し動作を高速化でき
る半導体記憶装置を提供することが可能である。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の半導体記憶装置
の構成を示すブロック図である。

【図２】前記第１の実施の形態の半導体記憶装置におけ
るデータ書き込み時の動作を示すタイミングチャートで
ある。

【図３】前記第１の実施の形態の半導体記憶装置におけ
るデータ読み出し時の動作を示すタイミングチャートで
ある。

【図４】この発明の第２の実施の形態の半導体記憶装置
における選択ゲート線駆動回路の構成を示す回路図であ
る。

【図５】前記第２の実施の形態の半導体記憶装置におけ
る変形例の選択ゲート線駆動回路の構成を示す回路図で
ある。

【図６】図５に示す回路におけるデータ書き込み時の動
作を示すタイミングチャートである。

【図７】図５に示す回路におけるデータ読み出し時の動
作を示すタイミングチャートである。

【図８】前記第２の実施の形態の半導体記憶装置におけ
る別の変形例の選択ゲート線駆動回路の構成を示す回路
図である。

【図９】図８に示す回路におけるデータ書き込み時の動
作を示すタイミングチャートである。

【図１０】図８に示す回路におけるデータ読み出し時の
動作を示すタイミングチャートである。

【図１１】この発明の第３の実施の形態の半導体記憶装
置の基本構成を示す図である。

【図１２】この発明の第４の実施の形態の半導体記憶装
置の構成を示すブロック図である。

【図１３】３トランジスタＮＡＮＤ型フラッシュメモリ
に対して、プリチャージシーケンスとリカバリーシーケ
ンスとを並行して行う読み出し方式の動作を示すタイミ
ングチャートである。

【図１４】ＮＡＮＤ型フラッシュメモリに対して、プリ
チャージシーケンス、センスシーケンス、リカバリーシ
ーケンスを一連の動作として行う読み出し方式の動作を
示すタイミングチャートである。

【図１５】この発明の第５の実施の形態の半導体記憶装
置の構成を示すブロック図である。

【図１６】前記半導体記憶装置内の高電圧転送回路の入
出力信号を示す図表である。

【図１７】前記第５の実施の形態の半導体記憶装置にお
けるデータ読み出し時の動作を示すタイミングチャート
である。

【図１８】この発明の第６の実施の形態の半導体記憶装
置の構成を示す回路図である。

【図１９】前記第６の実施の形態の半導体記憶装置にお
けるデータ読み出し時の動作を示すタイミングチャート
である

【図２０】この発明の第７の実施の形態の半導体記憶装
置の構成を示す回路図である。

【図２１】前記半導体記憶装置内の高電圧転送回路の入
出力信号を示す図表である。

【図２２】従来におけるＮＡＮＤセルの選択ゲート線及
びワード線に電位を供給するための回路構成を示す図で
ある。

【図２３】図２２に示す回路におけるデータ書き込みの
動作を示すタイミングチャートである。

【図２４】図２２に示す回路におけるデータ読み出しの
動作を示すタイミングチャートである。

【図２５】図２２に示す回路におけるデータ消去の動作
を示すタイミングチャートである。

【符号の説明】

１１…電位制御回路 １２…昇圧電位出力回路 １３-１〜１３-ｎ…選択ゲート線駆動回路 １４-１〜１４-ｎ…選択ゲート線駆動回路 １５-１〜１５-１６…ワード線駆動回路 １６-１〜１６-ｎ…高電圧転送回路 １７…高電圧源回路 ＢＬ…ビット線 Ｃ１〜Ｃｎ…メモリセルアレイ Ｇ、Ｇ１…ゲート線 ＩＶ１１-１〜ＩＶ１１-ｎ…インバータ ＭＣ１〜ＭＣ１６…メモリセル ＭＮｋ-０、ＭＮｋ-１７（ｋ＝１、２、…、ｎ）…転送
トランジスタ ＭＮｋ-１〜ＭＮｋ-１６（ｋ＝１、２、…、ｎ）…転送
トランジスタ ＮＡ１１-１〜ＮＡ１１-ｎ…ＮＡＮＤゲート回路 Ｒ１〜Ｒｎ…ローデコーダ ＳＤ１、ＳＳ１…選択ゲートトランジスタ ＳＧＤ１、ＳＧＳ１…選択ゲート線 ＳＬ…ソース線 ＷＬ１-１〜ＷＬ１-１６…ワード線

フロントページの続き (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AD03 AE05 AE06

Claims (25)

【特許請求の範囲】
1. 【請求項１】 情報を記憶するメモリセルと、 前記メモリセルに接続された選択ゲートトランジスタ
   と、 前記メモリセルを選択するための選択回路と、 前記選択回路の出力信号を受け取り、この出力信号に応
   じて前記選択ゲートトランジスタのゲートに電位を供給
   するための選択ゲート駆動回路と、 その電流経路の一端が前記選択ゲート駆動回路に接続さ
   れ、その電流経路の他端が前記選択ゲートトランジスタ
   のゲートに接続され、前記選択ゲート駆動回路の電位を
   前記選択ゲートトランジスタのゲートに転送するための
   第１の転送トランジスタと、 前記第１の転送トランジスタのゲートに接続された第１
   のゲート線と、 前記第１のゲート線に電位を供給して、前記第１の転送
   トランジスタの導通／非導通を制御する第１の電位制御
   回路と、 前記メモリセルの制御ゲートに電位を供給するためのワ
   ード線駆動回路と、 その電流経路の一端が前記ワード線駆動回路に接続さ
   れ、その電流経路の他端が前記メモリセルの制御ゲート
   に接続され、前記ワード線駆動回路の電位を前記メモリ
   セルの制御ゲートに転送するための第２の転送トランジ
   スタと、 前記第２の転送トランジスタのゲートに接続され、前記
   第１のゲート線とは切り離されて設けられた第２のゲー
   ト線と、 前記第２のゲート線に電位を供給して、前記第２の転送
   トランジスタの導通／非導通を制御する電圧供給回路
   と、 前記電圧供給回路が前記第２のゲート線に供給する少な
   くとも電源電位以上の可変電位を生成するための第２の
   電位制御回路と、 を具備することを特徴とする半導体記憶装置。
2. 【請求項２】 情報を記憶するメモリセルに選択ゲート
   トランジスタが接続されてメモリセルユニットが形成さ
   れ、このメモリセルユニットが行方向に配列されてメモ
   リセルブロックが形成され、このメモリセルブロックが
   列方向に配列されたメモリセルアレイと、 各々の前記メモリセルブロックを選択するための選択回
   路と、 前記選択回路の出力信号を受け取り、この出力信号に応
   じて前記選択ゲートトランジスタのゲートに電位を供給
   するための選択ゲート駆動回路と、 その電流経路の一端が前記選択ゲート駆動回路に接続さ
   れ、その電流経路の他端が前記選択ゲートトランジスタ
   のゲートに接続され、前記選択ゲート駆動回路の電位を
   前記選択ゲートトランジスタのゲートに転送するための
   第１の転送トランジスタと、 前記第１の転送トランジスタのゲートに接続された第１
   のゲート線と、 前記第１のゲート線に電位を供給して、前記第１の転送
   トランジスタの導通／非導通を制御する第１の電位制御
   回路と、 行方向に配列された前記メモリセルユニット内の前記メ
   モリセルの制御ゲートに電位を供給するためのワード線
   駆動回路と、 その電流経路の一端が前記ワード線駆動回路に接続さ
   れ、その電流経路の他端が前記メモリセルの制御ゲート
   に接続され、前記ワード線駆動回路の電位を前記メモリ
   セルの制御ゲートに転送するための第２の転送トランジ
   スタと、 第２の転送トランジスタのゲートに接続され、前記第１
   のゲート線とは切り離されて設けられた第２のゲート線
   と、 前記第２のゲート線に電位を供給して、前記第２の転送
   トランジスタの導通／非導通を制御する電圧供給回路
   と、 前記電圧供給回路が前記第２のゲート線に供給する少な
   くとも電源電位以上の可変電位を生成するための第２の
   電位制御回路と、 を具備することを特徴とする半導体記憶装置。
3. 【請求項３】 前記メモリセルは、１個のメモリセルト
   ランジスタからなることを特徴とする請求項１または２
   に記載の半導体記憶装置。
4. 【請求項４】 前記メモリセルは、直列接続あるいは並
   列接続された複数のメモリセルトランジスタからなるこ
   とを特徴とする請求項１または２に記載の半導体記憶装
   置。
5. 【請求項５】 情報を記憶する１個のメモリセルトラン
   ジスタの両端に選択ゲートトランジスタが接続されてメ
   モリセルユニットが形成され、前記メモリセルユニット
   の一端側の選択ゲートトランジスタにはビット線が接続
   され、前記メモリセルユニットの他端側の選択ゲートト
   ランジスタにはソース線が接続され、このメモリセルユ
   ニットが行列状に配列されたメモリセルアレイと、 行方向に配列された各々の前記メモリセルユニットを選
   択するための選択回路と、 前記選択回路の出力信号を受け取り、この出力信号に応
   じて前記選択ゲートトランジスタのゲートに電位を供給
   するための選択ゲート駆動回路と、 その電流経路の一端が前記選択ゲート駆動回路に接続さ
   れ、その電流経路の他端が前記選択ゲートトランジスタ
   のゲートに接続され、前記選択ゲート駆動回路の電位を
   前記選択ゲートトランジスタのゲートに転送するための
   第１の転送トランジスタと、 前記第１の転送トランジスタのゲートに接続された第１
   のゲート線と、 前記第１のゲート線に電位を供給して、前記第１の転送
   トランジスタの導通／非導通を制御する第１の電位制御
   回路と、 行方向に配列された前記メモリセルユニット内の前記メ
   モリセルの制御ゲートに電位を供給するためのワード線
   駆動回路と、 その電流経路の一端が前記ワード線駆動回路に接続さ
   れ、その電流経路の他端が前記メモリセルの制御ゲート
   に接続され、前記ワード線駆動回路の電位を前記メモリ
   セルの制御ゲートに転送するための第２の転送トランジ
   スタと、 第２の転送トランジスタのゲートに接続され、前記第１
   のゲート線とは切り離されて設けられた第２のゲート線
   と、 前記第２のゲート線に電位を供給して、前記第２の転送
   トランジスタの導通／非導通を制御する電圧供給回路
   と、 前記電圧供給回路が前記第２のゲート線に供給する少な
   くとも電源電位以上の可変電位を生成するための第２の
   電位制御回路と、 を具備することを特徴とする半導体記憶装置。
6. 【請求項６】 前記選択回路の出力信号を受け取り、こ
   の出力信号に応じて前記電圧供給回路が供給する電位を
   制御する動作制御回路をさらに具備することを特徴とす
   る請求項１乃至５のいずれか１つに記載の半導体記憶装
   置。
7. 【請求項７】 前記第１の電位制御回路は、データ消去
   の場合に前記第１のゲート線に電源電位以下の所定電位
   を供給することを特徴とする請求項１乃至６のいずれか
   １つに記載の半導体記憶装置。
8. 【請求項８】 前記第１の電位制御回路は、データ読み
   出し、データ書き込み、及び読み出し待機状態のいずれ
   かの場合に前記第１のゲート線に電源電位より高い所定
   電位を供給することを特徴とする請求項１乃至７のいず
   れか１つに記載の半導体記憶装置。
9. 【請求項９】 前記選択ゲートトランジスタに接続され
   たビット線と、前記ビット線に電流通路の一端が接続さ
   れ、前記ビット線の電位を検知しデータ読み出し動作を
   行うセンスアンプに前記電流通路の他端が接続された第
   ３の転送トランジスタとをさらに具備し、前記第３の転
   送トランジスタのゲートは前記第１の転送トランジスタ
   のゲートが接続された前記第１のゲート線に接続されて
   いることを特徴とする請求項１乃至８のいずれか１つに
   記載の半導体記憶装置。
10. 【請求項１０】 前記メモリセルユニットは、前記メモ
    リセルの両端に前記選択ゲートトランジスタが直列接続
    されて構成され、前記メモリセルユニットの一端にはビ
    ット線が接続され、その他端にはソース線が接続され、
    データ書き込みでは、選択されたメモリセルユニットに
    係る前記ソース線に近い側の前記選択ゲート線にのみ電
    源電位より低い所定電位が供給され、データ書き込み以
    外のその他のモードでは電源電位以上の所定電位が供給
    されることを特徴とする請求項１乃至９のいずれか１つ
    に記載の半導体記憶装置。
11. 【請求項１１】 前記メモリセルユニットは、前記メモ
    リセルの両端に選択ゲートトランジスタが直列接続され
    て構成され、前記選択ゲート線の少なくとも一方が隣接
    する前記メモリセルユニット間で共通に接続されている
    ことを特徴とする請求項１乃至１０のいずれか１つに記
    載の半導体記憶装置。
12. 【請求項１２】 前記メモリセルが形成されているウェ
    ルに高電位の消去電位を印加することによりデータ消去
    が行われることを特徴とする請求項１乃至１１のいずれ
    か１つに記載の半導体記憶装置。
13. 【請求項１３】 データ読み出し待機状態およびデータ
    読み出しにおいて、全てのワード線に読み出しを行うた
    めの電位を供給することを特徴とする請求項１乃至１２
    のいずれか１つに記載の半導体記憶装置。
14. 【請求項１４】 前記電圧供給回路は、データ読み出し
    待機状態およびデータ読み出しでは、全てのワード線に
    接続されている前記第２の転送トランジスタを導通状態
    にして、前記ワード線駆動回路から全てのワード線に読
    み出しを行うための電位を供給させ、 前記データ読み出し待機状態およびデータ読み出しを除
    くその他の状態では、選択されたワード線に接続されて
    いる前記第２の転送トランジスタを導通状態にして、前
    記ワード線駆動回路から供給される電位をワード線に転
    送させ、選択されていないワード線に接続されている前
    記第２の転送トランジスタを非導通状態にして、前記ワ
    ード線駆動回路から供給される電位をワード線に転送さ
    せないことを特徴とする請求項１乃至１３のいずれか１
    つに記載の半導体記憶装置。
15. 【請求項１５】 データ読み出し待機状態およびデータ
    読み出しでは、前記電圧供給回路が前記第２の転送トラ
    ンジスタが導通状態になる電位を前記第２のゲート線に
    供給することを特徴とする請求項１４に記載の半導体記
    憶装置。
16. 【請求項１６】 データ読み出し待機状態およびデータ
    読み出しを除くその他の状態では、前記電圧供給回路は
    メモリセルユニットを選択するためのアドレス信号をデ
    コードした信号により動作が制御され、 選択されたメモリセルユニットに係わる前記前記電圧供
    給回路は、選択されたメモリセルユニットに係わる前記
    第２の転送トランジスタを導通状態にする電位を選択さ
    れたメモリセルユニットに係わる第２のゲート線に供給
    し、 非選択のメモリセルユニットに係わる前記前記電圧供給
    回路は、非選択のメモリセルユニットに係わる前記第２
    の転送トランジスタを非導通状態にする電位を非選択の
    メモリセルユニットに係わる第２のゲート線に供給する
    ことを特徴とする請求項１乃至１５のいずれか１つに記
    載の半導体記憶装置。
17. 【請求項１７】 前記動作制御回路は、メモリセルを選
    択するためのアドレス信号をデコードした信号の反転信
    号と、第１の制御信号とを入力とする否定論理積を行う
    回路で構成され、 前記第１の制御信号は、データ読み出し待機状態および
    データ読み出しにおいては接地電位であり、前記アドレ
    ス信号をデコードした信号の反転信号の入力を無効にす
    ることを特徴とする請求項６乃至１６のいずれか１つに
    記載の半導体記憶装置。
18. 【請求項１８】 データ読み出し待機状態およびデータ
    読み出しにおいて、前記ワード線に供給される読み出し
    を行うための電位は接地電位以上であることを特徴とす
    る請求項１乃至１７のいずれか１つに記載の半導体記憶
    装置。
19. 【請求項１９】 前記選択回路と前記動作制御回路との
    間に、電位を変換するレベルシフト回路を有することを
    特徴とする請求項６乃至１８のいずれか１つに記載の半
    導体記憶装置。
20. 【請求項２０】 前記選択回路と前記選択ゲート駆動回
    路との間に、電位を変換するレベルシフト回路を有する
    ことを特徴とする請求項１乃至１９のいずれか１つに記
    載の半導体記憶装置。
21. 【請求項２１】 前記選択回路及び前記選択ゲート駆動
    回路を構成するトランジスタのゲート絶縁膜の膜厚は、
    前記第１の転送トランジスタのゲート絶縁膜の膜厚より
    薄いことを特徴とする請求項１乃至２０のいずれか１つ
    に記載の半導体記憶装置。
22. 【請求項２２】 前記メモリセルは、不揮発性メモリセ
    ルであることを特徴とする請求項１乃至２１のいずれか
    １つに記載の半導体記憶装置。
23. 【請求項２３】 情報を記憶するメモリセルと、 前記メモリセルに接続された選択ゲートトランジスタ
    と、 前記選択ゲートトランジスタのゲートに電位を供給する
    ための選択ゲート駆動回路と、 前記選択ゲート駆動回路の電位を前記選択ゲートトラン
    ジスタのゲートに転送するための第１の転送トランジス
    タと、 前記第１の転送トランジスタのゲートに接続された第１
    のゲート線と、 前記第１のゲート線に電位を供給して、前記第１の転送
    トランジスタの導通／非導通を制御する第１の電位制御
    回路と、 前記メモリセルの制御ゲートに電位を供給するためのワ
    ード線駆動回路と、 前記ワード線駆動回路の電位を前記メモリセルの制御ゲ
    ートに転送するための第２の転送トランジスタと、 前記第２の転送トランジスタのゲートに接続され、前記
    第１のゲート線とは切り離されて設けられた第２のゲー
    ト線と、 前記第２のゲート線に電位を供給して、前記第２の転送
    トランジスタの導通／非導通を制御する電圧供給回路
    と、 を具備することを特徴とする半導体記憶装置。
24. 【請求項２４】 前記第１の電位制御回路は、データ消
    去の場合に前記第１のゲート線に電源電位以下の所定電
    位を供給することを特徴とする請求項２３に記載の半導
    体記憶装置。
25. 【請求項２５】 前記第１の電位制御回路は、データ読
    み出し、データ書き込み、及び読み出し待機状態のいず
    れかの場合に前記第１のゲート線に電源電位より高い所
    定電位を供給することを特徴とする請求項２３または２
    ４に記載の半導体記憶装置。