JP2009151916A - 半導体記憶装置 - Google Patents

Abstract

【課題】回路面積の増加を最小限に抑えつつ、信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルＭＴが直列接続されたメモリセルユニット１１と、前記メモリセルＭＴの前記制御ゲートに接続されたワード線ＷＬと、データの読み出し時において、前記ワード線ＷＬのいずれかを選択すると共に、選択ワード線及び非選択ワード線に電圧を転送するドライバ回路１７０と、第１電圧ＶＲＥＡＤＨＨと、前記第１電圧ＶＲＥＡＤＨＨより小さい第２電圧ＶＲＥＡＤＨを発生する電圧発生回路６３とを具備し、前記第１電圧ＶＲＥＡＤＨＨは、前記ドライバ回路１７０において、前記非選択ワード線に電圧を転送するために用いられ、前記第２電圧ＶＲＥＡＤＨは、前記ドライバ回路１７０以外の回路１８０において用いられる。
【選択図】図２１

Description

この発明は、半導体記憶装置に関する。例えば、電荷蓄積層と制御ゲートとを有するメモリセルを備えた半導体記憶装置に関する。

従来から、電気的にデータの書き換えが可能な不揮発性半導体メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）が知られている。ＥＥＰＲＯＭにおいて、データの読み出し時には、ロウデコーダによっていずれかのワード線が選択され、ロウデコーダは選択ワード線に電圧を転送する。そしてロウデコーダの構成は、種々提案されている（例えば特許文献１、２参照）。

また、大容量化及び高集積化可能なＥＥＰＲＯＭとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリにおいて、データの読み出し時に、保持するデータに関わらずメモリセルをオン状態と出来る電圧が、非選択のワード線に転送される。

すると、非選択のワード線に印加すべき電圧として高電圧が必要な場合、この電圧を発生する電圧発生回路の負荷が大きくなり、またその回路面積が大きくなる傾向がある。
特開２００６−１１４１３９号公報 特開２００３−０８６７２０号公報

この発明は、回路面積の増加を最小限に抑えつつ、信頼性を向上出来る半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニットと、前記メモリセルの前記制御ゲートに接続されたワード線と、データの読み出し時において、前記ワード線のいずれかを選択すると共に、選択ワード線及び非選択ワード線に電圧を転送するドライバ回路と、第１電圧と、前記第１電圧より小さい第２電圧を発生する電圧発生回路とを具備し、前記第１電圧は、前記ドライバ回路において、前記非選択ワード線に電圧を転送するために用いられ、前記第２電圧は、前記ドライバ回路以外の回路において用いられる。

この発明によれば、回路面積の増加を最小限に抑えつつ、信頼性を向上出来る半導体記憶装置を提供できる。

以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の一実施形態に係る半導体記憶装置について説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、カラムセレクタ２０、センスアンプ３０、ロウデコーダ４０、ドライバ回路５０、電圧発生回路群６０、制御回路７０、電圧ドライバ８０、ソース線ドライバ９０、及びウェルドライバ１００を備えている。

まずメモリセルアレイ１０について説明する。メモリセルアレイ１０は、複数のメモリセルユニット１１を備えている。メモリセルユニット１１の各々は、例えば３２個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ〜ＢＬｍ（ｍは自然数）に共通接続される。ビット線ＢＬ０〜ＢＬｍについても、単にビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット１１を選択出来るのであればいずれか一方のみが設けられていても良い。

図１では、１行のメモリセルユニット１１のみを図示している。しかし、メモリセルアレイ１０内には複数行のメモリセルユニット１１が設けられても良い。この場合、同一列にあるメモリセルユニット１１は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のメモリセルユニット１１は一括してデータが消去され、この単位をメモリブロックと呼ぶ。

カラムセレクタ２０は、データの書き込み時及び読み出し時において、ビット線ＢＬを選択して、選択したビット線ＢＬをセンスアンプ３０に接続する。カラムセレクタ２０の回路構成については後述する。

センスアンプ３０は、読み出し時において、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。また書き込み時には、ビット線ＢＬに電圧を転送する。

ソース線ドライバ９０は、ソース線ＳＬに電圧を与える。ソース線ドライバ９０の回路構成については後述する。

ウェルドライバ１００は、メモリセルアレイ１０が形成されたウェル領域に電圧を印加する。すなわち、メモリセルトランジスタＭＴのバックゲートバイアスを与える。ウェルドライバ１００の回路構成については後述する。

ロウデコーダ４０は、セレクトゲート線ＳＧＤ、ＳＧＳ毎に設けられたＭＯＳトランジスタ４１、４２、ワード線ＷＬ０〜ＷＬ３１毎に設けられたＭＯＳトランジスタ４３、及びブロックデコーダ４４を備えている。

ＭＯＳトランジスタ４１、４２の電流経路の一端は、それぞれ対応するセレクトゲート線ＳＧＤ、ＳＧＳに接続され、他端はそれぞれ信号線ＳＧＤＤ、ＳＧＳＤに接続される。またＭＯＳトランジスタ４３の電流経路の一端は、それぞれ対応するワード線ＷＬ０〜ＷＬ３１に接続され、他端はそれぞれ信号線ＣＧ０〜ＣＧ３１に接続される。以下、信号線ＣＧ０〜ＣＧ３１を区別しない場合には、単に信号線ＣＧと呼ぶ。そして、同一のメモリブロック内の選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに接続されたＭＯＳトランジスタ４１〜４３のゲートは、同一の制御線ＴＧに接続される。

ブロックデコーダ４４は、外部からブロックアドレスを受け取りデコードする。そして、選択メモリセルトランジスタが含まれるメモリセルユニット１１に対応するＭＯＳトランジスタ４３が接続された制御線ＴＧを選択して、ＭＯＳトランジスタ４１〜４３をオン状態とする。ブロックデコーダ４４の回路構成については後述する。

ドライバ回路５０は、信号線ＳＧＤＤ、ＳＧＳＤ毎に設けられたセレクトゲート線ドライバ５１、５２、及び信号線ＣＧ毎に設けられたワード線ドライバ５３を備えている。

セレクトゲート線ドライバ５１、５２はそれぞれ、外部から与えられたページアドレスのデコード結果に応じて、信号線ＳＧＤＤ、ＳＧＳＤに電圧を印加する。ワード線ドライバ５３はそれぞれ、ページアドレスのデコード結果に応じて、信号線ＣＧ０〜ＣＧ３１に電圧を印加する。各ドライバ５１〜５３の構成と、それぞれが印加する電圧については、後に詳述する。

制御回路７０は、外部からコマンドを受け取り、コマンドに応じて電圧発生回路群６０の動作を制御する。すなわち制御回路７０は、データのプログラム時、読み出し時、消去時等において、適切な電圧を発生するよう、電圧発生回路群６０に対して命令する。

電圧発生回路群６０は、第１乃至第４電圧発生回路６１〜６４を備えている。第１乃至第４電圧発生回路６１〜６４の各々は、制御回路７０の命令に従って電圧を発生し、発生した電圧をドライバ回路５０、ウェルドライバ１００、及び電圧ドライバ８０に供給する。なお、第１乃至第４電圧発生回路６１〜６４の構成と、発生する電圧については後述する。

電圧ドライバ８０は、電圧発生回路群６０で発生された電圧に基づき所定の電圧を生成し、ドライバ回路５０及びブロックデコーダ４４へ供給する。電圧ドライバ８０の詳細についても後述する。

＜メモリセルアレイ１０の詳細について＞
次に、上記メモリセルアレイ１０の備えるメモリセルユニット１１の構成について、図２を用いて説明する。図２は、メモリセルユニット１１のビット線方向に沿った断面図である。

図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２上にはゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２０３上に形成された多結晶シリコン層２０４、多結晶シリコン層２０４上に形成されたゲート間絶縁膜２０５、及びゲート間絶縁膜２０５上に形成された多結晶シリコン層２０６を有している。ゲート間絶縁膜２０５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜２０３はトンネル絶縁膜として機能するものである。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層２０４は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層２０６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２０４、２０６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層２０４、２０６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層２０４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層２０６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板２００表面内には、ｎ^＋型不純物拡散層２０７が形成されている。不純物拡散層２０７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層２０７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。

半導体基板２００上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２０８が形成されている。層間絶縁膜２０８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）２０７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２０８上には、コンタクトプラグＣＰ１に接続される金属配線層２０９が形成されている。金属配線層２０９はソース線ＳＬの一部として機能する。また層間絶縁膜２０８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）２０７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２０８上に、コンタクトプラグＣＰ２に接続される金属配線層２１０が形成されている。

層間絶縁膜２０８上には、金属配線層２０９、２１０を被覆するようにして、層間絶縁膜２１１が形成されている。そして層間絶縁膜２１１中に、金属配線層２１０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２１１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２１２が形成されている。金属配線層２１２はビット線ＢＬとして機能する。

次に、上記メモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは８値（8-levels）のデータ（３ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“７”の８種のデータを保持出来る。メモリセルトランジスタＭＴにおける“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１≦Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２≦Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３≦Ｖth３＜Ｖ３４である。“４”データの閾値電圧Ｖth４は、Ｖ３４≦Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５≦Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６≦Ｖth６＜Ｖ６７である。そして“７”データの閾値電圧Ｖth７は、Ｖ６７≦Ｖth７である。

なお、メモリセルトランジスタＭＴが保持可能なデータは上記８値に限らず、例えば２値（１ビットデータ）、４値（２ビットデータ）、１６値（４ビットデータ）などであっても良い。

＜第１乃至第４電圧発生回路６１〜６４の詳細について＞
次に、上記第１乃至第４電圧発生回路６１〜６４の詳細について説明する。まず、第１、第２、第４電圧発生回路６１、６２、６４について、図４を用いて説明する。図４は、第１、第２、第４電圧発生回路６１、６２、６４のブロック図である。

図示するように電圧発生回路６１、６２、６４の各々は、チャージポンプ回路６５及びリミッタ回路６６を備えている。チャージポンプ回路６５は、メモリセルトランジスタＭＴに対するデータのプログラム時及び読み出し時において、選択ワード線ＷＬに隣接する非選択ワード線ＷＬに印加すべき電圧を発生する。リミッタ回路６６は、チャージポンプ回路６５の発生した電圧が出力されるノードＮ１の電位を監視する。そして、ノードＮ１の電位に応じて、チャージポンプ回路６５の動作を制御する。より具体的には、ノードＮ１の電位が、所望の電位よりも低下した際には、チャージポンプ回路６５に対して発生電圧を上昇させるよう命令する。

次に第３電圧発生回路６３について、図５を用いて説明する。図５は、第３電圧発生回路６３のブロック図である。

図示するように第３電圧発生回路６３は、チャージポンプ回路６７、リミッタ回路６８、及びｎチャネルＭＯＳトランジスタ６９を備えている。チャージポンプ回路６５は、メモリセルトランジスタＭＴに対するデータのプログラム時及び読み出し時において、ロウデコーダ４０、ドライバ回路５０、ソース線ドライバ９０、及びウェルドライバ１００の少なくともいずれかにおいて使用される電圧を発生する。この電圧は、ワード線ＷＬに直接印加される電圧では無く、メモリセルアレイ１０の周辺回路において使用される電圧である。そしてチャージポンプ回路６５は、発生した電圧をノードＮ２に出力する。

ＭＯＳトランジスタ６９は、電流経路の一端及びゲートがノードＮ２に接続され、電流経路の他端がノードＮ３に接続されている。すなわちＭＯＳトランジスタ６９は、電流経路の一端がアノードとして機能し、他端がカソードとして機能するダイオードとして振る舞う。なおＭＯＳトランジスタ６９は、後述する電圧ＶＲＥＡＤを転送するＭＯＳトランジスタと同一のサイズ（同一のゲート長 and/or ゲート幅）とされる。つまり、同一の閾値電圧を有する。

リミッタ回路６８は、ノードＮ３の電位を監視する。そして、ノードＮ３の電位に応じて、チャージポンプ回路６７の動作を制御する。より具体的には、ノードＮ３の電位が、所望の電位よりも低下した際には、チャージポンプ回路６７に対して発生電圧を上昇させるよう命令する。

上記構成の第３電圧発生回路６３は、チャージポンプ回路６７の発生した電圧ＶＲＥＡＤＨＨ（例えば８Ｖ＋Ｖth、但しＶthはＭＯＳトランジスタ６９の閾値電圧）をノードＮ２から出力し、電圧ＶＲＥＡＤＨＨよりもＶthだけ低い電圧ＶＲＥＡＤＨ（例えば８Ｖ）をノードＮ３から出力する。

以上の第１乃至第４電圧発生回路６１〜６４の出力する電圧について、図６を用いて説明する。図６は、プログラム時及び読み出し時において、第１乃至第４電圧発生回路６１〜６４の出力する電圧を示すダイアグラムである。

図示するように第１電圧発生回路６１は、プログラム時には電圧ＶＰＡＳＳを発生し、読み出し時には電圧ＶＲＥＡＤＬＡを発生する。第２電圧発生回路６２は、プログラム時には電圧ＶＰＡＳＳを発生し、読み出し時には電圧ＶＲＥＡＤを発生する。第３電圧発生回路６３は、プログラム時及び読み出し時の両方において、前述の電圧ＶＲＥＡＤＨＨ及び電圧ＶＲＥＡＤＨを発生する。第４電圧発生回路６４は、プログラム時には電圧ＶＰＧＭを発生し、読み出し時には電圧ＶＣＧＲを発生する。これらの電圧の用途については後述する。

なお、電圧発生回路群６０には、その他の電圧を発生する電圧発生回路も必要に応じて含まれるが、本明細書においては省略する。

＜電圧ドライバ８０の詳細について＞
次に、電圧ドライバ８０の構成について、図７を用いて説明する。図７は、電圧ドライバ８０の回路図である。

図示するように電圧ドライバ８０は、第１デコーダ８１及び第２デコーダ８２を備えている。第１デコーダ８１は、ｎチャネルＭＯＳトランジスタ８３、８４、及びローカルポンプ回路Ｌ／Ｐ１、Ｌ／Ｐ２を備えている。

ＭＯＳトランジスタ８３の電流経路の一端には、プログラム時において電圧ＶＰＧＭＨが印加され、且つローカルポンプ回路Ｌ／Ｐ１に接続されている。電圧ＶＰＧＭＨは、例えば電圧発生回路群６０における図示せぬ電圧発生回路６０によって与えられ、電圧ＶＰＧＭよりも大きい電圧である。またＭＯＳトランジスタ８３のゲートには、プログラム時においてローカルポンプ回路Ｌ／Ｐ１から電圧が印加される。

ＭＯＳトランジスタ８４の電流経路の一端には、読み出し時において電圧ＲＥＡＤＨＨが印加され、且つローカルポンプ回路Ｌ／Ｐ２に接続されている。電圧ＶＲＥＡＤＨＨは、電圧ＶＣＧＲ及び電圧ＶＲＥＡＤよりも大きい電圧である。またＭＯＳトランジスタ８４のゲートには、プログラム時においてローカルポンプ回路Ｌ／Ｐ２から電圧が印加される。そして、ＭＯＳトランジスタ８３、８４の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧ＶＢＳＴとして外部へ出力される。

上記構成において第１デコーダ８１は、プログラム時にはＭＯＳトランジスタ８３がオン状態とされて、電圧ＶＢＳＴ＝ＶＰＧＭＨを出力する。また読み出し時にはＭＯＳトランジスタ８４がオン状態とされて、電圧ＶＢＳＴ＝ＶＲＥＡＤＨＨを出力する。

次に第２デコーダ８２について説明する。第２デコーダ８２は、ｎチャネルＭＯＳトランジスタ８５、８６、及びローカルポンプ回路Ｌ／Ｐ３、Ｌ／Ｐ４を備えている。

ＭＯＳトランジスタ８５の電流経路の一端には、プログラム時において電圧ＶＰＧＭＨが印加され、且つローカルポンプ回路Ｌ／Ｐ３に接続されている。またＭＯＳトランジスタ８５のゲートには、プログラム時においてローカルポンプ回路Ｌ／Ｐ３から電圧が印加される。

ＭＯＳトランジスタ８６の電流経路の一端には、読み出し時において電圧ＲＥＡＤＨＨが印加され、且つローカルポンプ回路Ｌ／Ｐ４に接続されている。またＭＯＳトランジスタ８６のゲートには、プログラム時においてローカルポンプ回路Ｌ／Ｐ４から電圧が印加される。そして、ＭＯＳトランジスタ８５、８６の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧ＶＲＤＥＣとして外部へ出力される。

上記構成において第２デコーダ８２は、プログラム時にはＭＯＳトランジスタ８５がオン状態とされて、電圧ＶＲＤＥＣ＝ＶＰＧＭＨを出力する。また読み出し時にはＭＯＳトランジスタ８６がオン状態とされて、電圧ＶＢＳＴ＝ＶＲＥＡＤＨＨを出力する。

＜ブロックデコーダ４４の詳細について＞
次に、ブロックデコーダ４４の構成について、図８を用いて説明する。図８は、ブロックデコーダ４４の回路図である。

図示するようにブロックデコーダ４４は、ｎチャネルＭＯＳトランジスタ４５、４６、ｐチャネルＭＯＳトランジスタ４７、ＡＮＤゲート４８、及びインバータ４９を備えている。

ＡＮＤゲート４８は、外部より与えられるブロックアドレスの各ビットのＡＮＤ演算を行う。従って、ブロックアドレスが当該ブロックデコーダの対応するメモリブロックを示す場合、“Ｈ”レベルを出力する。ＭＯＳトランジスタ４５は、電流経路の一端がＡＮＤゲート４８の出力ノードに接続され、他端が制御線ＴＧに接続され、ゲートに信号ＢＳＴＯＮが与えられる。信号ＢＳＴＯＮは、ブロックデコーダ４４のアドレス情報の取り込みの際に入力される信号である。インバータ４９は、ＡＮＤゲート４８における演算結果を反転させる。ＭＯＳトランジスタ４７は、電流経路の一端が制御線ＴＧに接続され、電流経路の他端がバックゲートに接続され、ゲートにインバータ４９における反転結果が入力される。ＭＯＳトランジスタ４６は、電流経路の一端に上述の電圧ＶＲＤＥＣが与えられ、他端がＭＯＳトランジスタ４７の電流経路の他端に接続され、ゲートが制御線ＴＧに接続される。

上記構成のブロックデコーダ４４において、ブロックアドレスが当該メモリブロックに一致した際に、ＭＯＳトランジスタ４６、４７がオン状態とされ、これにより制御線ＴＧに電圧ＶＲＤＥＣが印加される。すなわち制御線ＴＧには、プログラム時にはＶＲＤＥＣ＝ＶＰＧＭＨが印加され、読み出し時にはＶＲＤＥＣ＝ＶＲＥＡＤＨＨが印加される。その結果、ＭＯＳトランジスタ４１〜４３がオン状態とされる。

＜ワード線ドライバ５３の詳細について＞
次に、図１で説明したワード線ドライバ５３の構成について、図９を用いて説明する。図９は、ワード線ドライバ５３の各々の回路図である。図示するようにワード線ドライバ５３は、電圧セレクタ１２０、ｎチャネルＭＯＳトランジスタ１２１〜１２３、ローカルポンプ回路Ｌ／Ｐ５、Ｌ／Ｐ６、及びレベルシフタＬ／Ｓ１を備えている。

電圧セレクタ１２０は、ｎチャネルＭＯＳトランジスタ１２４〜１２７、抵抗素子１２８、ローカルポンプ回路Ｌ／Ｐ７、Ｌ／Ｐ８、及びレベルシフタＬ／Ｓ２、Ｌ／Ｓ３を備えている。

ＭＯＳトランジスタ１２４の一端には、電圧ＶＰＧＭが印加され、またローカルポンプ回路Ｌ／Ｐ７に接続されている。更にＭＯＳトランジスタ１２４のゲートには、ローカルポンプ回路Ｌ／Ｐ７によって電圧が印加される。

ＭＯＳトランジスタ１２５は、電流経路の一端がＭＯＳトランジスタ１２４の電流経路の他端に接続され、ゲートにレベルシフタＬ／Ｓ２の出力が与えられる。レベルシフタＬ／Ｓ２は、プログラム時において電圧セレクタ８０から電圧ＶＢＳＴを受け、この電圧ＶＢＳＴをレベルシフトして出力する。

ＭＯＳトランジスタ１２６は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、またローカルポンプ回路Ｌ／Ｐ８に接続され、ゲートにローカルポンプ回路Ｌ／Ｐ８の出力が与えられる。

ＭＯＳトランジスタ１２７は、電流経路の一端に電圧ＶＣＧＲが与えられ、ゲートにレベルシフタＬ／Ｓ３の出力が与えられる。レベルシフタＬ／Ｓ３は、読み出し時において第３電圧発生回路６３から電圧ＶＲＥＡＤＨＨを受け、この電圧ＶＲＥＡＤＨＨをレベルシフトして出力する。

抵抗素子１２８の一端はＭＯＳトランジスタ１２４の電流経路の一端に接続され、他端はＭＯＳトランジスタ１２４の電流経路の他端に接続される。

そして、ＭＯＳトランジスタ１２５〜１２７の電流経路の他端は共通接続され、この共通接続ノードＮ４が、電圧セレクタ１２０の出力ノードとなる。

ＭＯＳトランジスタ１２１は、電流経路の一端がノードＮ４に接続され、電流経路の他端が信号線ＣＧ０〜ＣＧ３１のいずれかに接続され、ゲートにレベルシフタＬ／Ｓ１の出力が与えられる。レベルシフタＬ／Ｓ１は、プログラム時また読み出し時において電圧セレクタ８０から電圧ＶＢＳＴを受け、この電圧ＶＢＳＴをレベルシフトして出力する。

ＭＯＳトランジスタ１２２は、電流経路の一端に電圧ＶＲＥＡＤが与えられ、またローカルポンプ回路Ｌ／Ｐ５に接続され、電流経路の他端が信号線ＣＧ０〜ＣＧ３１のいずれかに接続され、ゲートにローカルポンプ回路Ｌ／Ｐ５の出力が与えられる。

ＭＯＳトランジスタ１２３は、電流経路の一端に電圧ＶＲＥＡＤＬＡが与えられ、またローカルポンプ回路Ｌ／Ｐ６に接続され、電流経路の他端が信号線ＣＧ０〜ＣＧ３１のいずれかに接続され、ゲートにローカルポンプ回路Ｌ／Ｐ６の出力が与えられる。

上記構成において、選択ワード線に対応するワード線ドライバ５３では、プログラム時にはＭＯＳトランジスタ１２１、１２５がオン状態とされることにより、電圧ＶＰＧＭが対応する信号線ＣＧに転送される。また読み出し時には、ＭＯＳトランジスタ１２１、１２７がオン状態とされることにより、電圧ＶＣＧＲが対応する信号線ＣＧに転送される。そして、これらの電圧がロウデコーダ４０内のＭＯＳトランジスタ４３の電流経路を介して、選択ワード線に転送される。

また非選択ワード線に対応するワード線ドライバ５３では、プログラム時にはＭＯＳトランジスタ１２１、１２６がオン状態とされることにより、電圧ＶＰＡＳＳが対応する信号線ＣＧに転送される。読み出し時には、ＭＯＳトランジスタ１２２、１２３のいずれかがオン状態とされることにより、電圧ＶＲＥＡＤ、ＶＲＥＡＤＬＡのいずれかが、対応する信号線ＣＧに転送される。そして、これらの電圧がロウデコーダ４０内のＭＯＳトランジスタ４３の電流経路を介して、非選択ワード線に転送される。

上記レベルシフタＬ／Ｓ１〜Ｌ／Ｓ３の構成について、図１０を用いて説明する。図１０はレベルシフタＬ／Ｓ３の回路図である。図示するようにレベルシフタＬ／Ｓ３は、ｐチャネルＭＯＳトランジスタＰ１１〜Ｐ１６、ｎチャネルＭＯＳトランジスタＮ１１〜Ｎ１４、容量素子Ｃ１１、及びインバータＩ１１、Ｉ１２を備えている。

ＭＯＳトランジスタＰ１１、Ｐ１２のソース及びバックゲート（ウェル又は基板）は、接続ノードＣＮ１１に接続されている。このノードＣＮ１１には、電源電圧として電圧ＶＲＥＡＤＨＨが供給される。ＭＯＳトランジスタＰ１１、Ｐ１２のドレインは、ＭＯＳトランジスタＰ１３、Ｐ１４のソースにそれぞれ接続されている。これらＭＯＳトランジスタＰ１３、Ｐ１４のバックゲートは接続ノードＣＮ１１に接続されている。これらＭＯＳトランジスタＰ１３、Ｐ１４のドレインは、ＭＯＳトランジスタＰ１５、Ｐ１６のソース及びバックゲートにそれぞれ接続されている。これらＭＯＳトランジスタＰ１５、Ｐ１６のゲートには、一定電圧、例えばＶＤＤが供給される。これらＭＯＳトランジスタＰ１５、Ｐ１６のドレインはＭＯＳトランジスタＰ１６、Ｐ１５のゲートにそれぞれ交差接続される。さらに、ＭＯＳトランジスタＰ１５、Ｐ１６のドレインは、ＭＯＳトランジスタＮ１１、Ｎ１２を介して接地されている。このように、ＭＯＳトランジスタＰ１５は、ＭＯＳトランジスタＰ１３のドレインと、ＭＯＳトランジスタＰ１４のゲートとＭＯＳトランジスタＮ１１の接続ノードＣＮ１２との間に挿入接続され、ＭＯＳトランジスタＰ１６は、ＭＯＳトランジスタＰ１４のドレインと、ＭＯＳトランジスタＰ１３のゲートとＭＯＳトランジスタＮ１２の接続ノードＣＮ１３との間に挿入接続されている。

入力端ＩＮには入力信号Ｖｉｎが供給される。ＭＯＳトランジスタＮ１１及びＭＯＳトランジスタＰ１１のゲートには、インバータ回路Ｉ１１を介して入力信号Ｖｉｎが供給される。ＭＯＳトランジスタＮ１２、Ｐ１２のゲートには、前記インバータ回路Ｉ１１の出力信号が、さらにインバータ回路Ｉ１２を介して供給される。ＭＯＳトランジスタＮ１１とＭＯＳトランジスタＰ１５の接続ノードは、レベルシフト回路の出力端ＯＵＴであり、この出力端ＯＵＴと接地間には出力負荷としてのキャパシタＣ１１が接続されている。

また、ＭＯＳトランジスタＰ１５、Ｐ１６のバックゲートには、ＭＯＳトランジスタＮ１３、Ｎ１４のドレインがそれぞれ接続されている。このＭＯＳトランジスタＮ１３、Ｎ１４のソースには、一定電圧、例えばＶＤＤが供給されている。また、ＭＯＳトランジスタＮ１４のゲートには、出力信号Ｖｏｕｔが供給され、ＭＯＳトランジスタＮ１３のゲートには、ノードＣＮ１３より反転された出力信号Ｖｏｕｔｎが供給される。

上記構成において、入力信号Ｖｉｎがローレベルの場合、インバータ回路Ｉ１１の出力信号はハイレベル、インバータ回路Ｉ１２の出力信号はローレベルである。このため、ＭＯＳトランジスタＰ１１がオフ、Ｐ１２がオン、Ｐ１３がオフ、Ｐ１４がオン、Ｎ１１がオン、Ｎ１２がオフとなる。このため、出力端ＯＵＴの出力信号Ｖｏｕｔは、ローレベルとなる。

このとき、ＭＯＳトランジスタＰ１５のゲートには電圧ＶＤＤが供給されているが、ＭＯＳトランジスタＰ１３がオフしているため、ＭＯＳトランジスタＰ１５はオフである。また、出力信号Ｖｏｕｔがローレベルであるため、反転された出力信号Ｖｏｕｔｎが供給されるＭＯＳトランジスタＮ１３はオンし、ＭＯＳトランジスタＰ１５のバックゲートに電圧ＶＤＤが供給される。

また、ＭＯＳトランジスタＮ１４のゲートには、ローレベルの出力信号Ｖｏｕｔが供給されている。このため、ＭＯＳトランジスタＮ１４はオフ状態である。ゲートに電圧ＶＤＤが供給されたＭＯＳトランジスタＰ１６は、ソースにオン状態のＭＯＳトランジスタＰ１４から電圧ＶＲＥＡＤＨＨが供給されているため、オン状態となる。ＭＯＳトランジスタＰ１６とＭＯＳトランジスタＮ１２の接続ノードの電圧は、電圧ＶＲＥＡＤＨＨとなる。このため、この電圧ＶＲＥＡＤＨＨがゲートに供給されるＭＯＳトランジスタＰ１３は、オフ状態に保持される。

一方、入力信号Ｖｉｎがハイレベルとなると、ＭＯＳトランジスタＰ１１がオン、Ｐ１２がオフ、Ｐ１３がオン、Ｐ１４がオフ、Ｐ１５がオン、Ｐ１６がオフ、Ｎ１１がオフ、Ｎ１２がオン、Ｎ１３がオフ、Ｎ１４がオンとなり、出力端ＯＵＴからハイレベル（電圧ＶＲＥＡＤＨＨ）の出力信号Ｖｏｕｔが出力される。したがって、オフ状態のＭＯＳトランジスタＰ１６のバックゲートにＭＯＳトランジスタＮ１４を介して電圧ＶＤＤが供給される。さらに、ＭＯＳトランジスタＰ１５とＭＯＳトランジスタＮ１１の接続ノードの電圧は、電圧ＶＲＥＡＤＨＨとなる。このため、この電圧ＶＲＥＡＤＨＨがゲートに供給されるＭＯＳトランジスタＰ１４は、オフ状態に保持される。

なお、レベルシフタＬ／Ｓ１、Ｌ／Ｓ２も図１０と同様の構成を有しており、ノードＣＮ１１に与えられる電圧が異なる（Ｌ／Ｓ１、Ｌ／Ｓ２では電圧ＶＢＳＴ）のみである。つまり、レベルシフタＬ／Ｓ３では、電源電圧として電圧ＶＲＥＡＤＨＨが使用され、レベルシフタＬ／Ｓ３のソース電位として電圧ＶＲＥＡＤＨＨが与えられる。他方、レベルシフタＬ／Ｓ１、Ｌ／Ｓ２では、電源電圧として電圧ＶＢＳＴが使用され、レベルシフタＬ／Ｓ１、Ｌ／Ｓ２のソース電位として電圧ＶＢＳＴが与えられる。以下で説明するその他のレベルシフタも同様である。

＜ＳＧＤドライバ５１の詳細について＞
次に、セレクトゲート線ドライバ５１の構成について、図１１を用いて説明する。図１１は、セレクトゲート線ドライバ５１の回路図である。図示するようにセレクトゲート線ドライバ５１は、ｎチャネルＭＯＳトランジスタ１３０〜１３２、抵抗素子１３３、１３４、及びレベルシフタＬ／Ｓ４〜Ｌ／Ｓ６を備えている。

ＭＯＳトランジスタ１３０は、ゲートにレベルシフタＬ／Ｓ４からの出力信号が入力され、電流経路の一端に電圧ＶＳＧが抵抗素子１３３を介して印加され、電流経路の他端が対応する信号線ＳＧＤＤに接続されている。

ＭＯＳトランジスタ１３１は、ゲートにレベルシフタＬ／Ｓ５からの出力信号が入力され、電流経路の一端に電圧ＶＳＧが抵抗素子１３４を介して印加され、電流経路の他端が対応する信号線ＳＧＤＤに接続されている。

ＭＯＳトランジスタ１３２は、ゲートにレベルシフタＬ／Ｓ６からの出力信号が入力され、電流経路の一端に電圧ＶＳＧＤまたはＳＧＤＶＤＤが印加され、電流経路の他端が対応する信号線ＳＧＤＤに接続されている。

上記レベルシフタＬ／Ｓ４〜Ｌ／Ｓ６はページアドレスのデコード結果によって選択され、電圧ＶＲＥＡＤＨレベルにレベル変換した信号を出力する。つまり、図１０で説明した構成において、電源電位（ソース電位、ノードＣＮ１１の電位）として電圧ＶＲＥＡＤＨが使用される。また、電圧ＶＳＧ、ＶＳＧＤ、ＳＧＤＶＤＤは、例えば電圧発生回路群６０から与えられる。そして上記構成のセレクトゲート線ドライバ５１において、ＭＯＳトランジスタ１３０〜１３２のいずれか１つのＭＯＳトランジスタがオン状態とされる。

すなわち、プログラム時にはＭＯＳトランジスタ１３１、１３２のいずれかがオン状態とされ、電圧ＶＳＧ、ＶＳＧＤのいずれかが信号線ＳＧＤＤに転送される。読み出し時には、ＭＯＳトランジスタ１３１がオン状態とされて、電圧ＶＳＧが信号線ＳＧＤＤに転送される。消去時には、ＭＯＳトランジスタ１３２がオン状態とされて、電圧ＳＧＤＶＤＤが信号線ＳＧＤＤに転送される。更にデータのベリファイ時には、ＭＯＳトランジスタ１３０がオン状態とされて、電圧ＶＳＧが信号線ＳＧＤＤに転送される。

＜ＳＧＳドライバ５２の詳細について＞
次に、セレクトゲート線ドライバ５２の構成について、図１２を用いて説明する。図１２は、セレクトゲート線ドライバ５２の回路図である。図示するようにセレクトゲート線ドライバ５２は、ｎチャネルＭＯＳトランジスタ１４０〜１４２、抵抗素子１４３、及びレベルシフタＬ／Ｓ７〜Ｌ／Ｓ９を備えている。

ＭＯＳトランジスタ１４０は、ゲートにレベルシフタＬ／Ｓ７からの出力信号が入力され、電流経路の一端に電圧ＶＳＧが印加され、電流経路の他端が対応する信号線ＳＧＳＤに接続されている。

ＭＯＳトランジスタ１４１は、ゲートにレベルシフタＬ／Ｓ８からの出力信号が入力され、電流経路の一端に電圧ＶＳＧが抵抗素子１４３を介して印加され、電流経路の他端が対応する信号線ＳＧＳＤに接続されている。

ＭＯＳトランジスタ１４２は、ゲートにレベルシフタＬ／Ｓ９からの出力信号が入力され、電流経路の一端に０Ｖが印加され、電流経路の他端が対応する信号線ＳＧＳＤに接続されている。

レベルシフタＬ／Ｓ７〜Ｌ／Ｓ９はページアドレスのデコード結果によって選択され、このうちレベルシフタＬ／Ｓ７、Ｌ／Ｓ８は、電圧ＶＲＥＡＤＨレベルにレベル変換した信号を出力する。また電圧ＶＳＧは、例えば電圧発生回路群６０から与えられる。そして上記構成のセレクトゲート線ドライバ５２において、応じてＭＯＳトランジスタ１４０〜１４２のいずれか１つのＭＯＳトランジスタがオン状態とされる。

すなわち、読み出し時にはＭＯＳトランジスタ１４１がオン状態とされて、電圧ＶＳＧが信号線ＳＧＳＤに転送される。消去時には、ＭＯＳトランジスタ１４２がオン状態とされて、０Ｖが信号線ＳＧＳＤに転送される。更にデータのプログラム時及びベリファイ時には、ＭＯＳトランジスタ１４０がオン状態とされて、電圧ＶＳＧが信号線ＳＧＳＤに転送される。

＜ワード線ＷＬに転送される電圧について＞
次に、上記ロウデコーダ４０及びワード線ドライバ５３によって各ワード線ＷＬに印加される電圧について、図１３を用いて説明する。図１３は、データのプログラム時及び読み出し時において、選択ワード線ＷＬ及び非選択ワード線ＷＬに印加される電圧を示す表である。

まずプログラム時について説明する。図示するように、選択ワード線ＷＬｉ（ｉ：０〜３１のいずれか）に印加される電圧は、電圧ＶＰＧＭである。すなわち、ワード線ＷＬｉに対応するワード線ドライバ５３においては、ＭＯＳトランジスタ１２１、１２５がオン状態とされる。また非選択ワード線ＷＬ０〜ＷＬ（ｉ−１）、及びＷＬ（ｉ＋１）〜ＷＬ３１に印加される電圧は、電圧ＶＰＡＳＳである。すなわち、非選択ワード線に対応するワード線ドライバ５３においては、ＭＯＳトランジスタ１２１、１２７がオン状態とされる。

次に読み出し時について説明する。図示するように、選択ワード線ＷＬｉに印加される電圧は、電圧ＶＣＧＲである。すなわち、ワード線ＷＬｉに対応するワード線ドライバ５３においては、ＭＯＳトランジスタ１２１、１２７がオン状態とされる。また、選択ワード線ＷＬｉにセレクトゲート線ＳＧＤ側で隣接する非選択ワード線ＷＬ（ｉ＋１）に印加される電圧は、電圧ＶＲＥＡＤＬＡである。すなわち、非選択ワード線ＷＬ（ｉ＋１）に対応するワード線ドライバ５３においては、ＭＯＳトランジスタ１２３がオン状態とされる。また、その他の非選択ワード線ＷＬに印加される電圧は、電圧ＶＲＥＡＤである。すなわち、ワード線ドライバ５３においては、ＭＯＳトランジスタ１２２がオン状態とされる。

＜ウェルドライバ１００の詳細について＞
次に、ウェルドライバ１００の構成について、図１４を用いて説明する。図１４は、ウェルドライバ１００の回路図である。図示するようにウェルドライバ１００は、ｎチャネルＭＯＳトランジスタ１５０、１５１、及びレベルシフタＬ／Ｓ１０、Ｌ／Ｓ１１を備えている。

ＭＯＳトランジスタ１５０は、ゲートにレベルシフタＬ／Ｓ１０からの出力信号が入力され、電流経路の一端に電圧ＶＳＳ（例えば０Ｖ）が印加され、電流経路の他端がｐ型ウェル領域２０２に電気的に接続されている。

ＭＯＳトランジスタ１５１は、ゲートにレベルシフタＬ／Ｓ１１からの出力信号が入力され、電流経路の一端に電圧ＶＥＲＡが印加され、電流経路の他端がｐ型ウェル領域２０２に電気的に接続されている。

レベルシフタＬ／Ｓ１０、Ｌ／Ｓ１１は、電圧ＶＲＥＡＤＨレベルに変換した信号を出力する。そしてプログラム時及び読み出し時に、レベルシフタＬ／Ｓ１０はＶＲＥＡＤＨレベルの“Ｈ”レベル信号を出力する。また消去時に、レベルシフタＬ／Ｓ１１はＶＲＥＡＤＨレベルの“Ｈ”レベル信号を出力する。

すなわち、プログラム時及び読み出し時にはＭＯＳトランジスタ１５０がオン状態とされて、電圧ＶＳＳがｐ型ウェル領域２０２に与えられる。消去時には、ＭＯＳトランジスタ１５１がオン状態とされて、ＶＥＲＡがウェル領域２０２に与えられる。なお、電圧ＶＥＲＡは電圧発生回路群６０によって与えられる正の高電圧であり、例えば２０Ｖである。

＜ソース線ドライバ９０の詳細について＞
次に、ソース線ドライバ９０の構成について、図１５を用いて説明する。図１５は、ソース線ドライバ９０の回路図である。図示するようにソース線ドライバ９０は、ｎチャネルＭＯＳトランジスタ１６０、１６１、及びレベルシフタＬ／Ｓ１２、Ｌ／Ｓ１３を備えている。

ＭＯＳトランジスタ１６０は、ゲートにレベルシフタＬ／Ｓ１２からの出力信号が入力され、電流経路の一端に電圧ＶＳＳ（例えば０Ｖ）が印加され、電流経路の他端がソース線ＳＬに接続されている。

ＭＯＳトランジスタ１６１は、ゲートにレベルシフタＬ／Ｓ１３からの出力信号が入力され、電流経路の一端に電圧ＶＤＤが印加され、電流経路の他端がソース線ＳＬに接続されている。

レベルシフタＬ／Ｓ１２、Ｌ／Ｓ１３は、電圧ＶＲＥＡＤＨレベルに変換した信号を出力する。そして読み出し時に、レベルシフタＬ／Ｓ１２はＶＲＥＡＤＨレベルの“Ｈ”レベル信号を出力する。またプログラム時に、レベルシフタＬ／Ｓ１３はＶＲＥＡＤＨレベルの“Ｈ”レベル信号を出力する。

すなわち、読み出し時にはＭＯＳトランジスタ１６０がオン状態とされて、電圧ＶＳＳがソース線ＳＬに与えられる。プログラム時には、ＭＯＳトランジスタ１６１がオン状態とされて、ＶＤＤがソース線ＳＬに与えられる。消去時には、ＭＯＳトランジスタ１６０、１６１はオフ状態とされる。

＜カラムセレクタ２０の詳細について＞
次に、カラムセレクタ２０の構成について、図１６を用いて説明する。図１６は、カラムセレクタ２０の回路図である。図示するようにカラムセレクタ２０は、ｎチャネルＭＯＳトランジスタ１７０及びレベルシフタＬ／Ｓ１４を備えている。

ＭＯＳトランジスタ１７０は、ゲートにレベルシフタＬ／Ｓ１４からの出力信号が入力され、電流経路の一端がいずれかのビット線ＢＬに接続され、電流経路の他端がセンスアンプ３０に接続されている。

レベルシフタＬ／Ｓ１４は、電圧ＶＲＥＡＤＨレベルに変換した信号を出力する。そして、レベルシフタＬ／Ｓ１４が“Ｈ”レベル信号を出力することによりＭＯＳトランジスタ１７０がオン状態とされ、ビット線ＢＬとセンスアンプ３０とが接続される。

＜ＮＡＮＤ型フラッシュメモリの動作について＞
次に、上記構成のＮＡＮＤ型フラッシュメモリのデータのプログラム動作及び読み出し動作について、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに印加される電圧に着目しつつ、以下説明する。

＜プログラム動作＞
まずプログラム動作について説明する。以下では、電荷蓄積層に電荷を注入してメモリセルトランジスタＭＴの閾値電圧を上昇させる場合を“０”プログラムと呼ぶ。他方、電荷蓄積層に電荷を注入せず、閾値電圧を変化させない場合（換言すれば、保持データが別のレベルに遷移しない程度の電荷注入に抑える場合）を“１”プログラムと呼ぶことにする。図１７は、データのプログラム時における、セレクトゲート線ＳＧＳ、ＳＧＤ、及びワード線ＷＬ０〜ＷＬ３１に印加される電圧を示す表である。

図示するように、セレクトゲート線ＳＧＤには電圧ＶＳＧＤが印加され、セレクトゲート線ＳＧＳには０Ｖが印加される。また、選択ワード線ＷＬｉには電圧ＶＰＧＭが印加され、その他の非選択ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｉ＋１）〜ＷＬ３１には電圧ＶＰＡＳＳが印加される。

なお、電圧ＶＰＧＭは、電荷蓄積層に電荷を注入するための高電圧であり、例えば２０Ｖである。また電圧ＶＰＡＳＳは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とすることの出来る電圧である。電圧ＶＰＧＭ、ＶＰＡＳＳの関係は、ＶＰＧＭ＞ＶＰＡＳＳである。また、電圧ＶＳＧＤは、選択トランジスタＳＴ１に対して“０”プログラムデータを転送させ、“１”プログラムデータを転送させない電圧である。言い換えれば、“０”プログラム時には選択トランジスタＳＴ１がオン状態となり、“１”プログラム時には選択トランジスタＳＴ１がカットオフとなる電圧である。

以上の結果、メモリセルトランジスタＭＴ０〜ＭＴ３１はオン状態となり、チャネルが形成される。つまり、メモリセルユニット１１内のメモリセルトランジスタＭＴ０〜ＭＴ３１に電流経路が形成され、それらが導通状態となる。また、セレクトゲート線ＳＧＳには０Ｖが印加されているため、選択トランジスタＳＴ２はカットオフ状態となる。これに対して選択トランジスタＳＴ１は、プログラムデータに応じてオン状態、またはカットオフ状態となる。

“０”プログラムが行われる場合には、ビット線には書き込み電圧（例えば０Ｖ）が印加される。従って、選択トランジスタＳＴ１はオン状態となり、ビット線に与えられた０ＶをメモリセルトランジスタＭＴ０〜ＭＴ３１のチャネルへ転送する。すると、選択ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉでは、ゲートとチャネルとの間の電位差がほぼＶＰＧＭとなり、電荷が電荷蓄積層に注入される。その結果、メモリセルトランジスタＭＴｉの閾値電圧が上昇し、“０”プログラムが行われる。

他方、“１”プログラムが行われる場合には、ビット線には書き込み禁止電圧Ｖinhibit（＞書き込み電圧）が印加され、選択トランジスタＳＴ１はカットオフ状態となる。従って、メモリセルユニット１１内のメモリセルトランジスタＭＴ０〜ＭＴ３１のチャネルは電気的にフローティングの状態となる。すると、メモリセルトランジスタＭＴ０〜ＭＴ３１のチャネル電位は、ゲート電位（ＶＰＧＭ、ＶＰＡＳＳ）とのカップリングにより上昇する。そのため、選択ワード線ＷＬｉに接続されたメモリセルトランジスタＭＴｉでは、ゲートとチャネルとの間の電位差が十分ではなく、電荷蓄積層に電荷が（保持データが遷移するほどには）注入されない。その結果、メモリセルトランジスタＭＴｉの閾値電圧は変わらず、“１”プログラムが行われる。同様に、非選択ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｉ＋１）〜ＷＬ３１に接続されたメモリセルトランジスタＭＴ０〜ＭＴ（ｉ−１）、ＭＴ（ｉ＋１）〜ＭＴ３１でも、ゲートとチャネルとの間の電位差は小さく、電荷蓄積層に電荷は注入されない。

＜読み出し動作＞
次に、データの読み出し動作について説明する。図１８は、データの読み出し時における、セレクトゲート線ＳＧＳ、ＳＧＤ、及びワード線ＷＬ０〜ＷＬ３１に印加される電圧を示す表である。

図示するように、セレクトゲート線ＳＧＤ、ＳＧＳには電圧ＶＳＧが印加される。また、選択ワード線ＷＬｉには電圧ＶＣＧＲが印加され、非選択ワード線ＷＬ（ｉ＋１）には電圧ＶＲＥＡＤＬＡが印加され、その他の非選択ワード線ＷＬ０〜ＷＬ（ｉ−１）、ＷＬ（ｉ＋２）〜ＷＬ３１には電圧ＶＲＥＡＤが印加される。

電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。また電圧ＶＣＧＲは、読み出し対象となるメモリセルトランジスタに印加される電圧であり、読み出そうとするデータに応じて変化される。例えば“０”データの読み出し時にはＶ０１とされ、“１”データの読み出し時にはＶ１２とされる。更に電圧ＶＲＥＡＤＬＡは、メモリセルトランジスタＭＴ（ｉ＋１）のデータに応じて変化し、メモリセルトランジスタＭＴ（ｉ＋１）をオン状態とする電圧である。また、電圧ＶＳＧは、選択トランジスタＳＴ１、ＳＴ２をオン状態とする電圧である。

以上の結果、選択トランジスタＳＴ１、ＳＴ２、及び非選択のメモリセルトランジスタＭＴ０〜ＭＴ（ｉ−１）、ＭＴ（ｉ＋１）〜ＭＴ３１がオン状態となる。そしてメモリセルトランジスタＭＴｉが電圧ＶＣＧＲよりも低い閾値電圧に相当するデータを保持していればオン状態となり、ビット線の電圧が低下する。他方、メモリセルトランジスタＭＴｉが電圧ＶＣＧＲ以上の閾値電圧に相当するデータを保持していればオフ状態となり、ビット線の電圧はプリチャージ電位を維持する。このようにしてビット線に生じる電位変化をセンスアンプ３０がセンス・増幅することにより、データの読み出しが行われる。

上記読み出し動作の詳細について、図１９を用いて説明する。図１９は、データの読み出し時における選択ワード線ＷＬｉ及び非選択ワード線ＷＬ（ｉ＋１）の電位のタイミングチャートである。

図示するように、データの読み出しは時刻ｔ１〜ｔ２に行われる第１の読み出しステップと、時刻ｔ３〜ｔ４に行われる第２の読み出しステップとを含む。

第１の読み出しステップでは、選択ワード線ＷＬｉよりもドレイン側に位置する非選択ワード線ＷＬ（ｉ＋１）に接続された非選択のメモリセルトランジスタ（ｉ＋１）からデータが読み出される。これは、選択メモリセルトランジスタＭＴｉが受ける、フローティングゲート間のカップリングの影響（以下、これをカップリング効果と呼ぶことにする）を把握するために行われる。すなわち、メモリセルトランジスタＭＴは、隣接するメモリセルトランジスタＭＴの影響によって、その閾値電圧が見かけ上高くなることがある。その影響は、隣接するメモリセルトランジスタＭＴの保持するデータによって異なる。そこで第１の読み出しステップでは、非選択のメモリセルトランジスタＭＴ（ｉ＋１）の読み出しを行い、メモリセルトランジスタＭＴ（ｉ＋１）の保持するデータを予め確認する。そのため第１の読み出しステップでは、選択ワード線ＷＬｉに電圧ＶＲＥＡＤが印加され、非選択ワード線ＷＬ（ｉ＋１）に電圧ＶＣＧＲが印加される。電圧ＶＣＧＲは、８値のデータに応じて８段階に変化する。そして各段階において、“０”〜“７”データの読み出しが行われる。

次に第２のステップにおいて、選択ワード線ＷＬｉに接続された選択メモリセルトランジスタＭＴｉからのデータの読み出しが行われる。すなわち、選択ワード線ＷＬｉに電圧ＶＣＧＲが印加され、非選択ワード線ＷＬ（ｉ＋１）に電圧ＶＲＥＡＤＬＡが印加される。電圧ＶＲＥＡＤＬＡの値は、第１の読み出しステップでメモリセルトランジスタＭＴ（ｉ＋１）から読み出したデータに応じた値とされる。なお図１８に示した電圧は、第２の読み出しステップにおける電圧である。

＜効果＞
上記のように、この発明の一実施形態に係る半導体記憶装置であると、電圧発生回路群６０におけるチャージポンプ回路の負荷を低減出来る。従って、回路面積の増加を最小限に抑えつつ、ＮＡＮＤ型フラッシュメモリの信頼性を向上出来る。本効果につき、以下説明する。

従来より、ＮＡＮＤ型フラッシュメモリにおいては、データのプログラム特性や読み出し特性の最適化の為に、種々の電圧がワード線ＷＬに印加される。例えば読み出し時には、非選択ワード線に対して電圧ＶＲＥＡＤが印加される。また、この電圧ＶＲＥＡＤをワード線ＷＬに転送するための電圧（従来はＶＲＥＡＤＨ）が必要とされる。そして、電圧ＶＲＥＡＤとＶＲＥＡＤＨとは、それぞれ独立した電圧発生回路により生成される。

また近年、電圧ＶＲＥＡＤとして高い電圧が求められてきている。この理由としては、例えば次の２点が挙げられる。すなわち、
（１）ＮＡＮＤ型フラッシュメモリの微細化に伴ってデータリテンション特性が悪化する。そのため、より高い電圧レベルに閾値分布を設定するため、それに連動して電圧ＶＲＥＡＤも高くする必要があること。
（２）閾値分布は、バックパターン依存性によって拡がる。これを抑えるためには、電圧ＶＲＥＡＤを高くすることが有効であること。
上記（１）の理由につき、図２０を用いて説明する。図２０は、４値（four-levels）データを保持するメモリセルトランジスタＭＴの閾値分布と、８値データを保持するメモリセルトランジスタＭＴの閾値分布とを示すグラフである。

図示するように、４値データを保持するメモリセルトランジスタＭＴでは、最も高い閾値を有する“３”データの閾値電圧は、最低でＶ２３＝３．５Ｖ程度である。従って、必要とされる電圧ＶＲＥＡＤは、Ｖ２３＋２Ｖ＝５．５Ｖ程度であり、最大でも６Ｖ程度である。

すると、従来の４値ＮＡＮＤ型フラッシュメモリにおける電圧ＶＲＥＡＤＨとしては、例えば８Ｖ程度が必要とされる。これは、電圧ＶＲＥＡＤＨによって、６Ｖの電圧ＶＲＥＡＤを転送するＭＯＳトランジスタをオンさせなければならないからである。すなわち電圧ＶＲＥＡＤＨは、電圧ＶＲＥＡＤよりも、少なくとも電圧ＶＲＥＡＤ転送用のＭＯＳトランジスタの閾値分だけ高い電圧が必要とされる。

他方、８値データを保持するメモリセルトランジスタＭＴでは、最も高い閾値を有する“７”データの閾値電圧は、最低でＶ６７＝５．５Ｖである。従って、必要とされる電圧ＶＲＥＡＤは、Ｖ６７＋２Ｖ＝７．５Ｖ程度である。

このように、メモリセルトランジスタＭＴが保持するデータのビット数が増えるほど、より高い電圧ＶＲＥＡＤが求められる。例えば１６値データを保持する場合には、更に高い電圧ＶＲＥＡＤが必要とされる。

そこで、上記要請に応えるためには、電圧発生回路の発生する電圧ＶＲＥＡＤを大きくする必要がある。しかしながら、単純に電圧発生回路の発生電圧を大きくするだけでは、電圧発生回路の負荷が無駄に大きくなるという問題がある。本事情につき以下説明する。

上記電圧ＶＲＥＡＤＨの用途は、電圧ＶＲＥＡＤの転送用に限られるものでは無い。すなわち、ソース線やウェルのドライバ回路や、電圧ＶＲＥＡＤ以外の電圧を転送するロウ系のドライバ回路等にも使用される。更には、センスアンプとビット線とを接続するスイッチ用のＭＯＳトランジスタのゲートの制御回路にも使用される。本回路は、充電時におけるビット線の電圧の立ち上がり速度を鈍らせるために使用される。

そして、これらの回路は、例え電圧ＶＲＥＡＤが上昇したとしても、必ずしも高い電圧ＶＲＥＡＤＨを必要としない。仮に、電圧ＶＲＥＡＤが例えば６Ｖから８Ｖに上昇した際に、電圧ＶＲＥＡＤＨを８Ｖから１０Ｖに上昇させたとする。これは、電圧ＶＲＥＡＤを転送するドライバの要請を満たすためである。しかし、それ以外の回路では、８Ｖの電圧ＶＲＥＡＤＨで十分動作可能であり、電圧ＶＲＥＡＤＨを８Ｖから１０Ｖに上昇させることは、これらの回路にとっては無駄である。

無駄であったとしても、発生電圧を上昇させることで充電すべき電荷量が増えるため、チャージポンプ回路の負荷を大きくなる。その結果、チャージポンプ回路の回路面積を大きくする必要がある。

しかし本実施形態に係る構成であると、電圧ＶＲＥＡＤ転送用の電圧として、その他の回路で使用される電圧ＶＲＥＡＤＨとは別に、新たな電圧ＶＲＥＡＤＨＨ（＞ＶＲＥＡＤＨ）を使用している。従って、高い電圧が必要とされる回路に対してのみ、高電圧ＶＲＥＡＤＨＨが供給され、必要としない回路に対しては従来と同じ電圧ＶＲＥＡＤＨが供給される。従って、無駄に高い電圧を使用することが無い。

また、新たな電圧ＶＲＥＡＤＨＨをダイオード６９で電圧降下させることにより、電圧ＶＲＥＡＤＨを生成している。つまり、電圧ＶＲＥＡＤＨＨと電圧ＶＲＥＡＤＨとで、チャージポンプ回路６７を共有している（図５参照）。従って、新たにチャージポンプ回路を設ける必要が無く、回路面積の増大を防止出来る。

更に図５に示すように、チャージポンプ回路６７が発生する電圧自体は電圧ＶＲＥＡＤＨＨであるが、ノードＮ３から負荷に対して出力する電圧は電圧ＶＲＥＡＤＨである。従って、全ての回路ブロックへ電圧ＶＲＥＡＤＨＨを供給する場合に比べて、充電すべき電荷量は小さい。そのため、高電圧ＶＲＥＡＤＨＨを発生するチャージポンプ回路６７の負荷を低減できる。つまり、チャージポンプ回路６７のサイズの増大を抑制出来る。なお本実施形態では、リミッタ６８はノードＮ３の電位を監視する。

更に本実施形態では、ダイオードを形成するＭＯＳトランジスタ６９のサイズを、電圧ＶＲＥＡＤを転送するＭＯＳトランジスタ（ＭＯＳトランジスタ４３、４６、１２２等）と同一のサイズとしている。より具体的には、両者は同一のゲート長 and/or ゲート幅を有している。すなわち同一の閾値電圧Ｖthを有している。すると、電圧ＶＲＥＡＤＨＨは（ＶＲＥＡＤＨ＋Ｖth）＝（８Ｖ＋Ｖth）であり、電圧ＶＲＥＡＤは最大でも８Ｖ（＝ＶＲＥＡＤＨ）程度である。従って、リミッタ６８によりノードＮ３の電位がＶＲＥＡＤＨに維持されていれば、ノードＮ２から出力される電圧ＶＲＥＡＤＨＨは、電圧ＶＲＥＡＤを転送すべきＭＯＳトランジスタをオン状態とさせることが可能な電圧となる。従って、上記構成とすることで、ＮＡＮＤ型フラッシュメモリのロウ系の回路や電圧発生回路の設計が容易となる。

上記実施形態に係る半導体記憶装置は、大まかには次のようにも説明できる。図２１は、上記実施形態に係るＮＡＮＤ型フラッシュメモリの一部領域のブロック図である。ＮＡＮＤ型フラッシュメモリ１は、図示せぬメモリセルユニット１１と、ワード線ＷＬと、ドライバ回路１７０と、電圧発生回路６３と、ドライバ回路以外の回路ブロック１８０を含む。

ドライバ回路１７０は、第１ＭＯＳトランジスタ１７１とレベルシフタ１７２とを備えている。第１ＭＯＳトランジスタ１７１は、データの読み出し時において、電圧ＶＲＥＡＤを非選択ワード線に転送する。レベルシフタ１７２は、電圧発生回路６３から出力される第１電圧ＶＲＥＡＤＨＨを用いて、第１ＭＯＳトランジスタ１７１のゲート電圧を発生する。換言すれば、第１電圧ＶＲＥＡＤＨＨは、レベルシフタ１７１のソース電位、つまり電源電圧として使用される。第１ＭＯＳトランジスタ１７１は、上記説明したＭＯＳトランジスタ４３、１２６に相当する。またレベルシフタ１７２は、上記した電圧ドライバ８０に相当する。

また回路ブロック１８０の各々は、セレクトゲート線、ソース線、ウェル領域２０２のそれぞれに転送するＭＯＳトランジスタ１８１、またはビット線ＢＬとセンスアンプ３０とを接続するＭＯＳトランジスタ１８１と、レベルシフタ１８２とを備えている。レベルシフタ１８２は、電圧発生回路６３から出力される第２電圧ＶＲＥＡＤＨを用いて、ＭＯＳトランジスタ１８１のゲート電圧を発生する。つまり、第２電圧ＶＲＥＡＤＨは、レベルシフタ１８２のソース電位、すなわち電源電圧として使用される。すなわち回路ブロック１８０は、上記したセレクトゲート線ドライバ５１、５２、ソース線ドライバ９０、ウェルドライバ１００、またはカラムセレクタ２０に相当する。

電圧発生回路６３は、ポンプ回路６７と、半導体素子６９と、リミッタ回路６８とを備える。ポンプ回路６７は、上記第１電圧ＶＲＥＡＤＨＨを発生してノードＮ２に出力する。半導体素子６９はダイオードとして機能し、第１電圧ＶＲＥＡＤＨＨから電圧降下を生じさせることで、ノードＮ３に上記第２電圧ＶＲＥＡＤＨを出力する。リミッタ回路６８は、ノードＮ３における電位を監視し、ノードＮ３における電位に応じてポンプ回路６７の動作を制御する。

上記の構成において、半導体素子６９はダイオード接続されたＭＯＳトランジスタであって、そのサイズはＭＯＳトランジスタ１７１と同じくされる。すなわち、両者は同様の閾値電圧を有する。なお、半導体素子６９は、同一サイズの複数のＭＯＳトランジスタの集合によって形成されても良い。

なお、本発明に従った実施形態は、上記した一実施形態に限定されるものでは無く、種々の変形が可能である。例えば、上記では電圧ＶＲＥＡＤＨＨは、電圧ＶＲＥＡＤを転送するために使用される場合を説明したが、勿論、その他の電圧を転送するために使用されても良いのは言うまでもない。すなわち、図９に示すように、例えば電圧ＶＣＧＲを転送するために使用されても良い。また、電圧ＶＲＥＡＤと同様にメモリセルトランジスタＭＴをオンさせるための電圧ＶＰＡＳＳの転送用として用いられても良い。

更に、上記実施形態ではメモリセルトランジスタＭＴの各々が３ビットデータを保持可能な８値ＮＡＮＤ型フラッシュメモリの場合を例に説明したが、例えば２値、４値、または１６値ＮＡＮＤ型フラッシュメモリにも適用出来る。しかし、前述の通り保持するデータのビット数が多いほど、上記実施形態の効果は顕著となる。更に、ＮＡＮＤ型フラッシュメモリだけでなく、信号を転送するために使用する電圧の高電圧化が問題となる半導体装置一般に、広く適用出来る。

また、上記実施形態では詳細な説明を省略したが、センスアンプ３０は、電圧をセンスする方法と電流をセンスする方法とのいずれを用いても良い。電流をセンスするセンスアンプ３０について、図２２はセンスアンプ３０の回路図である。

図示するようにセンスアンプ３０は、スイッチ素子３００〜３０３、ｎチャネルＭＯＳトランジスタ３０４〜３０６、ｐチャネルＭＯＳトランジスタ３０７、キャパシタ素子３０８、及びラッチ回路３０９を備えている。ＭＯＳトランジスタ３０４の電流経路の一端には、スイッチ素子３００を介して電圧ＶＤＤが与えられ、他端はノードＮ１１に接続され、ゲートには信号Ｓ１が入力される。ＭＯＳトランジスタ３０５の電流経路の一端はノードＮ１１に接続され、他端はビット線ＢＬに接続され、またスイッチ素子３０３を介して電圧ＶＳＳが与えられ、ゲートには信号Ｓ２が与えられる。ＭＯＳトランジスタ３０６の電流経路の一端はノードＮ１１に接続され、他端はノードＮ１２に接続され、ゲートには信号Ｓ３が与えられる。ノードＮ１２には、スイッチ素子３０１を介して電圧ＶＤＤが与えられる。キャパシタ素子３０８の一方電極はノードＮ１２に接続され、他方電極には電圧ＶＳＳが与えられる。ＭＯＳトランジスタ３０７の電流経路の一端には、スイッチ素子３０２を介して電圧ＶＤＤが与えられ、他端はラッチ回路３０９に接続され、ゲートはノードＮ１２に接続される。

上記構成によるデータのセンス方法について簡単に説明する。まずメモリセルが“１”プログラムされている場合である。初めに、スイッチ素子３００、ＭＯＳトランジスタ３０４、３０５、３０６がオン状態とされ、ビット線ＢＬは約０．６５Ｖ程度にプリチャージされ、ノードＮ１１、Ｎ１２の電位はそれぞれ０．９Ｖ、２．５Ｖ程度にプリチャージされる。すなわち、メモリセルトランジスタＭＴがオン状態であるから、ビット線ＢＬに電流を流しながら、各ノードがプリチャージされる。

次に、スイッチ素子３０１がオフ状態とされる。すると、ノードＮ１２からビット線ＢＬに流れる電流によって、ノードＮ１２が放電され、その電位は約０．９Ｖ程度となる。ビット線ＢＬに流れる電流によって、ノードＮ１１の電位は０．９Ｖ以下になるが、ＭＯＳトランジスタ３０４が電流を供給することで、ノードＮ１１の電位は０．９Ｖに維持される。

ノードＮ１２の電位が０．９Ｖであるので、ＭＯＳトランジスタ３０７がオン状態となる。よって、ラッチ回路３０９は電圧ＶＤＤを保持する。ラッチ回路３０９がＶＤＤを保持することで、スイッチ素子３００がオフ状態、スイッチ素子３０３がオン状態となり、ノードＮ１２の電位は０Ｖとなる。その結果、ラッチ回路３０９は電圧ＶＤＤを保持し続ける。

次に選択メモリセルが“０”プログラムされている場合について説明する。この場合、ノードＮ１２の電位は約２．５Ｖを維持する。従って、ＭＯＳトランジスタ３０７はオフ状態となり、ラッチ回路３０９は電圧ＶＳＳ（０Ｖ）を保持する。これにより、スイッチ素子３００がオン状態、スイッチ素子３０３がオフ状態となり、ノードＮ１２の電位は２．５Ｖを維持し、ラッチ回路３０９は電圧ＶＳＳを保持し続ける。

上記のように、ビット線の電流を検知するセンスアンプを用いれば、隣接するビット線の電位変動の影響を考慮する必要が無く、全ビット線から一括してデータを読み出すことが可能となる。

すなわち、上記実施形態に係る半導体記憶装置は、
（１）電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニット；前記メモリセルの前記制御ゲートに接続されたワード線；データの読み出し時において、前記ワード線のいずれかを選択すると共に、選択ワード線及び非選択ワード線に電圧を転送するドライバ回路；第１電圧と、前記第１電圧より小さい第２電圧を発生する電圧発生回路、を具備し、前記第１電圧は、前記ドライバ回路において、前記非選択ワード線に電圧を転送するために用いられ、前記第２電圧は、前記ドライバ回路以外の回路において用いられる。
（２）上記（１）において、前記電圧発生回路は、前記第１電圧を発生して第１ノードに出力するポンプ回路と、前記第１電圧から電圧降下を生じさせることで、第２ノードに前記第２電圧を出力する半導体素子と、前記第２ノードにおける電位を監視し、該第２ノードにおける電位に応じて前記ポンプ回路の動作を制御するリミッタ回路とを備える。
（３）上記（２）において、前記半導体素子は、ダイオードとして機能する。
（４）上記（２）において、前記ドライバ回路は、前記データの読み出し時において、前記非選択ワード線に電圧を転送する第１ＭＯＳトランジスタと、前記第１電圧を用いて、前記第１ＭＯＳトランジスタのゲート電圧を発生するレベルシフタとを備え、前記第１ＭＯＳトランジスタは、保持するデータに関わらず前記メモリセルをオン状態にさせる電圧を、前記非選択ワード線に転送する。
（５）上記（４）において、前記第１電圧は、前記レベルシフタに含まれるｐチャネルＭＯＳトランジスタのソース電位として使用される。
（６）上記（４）において、前記半導体素子は、電流経路の一端及びゲートが前記第１ノードに接続され、他端が前記第２ノードに接続された第２ＭＯＳトランジスタである。
（７）上記（６）において、前記第２ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタと同一のゲート長及びゲート幅を有する。
（８）上記（６）において、前記第１電圧は、前記第２電圧に比べて、前記第２ＭＯＳトランジスタの閾値電圧だけ高い電圧である。
（９）上記（１）において、前記メモリセルの各々は、３ビット以上のデータを保持可能である。
更に、上記実施形態に係る半導体記憶装置は、
（１０）電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニット；前記メモリセルの前記制御ゲートに接続されたワード線；前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線；前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線；データの読み出し時において、前記ビット線に読み出されたデータをセンスするセンスアンプ；データのプログラム時及び読み出し時において、前記ワード線のいずれかを選択すると共に、選択ワード線及び非選択ワード線に電圧を転送する第１ドライバ回路；前記メモリセルが形成された半導体層、及び前記ソース線に電圧を転送する第２ドライバ回路；前記ビット線と前記センスアンプとを接続するカラムセレクタ； and 第１電圧と、前記第１電圧より小さい第２電圧を発生する電圧発生回路、を具備し、前記第１電圧は、前記第１ドライバ回路において、前記非選択ワード線に電圧を転送するために用いられ、前記第２電圧は、前記第２ドライバ回路において、前記半導体層及び前記ソースの少なくともいずれかに電圧を転送するため、及び／または、前記カラムセレクタにおいて前記ビット線と前記センスアンプとを接続するため、に用いられる。
（１１）上記（１０）において、前記電圧発生回路は、前記第１電圧を発生して第１ノードに出力するポンプ回路と、前記第１電圧から電圧降下を生じさせることで、第２ノードに前記第２電圧を出力する半導体素子と、前記第２ノードにおける電位を監視し、該第２ノードにおける電位に応じて前記ポンプ回路の動作を制御するリミッタ回路とを備える。
（１２）上記（１１）において、前記半導体素子は、ダイオードとして機能する。
（１３）上記（１１）において、前記第１ドライバ回路は、前記データの読み出し時において、前記非選択ワード線に電圧を転送する第１ＭＯＳトランジスタと、前記第１電圧を用いて、前記第１ＭＯＳトランジスタのゲート電圧を発生するレベルシフタとを備え、前記第１ＭＯＳトランジスタは、保持するデータに関わらず前記メモリセルをオン状態にさせる電圧を、前記非選択ワード線に転送する。
（１４）上記（１３）において、前記第１電圧は、前記レベルシフタに含まれるｐチャネルＭＯＳトランジスタのソース電位として使用される。
（１５）上記（１３）において、前記半導体素子は、電流経路の一端及びゲートが前記第１ノードに接続され、他端が前記第２ノードに接続された第２ＭＯＳトランジスタである。
（１６）上記（１５）において、前記第２ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタと同一のゲート長及びゲート幅を有する。
（１７）上記（１５）において、前記第１電圧は、前記第２電圧に比べて、前記第２ＭＯＳトランジスタの閾値電圧だけ高い電圧である。
（１８）上記（１０）において、前記メモリセルの各々は、３ビット以上のデータを保持可能である。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の一実施形態に係るフラッシュメモリのブロック図。 この発明の一実施形態に係るフラッシュメモリの断面図。 この発明の一実施形態に係るメモリセルトランジスタの閾値分布を示すグラフ。 この発明の一実施形態に係る第１、第２、第４電圧発生回路のブロック図。 この発明の一実施形態に係る第３電圧発生回路のブロック図。 この発明の一実施形態に係る第１乃至第４電圧発生回路の発生する電圧を示すダイアグラム。 この発明の一実施形態に係る電圧ドライバの回路図。 この発明の一実施形態に係るブロックデコーダの回路図。 この発明の一実施形態に係るワード線デコーダの回路図。 この発明の一実施形態に係るレベルシフタの回路図。 この発明の一実施形態に係るＳＧＤドライバの回路図。 この発明の一実施形態に係るＳＧＳドライバの回路図。 この発明の一実施形態に係るフラッシュメモリにおいて、プログラム時及び読み出し時にワード線に印加される電圧を示すダイアグラム。 この発明の一実施形態に係るウェルドライバの回路図。 この発明の一実施形態に係るソース線ドライバの回路図。 この発明の一実施形態に係るカラムセレクタの回路図。 この発明の一実施形態に係るフラッシュメモリにおいて、プログラム時にワード線及びセレクトゲート線に印加される電圧を示すダイアグラム。 この発明の一実施形態に係るフラッシュメモリにおいて、読み出し時にワード線及びセレクトゲート線に印加される電圧を示すダイアグラム。 この発明の一実施形態に係るフラッシュメモリにおいて、読み出し時にワード線に印加される電圧を示すタイミングチャート。 メモリセルトランジスタの閾値分布を示すグラフ。 この発明の一実施形態に係るフラッシュメモリのブロック図。 この発明の一実施形態に係るフラッシュメモリの備えるセンスアンプの回路図。

符号の説明

１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…メモリセルユニット、２０…カラムセレクタ、３０…センスアンプ、４０…ロウデコーダ、４１〜４３、４５〜４７、６９、８３〜８６、１２１〜１２７、１３０〜１３２、１４０〜１４２、１５０、１５１、１６０、１６１、１７０、１７１、１８１…ＭＯＳトランジスタ、４４…ブロックデコーダ、４８…ＡＮＤゲート、４９…インバータ、５０…ドライバ回路、５１、５２…セレクトゲート線ドライバ、５３…ワード線ドライバ、６０…電圧発生回路群、６１〜６４…電圧発生回路、６５、６７…チャージポンプ回路、６６、６８…リミッタ回路、７０…制御回路、８０…電圧ドライバ、８１…第１デコーダ、８２…第２デコーダ、９０…ソース線ドライバ、１００…ウェルドライバ、１２０…電圧セレクタ、１２８、１３３、１４３、１４４…抵抗素子、１７０…ドライバ回路、１８０…回路ブロック、１８２…レベルシフタ

Claims (5)

1. 電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニットと、
   前記メモリセルの前記制御ゲートに接続されたワード線と、
   データの読み出し時において、前記ワード線のいずれかを選択すると共に、選択ワード線及び非選択ワード線に電圧を転送するドライバ回路と、
   第１電圧と、前記第１電圧より小さい第２電圧を発生する電圧発生回路と
   を具備し、前記第１電圧は、前記ドライバ回路において、前記非選択ワード線に電圧を転送するために用いられ、前記第２電圧は、前記ドライバ回路以外の回路において用いられる
   ことを特徴とする半導体記憶装置。
2. 前記ドライバ回路は、前記データの読み出し時において、前記非選択ワード線に電圧を転送する第１ＭＯＳトランジスタと、
   前記第１電圧を用いて、前記第１ＭＯＳトランジスタのゲート電圧を発生するレベルシフタと
   を備え、前記第１ＭＯＳトランジスタは、保持するデータに関わらず前記メモリセルをオン状態にさせる電圧を、前記非選択ワード線に転送する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニットと、
   前記メモリセルの前記制御ゲートに接続されたワード線と、
   前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線と、
   前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線と、
   データの読み出し時において、前記ビット線に読み出されたデータをセンスするセンスアンプと、
   データのプログラム時及び読み出し時において、前記ワード線のいずれかを選択すると共に、選択ワード線及び非選択ワード線に電圧を転送する第１ドライバ回路と、
   前記メモリセルが形成された半導体層、及び前記ソース線に電圧を転送する第２ドライバ回路と、
   前記ビット線と前記センスアンプとを接続するカラムセレクタと、
   第１電圧と、前記第１電圧より小さい第２電圧を発生する電圧発生回路と
   を具備し、前記第１電圧は、前記第１ドライバ回路において、前記非選択ワード線に電圧を転送するために用いられ、
   前記第２電圧は、前記第２ドライバ回路において、前記半導体層及び前記ソースの少なくともいずれかに電圧を転送するため、及び／または前記カラムセレクタにおいて前記ビット線と前記センスアンプとを接続するため、に用いられる
   ことを特徴とする半導体記憶装置。
4. 前記第１ドライバ回路は、前記データの読み出し時において、前記非選択ワード線に電圧を転送する第１ＭＯＳトランジスタと、
   前記第１電圧を用いて、前記第１ＭＯＳトランジスタのゲート電圧を発生するレベルシフタと
   を備え、前記第１ＭＯＳトランジスタは、保持するデータに関わらず前記メモリセルをオン状態にさせる電圧を、前記非選択ワード線に転送する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記電圧発生回路は、前記第１電圧を発生して第１ノードに出力するポンプ回路と、
   前記第１電圧から電圧降下を生じさせることで、第２ノードに前記第２電圧を出力する半導体素子と、
   前記第２ノードにおける電位を監視し、該第２ノードにおける電位に応じて前記ポンプ回路の動作を制御するリミッタ回路と
   を備えることを特徴とする請求項１または３記載の半導体記憶装置。

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