JPH06196711A - 不揮発性記憶装置とその製造方法 - Google Patents

不揮発性記憶装置とその製造方法

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JPH06196711A
JPH06196711A JP12353193A JP12353193A JPH06196711A JP H06196711 A JPH06196711 A JP H06196711A JP 12353193 A JP12353193 A JP 12353193A JP 12353193 A JP12353193 A JP 12353193A JP H06196711 A JPH06196711 A JP H06196711A
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gate
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章則 松尾
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Abstract

(57)【要約】 (修正有) 【目的】 実質的なメモリセルサイズを小さくし、かつ
実質的に低電圧動作及び低電流動作を実現した不揮発性
記憶装置とその製造方法を提供する。 【構成】 フローティングゲートと、その上部にコント
ロールゲートを設け、上記フローティングゲートを挟む
ような一対のソース,ドレインのうちの一方のソース,
ドレインにおいてフローティングゲートとオーバーラッ
プする部分に低濃度の第2導電型の半導体領域を設け、
フローティングゲートから第1ゲート絶縁膜を通して流
れるF−Nトンネル電流によって上記一対のソース,ド
レインのうちの高濃度の第2導電型の半導体領域を持つ
他方のソース,ドレインに電子を引き抜くという書き込
み動作と、上記一対のソース,ドレイン又は半導体基板
から第1ゲート絶縁膜を通して流れるF−Nトンネル電
流によってフローティングゲートに電子を注入するとい
う消去動作を行わせる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、不揮発性記憶装置と
その製造方法に関し、例えばいわゆるフラッシュROM
のように電気的に書き込みと消去動作を可能にした不揮
発性記憶装置とその製造方法に利用して有効な技術に関
するものである。
【0002】
【従来の技術】マイクロコンピュータにおけるプログラ
ムメモリには、製造工程で情報を書き込むマスクROM
(リード・オンリー・メモリ)と、製造後に情報を電気
的に書き込み、紫外線の照射によって消去を行うむEP
ROM(イレーザブル&プログラマブル・リード・オン
リー・メモリ)、消去動作も電気的に行うEEPROM
(エレクトリカリ・イレーザブル&プログラマブル・リ
ード・オンリー・メモリ)があるが、プログラムデバッ
グが容易に行えることから、上記EPROM又はEEP
ROMが広く使われている。
【0003】従来のEPROM、あるいはEEPROM
の一種であるフラッシュROMは、ワード線とデータ線
の交点にメモリセルを配置するというノア型のメモリア
レイが主流であったが、メモリアレイを小型化するため
にノア型のように専用のソース線やデータ線を持たない
で、ソース線とデータ線とを埋め込みの半導体領域で構
成し、隣接するメモリセル間でソース線とデータ線とを
共用する、いわゆるコンタクトレスアレイが開発されて
いる。このようなコンタクトアレイを持つ不揮発性記憶
装置に関しては、特開平2−241060号公報(以
下、第1公知例という)がある。
【0004】埋め込み層からなるデータ線間にコントロ
ールゲートからなるMOSFETと、フローティングゲ
ートとコントロールゲートからなる不揮発性記憶素子を
設けてスプリットゲート構成にしたEPROMとして、
米国特許第4,887,238号(以下、第2公知例と
いう)がある。
【0005】埋め込みN+ 層からなるデータ線の一方に
- 層を設けて非対称とし、書き込みと読み出し動作を
逆バイアスで行うようにしたEPROMとして、198
8年アイ・イー・イー・イー(IEEE)、IEDM8
8、pp.432−435(以下、第3公知例という)
がある。
【0006】埋め込みN+ 層の一方を2つのメモリセル
に共通のソース線にし、それを挟んで左右に設けられる
一対の埋め込みN+ 層をデータ線専用にし、ソース線を
異にする隣接データ線間をフィールド絶縁膜で分離した
フラッシュROMとして、特開平3−250495号公
報(以下、第4公知例という)がある。
【0007】埋め込みN+ 層の一方の端部に接続される
トンネル絶縁膜領域をフローティングゲートの一方の下
部に設けたフラッシュROMとして、特開昭64−57
758号公報(以下、第5公知例という)がある。
【0008】
【発明が解決しようとする課題】上記第1ないし第3公
知例においては、チャンネル電流を流したときに発生す
るホットエレクトロンをフローティングに注入して書き
込み動作を行うものである。このため、不揮発性記憶素
子のドレインには、約8V程度の高い電圧を印加する必
要があること、及びこのときに数百μA〜1mA程度の
チャンネル電流を流す必要がある。この結果、書き込み
の低電圧化が困難となるばかりでなく、上記のような大
きなチャンネル電流を流すために内部回路にて形成され
た昇圧電圧により、上記書き込み高電圧を形成すること
が極めて難しく、外部に書き込み用の高電圧電源を必要
とする。また、データ線を拡散層で構成しており、その
寄生抵抗の抵抗値が数十ないし百Ω程度と大きいので、
上記のように大きなチャンネル電流に対応した書き込み
電流による電圧降下が無視できなく、データ線に接続さ
れる位置によって、不揮発性記憶素子のドレインに印加
される書き込み電圧が異なり、安定した書き込み動作が
行えなくなるという問題がある。
【0009】上記第4公知例においては、上記同様な問
題を有することの他、埋め込みN+層からなるデータ線
をフィールド絶縁膜により分離するので、フィールド絶
縁膜の幅、フローティングゲートとフィールド絶縁膜間
のマスク合わせ余裕が必要となり、結局メモリセルサイ
ズを大きくしてしまうという問題を有する。
【0010】上記第5公知例においては、トンネル領域
(トンネル絶縁膜)をフローティングゲートからはみ出
さずに、かつ、一方の埋め込みN+ 層のみと重なるよう
に形成する必要がある。このため、トンネル領域とフロ
ーティングゲート間のマスク合わせ余裕が必要となり、
メモリセルサイズが大きくなってしまう。
【0011】この発明の目的は、実質的なメモリセルサ
イズを小さくし、かつ実質的に低電圧動作及び低電流動
作を実現した不揮発性記憶装置とその製造方法を提供す
ることにある。この発明の他の目的は、実質的に低電圧
動作及び低電流動作を実現した不揮発性記憶装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。
【0012】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第1導電型の半導体基板の
一主面に第1ゲート絶縁膜を介してフローティングゲー
トを設け、このフローティングゲートの上部に第2ゲー
ト絶縁膜を介してコントロールゲートを設け、上記フロ
ーティングゲートを挟むように半導体基板上に形成され
た第2導電型の一対のソース,ドレインを構成する半導
体領域のうちの一方のソース,ドレインにおいてフロー
ティングゲートとオーバーラップする部分に低濃度の第
2導電型の半導体領域を設け、フローティングゲートか
ら第1ゲート絶縁膜を通して流れるF−Nトンネル電流
によって上記一対のソース,ドレインのうちの他方のソ
ース,ドレインに電子を引き抜くという書き込み動作
と、上記一対のソース,ドレイン又は半導体基板から第
1ゲート絶縁膜を通して流れるF−Nトンネル電流によ
ってフローティングゲートに電子を注入するという消去
動作と、上記コントロールゲートの電位を高くして一方
のソース,ドレイン領域から他方のソース,ドレイン領
域にメモリ電流が流れるか否かをセンスするという読み
出し動作を行わせる。
【0013】また、第1導電型の半導体基板の一主面に
形成された一対のソース,ドレインを構成する第2導電
型の半導体領域のうち一方のソース,ドレイン領域に対
して第1ゲート絶縁膜を介して一端がオーバーラップす
るようフローティングゲートを形成し、このフローティ
ングゲートの上部及びその他端側と他方のソース,ドレ
インとの間の半導体基板上部において第2ゲート絶縁膜
を介してコントロールゲートを設け、フローティングゲ
ートから第1ゲート絶縁膜を通して流れるF−Nトンネ
ル電流によって上記一対のソース,ドレインのうちの一
方のソース,ドレインに電子を引き抜くという書き込み
動作と、上記一方のソース,ドレイン又は半導体基板か
ら第1ゲート絶縁膜を通して流れるF−Nトンネル電流
によってフローティングゲートに電子を注入するという
消去動作と、上記コントロールゲートの電位を高くして
他方のソース,ドレイン領域から一方のソース,ドレイ
ン領域にメモリ電流が流れるか否かをセンスするという
読み出し動作を行わせる。
【0014】
【作用】上記した手段によれば、1つのソース,ドレイ
ンをワード線方向に隣接する2つのメモリセルに対し
て、データ線又はソース線として互いに共用できるから
メモリセルサイズの実質的な小型化が可能となり、トン
ネル電流によって書き込み動作と消去動作を行うもので
あるので、書き込み動作や消去動作に必要な高電圧を内
部回路により形成することができる。
【0015】
【実施例】図1には、この発明に係る不揮発性記憶装置
の一実施例のメモリアレイ部の回路図が示されている。
同図には、代表としてワード線W0〜W2、データ線D
0〜D3と、メモリセルQ00〜Q22が例示的に示さ
れている。
【0016】メモリセルは、Q02により例示的に示さ
れているように、黒く示した一方のソース,ドレインは
埋め込みN+ 層からなり、フローティングゲートと第1
ゲート絶縁膜を介してオーバーラップする部分を持つ。
これに対して、線で示された他方のソース,ドレイン
は、埋め込みN- 層からなり、フローティングゲートと
第1ゲート絶縁膜を介してオーバーラップする部分を持
つ。
【0017】メモリセルQ01について説明すると、デ
ータ線D2に接続されるソース,ドレインは、上記のよ
うに埋め込みN+ 層であるが、同じデータ線D2に接続
される隣接するメモリセルQ02においては、上記のよ
うに埋め込みN- 層からなるものである。それ故、1つ
のデータ線D2は、埋め込みN+ 層が同図において縦方
向に延長されて構成され、その右端にN- 層が並んで配
置される。このことは、次に説明するレイアウト図及び
断面構造図から明らかになるであろう。
【0018】ワード線W0〜W2は、上記データ線D0
〜D3と交差するよう同図において横方向に延長され
る。ワード線W0は、同じ行に配置されるメモリセルQ
00〜Q02のコントロールゲートに接続される。実際
には、後述するようにコントロールゲートとワード線と
一体的に形成される。
【0019】上記のようなメモリアレイの構成では、デ
ータ線D1は、その左側に配置されるメモリセルQ00
〜Q20に対してはソース線とし、右側に配置されるメ
モリセルQ01〜Q21に対してドレイン線として共通
に用いられる。同様に、データ線D2は、その左側に配
置されるメモリセルQ01〜Q21に対してはソース線
とし、右側に配置されるメモリセルQ02〜Q22に対
してドレイン線として共通に用いられる。このように、
メモリアレイの両端のデータ線D0とD3を除いて、そ
の中間に配置されるデータ線D1,D2を、ワード線方
向に隣接する2つのメモリセルのソース,ドレインに共
用できるから、メモリセルサイズを実質的に小さく形成
することができる。
【0020】図2には、上記メモリアレイ部の一実施例
のレイアウト図が示されている。同図において、細い実
線で示されたようにコントロールゲートと一体的に形成
されるワード線W0〜W2が横方向に延長されている。
これに対して、一点鎖線で示されたデータ線D0〜D3
は、上記ワード線と交差するように縦方向に延長され
る。データ線D0について説明すると、比較的大きな幅
をもって形成された埋め込みN+ 層に対して、その右側
にそって比較的細い幅をもって形成される埋め込みN-
層が設けられる。他のデータ線D1〜D3においても同
様である。
【0021】上記2つのデータ線D0,D1の間には、
実線で示されたフローティングゲートが設けられる。フ
ローティングゲートは、その左右両端が上記データ線D
0とD1とオーバーラップするように形成される。この
とき、フローティングゲートの左端はデータ線D0を構
成する上記埋め込みN- 層にオーバーラップし、右端は
データ線D1を構成する上記埋め込みN+ 層にオーバー
ラップする。
【0022】図3の(A)には、図2の矢印A方向の概
略構造断面図が示され、(B)には、図2の矢印B方向
の概略構造断面図が示されている。(A)においては、
ワード線に沿った断面図であり、データ線D0〜D3は
埋め込みN+ 層に対して右側に埋め込みN- 層が形成さ
れるよう左右非対称に構成される。上記N- 層とN+
間の基板表面には、トンネル絶縁膜を構成する薄い厚さ
の第1ゲート絶縁膜を介して、フローティングゲートF
Gが形成される。このフローティングゲートFGの両端
は、上記第1ゲート絶縁膜を介してN- 層とN+ 層にオ
ーバーラップしていてる。コントロールゲートCGと一
体的に構成されるワード線W0は、上記フローティング
ゲートFGの上部に第2ゲート絶縁膜を介して形成され
る。
【0023】図3(B)においては、2つのワード線の
間のメモリセルが形成されない部分の概略構造断面図が
示されている。図2では、省略されているが、(B)に
示すように素子が形成されない部分には、P型チャンネ
ルストッパー領域が形成されて隣接するメモリセル間で
リーク電流が流れないようにされる。
【0024】図4の(A)には、図2の矢印C方向の概
略構造断面図が示され、(B)には、図2の矢印D方向
の概略構造断面図が示され、(C)には図2の矢印E方
向の概略構造断面図が示されている。
【0025】図4(A)においては、隣接するデータ線
間に沿った概略構造断面図であり、ワード線W0〜W3
(コントロールゲートCG)、第2ゲート絶縁膜、フロ
ーティングゲートFG、第1ゲート絶縁膜及びP型チャ
ンネルストッパー領域及び基板P- との関係が示されて
いる。
【0026】図4(B)においては、データ線に沿った
概略構造断面図であり、ワード線W0〜W3(コントロ
ールゲートCG)、データ線D1を構成する埋め込みN
+ 層及び基板P- との関係が示されている。
【0027】図4(C)においては、データ線に沿った
概略構造断面図であり、ワード線W0〜W3(コントロ
ールゲートCG)、データ線D1を構成する埋め込みN
- 層及び基板P- との関係が示されている。
【0028】図5には、この発明に係る不揮発性記憶装
置の他の一実施例のメモリアレイ部の回路図が示されて
いる。同図には、代表としてワード線W0〜W2、デー
タ線D0〜D3と、メモリセルQ00〜Q22が例示的
に示されている。
【0029】メモリセルは、Q02により例示的に示さ
れているように、フローティングゲートとコントロール
ゲートとを持つ素子QBと、コントロールゲートとのみ
を持つ素子QAとが直列形態にされた、いわゆるスプリ
ットゲート構造とされている。素子QBは、第1ゲート
絶縁膜を介してフローティングゲートが形成され、その
上に第2ゲート絶縁膜を介してコントロールゲートが形
成される。素子QAは、第3ゲート絶縁膜を介してコン
トロールゲートが形成される。
【0030】メモリセルQ01について説明すると、デ
ータ線D2側には上記素子QBが配置され、同じデータ
線D2に接続される隣接するメモリセルQ02において
は、素子QAが配置される。ワード線W0〜W2は、上
記データ線D0〜D3と交差するよう同図において横方
向に延長される。ワード線W0は、同じ行に配置される
メモリセルQ00〜Q02のコントロールゲートに接続
される。実際には、後述するようにコントロールゲート
とワード線と一体的に形成される。
【0031】上記のようなメモリアレイの構成では、デ
ータ線D1は、その左側に配置されるメモリセルQ00
〜Q20に対してはソース線とし、右側に配置されるメ
モリセルQ01〜Q21に対してドレイン線として共通
に用いられる。同様に、データ線D2は、その左側に配
置されるメモリセルQ01〜Q21に対してはソース線
とし、右側に配置されるメモリセルQ02〜Q22に対
してドレイン線として共通に用いられる。このように、
メモリアレイの両端のデータ線D0とD3を除いて、そ
の中間に配置されるデータ線D1,D2を、ワード線方
向に隣接する2つのメモリセルのソース,ドレインに共
用できるから、メモリセルサイズを実質的に小さく形成
することができる。
【0032】図6には、上記メモリアレイ部の一実施例
のレイアウト図が示されている。同図において、細い実
線で示されたようにコントロールゲートと一体的に形成
されるワード線W0〜W2が横方向に延長されている。
これに対して、一点鎖線で示されたデータ線D0〜D3
は、上記ワード線と交差するように縦方向に延長され
る。
【0033】上記2つのデータ線D0,D1の間には、
実線で示されたフローティングゲートが設けられる。フ
ローティングゲートは、その右端が上記データ線D1と
オーバーラップするように形成される。このとき、フロ
ーティングゲートの左端はデータ線D0と一定の間隔を
もって形成される。この間隔の部分にコントロールゲー
トのみを持つ素子QAが形成される。
【0034】図7の(A)には、図6の矢印A方向の概
略構造断面図が示され、(B)には、図6の矢印B方向
の概略構造断面図が示されている。(A)においては、
ワード線に沿った断面図であり、データ線D0〜D3は
埋め込みN+ 層から構成される。左右一対のデータ線の
うち、右側に配置されるN+ 層間に対して、トンネル絶
縁膜を構成する薄い厚さの第1ゲート絶縁膜を介して、
右端がオーバーラップするようフローティングゲートF
Gが形成される。このフローティングゲートGGの左端
は、上記一対のデータ線間の中間部で終端されている。
第1ゲート絶縁膜は、例えば8nm程度の薄いトンネル
絶縁膜である。
【0035】上記フローティングゲートFGの上には、
第2ゲート絶縁膜を介してワード線W0と一体的に形成
されるコントロールゲートCGが設けられる。このコン
トロールゲートCGは、上記フローティングゲートFG
の左端と左側のデータ線との間の基板表面において第3
ゲート絶縁膜を介して形成される。上記第2ゲート絶縁
膜と第3ゲート絶縁膜は、特に制限されないが、通常の
MOSFETのゲート絶縁膜と同様に約20nm程度の
厚さに形成される。
【0036】図7(B)においては、2つのワード線の
間のメモリセルが形成されない部分の概略構造断面図が
示されている。図2では、省略されているが、(B)に
示すように素子が形成されない部分には、P型チャンネ
ルストッパー領域が形成されて隣接するメモリセル間で
リーク電流が流れないようにされる。
【0037】図8の(A)には、図6の矢印C方向の概
略構造断面図が示され、(B)には、図6の矢印D方向
の概略構造断面図が示され、(C)には図6の矢印E方
向の概略構造断面図が示されている。
【0038】図8(A)においては、隣接するデータ線
間に沿った概略構造断面図であり、ワード線W0〜W3
(コントロールゲートCG)、第2ゲート絶縁膜、フロ
ーティングゲートFG、第1ゲート絶縁膜及びP型チャ
ンネルストッパー領域及び基板P- との関係が示されて
いる。
【0039】図8(B)においては、縦方向に並ぶフロ
ーティングゲートに沿った概略構造断面図であり、ワー
ド線W0〜W3(コントロールゲートCG)、フローテ
ィングゲートFG、P型チャンネルストッパー、及び基
板P- との関係が示されている。
【0040】図8(C)においては、データ線に沿った
概略構造断面図であり、ワード線W0〜W3(コントロ
ールゲートCG)、データ線D2を構成する埋め込みN
+ 層及び基板P- との関係が示されている。
【0041】図9には、上記図1の実施例に対応したメ
モリアレイの書き込み動作の一例を説明するための回路
図が示されている。この実施例では、メモリセルのフロ
ーティングゲートFGから電子をF−N(ファウラー・
ノルトハイス)トンネル電流によってソース線側に引き
抜くことを書き込み動作という。同図には、メモリアレ
イの選択回路がスイッチの形態で示されている。すなわ
ち、ワード線の選択は、ワード線選択スイッチSWWに
より行われ、データ線とソース線の選択はデータ線選択
スイッチSWDにより行われる。
【0042】例示的に示されたワード線W0とWjのう
ち、ワード線W0を選択し、例示的に示されたデータ線
D1〜D4のうち、データ線D1とD2を選択してメモ
リセルQ01を選択ビットとして書き込み動作を行う場
合、選択ワード線W0にはワード線スイッチSWWのス
イッチS6により−VPPWのような負の高電圧が供給
される。この電圧−VPPWは、例えば−7Vのような
電圧にされる。ワード線Wjのような非選択のワード線
には、スイッチS7等により回路の接地電位が与えられ
る。
【0043】データ線D1は、データ線スイッチSWD
のスイッチS2によりフローティング(OPEN)状態
又は回路の接地電位GNDが与えられる。これに対し
て、データ線D2には、スイッチS3により電源電圧V
CCに対応した約5Vの書き込み電圧VDWが供給され
る。他のデータ線D0、D3及びD4等の非選択状態に
されるものには、スイッチS1、S3及びS4により上
記同様にフローティング状態か又は回路の接地電位が与
えられる。
【0044】この状態により、メモリセルQ01のフロ
ーティングゲートの電位は、P型半導体基板/第1ゲー
ト絶縁膜/フローティングゲートからなる第1容量C1
と、フローティングゲート/第2ゲート絶縁膜/コント
ロールゲートからなる第2容量C2と、埋め込みN+
/第1ゲート絶縁膜/フローティングゲートC3との容
量比、上記コントロールゲートの電位−VPPW(−7
V)、データ線D2の電位VDW(5V)及び基板電位
0Vにより決められ、上記電圧VDWより低い電位VF
となる。そして、VDW−VFなる電圧が第1ゲート絶
縁膜に加わる結果、F−Nトンネル電流が流れてフロー
ティングゲート中の電子がデータ線D2を構成する埋め
込みN+ に放出される。この結果、消去状態のおいて約
5V程度の高いしきい値電圧を持つメモリセルQ01
が、上記電子の放出により1V程度に低くされる。
【0045】上記埋め込みN+ を共有する非選択のメモ
リセルQ02において、第1ゲート絶縁膜を介してフロ
ーティングゲートとオーバーラップするのは、上記のよ
うな高不純物濃度のN+ 層ではなく、低不純物濃度のN
- 層である。このような低濃度のN- 層においては、フ
ローティングゲートとオーバーラップする部分に空乏層
又はP型反転層が形成される。このような空乏層が形成
されると、N- 層とフローティンクゲート間に加わる電
圧VDW−VF’の一部が上記空乏層形成に使用される
ので、第1ゲート絶縁膜に加わる電圧がその分小さくな
り、上記のようなF−Nトンネル電流が流れない。
【0046】言い換えるならば、上記のような空乏層に
よって、フローティングゲート/第1ゲート絶縁膜/N
- 層間の容量C4と、上記空乏層による容量C5との直
列回路に、上記電圧VDW−VF’が印加されることと
なる。この結果、第1ゲート絶縁膜に印加される電圧
が、上記容量C4,C5によって分圧されて小さくされ
るので、上記選択ビットのようなF−Nトンネル電流が
流れない。あるいは、上記N- 層の表面にP型反転層が
形成れると、その表面の電位はP型半導体基板(P-
の電位である0V(GND)にされる。この結果、第1
ゲート絶縁膜には電圧VF’しか印加されなのでF−N
トンネル電流は流れない。
【0047】なお、選択ビットQ01に対応したN+
の表面においては、不純物濃度が高いので、フローティ
ングゲートとオーバーラップする部分には空乏層は形成
されない。もし形成されたとしても実質的には無視でき
る程度のものである。また、非選択ビットQ02のフロ
ーティングゲートの電位は、データ線D3の電位が0V
又はフローティングであるので、選択ビットQ01のフ
ローティングゲートの電位VFに比べて若干高くなるの
でVF’のように表している。
【0048】上記書き込み電圧VDWが印加されるデー
タ線D2を共有しない、他の非選択のデータ線に接続さ
れるメモリセルQ00やQ03においては、第1ゲート
絶縁膜には上記FG’のような電圧しか印加されないか
らトンネル電流が流れない。このようにして、選択ワー
ド線W0に接続されるメモリセルのうち、1つのメモリ
セルQ01にだけ書き込みが行われ、データ線D2を共
有するメモリセルQ02を含めて、非選択のメモリセル
Q00、Q02及びQ03には書き込み動作が行われな
い。非選択のワード線は、回路の接地電位のような0V
にするものに代えて、書き込み電圧VDWのような5V
にするものであってもよい。このような構成において
は、書き込み電圧VDWが印加される埋め込みデータ線
D2と非選択ワード線Wjの間の電位差が小さくなり、
データ線ディスターブによって、フローティングゲート
から電子が放出されることがより確実に防止できる。
【0049】図10には、ワード線方向の概略素子構造
断面図によって、上記書き込み状態が示されている。上
記のような電位関係を作り出すことにより、メモリセル
Q01には、フローティングゲートFGの電子が、第1
ゲート絶縁膜を通して流れるトンネル電流によって同図
に実線の矢印で示したようにデータ線D2を構成する埋
め込みN+ 層に放出される。
【0050】図11には、上記図1の実施例に対応した
メモリアレイの消去動作の一例を説明するための回路図
が示されている。この実施例では、メモリセルのフロー
ティングゲートFGに電子をF−Nトンネル電流によっ
て注入することを消去動作という。同図には、メモリア
レイの選択回路がスイッチの形態で示されている。すな
わち、ワード線の選択は、ワード線選択スイッチSWW
により行われ、データ線とソース線の選択はデータ線選
択スイッチSWDにより行われる。
【0051】例示的に示されたワード線W0とWjのう
ち、ワード線W0を選択してそれに接続れるメモリセル
を一斉に消去させる動作を行う場合、選択ワード線W0
にはワード線スイッチSWWのスイッチS6によりVP
PWのような正の高電圧が供給される。この電圧VPP
Eは、例えば12Vのような電圧にされる。ワード線W
jのような非選択のワード線には、スイッチS7等によ
り回路の接地電位が与えられる。全データ線D0〜D4
は、データ線スイッチSWDのスイッチS1〜S5によ
り回路の接地電位がが与えられる。
【0052】この状態により、メモリセルQ00〜Q0
3のフローティングゲートFGの電位VFは、P型半導
体基板/第1ゲート絶縁膜/フローティングゲートから
なる第1容量C1と、埋め込みN+ 層/第1ゲート絶縁
膜/フローティングゲートC3との並列合成容量(C1
+C3)と、フローティングゲート/第2ゲート絶縁膜
/コントロールゲートからなる第2容量C2との容量
比、上記コントロールゲートの電位VPPE(12
V)、データ線D1〜D4電位0V及び基板電位0Vに
より決められた比較的高い電位にされる。この電圧VF
が第1ゲート絶縁膜に加わる結果、第1ゲート絶縁膜に
F−Nトンネル電流が流れてN+ 層及び基板Pの表面反
転層Nから電子がフローティングゲートに注入される。
この結果、メモリセルQ00〜Q03は、約5V程度の
高いしきい値電圧を持つように高くされる。
【0053】このとき、非選択のワード線においては、
データ線又は基板と同じ接地電位が与えられないるの
で、上記のようなトンネル電流が流れることはなくの
で、メモリセルQj0〜Qj3等はもとの記憶状態を維
持している。
【0054】上記のように消去動作は、ワード線単位で
行われるので、複数ワード線あるいは必要に応じて全ワ
ード線を上記のような消去用の高電圧VPPEにするこ
とにより、それらに接続れるメモリセルの記憶情報を一
斉に消去させるようにしてもよい。
【0055】図12には、上記図1の実施例に対応した
メモリアレイの読み出し動作の一例を説明するための回
路図が示されている。同図には、メモリアレイの選択回
路がスイッチの形態で示されている。すなわち、ワード
線の選択は、ワード線選択スイッチSWWにより行わ
れ、データ線とソース線の選択はデータ線選択スイッチ
SWDにより行われる。
【0056】例示的に示されたワード線W0とWjのう
ち、ワード線W0に接続されるメモリセルQ01の読み
出しを行う場合、メモリセルQ01の埋め込みN- 層に
接する側のデータ線D1を、データ線選択スイッチSW
DのスイッチS2により読み出し電圧VDRを供給す
る。この電圧VDRは、約3Vのような比較的低い電位
にされる。メモリセルQ01の埋め込みN+ 層に接する
側のデータ線D2の電位はスイッチS3により回路の接
地電位が与えられる。他の非選択のデータ線D0、D3
及びD4には、スイッチS1、S4及びS5によりフロ
ーティング状態(OPEN)にされる。
【0057】選択されるワード線W0には、ワード線選
択スイッチSWWのスイッチS6により選択電圧VWR
が供給され、非選択のワード線Wjには回路のスイッチ
S7等により、回路の接地電位が与えられる。
【0058】この状態により、メモリセルQ01に書き
込みが行われていると、そのしきい値電圧が1V程度に
低くされているのでオン状態となり、データ線D1から
データ線D2に向かってメモリ電流が流れる。もしも、
メモリセルQ1に書き込み動作が行われていなと、しき
い値電圧が5Vのように大きくなっているのでメモリ電
流が流れない。このようなメモリ電流の有無は、データ
線D1に選択電圧VDRを供給するセンスアンプによ
り、識別されてロウレベル/ハイレベルの出力信号とし
て出力される。このようなセンスアンプの構成は、従来
のEPROM等で用いられるセンスアンプと同様なもの
を利用することができる。
【0059】上記選択データ線D1と選択ワード線W0
を共用するメモリセルQ00では、データ線D0がフロ
ーティング状態であるのでメモリ電流は流れない。同様
に、選択データ線D2と選択ワード線を共用するメモリ
セルQ02では、データ線D3がフローティング状態で
あるのでメモリ電流は流れない。ワード線が選択状態で
両データ線が非選択のメモリセルQ03等では、両デー
タ線がフローティングであるのでメモリ電流は流れな
い。
【0060】この実施例では、読み出し動作を行うメモ
リセルQ02のN- 層側のデータ線D1を高電位にして
ドレインとして作用させて、N+ 層側をソース線として
メモリ電流を流すようにしている。この構成により、読
み出し動作においてドレイン近傍での高電界が生じない
のでホットエレクトロンが発生しない。それ故、読み出
し動作のときにフローティンクゲートにホットエレクト
ロンを注入して、等価的に消去動作を行うという誤動作
を防止することができる。これにより、読み出し電圧V
DRは、高くして大きな読み出し電流を流すことがで
き、読み出し動作の高速化が可能になる。
【0061】なお、非選択のメモリセルQ00において
は、上記読み出し電圧VDRが供給されるデータ線に、
高不純物濃度のN+ 層が接しているが、データ線D0の
フローティンク状態によりチャンネル電流が流れないの
で、ホットエレクトロンの発生がなく、上記同様な誤消
去を防止することができる。
【0062】以上の動作説明においては、発明の理解を
容易にするために、書き込み動作、消去動作及び読み出
し動作のそれぞれにおいて、ワード線選択スイッチSW
W、データ線選択スイッチSWDを分けて示したが、実
際には1つのメモリアレイに対して、書き込み動作、消
去動作及び読み出し動作が行われる。それ故、スイッチ
S1〜S5及びS6,S7においては、上記3つの動作
モードに対応した電圧選択を行うような機能が設けられ
るものである。
【0063】図13には、読み出し動作の他の一例を説
明するための回路図が示されている。同図においても、
メモリアレイの選択回路がスイッチの形態で示されてい
る。すなわち、ワード線の選択は、ワード線選択スイッ
チSWWにより行われ、データ線とソース線の選択はデ
ータ線選択スイッチSWDにより行われる。
【0064】この実施例では、データ線選択スイッチS
WDの簡素化を図るために、言い換えるならば、書き込
み動作との整合性を採るために、メモリセルQ01の選
択を行う場合にはデータ線D2に、スイッチS3により
読み出し電圧VDRを供給し、データ線D1にスイッチ
S2により回路の接地電位を供給する。この構成では、
図9の書き込み動作と同様にスイッチS2とS3を制御
できる。すなわち、書き込み動作のときにはスイッチS
3により、書き込み電圧VDWを供給し、読み出し動作
のときにはそれを読み出し電圧VDRに変えればよい。
【0065】ただし、記憶素子の構造が、前記図3の実
施例と同じときには、読み出し動作のときにドレイン近
傍でホットエレクトロンが発生して、等価的に消去動作
を行わせるという問題が生じる。このようなホットエレ
クトロンの発生を防止するためには、読み出し電圧VD
Rを1V程度に低くすればよいが、メモリ電流が小さく
なり、読み出し速度がその分遅くなってしまう。そこ
で、高速な読み出し動作を行うようにするために、メモ
リセルの素子構造が次に説明するように若干異なるよう
にされる。
【0066】図14には、ワード線方向の概略構造断面
図が示されている。この実施例では、低濃度の埋め込み
- 層に中に高濃度の埋め込みN+ 層が形成される。た
だし、高濃度の埋め込み層N+ 層は、フローティングゲ
ートFGの右側において第1ゲート絶縁膜を介してオー
バーラップするよう構成される。上記フローティングゲ
ートの左端は、低濃度の埋め込み層N- 層のみと第1ゲ
ート絶縁膜を介してオーバーラップするよう構成されて
いる。
【0067】上記のような構造を採ることにより、読み
出し動作において、メモリセルQ01が接続されるデー
タ線D2に読み出し電圧VDRを供給し、データ線D1
に回路の接地電位GNDを供給して、同図に矢印で示し
たようなメモリ電流を流すとき、上記読み出し電圧VD
Rが供給される高濃度の埋め込みN+ 層とチャンネル領
域との間に低濃度のN- 層が存在するために、前記同様
に高電界が作用することなく、ホットエレクトロンが発
生しない。これにより、読み出し動作での誤消去を防止
することができる。
【0068】書き込み動作においては、上記高濃度の埋
め込み層N+ とフローティングゲートFGとが第1ゲー
ト絶縁膜を介してオーバーラップしているため、前記同
様に書き込み動作が行われる。また、データ線D2を共
用するメモリセルQ02には、上記低濃度の埋め込み層
- が設けられているから、前記同様にF−Nトンネル
電流が流れない。消去動作も、前記同様にして行うこと
ができる。
【0069】図15には、前記図5の実施例に対応した
メモリアレイの書き込み動作の一例を説明するための回
路図が示され、図16にはその概略構造断面図が示され
ている。この実施例においても、メモリセルのフローテ
ィングゲートFGから電子をF−Nトンネル電流によっ
てソース線側に引き抜くことを書き込み動作という。同
図には、メモリアレイの選択回路がスイッチの形態で示
されている。すなわち、ワード線の選択は、ワード線選
択スイッチSWWにより行われ、データ線とソース線の
選択はデータ線選択スイッチSWDにより行われる。
【0070】例示的に示されたワード線W0とWjのう
ち、ワード線W0を選択し、例示的に示されたデータ線
D0〜D4のうち、データ線D1とD2を選択してメモ
リセルQ01を選択ビットとして書き込み動作を行う場
合、前記図9の実施例と同様に選択ワード線W0にはワ
ード線スイッチSWWのスイッチS6により−VPPW
のような負の高電圧が供給される。この電圧−VPPW
は、例えば−7Vのような電圧にされる。ワード線Wj
のような非選択のワード線には、スイッチS7等により
回路の接地電位が与えられる。
【0071】前記図9の実施例と同様にデータ線D1
は、データ線スイッチSWDのスイッチS2によりフロ
ーティング(OPEN)状態又は回路の接地電位GND
が与えられる。これに対して、データ線D2には、スイ
ッチS3により電源電圧VCCに対応した約5Vの書き
込み電圧VDWが供給される。他のデータ線D0、D3
及びD4等の非選択状態にされるものには、スイッチS
1、S3及びS4により上記同様にフローティング状態
か又は回路の接地電位が与えられる。
【0072】この状態により、メモリセルQ01のフロ
ーティングゲートの電位は、P型半導体基板/第1ゲー
ト絶縁膜/フローティングゲートからなる第1容量C1
と、フローティングゲート/第2ゲート絶縁膜/コント
ロールゲートからなる第2容量C2と、埋め込みN+
/第1ゲート絶縁膜/フローティングゲートC3との容
量比、上記コントロールゲートの電位−VPPW(−7
V)、データ線D2の電位VDW(5V)及び基板電位
0Vにより決められ、上記電圧VDWより低い電位VF
となる。そして、VDW−VFなる電圧が第1ゲート絶
縁膜に加わる結果、F−Nトンネル電流が流れてフロー
ティングゲート中の電子がデータ線D2を構成する埋め
込みN+ に放出される。この結果、消去状態のおいて約
5V程度の高いしきい値電圧を持つメモリセルQ01
が、上記電子の放出により1V程度に低くされる。仮
に、過剰な書き込みによって負のしきい値電圧を持つよ
うにされても、素子QAによって選択されたメモリセル
にのみ電流が流れるようにされるので問題ない。
【0073】上記埋め込みN+ を共有する非選択のメモ
リセルQ02において、第3ゲート絶縁膜により構成さ
れる素子QAが、フローティングゲートを持つ素子QB
とデータ線D1の間に配置されている。素子QAのゲー
ト電極には−VPPWなる負の電圧が供給されているの
で、素子QAはオフ状態となる。この結果、素子QBの
フローティングゲートにはデータ線D1の書込み電圧V
DWが供給されないので、第1ゲート絶縁膜にはVF’
なる電圧しか加わらず、上記のようなF−Nトンネル電
流が流れない。
【0074】なお、選択ビットQ01に対応したN+
の表面においては、不純物濃度が高いので、フローティ
ングゲートとオーバーラップする部分には空乏層は形成
されない。もし形成されたとしても実質的には無視でき
る程度のものである。
【0075】また、非選択ビットQ02のフローティン
グゲートの電位は、データ線D3の電位が0V又はフロ
ーティングであるので、選択ビットQ01のフローティ
ングゲートの電位VGに比べて若干高くなるのでVF’
のように表している。
【0076】上記書き込み電圧VDWが印加されるデー
タ線D2を共有しない、他の非選択のデータ線に接続さ
れるメモリセルQ00やQ03においては、第1ゲート
絶縁膜には上記VF’のような電圧しか印加されないか
らトンネル電流が流れない。このようにして、選択ワー
ド線W0に接続されるメモリセルのうち、1つのメモリ
セルQ01にだけ書き込みが行われ、データ線D2を共
有するメモリセルQ02を含めて、非選択のメモリセル
Q00、Q02及びQ03には書き込み動作が行われな
い。
【0077】図17には、上記図5の実施例に対応した
メモリアレイの消去動作の一例を説明するための回路図
が示されている。この実施例では、メモリセルのフロー
ティングゲートFGに電子をF−Nトンネル電流によっ
て注入することを消去動作という。同図には、メモリア
レイの選択回路がスイッチの形態で示されている。すな
わち、ワード線の選択は、ワード線選択スイッチSWW
により行われ、データ線とソース線の選択はデータ線選
択スイッチSWDにより行われる。
【0078】例示的に示されたワード線W0とWjのう
ち、ワード線W0を選択してそれに接続れるメモリセル
を一斉に消去させる動作を行う場合、選択ワード線W0
にはワード線スイッチSWWのスイッチS6によりVP
PWのような正の高電圧が供給される。この電圧VPP
Eは、例えば12Vのような電圧にされる。ワード線W
jのような非選択のワード線には、スイッチS7等によ
り回路の接地電位が与えられる。全データ線D0〜D4
は、データ線スイッチSWDのスイッチS1〜S5によ
り回路の接地電位がが与えられる。
【0079】この状態により、メモリセルQ00〜Q0
3のフローティングゲートFGの電位VFは、P型半導
体基板/第1ゲート絶縁膜/フローティングゲートから
なる第1容量C1と、埋め込みN+ 層/第1ゲート絶縁
膜/フローティングゲートC3との並列合成容量(C1
+C3)と、フローティングゲート/第2ゲート絶縁膜
/コントロールゲートからなる第2容量C2との容量
比、上記コントロールゲートの電位VPPE(12
V)、データ線D1〜D4電位0V及び基板電位0Vに
より決められた比較的高い電位にされる。この電圧VF
が第1ゲート絶縁膜に加わる結果、第1ゲート絶縁膜に
F−Nトンネル電流が流れてN+ 層及び基板Pの表面反
転層Nから電子がフローティングゲートに注入される。
この結果、メモリセルQ00〜Q03は、約5V程度の
高いしきい値電圧を持つように高くされる。
【0080】このとき、非選択のワード線においては、
データ線又は基板と同じ接地電位が与えられないるの
で、上記のようなトンネル電流が流れることはなくの
で、メモリセルQj0〜Qj3等はもとの記憶状態を維
持している。
【0081】上記のように消去動作は、ワード線単位で
行われるので、複数ワード線あるいは必要に応じて全ワ
ード線を上記のような消去用の高電圧VPPEにするこ
とにより、それらに接続れるメモリセルの記憶情報を一
斉に消去させるようにしてもよい。
【0082】図18には、上記図5の実施例に対応した
メモリアレイの読み出し動作の一例を説明するための回
路図が示されている。同図には、メモリアレイの選択回
路がスイッチの形態で示されている。すなわち、ワード
線の選択は、ワード線選択スイッチSWWにより行わ
れ、データ線とソース線の選択はデータ線選択スイッチ
SWDにより行われる。
【0083】例示的に示されたワード線W0とWjのう
ち、ワード線W0に接続されるメモリセルQ01の読み
出しを行う場合、メモリセルQ01のスイッチ素子QA
が接続されるデータ線D1を、データ線選択スイッチS
WDのスイッチS2により読み出し電圧VDRを供給す
る。この電圧VDRは、約3Vのような比較的低い電位
にされる。メモリセルQ01の記憶素子QBが接続され
るデータ線D2の電位はスイッチS3により回路の接地
電位が与えられる。他の非選択のデータ線D0、D3及
びD4には、スイッチS1、S4及びS5によりフロー
ティング状態(OPEN)にされる。
【0084】選択されるワード線W0には、ワード線選
択スイッチSWWのスイッチS6により約5Vのような
選択電圧VWRが供給され、非選択のワード線Wjには
回路のスイッチS7等により、回路の接地電位が与えら
れる。
【0085】この状態により、メモリセルQ01の記憶
素子QBに書き込みが行われていると、そのしきい値電
圧が1V程度に低くされているのでオン状態となり、ワ
ード線W0の選択レベルによりスイッチ素子QAもオン
状態にされているので、データ線D1からデータ線D2
に向かってメモリ電流が流れる。もしも、メモリセルQ
1に書き込み動作が行われていなと、スイッチ素子QA
がオン状態であるが、記憶素子QBのしきい値電圧が5
Vのように大きくなっているのでメモリ電流が流れな
い。このようなメモリ電流の有無は、データ線D1に選
択電圧VDRを供給するセンスアンプにより、識別され
てロウレベル/ハイレベルの出力信号として出力され
る。このようなセンスアンプの構成は、従来のEPRO
M等で用いられるセンスアンプと同様なものを利用する
ことができる。
【0086】上記選択データ線D1と選択ワード線W0
を共用するメモリセルQ00では、データ線D0がフロ
ーティング状態であるので記憶状態に無関係にメモリ電
流は流れない。同様に、選択データ線D2と選択ワード
線を共用するメモリセルQ02では、データ線D3がフ
ローティング状態であるので、その記憶状態に無関係に
メモリ電流は流れない。ワード線が選択状態で両データ
線が非選択のメモリセルQ03等では、両データ線がフ
ローティングであること、及びスイッチ素子QAがオフ
状態であるのででメモリ電流は流れない。
【0087】この実施例では、読み出し動作を行うメモ
リセルQ02のスイッチ素子QAが接続されるデータ線
D1に読み出し電圧VDRを供給し、記憶素子QBが接
続させるN+ 層のデータ線をソース線としてメモリ電流
を流すようにしている。この構成により、読み出し動作
において記憶素子QBのドレイン近傍での高電界が生じ
ないのでホットエレクトロンが発生しない。それ故、読
み出し動作のときにフローティンクゲートにホットエレ
クトロンを注入して、等価的に消去動作を行うという誤
動作を防止することができる。これにより、読み出し電
圧VDRは、比較的高くして大きな読み出し電流を流す
ことができ、読み出し動作の高速化が可能になる。
【0088】なお、非選択のメモリセルQ00において
は、上記読み出し電圧VDRが供給されるデータ線に、
高不純物濃度のN+ 層を持つ記憶素子QBが設けられて
いるが、データ線D0のフローティング状態によりチャ
ンネル電流が流れないので、ホットエレクトロンの発生
がなく、上記同様に誤消去が生じない。
【0089】以上の動作説明においては、発明の理解を
容易にするために、書き込み動作、消去動作及び読み出
し動作のそれぞれにおいて、ワード線選択スイッチSW
W、データ線選択スイッチSWDを分けて示したが、実
際には1つのメモリアレイに対して、書き込み動作、消
去動作及び読み出し動作が行われる。それ故、スイッチ
S1〜S5及びS6,S7においては、上記3つの動作
モードに対応した電圧選択を行うような機能が設けられ
るものである。
【0090】図19には、読み出し動作の他の一例を説
明するための回路図が示されている。同図においても、
メモリアレイの選択回路がスイッチの形態で示されてい
る。すなわち、ワード線の選択は、ワード線選択スイッ
チSWWにより行われ、データ線とソース線の選択はデ
ータ線選択スイッチSWDにより行われる。
【0091】この実施例では、データ線選択スイッチS
WDの簡素化を図るために、言い換えるならば、書き込
み動作との整合性を採るために、メモリセルQ01の選
択を行う場合にはデータ線D2に、スイッチS3により
読み出し電圧VDRを供給し、データ線D1にスイッチ
S2により回路の接地電位を供給する。この構成では、
図9の書き込み動作と同様にスイッチS2とS3を制御
できる。すなわち、書き込み動作のときにはスイッチS
3により、書き込み電圧VDWを供給し、読み出し動作
のときにはそれを読み出し電圧VDRに変えればよい。
【0092】ただし、記憶素子の構造が、前記図7の実
施例と同じときには、読み出し動作のときに記憶素子Q
Bのドレイン近傍でホットエレクトロンが発生して、等
価的に消去動作を行わせるという問題が生じる。このよ
うなホットエレクトロンの発生を防止するためには、読
み出し電圧VDRを1V程度に低くすればよいが、メモ
リ電流が小さくなり、読み出し速度がその分遅くなって
しまう。そこで、高速な読み出し動作を行うようにする
ために、メモリセルの素子構造が次に説明するように若
干異なるようにされる。
【0093】図20には、ワード線方向の概略構造断面
図が示されている。この実施例では、低濃度の埋め込み
- 層に中に高濃度の埋め込みN+ 層が形成される。た
だし、高濃度の埋め込み層N+ 層は、フローティングゲ
ートFGの右側において第1ゲート絶縁膜を介してオー
バーラップするよう構成される。
【0094】上記のような構造を採ることにより、読み
出し動作において、メモリセルQ01が接続されるデー
タ線D2に読み出し電圧VDRを供給し、データ線D1
に回路の接地電位GNDを供給して、同図に矢印で示し
たようなメモリ電流を流すとき、上記読み出し電圧VD
Rが供給される高濃度の埋め込みN+ 層とチャンネル領
域との間に低濃度のN- 層が存在するために、前記同様
に高電界が作用することなく、ホットエレクトロンが発
生しない。これにより、読み出し動作での誤消去を防止
することができる。
【0095】書き込み動作においては、上記高濃度の埋
め込み層N+ とフローティングゲートFGとが第1ゲー
ト絶縁膜を介してオーバーラップしているため、前記同
様に書き込み動作が行われる。また、データ線D2を共
用するメモリセルQ02には、上記低濃度の埋め込み層
- が設けられているから、前記同様にF−Nトンネル
電流が流れない。消去動作も、前記同様にして行うこと
ができる。
【0096】図21には、この発明に係る不揮発性記憶
装置のメモリアレイ部とその選択回路の一実施例の具体
的回路図が示されている。同図において、メモリアレイ
部又はメモリマットは、前記図1の実施例に対応してい
るが、前記図5の実施例においても同様の選択回路を用
いることができる。
【0097】メモリマットを構成する埋め込みデータ線
D0〜D4の一端は、スイッチMOSFETQ1を介し
て回路の接地電位が与えられる。上記スイッチMOSF
ETQ1は、タイミングパルスφAによってスイッチ制
御される。上記埋め込みデータ線D0〜D4の他端は、
スイッチMOSFETQ2を介してYセレクトに接続さ
れる。これらのスイッチMOSFETQ2は、タイミン
グパルスφABによりスイッチ制御される。タイミング
パルスφABは、タイミングパルスφAの位相反転され
た信号である。すなわち、タイミングパルスφABのB
は、バー信号(ロウレベルがアクティブレベルになる)
であることを意味している。
【0098】Yセレクトは、端のデータ線D0を除いて
1対のスイッチMOSFETが設けられ、Yデコーダに
より形成された選択信号Y0〜Y3等が供給される。同
図には、左端からD0〜D4のように5本のデータ線が
代表として例示的に示されている。
【0099】Yセレクトにおいて、上記一対のスイッチ
MOSFETを設けたのは、両端のデータ線を除くデー
タ線D1〜D4等は、ワード線方向に隣接するメモリセ
ル間でデータ線、ソース線のように共用されることに対
応している。すなわち、Yセレクトは、1つのデータ線
を上記一対のスイッチにより、ラインL1とL2に選択
的に接続させるものである。
【0100】Yデコーダによって選択信号Y0が形成さ
れると、データ線D0がラインL1に接続され、データ
線D1がラインL2に接続される。次に、Yデコーダに
よって選択信号Y1が形成されると、データ線D1がラ
インL1に接続され、データ線D2がラインL2に接続
される。このように、データ線D1について説明する
と、Y0が選択されたときにはラインL2に接続され、
Y1が選択れるとラインL1に切り替えられる。
【0101】上記ラインL1とL2は、配線切替回路に
より回路の接地電位又はセンスアンプ、書き込み回路に
接続される。配線切替回路は、タイミングパルスφBに
よりスイッチ制御されるMOSFETQ3によりライン
L2をセンスアンプ又は書き込み回路に接続させ、タイ
ミングパルスφBBによりスイッチ制御されるMOSF
ETQ4により、ラインL2を回路の接地電位に、ライ
ンL1をセンスアンプ又は書き込み回路に接続させる。
タイミングパルスφBBは、タイミングパルスφBの反
転信号である。
【0102】上記のようなスイッチMOSFETQ1、
Q2と、Yセレクト及び配線切替回路により、前記デー
タ線選択スイッチSWDが構成される。書き込み動作の
ときには、タイミングパルスφABがハイレベルとな
り、データ線D0〜D4等をYセレクトに接続する。タ
イミングパルスφBがハイレベルとなり、配線切替回路
のスイッチMOSFETQ3をオン状態にしてラインL
2を、このとき活性化される書き込み回路に接続する。
書き込み回路において、書き込みデータが例えば論理1
となり、メモリセルのフローティングゲートの電荷を放
出させるものであるときには、書き込み電圧VDWが出
力される。
【0103】例示的に示されているワード線W0は、そ
の左端にPチャンネル型のスイッチMOSFETQ5を
介して消去・読み出し用のXデコーダ1に接続される。
Xデコーダ1には、ワード線W0に消去電圧VPPE
と、読み出し電圧VCC(VWR)を供給するワードド
ライバDR1が設けられる。ワードドライバDR1は、
入力信号φW0を受けるCMOSインバータ回路からな
り、そのPチャンネル型MOSFETのソースに供給さ
れる動作電圧V1が消去モードのときには高電圧VPP
Eに、読み出しモードのときにはVCCに切替えられ
る。
【0104】上記ワード線の右端にPチャンネル型のス
イッチMOSFETQ6を介して書き込み用のXデコー
ダ2に接続される。Xデコーダ2には、ワード線W0に
書き込み電圧−VPPWと接地電位を供給するワードド
ライバDR2が設けられる。ワードドライバDR1は、
入力信号φW0’を受けるCMOSインバータ回路から
なり、そのNチャンネル型MOSFETのソースに供給
される動作電圧V2が書き込み動作のときに高電圧−V
PPWにされる。
【0105】上記Pチャンネル型のスイッチMOSFE
TQ5のゲートには、定常的に回路の接地電位が与えら
れる。これに対して、Pチャンネル型のスイッチMOS
FETQ6のゲートには、タイミングパルスφCが供給
される。これらのスイッチMOSFETQ5とQ6は、
ウェル領域に形成され、バイアス電圧V3が与えられて
いる。上記Xデコーダ1とXデコーダ2により、前記ワ
ード線選択スイッチSWWが構成される。
【0106】Yデコーダにより、選択信号Y1が形成さ
れるとデータ線D1とD2が選択され、このときワード
線W0が選択されているなら、メモリセルQ01に書き
込み動作が行われる。データ線D1はラインL1に接続
され、配線切替回路のスイッチMOSFETQ4のオフ
状態によりフローティング状態(OPEN)にされ、デ
ータ線D2はラインL2に接続されて、上記書き込み電
圧VDWが与えられる。この結果、データ線D2には書
き込み電圧VDWが与えられ、データ線D1はフローテ
ィング状態に置かれる。
【0107】上記のような書き込みモードにおいては、
書き込み用のXデコーダ2のワードドライバDR2が活
性化され、−VPPWを出力する。このとき、タイミン
グパルスφCが−VPPWに対応した負電圧となり、ス
イッチMOSFETQ6がオン状態するので、ワード線
W0は−VPPWのような負電圧になる。上記MOSF
ETQ5,Q6が形成されるウェルのバイアス電圧V3
は、回路の接地電位にされている。このようなワード線
W0の負電圧に対応して、消去・読み出し用のXデコー
ダ1側のスイッチMOSFETQ5はオフ状態にされ
る。これにより、前記図9と同様な電圧が選択メモリセ
ルQ01に印加されるので、書き込み動作が行われる。
【0108】消去モードでは、タイミングパルスφAが
ハイレベルにされ、タイミングパルスφABがロウレベ
ルにされる。これにより、スイッチMOSFETQ1が
オン状態に、スイッチMOSFETQ2がオフ状態にさ
れので、Yセレクトには無関係に各データ線D0〜D4
等には回路の接地電位が与えられる。そして、このよう
な消去モードにおいては、消去用のXデコーダ1のワー
ドドライバDR1が活性化され、VPPEを出力する。
このとき、タイミングパルスφCがハイレベルにされて
スイッチMOSFETQ6がオフ状態にされので、相対
的にスイッチMOSFETQ5がオン状態にされ、ワー
ド線W0はVPPEのような正の高電圧になる。これに
より、前記図11と同様な電圧がワード線W0に接続さ
れるメモリセルQ00〜Q03に印加れるので、一斉に
消去動作が行われる。
【0109】読み出しモードでは、タイミングパルスφ
Aがロウレベルにされ、タイミングパルスφABがハイ
レベルにされる。これにより、スイッチMOSFETQ
1がオフ状態に、スイッチMOSFETQ2がオン状態
にされので、Yセレクトと配線切替回路によりデータ線
の電位が設定される。
【0110】Yデコーダにより、選択信号Y1が形成さ
れると、言い換えるならば、選択信号Y1がハイレベル
にされると、データ線D1とD2が選択され、このとき
ワード線W0が選択されているなら、メモリセルQ01
の読み出し動作が行われる。データ線D1はラインL1
に接続され、配線切替回路のスイッチMOSFETQ4
のオン状態によりセンスアンプに接続され、センスアン
プから読み出し電圧VDRが供給される。一方、データ
線D2はラインL2に接続され、配線切替回路のスイッ
チMOSFETQ4のオン状態により回路の接地電位が
与えられる。この結果、データ線D1には読み出し電圧
VDRが与えられ、データ線D2には回路の接地電位が
与えられる。
【0111】上記のような読み出しモードにおいては、
読み出し用のXデコーダ1のワードドライバDR1が活
性化され、VCC(VDR)を出力する。このとき、タ
イミングパルスφCのハイレベルによりスイッチMOS
FETQ6がオフ状態に置かれるので、相対的にスイッ
チMOSFETQ5がオン状態となり、ワード線W0を
読み出し電圧にする。これにより、前記図12と同様な
電圧が選択メモリセルQ01に印加れるので、読み出し
動作が行われる。
【0112】
【表1】
【0113】表1には、上記のような書き込みモード、
消去モード及び読み出しモードのそれぞれにおけるワー
ド線選択方式におけるワードトライバの各電圧V1〜V
3と、タイミングパルスφC、φW及びφW’とワード
線W0の各モードに対応した電位が示されている。
【0114】次の表2には、上記のような書き込みモー
ド、消去モード及び読み出しモードのそれぞれにおける
データ線選択方式におけるYデコーダの選択信号Y0〜
Y3、データ線D0〜D3の電位が示されている。同表
2において、データ線の電位を示すOPNは、フローテ
ィング状態であることを意味するOPENを略したもの
である。
【0115】
【表2】
【0116】図22には、内部電圧発生回路の一実施例
の回路図が示されている。同図(A)は、書き込み負電
圧発生回路が示され、(B)には、消去高電圧発生回路
が示されている。
【0117】書き込み用の負電圧発生回路は、(A)の
ように回路の接地電位側から電流が流れるように縦列形
態に接続されたダイオード形態のMOSFETと、各ダ
イオードの接続点にキャパシタC1〜Cnが設けられ、
互いに隣接するキャパシタC1,C2等には互いに逆位
相にされたタイミングパルスφW1、φW2が供給され
る。タイミングパルスφW1、φW2は、効率的なチャ
ージポンプ動作を行わせるために、そのアクティブレベ
ルが相互に重なりあうことのないようなノンオーバーラ
ップの相補タイミングパルスにされることが望ましい。
【0118】同図では省略されているが、最終段には、
書き込み電圧−VPPWが与えられる配線や素子におけ
る比較的大きな寄生容量が存在し、ここに書き込み電圧
−VPPWが保持される。また、負の書き込み電圧−V
PPWが電源電圧の変動等により必要以上に大きくなる
のを防ぐために、ツェナーダイオードZD1が設けら
れ、書き込み電圧−VPPWの安定化が図られている。
この書き込み電圧−VPPWは、前記スイッチMOSF
ETQ5,Q6が形成されるウェル電位V3にも用いる
ようにしてもよい。
【0119】消去用の電圧発生回路は、(B)のように
電源電圧側から電流が流れるように縦列形態に接続され
たダイオード形態のMOSFETと、各ダイオードの接
続点にキャパシタC1〜Cmが設けられ、互いに隣接す
るキャパシタC1,C2等には互いに逆位相にされたタ
イミングパルスφE1、φE2が供給される。タイミン
グパルスφE1、φE2は、効率的なチャージポンプ動
作を行わせるために、そのアクティブレベルが相互に重
なりあうことのないようなノンオーバーラップの相補タ
イミングパルスにされることが望ましい。
【0120】同図では省略されているが、最終段には、
消去電圧VPPEが与えられる配線や素子における比較
的大きな寄生容量が存在し、ここに消去電圧VPPEが
保持される。また、消去電圧VPPEが電源電圧の変動
等により必要以上に大きくなるのを防ぐために、ツェナ
ーダイオードZD2が設けられている。
【0121】図23には、前記書き込み用のワードドラ
イバDR2の一実施例を示す概略構造断面図である。こ
の実施例では、負の高電圧からなる書き込み電圧−VP
PWを出力させるNチャンネル型MOSFETは、P-
基板には直接形成することがでいなので、まず第1Nウ
ェルを形成し、ここに回路の接地電位のバイアス電圧を
与え、その中にPウェルを形成するものである。このよ
うな2重ウェル構造とすることにより、負電圧−VPP
Wを出力させることができる。
【0122】図24には、上記ツェナーダイオードの一
実施例の素子構造断面図が示されている。P- 型の基板
1にN- 型の第1ウェル領域2が形成される。この第1
ウェル領域2に、P- 型のウェル領域4が形成される。
このウェル領域4の中にN+領域24を形成して、その
下にP型の半導体領域403を形成して接合面が半導体
基板中になるようにしてツェナーダイオードを構成す
る。この半導体領域403は、イオン注入技術により、
ボロンを加速エネルギー100〜200KeVにて導入
することにより形成される。ドープ量はツェナー電圧に
より決められる。上記の高濃度の半導体領域24の周囲
を低濃度N- の半導体領域21に取り囲む構造にしてい
る。P型ウェル領域4には、オーミックコンタクト用の
+ 領域25が形成されて、配線28が設けられる。
【0123】図25には、この発明に係る不揮発性記憶
装置のメモリアレイ部とその選択回路の他の一実施例の
具体的回路図が示されている。同図において、メモリア
レイ部又はメモリマットは、前記図13,図14の実施
例に対応しているが、前記図19,図20の実施例にお
いても同様の選択回路を用いることができる。
【0124】ワード線選択スイッチは、1つのXデコー
ダにより構成される。このXデコーダは、CMOSイン
バータ回路により構成され、入力信号φW0に応じて電
圧V1とV2を選択的に出力させるようにしている。ま
た、データ線選択スイッチは、メモリセルにおいて同じ
データ線側から書き込み電圧VDWと読み出し電圧VD
Rを供給できることに応じて、前記配線切替回路が省略
されている。それ故、ラインL1はスイッチMOSFE
TQ4を通して回路の接地電位かフローティングにさ
れ、ラインL2はセンスアンプ又は書き込み回路に接続
される。
【0125】書き込み動作では、ワードドライバの電圧
V1がGNDに、V2が−VPPW(−7V)にされ
る。消去動作では、電圧V1がVPPE(12V)に、
V2がGNDにされる。読み出し動作では、電圧V1が
VCC(5V)に、V2がGNDに設定される。このよ
うな電圧V1とV2の切り替えにより、表1と同様なワ
ード線選択/非選択の電圧を得ることができる。
【0126】図26には、この発明に係る不揮発性記憶
装置におけるメモリマット部の他の一実施例の回路図が
示されている。この実施例では、ブロック分割によりメ
モリマットが構成される。すなわち、例示的に示されて
いるデータ線D0〜D4には、ブロック選択用のスイッ
チMOSFETQ1〜Qmが設けられ、このスイッチM
OSFETQ1〜Qmを介してブロック1〜ブロックm
が設けられる。
【0127】各ブロック1ないしmに設けられたブロッ
クデータ線に、前記同様なメモリセルが接続される。こ
の構成では、メモリセルが接続されるブロック1ないし
mのブロックデータ線が埋め込みデータ線とされる。こ
れに対して、上記スイッチMOSFETQ1〜Qmを介
して共通に設けられるデータ線D0〜D4等は、アルミ
ニュウム等からなる低抵抗の金属配線層から構成される
主データ線である。
【0128】書き込み動作においては、選択ブロックに
対応したスイッチMOSFETをオン状態にして、前記
同様な書き込み動作が行われる。この構成では、非選択
のメモリブロックでは、ブロックデータ線がフローティ
ング状態となり、書き込み動作によるストレスが一切か
からない。読み出し動作においては、ブロックデータ線
の長さが短くされ、かつ接続されるメモリセルの数が少
なくできるので、その寄生容量を小さくできる。この結
果、読み出し動作時における容量負荷が軽くなり、高速
読み出しが可能になる。
【0129】上記のようなブロック分割において、ブロ
ックデータ線の両端に、スイッチMOSFETQ1等を
設けるようにしてもよい。このときには、ブロック選択
時のデータ線抵抗を大幅に減らすことができ、書き込み
モードではメモリセルの接続位置に対して書き込み電圧
のバラツキが小さくなり、書き込み動作の安定化が図ら
れる。読み出し動作では、データ線の抵抗値が小さくな
るので高速読み出しが可能になる。
【0130】図27には、この発明に係る不揮発性記憶
装置におけるブロック分割の書き込み動作の一実施例の
回路図が示されている。この実施例では、データ線方向
の他に、ワード線方向に対してもブロック分割が行われ
る。すなわち、同図には、メモリマットがワード線方向
に2分割され、データ線方向に2分割されることによ
り、BL0ないしBL3の4のブロックが構成される。
【0131】ブロック選択スイッチSWW2が設けら
れ、スイッチMOSFETQ1をオン状態にすると、上
側の2つのブロックBL0とBL1が選択される。ワー
ド線選択スイッチSWW1により、例えばワード線W0
が選択される。データ線選択スイッチSWDにより、ブ
ロックBL0のデータ線D1,D2のメモリセルを選択
するときには、スイッチS3により、データ線D2に書
き込み電圧VDWが供給される。このとき、ブロックB
L1とBL3に対応したデータ線は全てフローティング
状態(OPEN)又は接地電位(GND)にされる。こ
れにより、ブロックBL0のメモリセルに書き込み動作
が行われる。
【0132】図28には、この発明に係る不揮発性記憶
装置におけるブロック分割の消去動作の一実施例の回路
図が示されている。ブロック選択スイッチSWW2によ
り、スイッチMOSFETQ1をオン状態にすると、上
側の2つのブロックBL0とBL1が選択される。ワー
ド線選択スイッチSWW1により、例えばワード線W0
が選択される。ブロックBL0のメモリセルを消去し、
ブロックBL1のメモリセルは消去しない場合には、デ
ータ線選択スイッチSWDにより、ブロックBL0に対
応したデータ線には接地電位が与えられ、ブロックBL
1に対応したデータ線には電圧VDEが供給される。電
圧VDEは、VCCのような5Vの電圧にされる。これ
により、選択ブロックBL0では12Vのような高電圧
が印加されることより消去動作が行われるのに対して、
非選択のブロックBL1ではVPPE−VDE(12V
−5V)しか印加されないから消去動作が行われない。
【0133】図29には、この発明に係る不揮発性記憶
装置におけるブロック分割の他の一実施例のブロック図
が示されている。この実施例は、ブロックが大ブロック
と小ブロックから構成される。大ブロックは、1つの入
出力端子I/O0に対して、複数のデータ線D0〜D1
5が割り当てられ、それがデータ線方向にブロックBL
00〜BLk0のようにk+1ブロックに分割される。
他の入出力端子I/O1〜I/O7にも、上記同様な大
ブロックBL01〜BL07ないしBLk1〜BLk7
が設けられる。
【0134】小ブロックは、DL0〜DL7からなる8
ビット分のデータ線がデータ線方向にに分割される。こ
のように分割されてなる小ブロックBLL0〜BLLk
は、の8本のデータ線DL0〜DL7は、上記入出力端
子I/O0〜I/O7に対応して選択される。上記大ブ
ロックにおいては、16本のデータ線の中からYセレク
トにより1本が選択される。これに対して、小ブロック
では、データ線DL0〜DL7が入出力端子I/O0〜
I/O7に対応しているので、Yセレクトが省略されい
てる。
【0135】この実施例のブロック構成では、小ブロッ
クをバイト(8ビット)単位での書き換えが必要なデー
タメモリとして使用できる。すなわち、小ブロックを用
いて順次にアクセスして書き換えを伴うデータ処理を行
い、最終的なデータが形成された時点で大ブロック側の
所定のエリアにそれを格納するような使用方法を採るこ
とができる。
【0136】図30には、この発明に係る不揮発性記憶
装置の一実施例の全体のブロック図が示されている。同
図には、そのメモリアクセスを行うマイクロコンピュー
タCPUも合わせて描かれている。
【0137】この実施例の不揮発性記憶装置は、電気的
に消去と書き込みが可能であることから、広い意味での
EEPROMのように示している。アドレスバスを通し
て入力されたアドレス信号は、アドレスラッチに取り込
まれる。同様に制御バスを通して入力された制御信号
は、制御回路に取り込まれる。書き込み動作のときに
は、データバスに書き込みデータが供給される。
【0138】メモリマットの選択回路は、前記図21の
実施例に対応している。すなわち、ワード線選択回路
は、消去・読み出し用のXデコーダ(1)と、書き込み
用のXデコーダ(2)に分けられて構成される。ワード
線選択回路(1)と(2)は、前記スイッチMOSFE
TQ5とQ6のようなスイッチ回路に対応している。上
記Xデコーダ(1)とXデコーダ(2)には、アドレス
ラッチからX系のアドレス信号が供給され、ここでアド
レス信号の解読が行われて1つのワード線の選択信号が
形成される。
【0139】制御回路では、動作モードに応じてワード
線切替回路の選択信号が形成される。書き込みモードの
ときには、ワード線切替回路(2)が選択されて、Xデ
コーダ(2)によりワード線の選択動作が行われる。消
去モードと読み出しモードのときには、ワード線切替回
路(1)が選択されて、Xデコーダ(1)によりワード
線の選択動作が行われる。
【0140】データ線選択回路も、前記図21の実施例
に対応している。データ線切替回路(1)は、データ線
に消去用の接地電位を与えるMOSFETQ1等から構
成される。データ線切替回路(2)は、メモリマットの
データ線をYセレクトに接続させる前記MOSFETQ
2のようなスイッチ回路から構成される。制御回路で
は、動作モードに応じてデータ線切替回路の選択信号が
形成される。消去モードのときには、データ線切替回路
(1)が選択されて、メモリマットのデータ線に回路の
接地電位を与える。
【0141】制御回路は、書き込みモードと読み出しモ
ードのときにデータ線切替回路(2)の選択信号を形成
し、メモリマットのデータ線をYセレクトに接続させ
る。Yセレクトは、アドレスラッチに取り込まれたY系
のアドレス信号を解読するYデコーダの選択信号によっ
てデータ線を選択する。
【0142】書き込みモードのきには、書き込み回路が
活性化されて、データバスを通して入力された書き込み
データが、データ入力バッファ、データ入力ラッチ及び
書き込み回路に伝えられる。書き込み回路は、書き込み
データに対応した書き込み電圧VDWを出力し、ワード
線の選択動作とにより選択ビットに書き込みが行われ
る。
【0143】読み出しモードのきには、センスアンプが
活性化されて、Yセレクト及びデータ線切替回路(2)
を通して一対の選択データ線には読み出し電圧VDRと
接地電位GNDが与えれ、メモリ電流のセンスが行われ
る。このメモリ電流の有無に対応したセンスアンプの出
力は、データ出力ラッチ及びデータ出力バッファを通し
てデータバスに出力される。
【0144】書込・消去電圧発生回路は、電源電圧VC
Cと周期的なパルス信号とを用いて前記書き込み動作や
消去動作に必要な電圧−VPPW,VPPEが形成され
る。このように内部回路で書き込み電圧−VPPWや消
去電圧VPPEを形成するので、不揮発性記憶装置に対
してはVCCのような1電源のみによって、書き込み/
消去が可能になる。この結果、この実施例の不揮発性記
憶装置は、従来のEPROMのように専用のプログラム
ライターによる書き込みを行うもの他、マイクロコンピ
ュータシステム上に実装させた状態での書き込み/消去
が可能になるものである。
【0145】このようなメモリアクセスに対応して、ア
ドレスバッファにアドレスラッチ機能が設けられる。デ
ータ入力バッファにはラッチ機能が設けられる。これに
より、マイクロコンピュータCPUは、EEPROMに
書き込み動作や消去動作を行わせるとき、アドレス信号
と書き込みデータを入力すると、EEPROMを切り離
して他の周辺装置のアクセスを行うことができる。そし
て、ポーリング等により、逐次に制御バスを通して書き
込み動作又は消去動作の終了を確認し、次のメモリアク
セスに入るようにすることができる。
【0146】図31には、この発明に係る不揮発性記憶
装置の他の一実施例の全体のブロック図が示されてい
る。同図には、そのメモリアクセスを行うマイクロコン
ピュータCPUも合わせて描かれている。この実施例の
メモリマットの選択回路は、前記図25の実施例に対応
している。すなわち、ワード線選択回路は1つのXデコ
ーダにより構成される。他の構成は、前記図30の実施
例と同様であるので、その説明を省略する。
【0147】図32には、この発明に係る不揮発性記憶
装置の更に他の一実施例の全体のブロック図が示されて
いる。同図には、そのメモリアクセスを行うマイクロコ
ンピュータCPUも合わせて描かれている。この実施例
のメモリマットは、前記図26の実施例のようなブロッ
ク分割構成にされる。このようなメモリマットの選択回
路としては、上記図31の実施例と同様であるのでその
説明を省略する。
【0148】図33には、この発明に係る不揮発性記憶
装置を内蔵した1チップマイクロコンピュータの一実施
例のブロック図が示されている。この実施例では、メモ
リ回路として前記のような不揮発性記憶装置EEPRO
MとRAM(ランダム・アクセス・メモリ)が併設され
る。
【0149】上記EEPROMは、マイクロプロセッサ
CPUが行う情報処理のためのプログラムが格納され
る。電気的に書き換えが可能なので、デバッグによるプ
ログラムの修正や変更が可能になる。また、システムの
拡張に合わせてプログラムの追加も行うことができる。
周辺回路としてタイマー回路TIMER、シリアル・コ
ミニケーション・インターファイスSCI、アナログ/
ディジタル変換回路ADC、入出力回路I/Oが設けら
れる。
【0150】このようなシステム構成を採ることによ
り、EEPROMがシテテム上での書き換えが可能で、
しかも不揮発性であることからICカードにも適してい
る。すなわち、ICカードにおいては、バッテリーを搭
載させることなく必要な記憶データの不揮発化が可能に
なるからである。
【0151】図34ないし図36には、この発明に係る
不揮発性記憶装置の製造方法を説明するための一実施例
の構造断面図が示されている。図34ないし図36にお
いて、図下側から順に不揮発性メモリ(フラッシュメモ
リ)、書き込み・消去用の高耐圧のNチャンネル型MO
SFET(HNMOS)、Pチャンネル型MOSFET
(HPMOS)、通常のNチャンネル型MOSFET
(NMOS)及びPチャンネル型MOSFET(PMO
S)の順に示されている。
【0152】図34(A)において、公知のMOS集積
回路の製造技術により、P- 型半導体基板1の上に、第
1N- 型ウェル2、第2N- 型ウェル3及びP- 型ウェ
ル4の各半導体領域が形成される。
【0153】図34(B)において、公知の技術によ
り、厚い厚さのフィールド絶縁膜5、略同一工程でその
下にP型チャンネルストッパー6が形成される。 犠牲酸化(20〜23nm)が形成され、犠牲酸化膜
を介してイオン注入法により、フラッシュメモリ、高耐
圧MOSFETのしきい値制御用の不純物注入(ボロ
ン)が行われる。 犠牲酸化膜が除去され、高耐圧MOSFETのゲート
絶縁膜となる清浄なゲート絶縁膜7が形成される。この
ゲート絶縁膜7は、熱酸化法により800〜900°C
で、30〜40nmの膜厚にされる。
【0154】図34(C)において、フラッシュメモ
リ形成領域上の前記ゲート絶縁膜7がホトレジストをマ
クスとして除去される。 ホトレジストが除去された後、犠牲酸化(10〜15
nm)を行い、上記の除去工程で露出された半導体基
板表面の汚染が除去される。 フラッシュメモリのトンネル酸化膜となる清浄な第1
ゲート絶縁膜8が形成される。この第1ゲート絶縁膜8
は、熱酸化法により800〜850°Cで8nm程度の
膜厚にされる。
【0155】図34(D)において、フラッシュメモ
リのフローティングゲート、高耐圧MOSFETのゲー
ト電極となる第1導体層9が堆積される。この第1導体
層9は、多結晶シリコン膜であり、600〜650°C
の温度で200〜300nmの膜圧に形成される。膜の
堆積中又は堆膜後にリンが注入され、低抵抗値(60〜
120Ω/□)となるようにされる。堆積後にリンガ注
入された場合には、850〜900°Cにより、熱拡散
が行われる。
【0156】絶縁膜10が堆積される。この絶縁膜1
0は、後述するような不純物注入、サイドウォール形成
時の保護膜であり、CVD法によって形成されたSiO
2 、Si3 4 又はこれらの積層膜から構成される。 絶縁膜10と第1導体層9をホトレジストをマクスに
した、パターニングが同時に行われ、フラッシュメモリ
のフローティングゲートと高耐圧MOSFETのゲート
電極が形成される。このとき、通常のMOSFETの形
成領域の第1導体層9と絶縁膜10はの残される。
【0157】フラッシュメモリ形成領域の前記第1導
体層9、絶縁膜10により覆われていない領域の第1ゲ
ート絶縁膜8が除去される。 絶縁膜11を堆積させる。この絶縁膜11は、不純導
入時の保護膜であり、CVD法によって形成された10
〜20nmのSiO2 からなる。 酸化性雰囲気での熱処理が行われ、フローティングゲ
ートの端部に熱酸化膜が形成され、パターニング時に受
けたダメージを除去するとともに端部の強化が行われ
る。この工程は、上記の前に行われるものであっても
よい。
【0158】フラッシュメモリの埋め込みデータ線の
第1領域となる高不純物濃度のN+型半導体領域12が
形成される。このN+ 型半導体領域12は、ホトレジス
トをマスクにして、フローティングゲートの一方の端部
(図中では下側)にのみ不純物を注入して形成される。
これは、イオン注入法により、ヒ素、リン又はこれら両
方が加速エネルギー50〜80KeVで、1×1015
5×1015cm-2程度注入される。 900〜950°Cの熱処理によって、N+ 型半導体
領域12の引き延ばしが行われる。
【0159】フラッシュメモリの埋め込みデータ線の
第2領域及び、高耐圧MOSFETのソース,ドレイン
となる低不純物濃度のN- 型半導体領域13が形成され
る。このN- 型半導体領域13は、イオン注入法によ
り、リンが加速エネルギー50〜80KeVで、1×1
13cm-2程度注入される。このとき、特に制限されな
いが、ホトレジストを使用せず、全面に注入されてもよ
い。この場合には、高耐圧のPチャンネル型MOSFE
T領域にも注入される。そして、高耐圧のPチャンネル
型MOSFETのソース,ドレインとなる低不純物濃度
のP- 型半導体領域14が形成される。このP- 型半導
体領域14は、イオン注入法により、ボロンが加速エネ
ルギー10〜20KeVで、1×1013〜3×1013
-2程度注入される。ここで、前記N- 型半導体領域1
3が全面に形成された場合には、これをコンペンセイト
する不純物濃度にされる。
【0160】図35(A)において、CVD法による
SiO2 又はSi3 4 が形成された後に、異方性エッ
チングによりサイドウォール15が形成される。このと
き、絶縁膜10を一部残すようにエッチングするように
してもよい。 フラッシュメモリの埋め込みデータ線部に高不純物濃
度のN+ 型半導体領域16が形成される。N+ 型半導体
領域16は、埋め込みデータ線の寄生抵抗の低減の働き
をし、ホトレジストをマクスとしてイオン注入法によ
り、ヒ素が加速エネルギー50〜80KeVで、1×1
15〜5×1015cm-2程度注入されることにより形成
される。
【0161】図35(B)において、フラッシュメモ
リの第2ゲート絶縁膜18が形成される。フローティグ
ゲート上部に絶縁膜10を残している場合には、これを
除去した後に形成される。第2ゲート絶縁膜18は、S
iO2 とSi3 4 の2層膜又はSiO2 −Si3 4
−SiO2 −Si3 4 の4層膜により構成される。2
層膜は、フローティングゲートとなる第1導体層9を9
00〜950°Cの温度で形成された熱酸化膜(10n
m)と、その上部のCVD法によるSi3 4膜(20
nm)により構成される。4層膜は、2層膜上部のSi
3 4 膜を900〜950°Cの温度で形成された熱酸
化膜(3〜6nm)と、その上部にCVD法により形成
されたSi3 4 膜(10〜15nm)から構成され
る。このとき、第1導体層の熱酸化膜形成時に、高不純
物濃度のN+ 型半導体領域16の表面には50〜70n
mの熱酸化膜が形成される。
【0162】ホトレジストをマクスとして、通常のM
OSFET形成領域の第2ゲート絶縁膜、第1導体層9
が除去される。 第2ゲート絶縁膜18の最上部のSi3 4 をマクス
として、ゲート絶縁膜7が除去される。 上記Si3 4 をマスクにして、通常のMOSFET
形成領域に犠牲酸化(10〜15nm)が行われ、この
犠牲酸化膜を介してイオン注入法により、通常のMOS
FETのしきい値制御用の不純物注入(ボロン)が行わ
れる。
【0163】図35(C)において、フラッシュメモ
リのコントロールゲート、通常のMOSFETのゲート
電極となる第2導体層20が形成される。第2導体層2
0は、多結晶シリコン膜、シリサイド膜と絶縁膜の3層
膜からなり、多結晶シリコン膜は第1導体層と同様に形
成される。シリサイド膜はCVD法又はスパッタ法で形
成されたWSi2 膜(150〜200nm)からなる。
絶縁膜はCVD法により形成されたSiO2 膜である。
【0164】フラッシュメモリ部の第2導体層20、
第2ゲート絶縁膜18、第1導体層9は、ホトレジスト
をマクスにしたパターンニングが行われ、コントロール
ゲート(ワード線)が形成される。 前記図3等に示されたフローティングゲートが形成さ
れない素子間の埋め込みデータ線の間にP型のチャンネ
ルストッパー層が形成される(同図には省略されてい
る)。これは、イオン注入法により、ボロンが加速エネ
ルギー10〜20KeVで、1×1013cm-2程度注入
されることにより形成される。 ホトレジストをマスクとして、通常のMOSFETの
ゲート電極20のパターニングが行われる。
【0165】図36(A)において、通常のMOSF
ETのソース,ドレインを構成する低不純物濃度のN-
型半導体領域21と、P- 型半導体領域22が形成され
る。N- 型半導体領域21は、イオン注入法によりリン
を加速エネルギー50〜80KeVで、1×1013〜3
×1013cm-2程度注することにより形成される。P-
型半導体領域22は、イオン注入法によりボロンを加速
エネルギー10〜20KeVで、1×1013〜3×10
13cm-2程度注することにより形成される。 図35(A)と同様にして、サイドウォール23が形
成される。
【0166】高耐圧MOSFET、通常のMOSFE
Tのソース,ドレインを構成する高不純物濃度のN+
半導体領域24と、P+ 型半導体領域25が形成され
る。このN+ 型半導体領域24は、イオン注入法により
ヒ素を加速エネルギー50〜80KeVで、1×1015
〜5×1015cm-2程度注することにより形成される。
上記P+ 型半導体領域22は、イオン注入法によりボロ
ンを加速エネルギー10〜20KeVで、1×1015
5×1015cm-2程度注することにより形成される。
【0167】図36(B)において、絶縁膜26が形
成される。絶縁膜26は、CVD法によって形成された
SiO2 、PSG、BPSGの単層膜又はこれらの積層
膜から構成される。 スルーホール27が形成される。 第1配線層28が形成される。第1配線層28は、M
oSi2 、WSi2 、TiSi2 等かなるシリサイド
膜、又はTiW、TiN膜の間にAlを挟んだ積層膜に
より構成される。この第1配線層28は、埋め込みデー
タ線16と一定間隔(例えば、メモリセルの8個間隔
置)で接続される。これにより、データ線の実質的な寄
生抵抗値が小さくされる。 絶縁膜29が形成される。絶縁膜29は、プラズマC
VD法により形成され、SiO2 の間にスピン・オン・
グラム膜を挟んだ積層膜で構成される。
【0168】スルーホール30が形成される。 第1配線層28と同様に第2配線層31が形成され
る。 ファイナルパッシベーション膜32が形成される。フ
ァイナルパッシベーション膜32は、フラズマCVD法
によるSiN4 膜又はその下部にPSG若しくはSiO
2 が形成された積層膜で構成される。
【0169】図37には、この発明に係る不揮発性記憶
装置の製造方法を説明するための他の一実施例の構造断
面図が示されている。同図(A)では、図34(D)の
の工程において、低不純物濃度のN- 型半導体領域1
3も同時に形成され、いわゆる二重構造にされる。
【0170】(B)において、図35(A)の工程
の後に、N型半導体領域16が接することになるフロー
ティングゲート端部のサイドウォール15が除去され
る。 図34のと同様な方法により、低不純物濃度のN-
型半導体領域113が形成される。
【0171】(C)において、図35図(B)以降と同
様な方法で第2ゲート絶縁膜18、第2導体層20が形
成される。
【0172】図38には、上記図1の実施例に対応した
メモリアレイの書き込み動作の他の一例を説明するため
の回路図が示されている。この実施例でも、前記同様に
メモリセルのフローティングゲートFGから電子をF−
Nトンネル電流によってソース線側に引き抜くことを書
き込み動作というが、負電圧−VPPWに代えて正電圧
VPP1が用いられる。
【0173】例示的に示されたワード線W0とW1のう
ち、ワード線W0を選択し、例示的に示されたデータ線
D0〜D4のうち、データ線D1とD2を選択してメモ
リセルQ01を選択ビットとして書き込み動作を行う場
合、選択ワード線W0にはワード線スイッチSWWのス
イッチS6により回路の接地電位のような0Vが供給さ
れる。ワード線W1のような非選択のワード線には、ス
イッチS7等によりVPP1が供給される。この高電圧
VPP1は、約11Vのような高い電位にされる。
【0174】データ線D1は、データ線スイッチSWD
のスイッチS2によりフローティング(OPEN)状態
又は回路の接地電位GNDが与えられる。これに対し
て、データ線D2には、スイッチS3により上記高電圧
VPP1が供給される。他のデータ線D0、D3及びD
4等の非選択状態にされるものには、スイッチS1、S
3及びS4により上記同様にフローティング状態か又は
回路の接地電位が与えられる。
【0175】この実施例では、上記のように選択ワード
線に対して非選択ワード線や選択データ線の電位を高く
して、選択ビットのメモリセルにおけるフローティング
ゲートからデータ線D2に電子を放出させる。このよう
な動作に対応して、メモリマットは同図に一点鎖線によ
り示されているようにP型ウェルに形成され、ウェルス
イッチWELL−SWにより、電源電圧VCCのような
バイアス電圧が与えられる。
【0176】この状態により、選択メモリセルQ01で
はワード線(コントロールゲート)と埋め込みデータ線
D1との間に大きな電圧が加わり、フローティングゲー
トから埋め込みデータ線D2にトンネル電流が流れて電
子の放出が行われる。非選択のメモリセルの第1ゲート
絶縁膜には、基板電位5Vや11V−5Vのような小さ
な電圧しか印加されないからいずれもトンネル電流が流
れず、電子の放出が行われない。
【0177】図39には、上記図1の実施例に対応した
メモリアレイの消去動作の他の一例を説明するための回
路図が示されている。この実施例でも、前記メモリセル
のフローティングゲートFGに電子をF−Nトンネル電
流によって注入することを消去動作というが、12Vの
ような高電圧VPPEに代えて16Vのような正電圧V
PPが用いられる。
【0178】例示的に示されたワード線W0とW1のう
ち、ワード線W1を選択してそれに接続れるメモリセル
を一斉に消去させる動作を行う場合、選択ワード線W0
にはワード線スイッチSWWのスイッチS6によりVP
Pのような正の高電圧が供給される。この電圧VPP
は、例えば16Vのような電圧にされる。ワード線W1
のような非選択のワード線には、スイッチS7等により
回路の接地電位が与えられる。全データ線D0〜D4
は、データ線スイッチSWDのスイッチS1〜S5によ
り回路の接地電位がが与えられる。そして、ウェルスイ
ッチWELL−SWにより、ウェルには回路の接地電位
のようなバイアス電圧が与えられる。
【0179】この状態により、第1ゲート絶縁膜にF−
Nトンネル電流が流れてN+ 層及び基板Pの表面反転層
Nから電子がフローティングゲートに注入される。この
結果、メモリセルQ00〜Q03は、約5V程度の高い
しきい値電圧を持つように高くされる。このとき、非選
択のワード線においては、データ線又は基板と同じ接地
電位が与えられないるので、上記のようなトンネル電流
が流れることはなくので、メモリセルQj0〜Qj3等
はもとの記憶状態を維持している。
【0180】上記のように消去動作は、ワード線単位で
行われるので、複数ワード線あるいは必要に応じて全ワ
ード線を上記のような消去用の高電圧VPPEにするこ
とにより、それらに接続れるメモリセルの記憶情報を一
斉に消去させるようにしてもよい。
【0181】図40には、上記のような正電圧による書
き込み動作及び消去動作が行われる不揮発性記憶装置の
一実施例の概略構造断面図が示されている。上記のよう
にフラッシュメモリが形成されるP型ウェルの電位を書
き込み動作と消去動作とで切り替えるようにするため、
第1Nウェルに上記のようなメモリセルが形成れるP型
ウェルりが設けられる。すなわち、メモリマット部は、
2重ウェル内に形成される。
【0182】この実施例では、正電圧のみを使用して、
書き込みと消去動作が行われるので、Xデコーダが簡単
となり、デコーダサイズの小型化が可能になる。また、
これに伴い、正電圧/負電圧の切り替えが不要になると
ともに、Xデコーダにおいて負バイアスが不要になる。
昇圧回路が、1つの昇圧回路により共用できるから回路
の簡素化と低消費電力化が図られる。すなわち、1つの
昇圧回路でVPP(16V)を発生させ、それを降圧し
てVPP1を形成するようにすればよい。このような降
圧回路にはMOSFETのしきい値電圧を用いたレベル
シフト回路が利用できる。
【0183】図41には、この発明に係る不揮発性記憶
装置のメモリアレイ部の他の一実施例の回路図が示され
ている。この実施例においては、アルミニュウム等から
なる主データ線D0〜D4に対して、端の主データ線D
0を除き、2本ずつの埋め込みデータ線が接続される。
【0184】すなわち、主データ線D1〜D4のうち奇
数のデータ線D1、D3には上側にスイッチQ1とQ2
が設けられて奇数番目の埋め込み層データ線d1とd
3、d5とd7が設けられる。上記主データ線D1〜D
4のうち偶数のデータ線D2、D4には下側にスイッチ
Q3とQ4が設けられて偶数番目の埋め込みデータ線d
2とd4、d6とd8が設けられる。端のデータ線D0
には、上記偶数のデータ線とみなされて下側にスイッチ
Q4が設けられて埋め込みデータ線d0が設けられる。
【0185】上記のような構成においては、アルミニュ
ウム等からなる主データ線D0〜D4が2ビット(2本
の埋め込みデータ線)に1本の割合で形成される。これ
により、ワード線方向のサイズがアルミニュウム層から
なる主データ線のピッチに制約されなくなるので、メモ
リセルサイズを小さくすることができる。
【0186】上記埋め込みデータ線選択のためのスイッ
チが設けられ、選択埋め込みデータ線に対応したスイッ
チMOSFETQ1と、Q3のゲートには、スイッチS
6とS8のように高電圧VPP1を供給し、非選択の埋
め込みデータ線に対応したスイッチMOSFETQ2と
Q4のゲートにはスイッチS7とS9のように電源電圧
VCCが供給される。書き込み動作においては、メモリ
マットが形成されるP型ウェルは上記電源電圧VCCが
供給されているので、上記非選択埋め込みデータ線のス
イッチQ2とQ4はオフ状態にされる。以下、ワード線
選択スイッチとデータ線選択スイッチにより、前記同様
な選択/非選択の電圧が供給され、前記図38と同様に
書き込み動作が行われる。
【0187】図42には、上記主データ線と埋め込みデ
ータ線からなるメモリアレイに対して正電圧による消去
動作を行う場合の一実施例の回路図が示されている。こ
の実施例においては、データ線が主データ線と埋め込み
データ線から構成されている。すなわち、消去動作で
は、埋め込みデータ線選択用のスイッチMOSFETQ
1〜Q4のゲートには、電源電圧VCCが供給されて、
全てオン状態にされる。このとき、P型ウェルにはスイ
ッチS12によって回路の接地電位が与えられている。
以下、ワード線選択スイッチとデータ線選択スイッチに
より、前記同様な選択/非選択の電圧が供給され、前記
図39と同様に消去動作が行われる。
【0188】図43には、上記主データ線と埋め込みデ
ータ線からなるメモリアレイに対して読み出し動作を行
う場合の一実施例の回路図が示されている。この実施例
では、埋め込みデータ線選択スイッチにより、書き込み
動作と同様にスイッチMOSFETQ1とQ3が選択さ
れる。ただし、選択レベルはVCCであり、非選択レベ
ルは0Vである。このときには、前記書き込みと異な
り、メモリマット部が形成されるP型ウェルにはスイッ
チS12により回路の接地電位が与えられている。以
下、ワード線選択スイッチとデータ線選択スイッチによ
り、前記同様な選択/非選択の電圧が供給されてメモリ
セルの読み出しが行われる。
【0189】図44には、上記主データ線と埋め込みデ
ータ線からなるメモリアレイ部の他の一実施例の回路図
が示されている。図45には、そのレイアウト図が示さ
れ、図46と図47には、上記レイアウトにおけるa〜
eの各断面構造図が示されている。
【0190】この実施例では、1つの埋め込みデータ線
の選択のために、エンハンスメント型MOSFETとデ
ィプレッション型MOSFETとの直列回路が用いられ
る。このようなスイッチ構成は、従来の縦型マスクRO
Mにおけるカラムスイッチと同様である。このようなス
イッチ構成とすることにより、スイッチ部のレイアウト
が容易にできる。
【0191】埋め込みデータ線の選択を行うスイッチ部
(トランスファ)は、高耐圧MOSFETと同じゲート
絶縁膜7と、第1導体層9により構成される。ソース,
ドレインの拡散層は、メモリセルと同じ低不純物濃度の
- 型半導体領域13と高不純物濃度のN+ 型半導体領
域16により構成される。上記第1導体層9を覆うよう
に、第2導体層20が形成され、第1導体層9と第2導
体層20とは、第2配線層31(アルミニュウムAL)
によってシャントされている。シャントは、フィールド
絶縁膜5の領域で所定間隔毎に行われる。トランスファ
MOSFETは、1つおきに、そのチャンネルにN型半
導体領域402が形成され、ディプレッション型MOS
FET又はゲート電極の電位に依存しない導体層として
働いている。
【0192】メモリ部において、ワード線となる第2導
体層20の下部に第1導体層9からなるフローティング
ゲートが隔離して構成され、それぞれのフローティンク
ゲート間に埋め込みデータ線となるN型半導体領域1
2,13,16が構成される。N型半導体領域12,1
3,16は、トランスファMOSFETを介してデータ
線となる第1配線層28(AL1)に接続されている。
【0193】ワード線はトランスファMOSFETと同
様に第2配線層31でシャントされる。ワード線間の領
域では、N型半導体領域12,13,16の間にP型の
半導体領域402が設けられ、電気的に分離(パンチス
ルーストッパー)を行っている。フローティングゲート
(第1導体層9)の下部は、トンネル電流を流す薄いゲ
ート絶縁膜8と高耐圧MOSFETと同じ厚いゲート絶
縁膜7とで構成され、容量結合によりフローティングゲ
ートがより高い電位になるようにされている。
【0194】図47(B)のように、フローティングゲ
ートの下部に設けられるトンネル電流を流す薄いゲート
絶縁膜8と厚い厚さのゲート絶縁膜7は、次のようにし
て形成することができる。半導体基板表面に熱酸化法に
より形成された20nm程度の膜圧にされた絶縁膜上
に、CVD法により50nm程度の膜圧の窒化シリコン
膜を形成する。次に、ホトレジストをマスクにして、ト
ンネル領域以外の窒化シリコン膜を除去する。上記窒化
シリコン膜をマスクにして、熱酸化法により50〜80
nm程度の膜圧の厚いゲート絶縁膜7を形成する。
【0195】上記窒化シリコン膜を除去後に熱酸化膜を
除去し、犠牲酸化(10〜20nm)を行う。犠牲酸化
膜除去にトンネル絶縁膜となる8〜10nm程度のゲー
ト絶縁膜8を形成する。このとき、ゲート絶縁膜7は、
30〜50nmの膜圧となる。ゲート絶縁膜8の形成時
に、ホトレジストをマスクにして基板が露出しないので
良好な膜質のゲート絶縁膜8が得られる。また、この構
造においては、読み出し時に厚い厚さのゲート絶縁膜7
の下部にもチャンネルが形成される。この結果、この分
だけメモリ電流が多くなり、低電圧読み出しあるいは高
速読み出しに有利となる。
【0196】図54には、この発明に係る不揮発性記憶
装置におけるメモリマット部の更に他の一実施例の回路
図が示されている。この実施例においても、図26と同
様にブロック分割によりメモリマットが構成される。例
示的に示されているデータ線D0〜D4には、メモリマ
ット(ブロック)の上側と下側に分けてブロック選択用
のスイッチMOSFETQ1〜Q4が設けられる。
【0197】上記代表として例示的に示されているデー
タ線D0〜D4のうち、奇数番号が付されたデータ線D
1とD3には、メモリマットの上側にスイッチMOSF
ETQ1とQ3が設けられ、メモリマット内のブロック
データ線d1とd3と接続される。これに対して、偶数
番号が付されたデータ線D0、D2及びD4には、メモ
リマットの下側にスイッチMOSFETQ0、Q2及び
Q4が設けられ、メモリマット内のデータ線d0、d2
及びd4と接続される。
【0198】上記のように例示的に示されてメモリマッ
トに設けられたブロックデータ線d0〜d4に、前記同
様なメモリセルが接続される。この構成では、メモリセ
ルが接続されるブロックデータ線d0〜d4は埋め込み
データ線とされる。これに対して、上記スイッチMOS
FETQ1〜Q4を介して共通に設けられるデータ線D
0〜D4等は、アルミニュウム等からなる低抵抗の金属
配線層から構成される主データ線である。
【0199】書き込み動作においては、選択ブロックに
対応したスイッチMOSFETQ1〜Q4等をオン状態
にして、前記同様な書き込み動作が行われる。この構成
では、非選択のメモリブロックにあっては前記同様にブ
ロックデータ線がフローティング状態となり、書き込み
動作によるストレスが一切かからない。
【0200】読み出し動作においては、ブロックデータ
線の実質的な長さがメモリセルの接続箇所に無関係に一
定となる。すなわち、メモリセルQ00に対して高濃度
側とされるブロックデータ線d1は、それと近接して設
けられるスイッチMOSFETQ1を通して主データ線
D1と接続される。メモリセルQ00に対して低濃度側
とされるブロックデータ線d0はその上端部で接続さ
れ、その他端側に設けられるスイッチMOSFETQ0
を通して主データ線D0に接続される。
【0201】これに対して、中間部のメモリセルQj0
においては、ブロックデータ線d1の上半分とスイッチ
MOSFETQ1を介して主データ線D1に接続され、
ブロックデータ線d0の下半分とスイッチMOSFET
Q0を介して主データ線D0に接続される。そして、最
下段のメモリセルQi0は、それと近接して設けられる
スイッチMOSFETQ0を介して主データ線D0に接
続され、ブロックデータ線d1には下端部で接続され
て、その上端側でスイッチMOSFETQ1を介して主
データ線D1に接続される。
【0202】このように、1つのメモリセルにおいて
は、その接続位置に無関係にほぼ1本のブロックデータ
線が接続される。これにより、メモリセルを選択すると
きのブロックデータ線の寄生抵抗及び寄生容量がほぼ均
一にできるから、センス動作を安定して行うようにする
ことができる。ちなみに、図26のようにブロックの上
側にスイッチMOSFETを設けた場合には、上端側の
メモリセルではブロックデータ線の実効長さを零にでき
るが、下端側のメモリセルではブロックデータ線の実効
長さをブロックデータ線の2倍にも長くなってしまう。
【0203】上記のようなブロック分割においては、ブ
ロック選択時のデータ線抵抗を均一にできるから、書き
込みモードではメモリセルの接続位置に対して書き込み
電圧のバラツキが小さくなり、書き込み動作の安定化が
図られる。読み出し動作では、低電圧での高速読み出し
が可能になる。
【0204】図55には、図54の実施例に対応したメ
モリマットの一実施例のレイアウト図が示されている。
同図には、横方向にワード線W10〜W1iが延長され
るよう配置される。これと平行するようにメモリマット
の上下にスイッチMOSFETQ1、Q3等を構成する
上部トランスファ及びスイッチMOSFETQ0、Q
2、Q4等を構成する下部トランスファのブロック選択
線WB1が延長される。
【0205】縦方向にはブロックデータ線を構成する拡
散層が形成される。この拡散層上にアルミニュウム等か
らなる主データ線28が配置される。主データ線は、1
つ置きに上側と下側にコンタクトホール27が設けられ
る。このコンタクトホール27は、その上下に配置され
る他のメモリブロックに対しても共用される。すなわ
ち、上記1つのコンタクトホールにより、隣接するブロ
ック選択用の2つのスイッチMOSFETが共通に主ワ
ード線に接続される。
【0206】前記のように一方が高濃度にされ、他方が
低濃度にされたソース,ドレインを持つ拡散層上にフロ
ーティングゲート9が配置される。このフローティング
ゲート9の上にはコントロールゲートと一体的に形成さ
れるワード線が配置される。
【0207】図56と図57には、図55に矢印箇所a
〜dでの素子構造断面図が示されている。そのうち、図
56の(A)には、矢印箇所eでの素子構造断面図が示
されている。この部分は、ブロック選択線と平行な断面
図であり、第1導体層9によりブロック選択線WB1が
構成される。この第1導体層9の上に第2ゲート絶縁膜
18を介して第2導体層20が形成される。特に制限さ
れないが、上記2つの導体層9と20を適宜接続して、
ブロック選択線の配線抵抗値を小さくするように構成す
る。例えば、前記図45における右側の部分対応する部
分で上記2つの導体層9と20とが接続される。
【0208】図56の(B)には、矢印箇所aでの素子
構造断面図が示されている。この部分は、ワード線と平
行な断面図であり、N- 型半導体領域13の中にN+
半導体領域12が形成され、一方ではフローティンクゲ
ート9が外側のN- 型半導体領域13のみとオーバーラ
ップするようにし、他方では内側のN+ 型半導体領域1
2まで延びてオーバーラップするようにされる。
【0209】この実施例では、フローティングゲートと
ソース,ドレインとの寄生容量を小さくし、フローティ
ングゲートとコントロールゲートとの寄生容量を大きく
するために、フローティングゲートのワード線方向の両
側が比較的厚い厚さの酸化膜504が形成される。この
ような酸化膜を形成してフローティングゲート9のワー
ド線方向の大きさを大きくて、その上に形成されるコン
トロールゲート(ワード線)20との寄生容量をその分
大きくしつつ、その下に配置される拡散層12,13と
は上記厚さを比較的厚く形成した酸化膜504を介在さ
せることにより寄生容量を増加させないようにするもの
である。このような構成により、ワード線側からの書き
込み電位に対応してフローティングゲートの電位を大き
くできるから書き込み効率を高めることができる。
【0210】図56の(C)には、矢印箇所aでの他の
実施例の素子構造断面図が示されている。この実施例で
は、上記N+ 型半導体領域12に並べてN- 型半導体領
域13が形成される。このようなソース,ドレイン(ブ
ロックデータ線)の構造が異なるだけで、他の構成は
(B)と同様である。
【0211】図56の(D)には、矢印箇所bでの素子
構造断面図が示されている。この部分は、ワード線と平
行でその間の断面図であり、ブロックデータ線間の構造
が明らかにされる。すなわち、拡散層12と13からな
るブロックデータ線の間には、P型チャンネルストッパ
ー領域402が形成されて隣接するメモリセル間でリー
ク電流が流れないようにされる。
【0212】図56(A)〜(D)において、28はデ
ータ線(主データ線)であり、上記第2導体層20の上
に形成された絶縁膜26を介してアルミニュウム等の金
属層から構成される。1は半導体基板であり、4はメモ
リセルが形成される部分に形成されたウェル領域であ
る。そして、フィールド絶縁膜5の下に形成されたの
は、P型のチャンネルストッパーである。
【0213】図57の(A)には、矢印箇所dでの素子
構造断面図が示されている。この部分は、データ線に沿
った断面図であり、主データ線28、とブロックデータ
線12,13及びスイッチMOSFETの関係が明らか
にされる。すなわち、スルーホール27により主データ
線28がスイッチMOSFETを構成する拡散層と接続
される。スイッチMOSFETを構成する他方の拡散層
21と24は、拡散層24が延びてブロックデータ線を
構成する拡散層12、13と接続される。低濃度のN-
型半導体領域21は、スイッチMOSFETの耐圧を高
くするために設けられるものである。
【0214】図57の(B)には、矢印箇所cでの素子
構造断面図が示されている。この部分は、データ線と平
行でその間の断面図であり、データ線方向に並ぶメモリ
セル相互とスイッチMOSFETとの関係が明らかにさ
れる。すなわち、メモリマット内のデータ線方向に並ぶ
メモリセルは、P型チャンネルストッパー領域402が
形成されて隣接するメモリセル間でリーク電流が流れな
いようにされる。スイッチMOSFETのブロックデー
タ線側の半導体領域24は、フィールド絶縁膜により切
断されており、このフィールド絶縁膜が形成されない上
記主データ線の下部においてブロックデータ線側に延び
て接続される。
【0215】スイッチMOSFETのゲート幅は、ブロ
ックデータ線(埋め込みデータ線)12と13のピッチ
の約2倍の幅を持つようにされる。ただし、この幅に
は、阻止分離用のフィールド絶縁膜5の幅の部分を含む
ものである。このような広いゲート幅を持つものである
ので、スイッチMOSFETのオン抵抗を十分小さく形
成することができる。
【0216】図58と図59には、前記図54〜図57
を用いて説明した不揮発性記憶装置の製造方法を説明す
るための製造工程断面図が示されている。同図には、前
記のようなフラッシュメモリの他に、高耐圧のNチャン
ネル型MOSFET(HNMOS)とPチャンネル型M
OSFET(HPMOS)、通常のNチャンネル型MO
SFET(NMOS)とPチャンネル型MOSFET
(PMOS)も合わせて描かれている。
【0217】図58(A)において、前記図34
(A)と(B)と同様にして、P- 型半導体基板1の一
主面に2つのN型ウェル領域2,3とP型ウェル領域4
及び厚い厚さのフィールド絶縁膜5とその下にチャンネ
ルストッパー6が形成する。
【0218】熱酸化膜501と、その上にCVD法に
より窒化シリコン膜502とCVD法により酸化シリコ
ン膜503を順次に形成し、埋め込みデータ線(ソー
ス,ドレイン拡散層)領域上の上記窒化シリコン膜50
2と酸化シリコン膜503をホトレジスト膜をマクスと
してエッチング除去する。
【0219】上記ホトレジスト膜を除去後に、新たに
ホトレジスト膜からなマクスを形成して上記シリコン膜
502と503の一端側を覆うようにして、高濃度のN
+ 型半導体領域12をイオン注入法により形成する。 上記ホトレジスト膜を除去後に熱処理により上記N+
型半導体領域12を熱拡散する。この熱処理は、N+
半導体領域12が後に形成されるフローティングゲート
とオーバーラップするようにするためのものである。 窒化シリコン膜502、酸化シリコン膜503をマク
スとして、低濃度からなるN- 型半導体領域13をイオ
ン注入法により形成する。
【0220】以上により、埋め込みデータ線は一端側の
低濃度のN- 型半導体領域13の幅が広くされて他端側
の幅が狭くされる。上記窒化シリコン膜502をN-
半導体領域13のイオン注入時のマスクとなる以上に厚
く形成すれば、酸化シリコン膜503は不要である。ま
た、図56(C)のような構造にするときには、前記
において、ホトレジスト膜をマスクとしてN- 型半導体
領域13を形成すればよい。
【0221】図58(B)において、酸化シリコン膜
503を除去した後に、窒化シリコン膜502をマスク
として熱酸化法により約200nm程度の比較的厚い厚
さの酸化シリコン膜504を埋め込みデータ線の上部に
形成する。 上記窒化シリコン膜502を除去して、図34(B)
と(C)と同様にして、フラッシュメモリのトンネル領
域となる第1ゲート絶縁膜8と、高耐圧MOSFET
(HNMOS,HPMOS)のゲート絶縁膜7とを形成
する。このとき、前記メモリブロック(メモリマット)
選択用のスイッチMOSFETのゲート絶縁膜も、上記
高耐圧用MOSFETのゲート絶縁膜7と同時に形成さ
れる。
【0222】図58(C)において、フローティング
ゲート、高耐圧MOSFET(HNMOS,HPMO
S)のゲート電極となる第1導体層9を形成し、所定の
形状となるようにパターニングを行う。 前記図35(B)と同様にして、フローティングゲー
トとコントロールゲートの間の第2ゲート絶縁膜18と
通常のMOSFET(NMOS,PMOS)のゲート絶
縁膜19を形成する。
【0223】図59において、前記図35(C)と図
36(A)と同様にして、コントロールゲートと、通常
のMOSFET(NMOS,PMOS)のゲート電極と
なる第2導体層20を形成する。この後に、所定の形状
となるようにパターニングを行う。 前記実施例と同様にして、高耐圧MOSFET(HN
MOS,HPMOS)や通常のMOSFET(NMO
S,PMOS)を構成する低濃度のN- 型半導体領域2
1と、P- 型半導体領域22及び高濃度のN+ 型半導体
領域24と、P+型半導体領域25をそれぞれ形成す
る。
【0224】埋め込みデータ線上部の酸化シリコン膜5
04を形成するために、窒化シリコン膜502は、フィ
ールド絶縁膜5を形成するときに使用する窒化シリコン
膜と共用してもよい。すなわち、窒化シリコン膜50
2によりフィールド絶縁膜5を形成する。この窒化シ
リコン膜502を残して、埋め込みデータ線領域の窒化
シリコン膜502をパターニングする。その後は図5
8(A)と同じようにする。
【0225】図60には、この発明に係るメモリセル部
の他の一実施例の素子構造断面図が示されている。この
実施例では、フローティングゲートとなる第1導体層9
を図中で下側に偏らせて、埋め込みデータ線である高濃
度のN+ 型半導体領域12とのオーバーラップ面積を減
らして寄生容量を低減させる。これにより、書き込み動
作時においてN+ 型半導体領域12に加わる電圧によっ
て、フローティングゲートの電位が変動するのを防止す
ることができる。
【0226】この発明では、F−Nトンネル電流により
書き込みと消去を行うようにするものである。そして、
ホットエレクトロンが生じないような読み出し電圧を用
いれば、図1の実施例において高濃度のソース,ドレイ
ン側からメモリ電流を流すことができる。本願発明者に
おいては、このことに着目し、従来のEPROMを構成
するスタックドゲート構造のメモリ素子において、フロ
ーティングゲートと基板表面との間の絶縁膜を前記第1
ゲート絶縁膜のようなトンネル絶縁膜にして不揮発性記
憶装置が構成できることに気が付いた。
【0227】図48には、この発明に係る不揮発性記憶
装置の他の一実施例の概略回路図が示されている。メモ
リアレイは、公知のEPROMと同様にコントロールゲ
ートとフローティングゲートからなるスタックドゲート
構造の記憶素子がノア(NOR)型に構成される。ただ
し、記憶素子ののフローティングゲート下の絶縁膜が、
上記のようなトンネル絶縁膜から構成される。
【0228】このようなメモリセルの書き込み・消去及
び読み出し動作のために、メモリセルのコントロールゲ
ートが接続されるワード線には、スイッチの形態で示さ
れたXデコーダにより書き込み用、消去用及び読み出し
用のVDISW、VWW、VEW、VRW及びGNDの
5種類の電圧が選択的に供給される。これに対して、記
憶素子のドレインが接続れるデータ線には、同様にスイ
ッチの形態で示されてYデコーダによりフローティング
状態(OPEN)、VWD、VRD及びGNDの4種類
の電圧が選択的に供給される。また、記憶素子のソース
が接続れるソース線には、ソーススイッチによりフロー
ティング状態(OPEN)又はGNDが選択的に供給さ
れる。上記電圧VWWは−10V、VEWは15V、V
RWは5V、VWDは5V、VRDは1.5Vのような
電圧にされる。
【0229】図49には、上記メモリアレイ部のレイア
ウトと断面図が示されている。図49(A)には、レイ
アウト図が示されており、(B)には、そのA−A’断
面図が、(C)にはB−B’断面図が示されいてる。
【0230】同図において、第1ゲート絶縁膜は、前記
のように8〜10nmのような薄いトンネル絶縁膜から
構成される。また、ソース,ドレインの拡散層は、低い
不純物濃度の半導体領域N- 型領域に高い不純物濃度の
半導体領域N+ 型領域が形成されて構成される。このよ
うな構成とすることにより、読み出し電圧を1.5Vの
ような低電圧にするとともに、読み出し時のドレイン近
傍でのホットエレクトロンの発生を抑えて、読み出しに
伴う誤消去を防止している。このような2重拡散構造
は、前記高耐圧MOSFETと類似の構造にしても得る
ことができる。
【0231】図50には、上記図48の不揮発性記憶装
置の書き込み動作の一例を説明するための概略回路図と
概略構造断面図が示されている。この実施例において
も、前記同様にメモリセルのフローティングゲートFG
から電子をF−Nトンネル電流によってドレイン側に引
き抜くことを書き込み動作という。
【0232】選択ワード線には−10Vのような書き込
み電圧VWWが供給される。他の非選択ワード線には0
VのようなVDISWが供給される。このとき、ソース
線は全てフローティング状態にされる。選択データ線に
は5Vのような書き込み電圧VWDが供給され、非選択
データ線には回路の接地電位にされる。
【0233】この状態では、(B)のように選択ビット
のメモリセルにおいては、コントロールゲートとドレイ
ン間に15Vのような高い電圧が印加され、フローティ
ングゲートからドレインに向かってトンネル電流が流れ
て、書き込み動作が行われる。これに対して、データ線
が選択状態にされ、ワード線が非選択にされるもので
は、上記コントールゲートとドレイン間に5V程度しか
印加されないから、トンネル電流が発生せず、書き込み
動作が行われない。ワード線が選択状態で、データ線が
非選択のものではコントロールゲートとドレインとの間
に10V程度した印加されないからトンネル電流が発生
せず、したがって同様に書き込み動作が行われない。
【0234】図51には、上記図48の不揮発性記憶装
置の消去動作の一例を説明するための概略回路図と概略
構造断面図が示されている。この実施例においても、前
記同様にメモリセルのフローティングゲートFGにをF
−Nトンネル電流によって電子を注入することを消去動
作という。
【0235】選択ワード線には15Vのような消去電圧
VWEが供給される。他の非選択ワード線には0Vが供
給される。このとき、ソース線は全て回路の接地電位に
される。データ線は、全て回路の接地電位にされる。
【0236】この状態では、(B)のように選択ワード
線のメモリセルにおいては、コントロールゲートとドレ
イン,ソース及び基板間に15Vのような高い電圧が印
加され、フローティングゲートに向かってトンネル電流
が流れて、消去動作が行われる。これに対して、ワード
線が選択状態にされものでは、共に回路接地電位GND
の同電位になるのでトンネル電流が発生せず、したがっ
て消去動作が行われない。
【0237】図52には、上記図48の不揮発性記憶装
置の読み出し動作の一例を説明するための概略回路図と
概略構造断面図が示されている。選択ワード線には5V
のような読み出し電圧VRWが供給される。他の非選択
ワード線には0Vが供給される。このとき、ソース線は
全て回路の接地電位にされる。選択データ線には1.5
Vのように低い電位にされた読み出し電圧VRDが供給
され、非選択データ線は回路の接地電位位にされる。
【0238】この状態では、(B)のように選択メモリ
セルにおいては、上記のような書き込み動作が行われて
しきい値電圧が低くされているなら、ドレインからソー
スに向かってメモリ電流が流れる。もしも、書き込みが
行われていないなら、メモリ電流が流れない。このよう
なメモリ電流の有無をセンスアンプがセンスして、読み
出しデータを形成する。
【0239】図53には、上記NOR型の不揮発性記憶
装置の書き込み動作の他の一実施例の概略回路図と概略
構造断面図が示されている。この実施例においても、前
記同様にメモリセルのフローティングゲートFGから電
子をF−Nトンネル電流によってドレイン側に引き抜く
ことを書き込み動作という。
【0240】選択ワード線には−10Vのような書き込
み電圧VWWが供給される。他の非選択ワード線には5
VのようなVDISWが供給される。このとき、ソース
線には2Vのようなバイアス電圧が印加される。選択デ
ータ線には5Vのような書き込み電圧VWDが供給さ
れ、非選択データ線はフローティング状態(OPEN)
にされる。
【0241】上記のようにソース線に2Vのバイアス電
圧を印加することにより、ワード線が5V、データ線が
5Vにされる非選択ビットでのリーク電流の発生を防止
することができる。また、上記により非選択ワード線に
5Vが印加されているから書き込み時のデータディスタ
ーブを防止することができる。
【0242】(B)のように、ドレイン部ではN+ 層が
フローティングゲート下まで延在してオーバーラップす
るようにされ、ソース部ではN+ 層がフローティングゲ
ート下まで延在してないように、言い換えるならば、フ
ローティングゲートはN- 層のみとオーバーラップする
ようにし、ソース側から書き込み電流が流れないように
する。この考え方は、ソースとドレインとが異なるだけ
で前記図1の実施例と同様である。
【0243】以上説明した本願発明に係る不揮発性記憶
装置においては、F−Nトンネル電流を用いて、書き込
み動作と、ワード線を最小単位とする一括消去を行うも
のであるので、内部回路により形成された書き込み電圧
及び消去電圧で動作させることができる。これにより、
不揮発性記憶装置をマイクロコンピュータ等のシステム
上に実装した状態で、書き込み/消去を行うようにする
ことができる。また、動作電圧は、上記5V又は3Vの
ような一電源により動作させることができるから、シス
テムの電源装置が簡単になる。
【0244】上記のようにトンネル電流によって書き込
みが行われことに着目し、複数ビット同時に書き込むよ
うにしてもよい。例えば、図1の実施例では、1つ置き
のデータ線のメモリセルに同時に書き込むようにするこ
とができる。このため、入力バッファにラッチ回路が設
けられ、1つのワード線のうち、1つ置きのメモリセル
に対応したデータをいったん保持させ、それを上記のよ
うに一斉に書き込むようにする。
【0245】この発明では、フローティングゲートから
トンネル電流によって電子を引き抜くことを以て書き込
み動作とし、フローティングゲートに電子を注入するこ
とをもって消去動作としている。この構成においては、
特に図1や図48の実施例のようにメモリセルが1素子
により構成されるときに有利となる。なぜなら、消去動
作は、ワード線を最小単位とする一括消去の形態を採る
ので、消去ベリファイを行うことが面倒である。しか
し、この発明では、消去動作は記憶素子のしきい値を高
くさせる方向に制御する。このため、従来のフラッシュ
ROMのように過消去によって記憶素子がディプレッョ
ンモードになって読み出しを不能にしてしまうような虞
れがないからである。
【0246】これに対して、書き込み動作は基本的には
1つのメモリセルを選択して書き込み動作が行われる。
このため、書き込み動作と書き込みベリファイを繰り返
すという高速アルゴリズムによって比較的簡単に書き込
み量を精度良く制御することができる。このように書き
込み量を精度よく制御しておけば、消去動作はそれを基
準にした電子の注入を行えばよいから、全体としての書
き込み/消去動作の制御がやりやすくなるものである。
【0247】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) 第1導電型の半導体基板の一主面に第1ゲート
絶縁膜を介してフローティングゲートを設け、このフロ
ーティングゲートの上部に第2ゲート絶縁膜を介してコ
ントロールゲートを設け、上記フローティングゲートを
挟むように半導体基板上に形成された第2導電型の一対
のソース,ドレインを構成する半導体領域のうちの一方
にソース,ドレインにおいてフローティングゲートとオ
ーバーラップする部分に低濃度の第2導電型の半導体領
域を設け、フローティングゲートから第1ゲート絶縁膜
を通して流れるF−Nトンネル電流によって上記一対の
ソース,ドレインのうちの他方のソース,ドレインに電
子を引き抜くという書き込み動作と、上記一対のソー
ス,ドレイン又は半導体基板から第1ゲート絶縁膜を通
して流れるF−Nトンネル電流によってフローティング
ゲートに電子を注入するという消去動作と、上記コント
ロールゲートの電位を高くして一方のソース,ドレイン
領域から他方のソース,ドレイン領域にメモリ電流が流
れるか否かをセンスするという読み出し動作を行わせ
る。この構成により、1つのソース,ドレインをワード
線方向に隣接する2つのメモリセルに対して、データ線
又はソース線として互いに共用できるからメモリセルサ
イズの実質的な小型化が可能となり、トンネル電流によ
って書き込み動作と消去動作を行うものであるので、書
き込み動作や消去動作に必要な高電圧を内部回路により
形成することができるという効果が得られる。
【0248】(2) 第1導電型の半導体基板の一主面
に形成された一対のソース,ドレインを構成する第2導
電型の半導体領域のうち一方のソース,ドレイン領域に
対して第1ゲート絶縁膜を介して一端がオーバーラップ
するようフローティングゲートを形成し、このフローテ
ィングゲートの上部及びその他端側と他方のソース,ド
レインとの間の半導体基板上部において第2ゲート絶縁
膜を介してコントロールゲートを設け、フローティング
ゲートから第1ゲート絶縁膜を通して流れるF−Nトン
ネル電流によって上記一対のソース,ドレインのうちの
一方のソース,ドレインに電子を引き抜くという書き込
み動作と、上記一方のソース,ドレイン又は半導体基板
から第1ゲート絶縁膜を通して流れるF−Nトンネル電
流によってフローティングゲートに電子を注入するとい
う消去動作と、上記コントロールゲートの電位を高くし
て他方のソース,ドレイン領域から一方のソース,ドレ
イン領域にメモリ電流が流れるか否かをセンスするとい
う読み出し動作を行わせる。この構成により、1つのソ
ース,ドレインをワード線方向に隣接する2つのメモリ
セルに対して、データ線又はソース線として互いに共用
できるからメモリセルサイズの実質的な小型化が可能と
なり、トンネル電流によって書き込み動作と消去動作を
行うものであるので、書き込み動作や消去動作に必要な
高電圧を内部回路により形成することができるという効
果が得られる。
【0249】(3) 第1導電型の半導体基板の一主面
に第1ゲート絶縁膜を介して設けられたフローティング
ゲートと、このフローティングゲートの上部に第2ゲー
ト絶縁膜を介して設けられたコントロールゲートと、上
記フローティングゲートを挟むように半導体基板上に形
成された第2導電型の一対のソース,ドレインを構成す
る半導体領域とを備え、フローティングゲートから第1
ゲート絶縁膜を通して流れるF−Nトンネル電流によっ
て一方のソース,ドレインに電子を引き抜くという書き
込み動作と、上記一対のソース,ドレイン又は半導体基
板から第1ゲート絶縁膜を通して流れるF−Nトンネル
電流によってフローティングゲートに電子を注入するこ
とにより消去動作を行わせ、上記コントロールゲートの
電位を高くして、ホットエレクトロンが生じない程度の
低い電位にされた一方のソース,ドレイン領域から他方
のソース,ドレイン領域にメモリ電流が流れるか否かを
センスするという読み出し動作を行わせる。この構成で
は、従来のEPROMの一部を変更するという簡単な構
成で、しかも書き込み動作や消去動作に必要な高電圧を
内部回路により形成することができるという効果が得ら
れる。
【0250】(4) 上記(1)又は(2)において、
高濃度領域を低濃度領域内に形成することにより、読み
出し時にホットエレクトロンの発生を防止できるから、
書き込みを行うデータ線と同じデータ線からメモリ電流
を流すことができるので、データ線の選択回路の簡素化
を行うことができるという効果が得られる。
【0251】(5) トンネル電流により書き込みが行
われるから、同時選択可能な複数ビットの単位での書き
込みを行うようにすることによって、書き込み時間の短
縮化、言い換えるならば、書き込み動作の実質的な高速
化を図ることができるという効果が得られる。
【0252】(6) メモリブロック毎にスイッチMO
SFETを設けて主データ線とメモリブロックの埋め込
みデータ線とを接続するときに、1つ置きに上側と下側
にスイッチMOSFETを設けることにより、ブロック
データ線抵抗をメモリセルの位置に無関係に均一にでき
るから、書き込みモードではメモリセルの接続位置に対
して書き込み電圧のバラツキが小さくなり、書き込み動
作の安定化が図られるるとともに、読み出し動作では低
電圧での高速読み出しが可能になるという効果が得られ
る。
【0253】(7) 埋め込みデータ線の上部に熱酸化
法により比較的厚い厚さの酸化膜を形成してそこまで延
びるようにフローティングゲートを形成することによ
り、フローティングゲートとコントロールゲート間の容
量値を、フローティングゲートとその下の拡散層との寄
生容量に比べて大きく形成することができ、書き込み動
作の効率化と安定化を図ることができるという効果が得
られる。
【0254】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、Xデ
コーダやYデコーダの具体的構成は、前記のように動作
モードに応じて各電圧を出力させるものであれば何であ
ってもよい。上記書き込み/消去のための電圧設定は、
書き込み時にフローティングゲートから選択されたソー
ス又はドレインにトンネル電流を流し、消去時には選択
ワード線に接続されたメモリセルにおいてソース,ドレ
イン又は基板からフローティングゲートにトンネル電流
を流すようなものであれば何であってもよい。そして、
読み出し動作においては、読み出し時のドレイン近傍に
ホットエレクトロンが発生しない工夫がされていればよ
い。上記メモリセル及びその周辺回路を構成する素子の
構造は、前記実施例と実質的に同一のものであれは何で
あってもよい。
【0255】この発明に係る不揮発性記憶装置は、単体
の不揮発性記憶装置の他に、前記マイクロコンピュータ
や各種ディジタル情報処理装置に内蔵されるメモリ装置
としても利用できる。
【0256】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第1導電型の半導体基板の
一主面に第1ゲート絶縁膜を介してフローティングゲー
トを設け、このフローティングゲートの上部に第2ゲー
ト絶縁膜を介してコントロールゲートを設け、上記フロ
ーティングゲートを挟むように半導体基板上に形成され
た第2導電型の一対のソース,ドレインを構成する半導
体領域のうちの一方にソース,ドレインにおいてフロー
ティングゲートとオーバーラップする部分に低濃度の第
2導電型の半導体領域を設け、フローティングゲートか
ら第1ゲート絶縁膜を通して流れるF−Nトンネル電流
によって上記一対のソース,ドレインのうちの他方のソ
ース,ドレインに電子を引き抜くという書き込み動作
と、上記一対のソース,ドレイン又は半導体基板から第
1ゲート絶縁膜を通して流れるF−Nトンネル電流によ
ってフローティングゲートに電子を注入するという消去
動作と、上記コントロールゲートの電位を高くして一方
のソース,ドレイン領域から他方のソース,ドレイン領
域にメモリ電流が流れるか否かをセンスするという読み
出し動作を行わせる。この構成により、1つのソース,
ドレインをワード線方向に隣接する2つのメモリセルに
対して、データ線又はソース線として互いに共用できる
からメモリセルサイズの実質的な小型化が可能となり、
トンネル電流によって書き込み動作と消去動作を行うも
のであるので、書き込み動作や消去動作に必要な高電圧
を内部回路により形成することができる。
【0257】第1導電型の半導体基板の一主面に形成さ
れた一対のソース,ドレインを構成する第2導電型の半
導体領域のうち一方のソース,ドレイン領域に対して第
1ゲート絶縁膜を介して一端がオーバーラップするよう
フローティングゲートを形成し、このフローティングゲ
ートの上部及びその他端側と他方のソース,ドレインと
の間の半導体基板上部において第2ゲート絶縁膜を介し
てコントロールゲートを設け、フローティングゲートか
ら第1ゲート絶縁膜を通して流れるF−Nトンネル電流
によって上記一対のソース,ドレインのうちの一方のソ
ース,ドレインに電子を引き抜くという書き込み動作
と、上記一方のソース,ドレイン又は半導体基板から第
1ゲート絶縁膜を通して流れるF−Nトンネル電流によ
ってフローティングゲートに電子を注入するという消去
動作と、上記コントロールゲートの電位を高くして他方
のソース,ドレイン領域から一方のソース,ドレイン領
域にメモリ電流が流れるか否かをセンスするという読み
出し動作を行わせる。この構成により、1つのソース,
ドレインをワード線方向に隣接する2つのメモリセルに
対して、データ線又はソース線として互いに共用できる
からメモリセルサイズの実質的な小型化が可能となり、
トンネル電流によって書き込み動作と消去動作を行うも
のであるので、書き込み動作や消去動作に必要な高電圧
を内部回路により形成することができる。
【図面の簡単な説明】
【図1】この発明に係る不揮発性記憶装置の一実施例を
示すメモリアレイ部の回路図である。
【図2】上記図1のメモリアレイ部の一実施例を示すレ
イアウト図である。
【図3】上記図2のレイアウトに対応した一部概略構造
断面図である。
【図4】上記図2のレイアウトに対応した他の一部概略
構造断面図である。
【図5】この発明に係る不揮発性記憶装置の他の一実施
例を示すメモリアレイ部の回路図である。
【図6】上記図5のメモリアレイ部の一実施例を示すレ
イアウト図である。
【図7】上記図6のレイアウトに対応した一部概略構造
断面図である。
【図8】上記図5のレイアウトに対応した他の一部概略
構造断面図である。
【図9】上記図1の実施例に対応したメモリアレイの書
き込み動作の一例を説明するための回路図である。
【図10】上記図9に対応した書き込み動作を説明する
ための概略構造断面図である。
【図11】上記図1の実施例に対応したメモリアレイの
消去動作の一例を説明するための回路図である。
【図12】上記図1の実施例に対応したメモリアレイの
読み出し動作の一例を説明するための回路図である。
【図13】上記図1の実施例に対応したメモリアレイの
読み出し動作の他の一例を説明するための回路図であ
る。
【図14】上記図13に対応した読み出し動作を説明す
るための概略構造断面図である。
【図15】上記図5の実施例に対応したメモリアレイの
書き込み動作の一例を説明するための回路図である。
【図16】上記図15に対応した書き込み動作を説明す
るための概略構造断面図である。
【図17】上記図5の実施例に対応したメモリアレイの
消去動作の一例を説明するための回路図である。
【図18】上記図5の実施例に対応したメモリアレイの
読み出し動作の一例を説明するための回路図である。
【図19】上記図5の実施例に対応したメモリアレイの
読み出し動作の他の一例を説明するための回路図であ
る。
【図20】上記図19に対応した読み出し動作を説明す
るための概略構造断面図である。
【図21】この発明に係る不揮発性記憶装置のメモリア
レイ部とその選択回路の一実施例を示す具体的回路図で
ある。
【図22】内部電圧発生回路の一実施例を示す回路図で
ある。
【図23】上記図21におけるワードドライバDR2の
一実施例を示す概略構造断面図である。
【図24】図22のツェナーダイオードの一実施例を示
す素子構造断面図である。
【図25】この発明に係る不揮発性記憶装置のメモリア
レイ部とその選択回路の他の一実施例を示す具体的回路
図である。
【図26】この発明に係る不揮発性記憶装置におけるメ
モリマット部の他の一実施例を示す回路図である。
【図27】この発明に係る不揮発性記憶装置におけるブ
ロック分割の書き込み動作の一実施例を示す回路図であ
る。
【図28】この発明に係る不揮発性記憶装置におけるブ
ロック分割の消去動作の一実施例を示す回路図である。
【図29】この発明に係る不揮発性記憶装置におけるブ
ロック分割の他の一実施例を示すブロック図である。
【図30】この発明に係る不揮発性記憶装置の一実施例
を示す全体のブロック図である。
【図31】この発明に係る不揮発性記憶装置の他の一実
施例を示す全体のブロック図である。
【図32】この発明に係る不揮発性記憶装置の更に他の
一実施例を示す全体のブロック図である。
【図33】この発明に係る不揮発性記憶装置を内蔵した
1チップマイクロコンピュータの一実施例を示すブロッ
ク図である。
【図34】この発明に係る不揮発性記憶装置の製造方法
を説明するための一実施例を示す一部構造断面図であ
る。
【図35】この発明に係る不揮発性記憶装置の製造方法
を説明するための一実施例を示す他の一部構造断面図で
ある。
【図36】この発明に係る不揮発性記憶装置の製造方法
を説明するための一実施例を示す残り一部構造断面図で
ある。
【図37】この発明に係る不揮発性記憶装置の製造方法
を説明するための他の一実施例を示す構造断面図であ
る。
【図38】上記図1の実施例に対応したメモリアレイの
書き込み動作の他の一例を説明するための回路図であ
る。
【図39】上記図1の実施例に対応したメモリアレイの
消去動作の他の一例を説明するための回路図である。
【図40】上記図38や図39のような正電圧による書
き込み動作及び消去動作が行われる不揮発性記憶装置の
一実施例を示す概略構造断面図である。
【図41】この発明に係る不揮発性記憶装置のメモリア
レイ部の他の一実施例を示す回路図である。
【図42】上記図41の主データ線と埋め込みデータ線
からなるメモリアレイに対して正電圧による消去動作を
行う場合の一実施例を示す回路図である。
【図43】上記図41の主データ線と埋め込みデータ線
からなるメモリアレイに対する読み出し動作を行う場合
の一実施例を示す回路図である。
【図44】上記主データ線と埋め込みデータ線からなる
メモリアレイ部の他の一実施例を示す回路図である。
【図45】上記図44のメモリアレイ部の一実施例を示
すレイアウト図である。
【図46】上記図45の一部構造断面図である。
【図47】上記図45の他の一部構造断面図である。
【図48】この発明に係る不揮発性記憶装置の他の一実
施例を示す概略回路図である。
【図49】上記図48のメモリアレイ部を説明するため
のレイウトとそれに対応した一部構造断面図である。
【図50】上記図48の不揮発性記憶装置の書き込み動
作を説明するための回路と概略構造断面図である。
【図51】上記図48の不揮発性記憶装置の消去動作を
説明するための回路と概略構造断面図である。
【図52】上記図48の不揮発性記憶装置の読み出し動
作を説明するための回路と概略構造断面図である。
【図53】この発明に係る不揮発性記憶装置の更に他の
一実施例を示す概略回路と概略構造断面図である。
【図54】この発明に係る不揮発性記憶装置におけるメ
モリマット部の更に他の一実施例を示す回路図である。
【図55】上記図54の実施例に対応したメモリマット
部の一実施例を示すレイアウト図である。
【図56】上記図55の一部の素子構造断面図である。
【図57】上記図55の残りの部分の素子構造断面図で
ある。
【図58】前記図54〜図57を用いて説明した不揮発
性記憶装置の製造方法を説明するための一部分の製造工
程断面図である。
【図59】前記図54〜図57を用いて説明した不揮発
性記憶装置の製造方法を説明するための残りの部分の製
造工程断面図である。
【図60】この発明に係るメモリセル部の他の一実施例
を示す素子構造断面図である。
【符号の説明】
W1〜Wj…ワード線、D0〜D4…データ線、d0〜
d8…埋め込みデータ線、FG…フローティンクゲー
ト、CG…コントロールゲート、Q00〜Q22…メモ
リセル、SWW…ワード線選択スイッチ、SWD…デー
タ線選択スイッチ、DR1,DR2…ワードドライバ、
C1〜Cn,Cm…キャパシタ、ZD1,ZD2…ツェ
ナーダイオード、BL1〜BL3…メモリブロック、C
PU…マイクロプロセッサ(マイクロコンピュータ)、
RAM…ランダム・アクセス・メモリ、TIMER…タ
イマー回路、SCI…シリアル・コミニケーション・イ
ンターフェス、ADC…アナログ/ディジタル変換回
路、BUS…バス。1…P- 型半導体基板、2…第1N
- 型ウェル、3…第2N- 型ウェル、4…P- 型ウェ
ル、5…フィールド絶縁膜、6…P型チャンネルストッ
パー、7…高耐圧MOSFET用のゲート絶縁膜、8…
第1ゲート絶縁膜、9…第1導体層、10…絶縁膜1
0、11…絶縁膜、12…のN+ 型半導体領域、13…
- 型半導体領域、14…P- 型半導体領域、15…サ
イドウォール、16…N+ 型半導体領域、17…絶縁
膜、18…第2ゲート絶縁膜、19…通常のMOSFE
T用のゲート絶縁膜、20…第2導体層、21…N-
半導体領域、22…P- 型半導体領域、23…サイドウ
ォール、24…N+ 型半導体領域、25…P+ 型半導体
領域、26…絶縁膜、27…スルーホール、28…第1
配線層、29…絶縁膜、30…スルーホール、31…第
2配線層、32…ファイナルパッシベーション膜、11
3…N- 型半導体領域、501…熱酸化膜、502…窒
化シリコン膜、503…酸化シリコン膜、504…酸化
シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 志波 和佳 東京都小平市上水本町5丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 松尾 章則 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (19)

    【特許請求の範囲】
  1. 【請求項1】 第1導電型の半導体基板の一主面に第1
    ゲート絶縁膜を介して設けられたフローティングゲート
    と、このフローティングゲートの上部に第2ゲート絶縁
    膜を介して設けられたコントロールゲートと、上記フロ
    ーティングゲートを挟むように半導体基板上に形成され
    た第2導電型の一対のソース,ドレインを構成する半導
    体領域と、上記一対のソース,ドレインを構成する半導
    体領域のうちの一方のソース,ドレインにおいてフロー
    ティングゲートとオーバーラップする部分に設けられて
    なる低濃度の第2導電型の半導体領域と備え、フローテ
    ィングゲートから第1ゲート絶縁膜を通して流れるF−
    Nトンネル電流によって上記一対のソース,ドレインの
    うちの他方のソース,ドレインに電子を引き抜くという
    書き込み動作と、上記一対のソース,ドレイン又は半導
    体基板から第1ゲート絶縁膜を通して流れるF−Nトン
    ネル電流によってフローティングゲートに電子を注入す
    るという消去動作と、上記コントロールゲートの電位を
    高くして一方のソース,ドレイン領域から他方のソー
    ス,ドレイン領域にメモリ電流が流れるか否かをセンス
    するという読み出し動作を行わせることを特徴とする不
    揮発性記憶装置。
  2. 【請求項2】 第1導電型の半導体基板の一主面に第1
    ゲート絶縁膜を介して設けられたフローティングゲート
    と、このフローティングゲートの上部に第2ゲート絶縁
    膜を介して設けられたコントロールゲートと、上記フロ
    ーティングゲートを挟むように半導体基板上に形成さ
    れ、低濃度の第2導電型の半導体領域中に高濃度の第2
    導電型の半導体領域が形成されてなり、一方において高
    濃度の半導体領域まで延びて上記フローティングゲート
    の一端側とオーバーラップし、他方において低濃度の半
    導体領域のみが上記フローティングゲートの他端側とオ
    ーバーラップするような一対のソース,ドレインを構成
    する半導体領域と備え、フローティングゲートから第1
    ゲート絶縁膜を通して流れるF−Nトンネル電流によっ
    て上記一対のソース,ドレインのうちの高濃度半導体領
    域とオーバーラップする一方のソース,ドレインに電子
    を引き抜くという書き込み動作と、上記一対のソース,
    ドレイン又は半導体基板から第1ゲート絶縁膜を通して
    流れるF−Nトンネル電流によってフローティングゲー
    トに電子を注入するという消去動作と、上記コントロー
    ルゲートの電位を高くして一方のソース,ドレイン領域
    から他方のソース,ドレイン領域にメモリ電流が流れる
    か否かをセンスするという読み出し動作を行わせること
    を特徴とする不揮発性記憶装置。
  3. 【請求項3】 上記複数のメモリセルのコントロールゲ
    ートが接続されてなるワード線に対して直交する方向に
    延長されるよう上記一対のソース,ドレインを構成する
    半導体領域が形成されてデータ線方向に並ぶ複数のメモ
    リセルに対して共通に設けられるものであり、1つのソ
    ース,ドレインを構成する半導体領域を上記フローティ
    ングゲートとオーバーラップする部分が高濃度とされる
    部分と低濃度とされる部分とを利用してワード線方向に
    隣接する2つのメモリセルにおいて共通に用いることを
    特徴とする請求項1又は請求項2の不揮発性記憶装置。
  4. 【請求項4】 第1導電型の半導体基板の一主面に形成
    された一対のソース,ドレインを構成する第2導電型の
    半導体領域と、上記一対のソース,ドレインを構成する
    半導体領域のうち一方のソース,ドレイン領域に対して
    第1ゲート絶縁膜を介して一端がオーバーラップするよ
    う形成されてなるフローティングゲートと、このフロー
    ティングゲートの上部に第2ゲート絶縁膜介して設けら
    れ、他端側と他方のソース,ドレインとの間の半導体基
    板上部において第3ゲート絶縁膜を介して設けられたコ
    ントロールゲートと備え、フローティングゲートから第
    1ゲート絶縁膜を通して流れるF−Nトンネル電流によ
    って上記一対のソース,ドレインのうちの一方のソー
    ス,ドレインに電子を引き抜くという書き込み動作と、
    上記一方のソース,ドレイン又は半導体基板から第1ゲ
    ート絶縁膜を通して流れるF−Nトンネル電流によって
    フローティングゲートに電子を注入するという消去動作
    と、上記コントロールゲートの電位を高くして他方のソ
    ース,ドレイン領域から一方のソース,ドレイン領域に
    メモリ電流が流れるか否かをセンスするという読み出し
    動作を行わせることを特徴とする不揮発性記憶装置。
  5. 【請求項5】 第1導電型の半導体基板の一主面に形成
    され、低濃度の第2導電型の半導体領域中に高濃度の第
    2導電型の半導体領域が形成されてなる一対のソース,
    ドレインを構成する半導体領域と、上記一対のソース,
    ドレインを構成する半導体領域のうち一方のソース,ド
    レインを構成する高濃度の半導体領域まで延びて第1ゲ
    ート絶縁膜を介して一端がオーバーラップするよう形成
    されてなるフローティングゲートと、このフローティン
    グゲートの上部と第2ゲート絶縁膜を介して設けられ、
    他端側と他方のソース,ドレインとの間の半導体基板上
    部において第3ゲート絶縁膜を介して設けられたコント
    ロールゲートと備え、フローティングゲートから第1ゲ
    ート絶縁膜を通して流れるF−Nトンネル電流によって
    上記一対のソース,ドレインのうちの一方のソース,ド
    レインに電子を引き抜くという書き込み動作と、上記一
    方のソース,ドレイン又は半導体基板から第1ゲート絶
    縁膜を通して流れるF−Nトンネル電流によってフロー
    ティングゲートに電子を注入するという消去動作と、上
    記コントロールゲートの電位を高くして上記一方のソー
    ス,ドレイン領域から他方のソース,ドレイン領域にメ
    モリ電流が流れるか否かをセンスするという読み出し動
    作を行わせることを特徴とする不揮発性記憶装置。
  6. 【請求項6】 上記複数のメモリセルのコントロールゲ
    ートが接続されてなるワード線に対して直交する方向に
    延長されるよう上記一対のソース,ドレインを構成する
    半導体領域が形成されてデータ線方向に並ぶ複数のメモ
    リセルに対して共通に設けられるものであり、1つのソ
    ース,ドレインを構成する半導体領域を上記フローティ
    ングゲートとオーバーラップする部分と、オーバーラッ
    プしない部分とを利用してワード線方向に隣接する2つ
    のメモリセルにおいて共通に用いることを特徴とする請
    求項4又は請求項5の不揮発性記憶装置。
  7. 【請求項7】 上記データ線方向に並ぶメモリセルに対
    して共通に形成される一対のソース,ドレインを構成す
    る半導体領域は、その上部において形成されてなる金属
    配線層により複数のメモリセル毎に電気的に接続される
    ものであることを特徴とする請求項3又は請求項6の不
    揮発性記憶装置。
  8. 【請求項8】 上記データ線方向に隣接するメモリセル
    の間には、半導体基板より濃度が高くされた第1導電型
    の半導体領域が設けられるものであることを特徴とする
    請求項2、請求項3、請求項5又は請求項6の不揮発性
    記憶装置。
  9. 【請求項9】 上記書き込み動作は、選択されたワード
    線に対応したメモリセルにおいて、そのフローティング
    ゲートと第1ゲート絶縁膜を介してオーバーラップする
    一方のソース,ドレイン領域に対して正電位を供給し、
    他方のソース,ドレインをフローティング又は接地電位
    とし、選択されたワード線の電位を接地電位よりも低い
    負の高電位に、非選択のワード線の電位を接地電位に設
    定して、上記フローティングゲートから一方のソース,
    ドレインにF−Nトンネル電流を流すようにするもので
    あることを特徴とする請求項2、請求項3、請求項5又
    は請求項6の不揮発性記憶装置。
  10. 【請求項10】 上記消去動作は、少なくとも一方のソ
    ース,ドレイン領域を接地電位とし、選択されたワード
    線を正の高電位に設定して一方のソース,ドレイン領域
    又は半導体基板からフローティングゲートにF−Nトン
    ネル電流を流すようにするものであることを特徴とする
    請求項2、請求項3、請求項5又は請求項6の不揮発性
    記憶装置。
  11. 【請求項11】 上記書き込み用の負の高電圧及び消去
    用の正の高電圧は、チャージポンプ回路により内部で形
    成されるものであることを特徴とする請求項9又は請求
    項10の不揮発性記憶装置。
  12. 【請求項12】 上記メモリセルは、金属配線層からな
    る主データ線に対してスイッチMOSFETを介して接
    続される埋め込み層を含むブロックデータ線に接続され
    てなる複数のメモリブロックを構成することを特徴とす
    る請求項2、請求項3、請求項5又は請求項6の不揮発
    性記憶装置。
  13. 【請求項13】 上記スイッチMOSFETは、金属配
    線層からなる主データ線と上記メモリブロックを構成す
    るメモリマットの上端側で奇数番目又は偶数番目のブロ
    ックデータ線と接続させる上部スイッチMOSFET
    と、主データ線と上記メモリブロックを構成するメモリ
    マットの下端部で偶数番目又は奇数番目のブロックデー
    タ線と接続される下部スイッチMOSFETとからなる
    ものであることを特徴とする請求項12の不揮発性記憶
    装置。
  14. 【請求項14】 上記金属配線からなる主データ線は、
    ワード線の上部に層間絶縁膜を介して形成されたアルミ
    ニュウム層からなり、ブロックデータ線はメモリのソー
    ス,ドレイン拡散層から構成されるものであることを特
    徴とする請求項13の不揮発性記憶装置。
  15. 【請求項15】 第1導電型の半導体基板の一主面に第
    1ゲート絶縁膜を介して設けられたフローティングゲー
    トと、このフローティングゲートの上部に第2ゲート絶
    縁膜を介して設けられたコントロールゲートと、上記フ
    ローティングゲートを挟むように半導体基板上に形成さ
    れた第2導電型の一対のソース,ドレインを構成する半
    導体領域とを備え、フローティングゲートから第1ゲー
    ト絶縁膜を通して流れるF−Nトンネル電流によって一
    方のソース,ドレインに電子を引き抜くという書き込み
    動作と、上記一対のソース,ドレイン又は半導体基板か
    ら第1ゲート絶縁膜を通して流れるF−Nトンネル電流
    によってフローティングゲートに電子を注入することに
    より消去動作を行わせ、上記コントロールゲートの電位
    を高くして、ホットエレクトロンが生じない程度の低い
    電位にされた一方のソース,ドレイン領域から他方のソ
    ース,ドレイン領域にメモリ電流が流れるか否かをセン
    スするという読み出し動作を行わせることを特徴とする
    不揮発性記憶装置。
  16. 【請求項16】 上記メモリセルは、ワード線とデータ
    線の交点にノア型に配列されるものであることを特徴と
    する請求項15の不揮発性記憶装置。
  17. 【請求項17】 第1導電型の半導体基板の一主面
    に、第1ゲート絶縁膜を介してそれぞれ隔離されて第1
    方向に延在された第1導体層を形成する第1の工程、 第1導体層間の半導体基板中であって、第1導体層の
    一方の端部に接し、他方の端部に接しない第1不純物濃
    度の第2導電型半導体領域からなる第1領域を形成する
    第2の工程、 第1導体層間の半導体基板中であって、第1導体層の
    他方の端部と第1領域に接し、第1不純物濃度よりも低
    濃度の第2導電型半導体領域からなる第2領域を形成す
    る第3の工程、 第1導体層上部に第2ゲート絶縁膜を介してそれぞれ
    隔離されて第1方向と交差する第2方向に延在された第
    2導体層を形成するととともに、第2導体層間の上記第
    1導体層を除去する第4の工程とを含むことを特徴とす
    る不揮発性記憶装置の製造方法。
  18. 【請求項18】 上記第3の工程の後に、第1導体層の
    側面にサイドウォールを形成する工程、上記サイドウォ
    ール間の半導体基板中に第1領域と第2領域に接し、第
    2不純物濃度よりも高濃度の第3不純物濃度の第2導電
    型半導体領域からなる第3領域を形成する工程を追加し
    て第4の工程を行うことを特徴とする請求項17の不揮
    発性記憶装置の製造方法。
  19. 【請求項19】 選択酸化により第1導電型の半導体
    基板の一主面に厚い厚さのフィールド絶縁膜を形成する
    第1の工程、 上記半導体基板の一主面上にマスク手段を形成して不
    揮発性記憶素子のソース,ドレインを構成する高濃度の
    第2導電型の半導体領域を形成する第2の工程、 上記マスク手段の一端側を選択的に除去して上記ソー
    ス,ドレインを構成する半導体領域に接するように低濃
    度の第2導電型の半導体領域を形成する第3の工程、 上記マスク手段をマスクとして半導体表面を選択酸化
    して比較的厚い厚さの酸化膜を形成する第4の工程、 上記マスク手段を除去してそこに薄い酸化膜からなる
    ゲート絶縁膜を形成してその上と上記第4の工程で形成
    された酸化膜上まで延在するようにフローティグゲート
    を形成する第5の工程とを含むことを特徴とする不揮発
    性記憶装置の製造方法。
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