JP2008135777A - 半導体記憶装置 - Google Patents

Abstract

【課題】 埋め込みビット線構造の半導体記憶装置において、当該ビット線構造に起因する諸々の問題を解決し、確実なシリサイド形成を行なうことを可能とし、低抵抗で更なる微細化・高速動作化を実現する。
【解決手段】 ビット線１１と不純物拡散層１４は、各々の一端が重畳されて接続されており、周辺回路領域３における選択トランジスタのソース／ドレイン１７の表層及び重畳部位１４ａを含む不純物拡散層１４の表層に高融点金属、ここではＴｉとＳｉとのシリサイド化が施され、チタンシリサイド層１８が形成されている。
【選択図】 図２

Description

本発明は、ビット線が不純物拡散層で形成された埋め込み構造の半導体記憶装置に関し、特にシリサイド化され、メモリセルアレイ領域の周辺回路領域及びロジック回路領域を備えた混載型の半導体記憶装置に適用して好適である。

電源を断っても記憶情報が失われない不揮発性半導体記憶装置（不揮発性メモリ）には、ＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ等があり、ロジック半導体装置には、ＭＰＵ，ＭＣＵなどがあって、それぞれ別々に製造するのが一般的である。

不揮発性メモリにおいては、更なる微細化と動作速度の向上のため、シリサイド構造の研究開発が急速に進んでいる。一方、同様の理由から、ロジック用トランジスタでも、ソース／ドレインのシリサイド化又はソース／ドレイン及びゲート電極をシリサイド化した構造（サリサイド構造）が採用されている。

近年においては、不揮発性メモリとロジック半導体装置を同一基板上に併設する混載半導体装置の研究開発が急速に進んでいる。このため、従来の混載型半導体装置でもシリサイド化が必要となってきた。

電気的に書込み消去ができる不揮発性メモリは、半導体基板上にメモリセルアレイ領域と周辺回路領域及び接続領域で構成されており、混載型半導体装置では、前記構成に加えてＳＲＡＭ等を含むロジック領域を有して構成されている。

このような不揮発性メモリのメモリセルアレイ領域において、製造工程数の削減が要求されており、その好適な手法として、ビット線を基板表層に不純物拡散層として形成する埋め込みビット線構造が提案されている。

ここで、メモリセルアレイ領域が埋め込みビット線構造の従来の不揮発性メモリの一例を示す。
図１３は、ビット線構造の不揮発性メモリにおけるメモリセルアレイ領域のメモリセルと周辺回路領域の選択トランジスタを拡大して示す概略断面図であり、図１４はメモリセルのワード線に沿った概略断面図である。

メモリセルと選択トランジスタとはフィールド酸化膜１０８で隔てられており、メモリセルにおいては、例えば図１４に示すように、半導体基板１０１上に第１の酸化膜１２０、電荷の蓄積窒化膜１２１、第２の酸化膜１２２及びワード線（ＷＬ）１０２が順次積層されてゲート電極構造が構成され、選択トランジスタにおいては、半導体基板１０１上にゲート絶縁膜１１１及びゲート電極１１２が順次積層されてゲート電極構造が構成されている。

メモリセルでは、シリコン基板１０１に不純物がイオン注入されてビット線（ＢＬ）１０３が形成され、ビット線１０３上に熱酸化による絶縁層１０４が形成されており、ビット線１０３とワード線１０２は絶縁層１０４で絶縁分離され、ビット線１０３と選択トランジスタのソース／ドレイン１１３が、絶縁層１０４を貫通してビット線１０３上を開口するコンタクト孔１０５とソース／ドレイン１１３上を開口するコンタクト孔１０６とを介して金属配線１０７により接続されている。

次に、浮遊ゲートと制御ゲートを有する不揮発性メモリセルにおいて、特許文献１では、周辺回路部とビット線とを不純物領域を設けて接続している。

特開平１０−９８１７０号公報

上述した従来の不揮発性メモリにおいて、シリサイド化を行なう場合、メモリセルアレイ領域にもシリサイド形成すれば、隣接するビット線１０３がシリサイドでショートするため、上記のようにメモリセルのビット線１０３はシリサイド化せず、周辺回路領域のみをシリサイド化する。従ってこの場合、メモリセルアレイ領域のみをマスクで覆うことになるが、これにより製造工程の煩雑化を招くという問題がある。

更にこの場合、金属配線１０７を形成する際に、メモリセルのコンタクト孔１０５ではシリサイド化されていないビット線１０３の表面が露出するのに対して、選択トランジスタのコンタクト孔１０６ではシリサイド化されたソース／ドレイン１１３の表面が露出する。このように、コンタクト孔の形成時にシリサイドが露出している部分とシリコン基板が露出している部分が混在するため、シリサイド側のコンタクト孔１０６を埋め込む際の前処理を行うと非シリサイド側のコンタクト孔１０５の露出部位にダメージが生じてコンタクト不良となり、所望の抵抗が得られないという問題がある。

そこで本発明の目的は、前記課題に鑑みてなされたものであり、埋め込みビット線構造においてシリサイド化する際に、周辺回路領域（及びロジック回路領域）のみのシリサイド形成を容易且つ少ない工程数で行なうことを可能とし、しかもメモリセルアレイ領域と周辺回路領域（及びロジック回路領域）とを接続する際に、両者を第２の不純物拡散層で接続することにより、両者のコンタクト孔の開口露出部位の差異に起因する不都合を解消することにある。更には、ビット線を構成する第１の不純物拡散層と第２の不純物拡散層との重畳部位は高抵抗となる問題があるため、シリサイド形成し、抵抗値の増加を抑止する。これは、第１の不純物拡散層の上部に絶縁層があるため、第２の不純物拡散層を形成する場合のイオン注入を行なっても第１の不純物拡散層の端に不純物が入らず、重畳部は狭く、抵抗が高くなる。

このように本発明は、埋め込みビット線構造に起因する諸々の問題を解決し、確実なシリサイド形成を行なうことを可能とし、低抵抗で更なる微細化・高速動作化を実現する信頼性の高い半導体記憶装置を提供することを目的とする。

本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。

本発明は、ワード線とビット線が絶縁層を介して交差し、当該交差部位にメモリセルが構成されてなるメモリセルアレイ領域と、前記メモリセルの選択トランジスタを有してなる周辺回路領域とを備えた半導体記憶装置であって、前記ビット線は、前記絶縁層の下部に形成された第１の不純物拡散層からなるとともに、前記メモリセルアレイ領域と前記周辺回路領域との接続部位に、前記第１の不純物拡散層と一端で重畳接続された第２の不純物拡散層を有し、前記重畳部位の上部には前記絶縁層が形成されておらず、前記重畳部位は前記周辺回路領域に属しており、前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドが形成されている。

ここで、前記メモリセルのゲート電極構造は、第１の絶縁膜、電荷の蓄積窒化膜、第２の絶縁膜及び前記ワード線が順次積層されてなるももである。

この場合、隣接する前記ビット線間に、前記第１の絶縁膜、前記蓄積窒化膜及び前記第２の絶縁膜のうち少なくとも１種が形成されている構成が好適である。

本発明によれば、埋め込みビット線構造においてシリサイド化する際に、周辺回路領域（及びロジック回路領域）のみのシリサイド形成を容易且つ少ない工程数で行なうことが可能となり、しかもメモリセルアレイ領域と周辺回路領域（及びロジック回路領域）とを接続する際に、両者を第２の不純物拡散層で接続することにより、両者のコンタクト孔の開口露出部位の差異に起因する不都合が解消される。更には、ビット線を構成する第１の不純物拡散層と第２の不純物拡散層との重畳部位にもシリサイド形成し、抵抗値の増加を抑止することができる。このように本発明は、埋め込みビット線構造に起因する諸々の問題を解決し、確実なシリサイド形成を行なうことができ、低抵抗で更なる微細化・高速動作化を可能とする信頼性の高い半導体記憶装置を実現する。

以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。この不揮発性半導体記憶装置（不揮発性メモリ）は、埋め込みビット線構造とされており、メモリセルアレイ領域の周辺回路領域及びロジック回路領域のみにシリサイド形成されている。
図１は、本実施形態の不揮発性メモリを示す概略平面図であり、メモリセルアレイ領域と周辺回路領域の境界部位近傍を示している。図２（ａ）は、図１中のＩ−Ｉ'に沿った概略断面図、図２（ｂ）は、図１中のＩＩ−ＩＩ'に沿った概略断面図、図２（ｃ）は、図１中のＩＩＩ−ＩＩＩ'に沿った概略断面図である。

この不揮発性メモリは、ｐ型シリコン基板１上でメモリセルアレイ領域２と周辺回路領域３（及びロジック回路領域：不図示）を備えて構成されており、両者がフィールド酸化膜４により隔てられている。ここで、シリコン基板１として、いわゆるＳＯＩ（Silicon On Insulator）基板を用い、寄生容量を低下させて動作の高速化を図るようにしても良い。

メモリセルアレイ領域２は、ビット線１１とワード線１２とが絶縁層１３を介して交差（直交）しており、交差部分に各メモリセルが構成される。ビット線１１は、シリコン基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）がイオン注入されて不純物拡散層として形成されており、このビット線上に熱酸化による絶縁層１３が形成されてビット線１１とワード線１２の絶縁が確保される。隣接するビット線１１間には、第１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２が積層形成されて絶縁が確保される。ここで、ワード線１２と重なる部位を除くビット線１１間には２０〜２２の少なくとも１種で絶縁されれば良いが、本例ではこれら全てがビット線１１間に設けられる場合を例示する。

メモリセルのゲート電極構造は、上記の第１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２とワード線１２の交差する接続部分で構成されている。このメモリセルでは、ビット線１１がソース／ドレインを兼ねており、蓄積窒化膜２１で電荷の蓄積・放出が行なわれてメモリとして機能する。

なお、図２（ｃ）に示すように、第１の酸化膜２０の直下におけるシリコン基板１の表層にしきい値制御のためにｐ型不純物をイオン注入してなるチャネルストッパー層２３を形成しても良い。

一方、周辺回路領域３は、選択トランジスタが複数設けられて構成されており、この選択トランジスタは、ゲート絶縁膜１５上にゲート電極１６がパターン形成されてなり、このゲート電極１６の両側におけるシリコン基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）がイオン注入されてソース／ドレイン１７が形成されて構成されている。

本例では、図１の線分Ｍ−Ｍ'を境界としてメモリセルアレイ領域２側（図１中で下側）のみに第１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２が形成されており、線分Ｍ−Ｍ'より図１中で上側におけるメモリセルアレイ領域２と周辺回路領域３との接続部位には、シリコン基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）がイオン注入されて不純物拡散層１４が形成されている。この不純物拡散層１４は、一部で選択トランジスタのソース／ドレイン１７を兼ねている。

ここで、図２（ａ）に示すように、ビット線１１と不純物拡散層１４は、各々の一端が重畳されて接続されており、線分Ｍ−Ｍ'より図１中で上側の部位、即ち周辺回路領域３における選択トランジスタのソース／ドレイン１７の表層及び重畳部位１４ａを含む不純物拡散層１４の表層に高融点金属、ここではＴｉとＳｉとのシリサイド化が施され、チタンシリサイド層１８が形成されている。

そして、図１及び図２（ａ）に示すように、全面を覆う層間絶縁膜１９及びＢＰＳＧ膜３５に不純物拡散層１４上のチタンシリサイド層１８の表面の一部を露出させるコンタクト孔３１及びソース／ドレイン１７上のチタンシリサイド層１８の表面の一部を露出させるコンタクト孔３２が形成され、これらを埋め込むタングステン（Ｗ）プラグ３４に続き、不純物拡散層１４及びソース／ドレイン１７を介してビット線１１と選択トランジスタとを接続する金属配線３３がパターン形成されている。

本例では、不純物拡散層１４及び選択トランジスタのソース／ドレイン１７がシリサイド化された場合を例示したが、これらに加え、ロジック回路領域における不純物拡散層のシリサイド化や各種ゲート電極のポリサイド化を行なうようにしても好適である。

以下、本実施形態による不揮発性メモリの製造方法について説明する。
図３〜図６は、本実施形態による不揮発性メモリの製造方法を工程順に示す概略断面図である。ここで、図３（ｂ）と（ｃ）、図４（ｂ）と（ｃ）、図５（ａ）と（ｂ）、図６（ａ）と（ｂ）はそれぞれ断面部位の異なる同一工程を示している。

先ず、ｐ型シリコン基板１（ＳＯＩ基板を用いても良い）の表面に選択酸化法により、メモリセルアレイ領域２と周辺回路領域３とを分離するフィールド酸化膜４（図２（ａ）に示す）を膜厚２００ｎｍ〜５００ｎｍ程度にＬＯＣＯＳ法にて形成する。このとき、素子分離領域に溝を形成し、この溝内に絶縁物を埋め込む、いわゆるＳＴＩ（Shallow Trench Isolation）素子分離法を用いても良い。

次に、図３（ａ）に示すように、全面に熱酸化法により第１の酸化膜２０を９００℃で膜厚５ｎｍ〜１０ｎｍ程度に、ＣＶＤ法により蓄積窒化膜を６ｎｍ〜１２ｎｍ程度に、熱酸化法により第２の酸化膜を１０００℃で膜厚４ｎｍ〜１０ｎｍ程度に順次形成し、メモリセルアレイ領域２上の一部のみ開口するようにレジストパターン４４を形成し（このとき、斜めイオン注入を、例えば硼素（Ｂ）を加速エネルギー６０ｋｅＶ、ドーズ量２×１０¹³〜５×１０¹³／ｃｍ²の条件で基板１の表層に行なうようにしても良い。）、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜２２をドライエッチングする。

続いて、図３（ｂ），（ｃ）に示すように、レジストパターン４４をマスクにして、ソース／ドレインを兼ねるビット線１１を形成するため、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー５０ｋｅＶ、ドーズ量２×１０¹⁵〜５×１０¹⁵／ｃｍ²でイオン注入する。その後、レジストパターン４４を剥離し、熱酸化法によりビット線１１上に絶縁層４を８００℃で５０ｎｍ〜２００ｎｍ程度に形成する。

その後、図１の線分Ｍ−Ｍ'を境界として、メモリセルアレイ領域２と周辺回路領域３との接続部位を含む周辺回路領域３（図１中、上側部位）上のみ、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜２２をドライエッチングする。前記一部を除くメモリセルアレイ領域２上にはこれら２０〜２２を残しておく。

続いて、図４（ａ）に示すように、周辺回路領域２上に、ゲート絶縁膜１５を熱酸化により９００℃で膜厚５ｎｍ〜１８ｎｍ程度に形成した後、全面に、ワード線１２及びゲート電極１６となる多結晶シリコン膜を膜厚７０ｎｍ〜１５０ｎｍ程度に堆積し、抵抗値が約１００Ω・ｃｍとなるようにｎ型不純物、ここではリン（Ｐ）を拡散ドープする。このとき、多結晶シリコン膜の替わりにリンがドープされたアモルファスシリコン膜を使用しても良い。そして、この上にタングステンシリサイド膜４１を膜厚１００ｎｍ〜１８０ｎｍ程度に形成し、この上にレジスト反射防止のプラズマ窒化酸化膜４２を膜厚３０ｎｍ〜１５０ｎｍ程度に形成し、レジストパターニングする。その後、多結晶シリコン膜、タングステンシリサイド膜４１及びプラズマ窒化酸化膜４２をドライエッチングする。

続いて、メモリセルアレイ領域２と周辺回路領域３との接続部位に、不純物拡散層１４及び選択トランジスタのソース／ドレイン１７を形成するため、ｎ型不純物、ここではリン（Ｐ）を加速エネルギー４０ｋｅＶ、ドーズ量２×１０¹³〜４×１０¹³／ｃｍ²の条件でイオン注入を行う。

続いて、図４（ｂ）に示すように、ＣＶＤ法により全面に酸化膜を膜厚７０ｎｍ〜１５０ｎｍ程度に堆積した後、全面を異方性エッチング（エッチバック）してサイドウォールスペーサ４３を形成する。このとき、図４（ｃ）に示すように、メモリセル部のＩＶ−ＩＶ'上には、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜２２のうちいずれか１つ以上の絶縁膜を残しておく。

続いて、メモリセルアレイ領域２と周辺回路領域３との接続部位に、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー６０ｋｅＶ、ドーズ量２×１０¹⁵〜４×１０¹⁵／ｃｍ²の条件で高濃度にイオン注入を行い、不純物拡散層１４及び選択トランジスタのを形成する。このとき、ビット線１１を構成する不純物拡散層とソース／ドレイン１７（ここでは、ソース／ドレイン１７が不純物拡散層１４を兼ねる。）とが各々の一端で重畳接続される。

続いて、図５（ａ）に示すように、高融点金属、ここではチタン（Ｔｉ）をスパッタリング法により膜厚２０ｎｍ〜３０ｎｍ程度に形成する。次に、例えば７００℃で熱処理を施してＳｉとＴｉを反応させた後、未反応層をエッチバックし、その後、８００℃で熱処理を施して、不純物拡散層１４の表層及びソース／ドレイン１７の表層にチタンシリサイド層１８を形成する。このとき、チタンシリサイドの替わりにコバルトシリサイド層を形成してもよい。

ここで、図５（ｂ）に示すように、メモリセルアレイ領域２のＩＩＩ−ＩＩＩ'上（隣接するビット線１１間）には、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜２２のうちいずれかの絶縁膜が残っているため、メモリセルアレイ領域２にはシリサイドは形成されない。

続いて、図５（ｃ）に示すように、ＣＶＤ法により全面に層間絶縁膜１９及びＢＰＳＧ膜３５をそれぞれ膜厚５０ｎｍ〜１５０ｎｍ程度、４００ｎｍ〜１０００ｎｍ程度に形成する。

続いて、図６（ａ），（ｂ）に示すように、レジストパターニング後、ドライエッチングによりコンタクト孔３１，３２を形成し、埋め込み用のタングステン３４を形成した後、アルミ合金を材料とする金属配線３３を形成する。

しかる後、通常のＭＯＳ集積回路と同様に多層金属配線を行い、表面パッシベーション膜を形成して、不揮発性メモリを完成させる。

以上説明したように、本実施形態によれば、埋め込みビット線構造の不揮発性メモリにおいて、周辺回路領域３（及びロジック回路領域）のみのシリサイド形成を容易且つ少ない工程数で行なうことを可能とし、しかもメモリセルアレイ領域２と周辺回路領域３（及びロジック回路領域）とを接続する際に、両者を不純物拡散層１４で接続することにより、両者のコンタクト孔３１，３２の開口露出部位には共にシリサイド層１８が存するために不都合を生じることがない。更には、ビット線１１を構成する不純物拡散層と不純物拡散層１４との重畳部位にもシリサイド形成するため、抵抗値の増加が抑止される。このように本例によれば、埋め込みビット線構造に起因する諸々の問題を解決し、確実なシリサイド形成を行なうことができ、低抵抗で更なる微細化・高速動作化を可能とする信頼性の高い不揮発性メモリが実現する。

（第２の実施形態）
次いで、第２の実施形態について説明する。ここでは、第１の実施形態と同様に埋め込みビット線構造の不揮発性メモリを開示するが、メモリセルアレイ領域と周辺回路領域との接続形態が異なる点で相違する。
図７は、本実施形態の不揮発性メモリを示す概略平面図であり、メモリセルアレイ領域と周辺回路領域の境界部位近傍を示している。図８は、図１中のＩ−Ｉ'に沿った概略断面図である。なお、第１の実施形態で開示した構成部材等と同様のものについては同符号を記す。

不揮発性メモリは、第１の実施形態と同様、ｐ型シリコン基板１上でメモリセルアレイ領域２と周辺回路領域３（及びロジック回路領域：不図示）を備えて構成されており、両者がフィールド酸化膜４により隔てられている。但し、第１の実施形態と異なり、フィールド酸化膜４により両者が完全に分離されたかたちとされている。

更に本例でも、メモリセルアレイ領域２は、ビット線１１とワード線１２とが絶縁層１３を介して交差（直交）しており、交差部分に各メモリセルが構成される。ビット線１１は、シリコン基板１の表層にｎ型不純物がイオン注入されて不純物拡散層として形成されており、このビット線上に熱酸化による絶縁層１３が形成されてビット線１１とワード線１２の絶縁が確保される。隣接するビット線１１間には、第１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２が積層形成されて絶縁が確保される。

メモリセルのゲート電極構造は、上記の第１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２とワード線１２の交差する接続部分で構成されている。このメモリセルでは、ビット線１１がソース／ドレインを兼ねており、蓄積窒化膜２１で電荷の蓄積・放出が行なわれてメモリとして機能する。

一方、周辺回路領域３は、選択トランジスタが複数設けられて構成されており、この選択トランジスタは、ゲート絶縁膜１５上にゲート電極１６がパターン形成されてなり、このゲート電極１６の両側におけるシリコン基板１の表層にｎ型不純物がイオン注入されてソース／ドレイン１７が形成されて構成されている。

本例では、図７の線分Ｎ−Ｎ'を境界としてメモリセルアレイ領域２側（図７中で下側）のみに第１の酸化膜２０、蓄積窒化膜２１及び第２の酸化膜２２が形成されており、線分Ｎ−Ｎ'より図７中で上側におけるメモリセルアレイ領域２と周辺回路領域３との接続部位には、シリコン基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）がイオン注入されて不純物拡散層１４が形成されている。この不純物拡散層１４は、一部で選択トランジスタのソース／ドレイン１７を兼ねている。ここで、前記接続部位、即ち不純物拡散層１４は、フィールド酸化膜４で隔てられたメモリセルアレイ領域２側に設けられている。

ここで、図８に示すように、ビット線１１と不純物拡散層１４は、各々の一端が重畳されて接続されており、線分Ｎ−Ｎ'より図７中で上側の部位、即ち周辺回路領域３における選択トランジスタのソース／ドレイン１７の表層及び重畳部位１４ａを含む不純物拡散層１４の表層に高融点金属、ここではＴｉとＳｉとのシリサイド化が施され、チタンシリサイド層１８が形成されている。

そして、全面を覆う層間絶縁膜１９及びＢＰＳＧ膜３５に不純物拡散層１４上のチタンシリサイド層１８の表面の一部を露出させるコンタクト孔３１及びソース／ドレイン１７上のチタンシリサイド層１８の表面の一部を露出させるコンタクト孔３２が形成され、これらを埋め込むタングステン（Ｗ）プラグ３４に続き、不純物拡散層１４及びソース／ドレイン１７を介してビット線１１と選択トランジスタとを接続する金属配線３３がパターン形成されている。

以下、本実施形態による不揮発性メモリの製造方法について説明する。
図９〜図１２は、本実施形態による不揮発性メモリの製造方法を工程順に示す概略断面図である。ここで、図１０（ａ）と（ｂ）、図１１（ａ）と（ｂ）、図１１（ｃ）と（ｄ）、図１２（ｂ）と（ｃ）はそれぞれ断面部位の異なる同一工程を示している。

先ず、図９（ａ）に示すように、ｐ型シリコン基板１（ＳＯＩ基板を用いても良い）の表面に選択酸化法により、メモリセルアレイ領域２と周辺回路領域３とを分離するフィールド酸化膜４を膜厚２００ｎｍ〜５００ｎｍ程度にＬＯＣＯＳ法にて形成する。ここで、第１の実施形態と異なり、フィールド酸化膜４によりメモリセルアレイ領域２と周辺回路領域３を完全に分離されたかたちとする。このとき、素子分離領域に溝を形成し、この溝内に絶縁物を埋め込む、いわゆるＳＴＩ（Shallow Trench Isolation）素子分離法を用いても良い。

次に、図９（ｂ）に示すように、全面に熱酸化法により第１の酸化膜２０を９００℃で膜厚５ｎｍ〜１０ｎｍ程度に、ＣＶＤ法により蓄積窒化膜を６ｎｍ〜１２ｎｍ程度に、熱酸化法により第２の酸化膜を１０００℃で膜厚４ｎｍ〜１０ｎｍ程度に順次形成し、メモリセルアレイ領域２上の一部のみ開口するようにレジストパターン４４を形成し（このとき、斜めイオン注入を、例えば硼素（Ｂ）を加速エネルギー６０ｋｅＶ、ドーズ量２×１０¹³〜５×１０¹³／ｃｍ²の条件で基板１の表層に行なうようにしても良い。）、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜２２をドライエッチングする。

続いて、図１０（ａ），（ｂ）に示すように、レジストパターン４４をマスクにして、ソース／ドレインを兼ねるビット線１１を形成するため、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー５０ｋｅＶ、ドーズ量２×１０¹⁵〜５×１０¹⁵／ｃｍ²でイオン注入する。その後、レジストパターン４４を剥離し、熱酸化法によりビット線１１上に絶縁層４を８００℃で５０ｎｍ〜２００ｎｍ程度に形成する。

その後、図７の線分Ｎ−Ｎ'を境界として、メモリセルアレイ領域２と周辺回路領域３との接続部位を含む周辺回路領域３（図７中、上側部位）上のみ、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜２２をドライエッチングする。前記一部を除くメモリセルアレイ領域２上にはこれら２０〜２２を残しておく。

続いて、図１０（ｃ）に示すように、周辺回路領域２上に、ゲート絶縁膜１５を熱酸化により９００℃で膜厚５ｎｍ〜１８ｎｍ程度に形成した後、全面に、ワード線１２及びゲート電極１６となる多結晶シリコン膜を膜厚７０ｎｍ〜１５０ｎｍ程度に堆積し、抵抗値が約１００Ω・ｃｍとなるようにｎ型不純物、ここではリン（Ｐ）を拡散ドープする。このとき、多結晶シリコン膜の替わりにリンがドープされたアモルファスシリコン膜を使用しても良い。そして、この上にタングステンシリサイド膜４１を膜厚１００ｎｍ〜１８０ｎｍ程度に形成し、この上にレジスト反射防止のプラズマ窒化酸化膜４２を膜厚３０ｎｍ〜１５０ｎｍ程度に形成し、レジストパターニングする。その後、多結晶シリコン膜、タングステンシリサイド膜４１及びプラズマ窒化酸化膜４２をドライエッチングする。

続いて、メモリセルアレイ領域２と周辺回路領域３との接続部位に、不純物拡散層１４及び選択トランジスタのソース／ドレイン１７を形成するため、ｎ型不純物、ここではリン（Ｐ）を加速エネルギー４０ｋｅＶ、ドーズ量２×１０¹³〜４×１０¹³／ｃｍ²の条件でイオン注入を行う。ここで本例では、メモリセルアレイ領域２と周辺回路領域３とがフィールド酸化膜４により完全に分断されているため、前記接続部位はメモリセルアレイ領域２に設けられている。

続いて、図１１（ａ）に示すように、ＣＶＤ法により全面に酸化膜を膜厚７０ｎｍ〜１５０ｎｍ程度に堆積した後、全面を異方性エッチング（エッチバック）してサイドウォールスペーサ４３を形成する。このとき、図１１（ｂ）に示すように、メモリセル部のＩＶ−ＩＶ'上には、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜２２のうちいずれか１つ以上の絶縁膜を残しておく。

続いて、メモリセルアレイ領域２と周辺回路領域３との接続部位に、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギー６０ｋｅＶ、ドーズ量２×１０¹⁵〜４×１０¹⁵／ｃｍ²の条件で高濃度にイオン注入を行い、不純物拡散層１４及び選択トランジスタのを形成する。このとき、ビット線１１を構成する不純物拡散層と不純物拡散層１４とが各々の一端で重畳接続される。

続いて、図１１（ｃ）に示すように、高融点金属、ここではチタン（Ｔｉ）をスパッタリング法により膜厚２０ｎｍ〜３０ｎｍ程度に形成する。次に、例えば７００℃で熱処理を施してＳｉとＴｉを反応させた後、未反応層をエッチバックし、その後、８００℃で熱処理を施して、不純物拡散層１４の表層及びソース／ドレイン１７の表層にチタンシリサイド層１８を形成する。このとき、チタンシリサイドの替わりにコバルトシリサイド層を形成してもよい。

ここで、図１１（ｄ）に示すように、メモリセルアレイ領域２のＩＩＩ−ＩＩＩ'上（隣接するビット線１１間）には、第１の酸化膜２０、蓄積窒化膜２１、第２の酸化膜２２のうちいずれかの絶縁膜が残っているため、メモリセルアレイ領域２にはシリサイドは形成されない。

続いて、図１２（ａ）に示すように、ＣＶＤ法により全面に層間絶縁膜１９及びＢＰＳＧ膜３５をそれぞれ膜厚５０ｎｍ〜１５０ｎｍ程度、４００ｎｍ〜１０００ｎｍ程度に形成する。

続いて、図１２（ｂ），（ｃ）に示すように、レジストパターニング後、ドライエッチングによりコンタクト孔３１，３２を形成し、埋め込み用のタングステン３４を形成した後、アルミ合金を材料とする金属配線３３を形成する。

しかる後、通常のＭＯＳ集積回路と同様に多層金属配線を行い、表面パッシベーション膜を形成して、不揮発性メモリを完成させる。

以上説明したように、本実施形態によれば、埋め込みビット線構造の不揮発性メモリにおいて、周辺回路領域３（及びロジック回路領域）のみのシリサイド形成を容易且つ少ない工程数で行なうことを可能とし、しかもメモリセルアレイ領域２と周辺回路領域３（及びロジック回路領域）とを接続する際に、両者を不純物拡散層１４で接続することにより、両者のコンタクト孔３１，３２の開口露出部位には共にシリサイド層１８が存するために不都合を生じることがない。更には、ビット線１１を構成する不純物拡散層と不純物拡散層１４との重畳部位にもシリサイド形成するため、抵抗値の増加が抑止される。このように本例によれば、埋め込みビット線構造に起因する諸々の問題を解決し、確実なシリサイド形成を行なうことができ、低抵抗で更なる微細化・高速動作化を可能とする信頼性の高い不揮発性メモリが実現する。

なお、第１及び第２の実施形態においては、以下のような手段もとり得る。
（１）周辺回路領域３（及びロジック回路領域）の不純物拡散層のシリサイド化あるいはゲート電極１５と不純物拡散層のシリサイド構造とすると同時に、メモリセルアレイ領域２のワード線１２をシリサイド構造又はポリサイド構造とする。
（２）各ゲート電極上に窒化膜あるいは窒化酸化膜を形成し、露光時の反射防止のため、及び、エッチングストッパーとして機能させ、所望のエッチングを実現する。

以下、本発明の諸態様をまとめて記載する。

（付記１） ワード線とビット線が絶縁層を介して交差し、当該交差部位にメモリセルが構成されてなるメモリセルアレイ領域と、前記メモリセルの選択トランジスタを有してなる周辺回路領域とを備えた半導体記憶装置であって、
前記ビット線は、前記絶縁層の下部に形成された第１の不純物拡散層からなるとともに、
前記メモリセルアレイ領域と前記周辺回路領域との接続部位に、前記第１の不純物拡散層と一端で重畳接続された第２の不純物拡散層を有し、
前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドが形成されていることを特徴とする半導体記憶装置。

（付記２） 前記第２の不純物拡散層の一部は、ソース／ドレインを構成する前記第３の不純物拡散層の一方と共通に形成されたものであることを特徴とする付記１に記載の半導体記憶装置。

（付記３） 前記第２の不純物拡散層は、ソース／ドレインを構成する前記第３の不純物拡散層と独立に形成されたものであることを特徴とする付記１に記載の半導体記憶装置。

（付記４） 前記メモリセルと前記選択トランジスタは、前記第２の不純物拡散層と前記第３の不純物拡散層とが前記各シリサイドを介して配線接続されてなるものであることを特徴とする付記１〜３のいずれか１項に記載の半導体記憶装置。

（付記５） 前記メモリセルのゲート電極構造は、第１の絶縁膜、電荷の蓄積窒化膜、第２の絶縁膜及び前記ワード線が順次積層されてなることを特徴とする付記１〜４のいずれか１項に記載の半導体記憶装置。

（付記６） 隣接する前記ビット線間に、前記第１の絶縁膜、前記蓄積窒化膜及び前記第２の絶縁膜のうち少なくとも１種が形成されていることを特徴とする付記５に記載の半導体記憶装置。

（付記７） 前記周辺回路領域上にはシリサイドが形成され、且つ前記メモリセルアレイ領域内の不純物拡散層上にはシリサイドが存在しないことを特徴とする付記１〜６のいずれか１項に記載の半導体記憶装置。

（付記８） 所定のトランジスタを有してなるロジック回路領域を備え、前記所定のトランジスタがシリサイド化されていることを特徴とする付記１〜７のいずれか１項に記載の半導体記憶装置。

（付記９） 半導体基板上に、周辺回路領域及び／又はロジック回路領域の第１の素子形成領域及びメモリセルの第２の素子形成領域を区画する工程と、
前記第１及び第２の素子形成領域に、第１の酸化膜、蓄積窒化膜及び第２の酸化膜を積層形成した後、前記第１の素子形成領域のみの前記第１の酸化膜、前記蓄積窒化膜及び前記第２の酸化膜を所定形状にパターニングする工程と、
前記第２の素子形成領域に、選択的に不純物を導入してビット線となる第１の不純物拡散層を形成した後、当該第１の不純物拡散層上に絶縁層を形成する工程と、
前記第１の素子形成領域及び前記第１の素子形成領域と前記第２の素子形成領域との接続部位のみの前記第１の酸化膜、前記蓄積窒化膜及び前記第２の酸化膜を除去する工程と、
前記第１の素子形成領域にゲート絶縁膜を形成する工程と、
前記第１の素子形成領域及び前記第２の素子形成領域にシリコン膜を形成した後、前記シリコン膜をパターニングして、前記第１の素子形成領域の前記ゲート絶縁膜上にゲート電極を、前記第２の素子形成領域の前記第１の酸化膜、前記蓄積窒化膜及び前記第２の酸化膜上にワード線をそれぞれ形成する工程と、
前記接続部位及び前記第１の素子形成領域に不純物を導入し、前記接続部位には前記第１の不純物拡散層と一端で重畳接続されるように第２の不純物拡散層を、前記第１の素子形成領域にはソース／ドレインとなる第３の不純物拡散層をそれぞれ形成する工程と、
前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。

（付記１０） 前記第２の不純物拡散層の一部を、前記第３の不純物拡散層の一方と共通に形成することを特徴とする付記９に記載の半導体記憶装置の製造方法。

第１の実施形態の不揮発性メモリを示す概略平面図である。 第１の実施形態の不揮発性メモリを示す概略断面図である。 第１の実施形態による不揮発性メモリの製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の実施形態による不揮発性メモリの製造方法を工程順に示す概略断面図である。 図４に引き続き、第１の実施形態による不揮発性メモリの製造方法を工程順に示す概略断面図である。 図５に引き続き、第１の実施形態による不揮発性メモリの製造方法を工程順に示す概略断面図である。 第２の実施形態の不揮発性メモリを示す概略平面図である。 第２の実施形態の不揮発性メモリを示す概略断面図である。 第２の実施形態による不揮発性メモリの製造方法を工程順に示す概略断面図である。 図９に引き続き、第２の実施形態による不揮発性メモリの製造方法を工程順に示す概略断面図である。 図１０に引き続き、第２の実施形態による不揮発性メモリの製造方法を工程順に示す概略断面図である。 図１１に引き続き、第２の実施形態による不揮発性メモリの製造方法を工程順に示す概略断面図である。 従来の不揮発性メモリを示す概略断面図である。 従来の不揮発性メモリにおいて、メモリセルのワード線に沿った概略断面図である。

符号の説明

１ シリコン基板
２ メモリセルアレイ領域
３ 周辺回路領域
４ フィールド酸化膜
１１ ビット線
１２ ワード線
１３ 絶縁層
１４ 不純物拡散層
１５ ゲート絶縁膜
１６ ゲート電極
１７ ソース／ドレイン
１８ チタンシリサイド層
１９ 層間絶縁膜
２０ 第１の酸化膜
２１ 蓄積窒化膜
２２ 第２の酸化膜
２３ チャネルストッパー層
３１，３２ コンタクト孔
３３ 金属配線
３４ タングステン（Ｗ）プラグ
３５ ＢＰＳＧ膜
４１ タングステン（Ｗ）シリサイド膜
４２ プラズマ窒化酸化膜
４３ サイドウォールスペーサ
４４ レジストパターン

Claims (3)

1. ワード線とビット線が絶縁層を介して交差し、当該交差部位にメモリセルが構成されてなるメモリセルアレイ領域と、前記メモリセルの選択トランジスタを有してなる周辺回路領域とを備えた半導体記憶装置であって、
   前記ビット線は、前記絶縁層の下部に形成された第１の不純物拡散層からなるとともに、
   前記メモリセルアレイ領域と前記周辺回路領域との接続部位に、前記第１の不純物拡散層と一端で重畳接続された第２の不純物拡散層を有し、
   前記重畳部位の上部には前記絶縁層が形成されておらず、前記重畳部位は前記周辺回路領域に属しており、
   前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドが形成されていることを特徴とする半導体記憶装置。
2. 前記メモリセルのゲート電極構造は、第１の絶縁膜、電荷の蓄積窒化膜、第２の絶縁膜及び前記ワード線が順次積層されてなることを特徴とする請求項１に記載の半導体記憶装置。
3. 隣接する前記ビット線間に、前記第１の絶縁膜、前記蓄積窒化膜及び前記第２の絶縁膜のうち少なくとも１種が形成されていることを特徴とする請求項２に記載の半導体記憶装置。

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