JP2009064964A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】ワードラインに形成したニッケルシリサイド膜にかかる熱工程を低減しつつ、コンタクトプラグ部分の抵抗も同時に低減する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置であって、浮遊ゲート13と制御ゲートを有する2層ゲート構造からなり、ワード線となる制御ゲートがニッケルシリサイド膜23で形成され、半導体基板11上に配列形成された複数の不揮発性メモリセルと、基板11の表面のコンタクトすべき基板コンタクト部に設けられ、下層が半導体22で上層がニッケルシリサイド膜24で形成された第1のコンタクトプラグと、制御ゲートのニッケルシリサイド膜23上及び第1のコンタクトプラグのニッケルシリサイド膜24上に形成され、各々を上部の配線層にそれぞれ接続するための第2のコンタクトプラグ27,28とを備えた。
【選択図】図2
【解決手段】不揮発性半導体記憶装置であって、浮遊ゲート13と制御ゲートを有する2層ゲート構造からなり、ワード線となる制御ゲートがニッケルシリサイド膜23で形成され、半導体基板11上に配列形成された複数の不揮発性メモリセルと、基板11の表面のコンタクトすべき基板コンタクト部に設けられ、下層が半導体22で上層がニッケルシリサイド膜24で形成された第1のコンタクトプラグと、制御ゲートのニッケルシリサイド膜23上及び第1のコンタクトプラグのニッケルシリサイド膜24上に形成され、各々を上部の配線層にそれぞれ接続するための第2のコンタクトプラグ27,28とを備えた。
【選択図】図2
Description
本発明は、浮遊ゲートと制御ゲートを有する2層ゲート構造の不揮発性メモリセルを用いた不揮発性半導体記憶装置に係わり、特にワードラインの寄生抵抗を低減するために制御ゲートをサリサイドプロセスによるシリサイド材料で形成した不揮発性半導体記憶装置及びその製造方法に関する。
近年のパターンの微細化の進行により、フラッシュメモリ素子のワードライン幅は急激に縮小し、ワードラインの寄生抵抗を十分に低減することが年々難しくなってきている。ワードラインの抵抗を低減させる手法として、ワードラインとなる多結晶シリコン膜上にタングステンシリサイド膜やコバルトシリサイド膜などを積層する方法がある。
図5は、ワードラインにサリサイド工程によるコバルトシリサイドを用いた従来のフラッシュメモリ素子の概略構成を示す断面図である。なお、図中の51はp型シリコン基板、52はトンネル絶縁膜、53はフローティングゲート、55はインターポリ絶縁膜、56はリンドープ多結晶シリコンからなるコントロールゲート(ワードライン)、58はn型拡散層(ソース・ドレイン)、60はシリコン酸化膜、61はBPSG膜、63はコバルトシリサイド膜、65はシリコン窒化膜、66はシリコン酸化膜、67はTi/TiN積層膜(バリアメタル膜)、68はタングステン膜を示している。
この素子において、コバルトシリサイド膜63は、コントロールゲート56として形成された多結晶シリコン膜上にコバルト膜を堆積した後、熱処理してコバルトと多結晶シリコンとを反応させる、いわゆるサリサイドプロセスにより形成される。また、ワードラインや基板コンタクトと上層の配線との接続にはタングステンが用いられる。
具体的には、シリコン酸化膜66及びシリコン窒化膜65にコバルトシリサイド膜63及びn型拡散層58の表面に達するコンタクトホールを形成した後、コンタクトホール内部にTi/TiN積層膜(バリアメタル膜)67をスパッタ法やCVD法などの手法を用いて堆積する。このとき、バリアメタル膜67とn型拡散層58の表層に対してオーミック接合を形成するために、Ti膜を形成した後に550℃以上の熱工程を加えてTiSi2 化させることが必要である。このTiSi2 化の熱工程はTiN膜形成時やTiN膜形成後のアニール処理によって加えられる。その後、バリアメタル膜67が形成されたコンタクトホール内部にCVD法等の手法でタングステン膜68を埋め込み、CMP等の手法でコンタクトホールの外側にあるタングステン膜68及びバリアメタル膜67を除去することにより、コンタクトプラグが形成される。
ところで、ワードラインの線幅が70nm以下にまで細くなっていくとタングステンシリサイドやコバルトシリサイドなどの材料を用いても寄生抵抗を十分に低減することが困難となるため、細線での低抵抗化がさらに容易なニッケルシリサイド膜をサリサイドプロセスによって形成することが求められるようになってきている。しかし、ニッケルシリサイド膜はタングステンシリサイドやコバルトシリサイドに比して耐熱性が低いため、バリアメタル層とn型拡散層領域の間でオーミック接合を形成する際の550℃以上の熱工程に耐えることができない。
また、フラッシュメモリ素子の微細化に伴い、インターポリ絶縁膜(IPD)についても薄膜化していく必要があり、特にワードラインの線幅が50nmを切る世代になると例えアルミナのような高誘電率の絶縁膜材料を用いたとしても酸化膜厚換算の絶縁膜厚を十分に薄膜化することが困難になっていくことが予想されている。そのため、ワードラインへ電圧を印加した際にリンドープ多結晶シリコン側で生じる空乏化による実効絶縁膜厚の増加もなくすことが求められており、コントロールゲート部分を多結晶から金属に変更することが必要となる。
コントロールゲート部分に金属を用いる場合には、単純に多結晶シリコンの代わりに高融点金属を用いようとすると製造プロセスに大幅な変更を加える必要があり、実施には大きな困難が伴う。そこで、多結晶シリコンで形成したコントロールゲート部分を全てサリサイドプロセスによってシリサイド膜に変化させるいわゆるFUSIプロセスを採用することが検討されるようになってきており、FUSIプロセスに適した代表的材料としてもニッケルシリサイド膜が挙げられる。
このように、今後のフラッシュメモリ素子の微細化を進めるに当たりニッケルシリサイドを用いたサリサイドプロセスの適用が強く求められるが、ニッケルシリサイド膜にはタングステンシリサイド膜やコバルトシリサイド膜に比べて耐熱性が著しく低いという欠点が存在している。そして、ニッケルシリサイド膜で形成したワードラインでは、コンタクトプラグとn型拡散層間でオーミック接合を形成する際に必要となる550℃程度の熱工程を許容することは非常に難しいという問題がある。
一方、基板コンタクト部における接合リークを抑えるために、基板コンタクト部に多結晶シリコンとコバルトシリサイドとの積層構造からなるコンタクトプラグを形成する方法が提案されている(例えば、特許文献1参照)。しかし、この構造では、コバルトシリサイドを用いているため、コンタクトプラグやワードラインの十分な抵抗低下は得られない。また、上記の構造において、基板コンタクト部の抵抗を低減するために全ての多結晶シリコンをシリサイド化すると、コバルトシリサイドと基板表面が直接接触することに加え、基板表面もシリサイド化されてしまう等の不都合が生じる。
米国特許 US 6,720,579
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ワードラインに形成したニッケルシリサイド膜にかかる熱工程を低減しつつコンタクトプラグ部分の抵抗も同時に低減することができ、メモリセルの更なる微細化に寄与し得る不揮発性半導体記憶装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様に係わる不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートを有する2層ゲート構造からなり、ワード線となる制御ゲートがニッケルシリサイド膜で形成され、半導体基板上に配列形成された複数の不揮発性メモリセルと、前記基板の表面のコンタクトすべき基板コンタクト部に設けられ、下層が半導体で上層がニッケルシリサイド膜で形成された第1のコンタクトプラグと、前記制御ゲート上及び前記第1のコンタクトプラグ上に形成され、各々を上部の配線層にそれぞれ接続するための第2のコンタクトプラグと、を具備してなることを特徴とする。
また、本発明の別の一態様に係わる不揮発性半導体記憶装置の製造方法は、半導体基板上に、浮遊ゲートと制御ゲートを有する2層ゲート構造からなり、ワード線となる制御ゲートが多結晶シリコン膜で形成された複数の不揮発性メモリセルを形成する工程と、前記基板の表面とコンタクトすべき基板コンタクト部上に多結晶シリコン膜を形成する工程と、前記制御ゲートの多結晶シリコン膜を上面側からシリサイド化し、底部が前記制御ゲートと浮遊ゲートとの間の電極間絶縁膜に直接接するニッケルシリサイド膜を形成すると共に、前記基板コンタクト部の多結晶シリコン膜の上部をシリサイド化し、前記多結晶シリコン膜とニッケルシリサイド膜との積層構造からなる第1のコンタクトプラグを形成する工程と、前記制御ゲートと前記第1のコンタクトプラグを上部の配線層にそれぞれ接続するための第2のコンタクトプラグを形成する工程と、を含むことを特徴とする。
本発明によれば、基板コンタクト部分に設けるコンタクトプラグを半導体とニッケルシリサイドとの積層構造にすることにより、ワードラインに形成したニッケルシリサイド膜にかかる熱工程を低減しつつコンタクトプラグ部分の抵抗も同時に低減することができ、メモリセルの更なる微細化に寄与することができる。
以下、本発明の詳細を図示の実施形態によって説明する。
(第1の実施形態)
図1及び図2は、本発明の第1の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図である。なお、本実施形態のメモリセルは、フローティングゲート(浮遊ゲート)とコントロールゲート(制御ゲート)を積層した2層ゲート構造であり、複数個が直列接続され、各々の直列接続部の両側にセレクトゲートを設けたNANDセルユニットを構成している。
図1及び図2は、本発明の第1の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図である。なお、本実施形態のメモリセルは、フローティングゲート(浮遊ゲート)とコントロールゲート(制御ゲート)を積層した2層ゲート構造であり、複数個が直列接続され、各々の直列接続部の両側にセレクトゲートを設けたNANDセルユニットを構成している。
まず、図1(a)に示すように、p型のシリコン基板11上に、シリコン酸化膜からなるトンネル絶縁膜12とリンドープの多結晶シリコンからなるフローティングゲート13を堆積する。続いて、フローティングゲート13,トンネル絶縁膜12,及びシリコン基板11をRIE等の異方性エッチングでエッチングして溝を形成した後、この溝内部にシリコン酸化膜を埋め込むことにより素子分離絶縁膜14を形成する。
次いで、全面にシリコン酸化膜やシリコン窒化膜からなるインターポリ絶縁膜(IPD)15を形成した後、セレクトゲートとなる領域上の前記インターポリ絶縁膜15の一部15aを開口する。続いて、リンドープ多結晶シリコン膜16を堆積し、CMP法などによって多結晶シリコン膜16の表面を平坦化した後、多結晶シリコン膜16上にシリコン窒化膜(キャップ層)17を堆積する。なお、この状態における矢視A−A’断面は図3(a)に示すようになる。
次いで、図1(b)に示すように、図1(a)で説明したフローティングゲートの加工方向に対して垂直方向に溝加工を行い、シリコン窒化膜17,多結晶シリコン膜16,インターポリ絶縁膜15,フローティングゲート13,及びトンネル絶縁膜12を分離することでワードラインを形成する。その後、基板11の表面にリンなどの不純物をイオン注入し熱処理を行うことにより、n型拡散層(ソース・ドレイン領域)18を形成する。
次いで、図1(c)に示すように、CVD法によってシリコン酸化膜19を堆積した後に、RIE法などの手法によってシリコン酸化膜19をエッチバックし、シリコン窒化膜17の表面を露出させる。さらに、基板コンタクト部分のシリコン酸化膜19を除去する。続いて、全面に窒化膜ライナー膜20を形成した後、CVD法によってBPSG等のシリコン酸化膜21を堆積し、CMPによりシリコン酸化膜21の表面を平坦化する。
次いで、図2(d)に示すように、RIE法などの手法でシリコン酸化膜21及びシリコン窒化膜20に対して開口を形成し、n型拡散層18の表面に達する第1のコンタクトホールを形成する。続いて、希フッ酸等の処理を用いることでn型拡散層18の表面に存在する自然酸化膜を除去した後にリンドープ多結晶シリコン膜22を堆積し、第1のコンタクトホールの外側の多結晶シリコン膜22をRIE等のプロセスでエッチバックすることにより、第1のコンタクトホール内部に多結晶シリコン膜22を埋め込み、第1のコンタクトプラグを形成する。その後、1000℃以上のRTA処理を加えることにより、多結晶シリコン膜22とn型拡散層18との間になおも存在する自然酸化膜層は凝集してしまい、完全なオーミックコンタクトを形成することができる。
次いで、図2(e)に示すように、シリコン窒化膜20、シリコン窒化膜キャップ層17及びシリコン酸化膜19の表層をRIE等の手法でエッチングし、多結晶シリコン膜16の表面を露出させる。続いて、希フッ酸等の薬液処理によってワードラインの多結晶シリコン膜16及び第1のコンタクトプラグの多結晶シリコン膜22の表面に存在する自然酸化膜を除去した後に、ニッケル膜をスパッタ堆積し、熱処理を行うことで、多結晶シリコン膜16,22をシリサイド化する。
その後、未反応のニッケル膜を塩酸加水や硫酸加水、アンモニア加水などの薬液でエッチング除去する。このとき、スパッタ堆積するニッケル膜厚を調節することで、コントロールゲートの多結晶シリコン膜16の全体をシリサイド化してニッケルシリサイド膜23にし、FUSI化する。一方、第1のコンタクトプラグでは、多結晶シリコン膜22の上部にのみニッケルシリサイド膜24を形成する。
ここで、基板コンタクト部分において、全ての多結晶シリコン膜22をシリサイド化するのではなく、多結晶シリコンとニッケルシリサイドとの積層構造で第1のコンタクトプラグを形成しているので、ニッケルシリサイド膜24と基板11の表面が直接接触するのを避けることができ、しかも基板11の表面がシリサイド化される等の不都合も生じない。
また、ワードラインは基本的には全ての多結晶シリコンがシリサイド化されたFUSI構造であるが、一部にシリサイド化されずに多結晶シリコンが残っていても問題はない。具体的には、コントロールゲートの多結晶シリコン膜16を上面側からシリサイド化し、底部がコントロールゲートとフローティングゲートとの間のインターポリ絶縁膜15に直接接するまでシリサイド化すればよい。このとき、望ましいのはコントロールゲートの全体が完全にシリサイド化することであるが、角部に一部多結晶シリコンが残っていてもその量が少ない限り殆ど問題とならない。
次いで、図2(f)に示すように、全面にシリコン窒化膜(ライナー膜)25,シリコン酸化膜26を堆積し、CMP等の手法によってシリコン酸化膜26の表面を平坦化する。この状態における矢視B−B’断面は図3(b)に示すようになる。続いて、RIE法などの手法でシリコン酸化膜26,シリコン窒化膜25に対して開口を形成し、ワードライン上のニッケルシリサイド膜23及び第1のコンタクトプラグ上部のニッケルシリサイド膜24に達する第2のコンタクトホールを形成する。その後、この第2のコンタクトホール内部に、スパッタ法やCVD法などの手法を用いてチタン膜及びチタン窒化膜を順に堆積することにより、Ti/TiN積層膜(バリアメタル膜)27を形成する。
このとき、Ti/TiN積層膜27は基板シリコンではなくニッケルシリサイド膜に対してのみオーミック接合を形成すればよいため、必ずしもTiSi2 を形成できる熱工程を加える必要はない。即ち、Ti膜を成膜する際にニッケルシリサイド膜表層に残る自然酸化膜を前処理などで除去しさえすれば、400℃程度の熱工程でも十分に低抵抗なオーミックコンタクトを形成することができる。
その後、Ti/TiN積層膜27が埋め込まれたコンタクトホール内部にCVD法等の手法により、第2のコンタクトプラグとしてのタングステン膜28を埋め込み、CMP等の手法でコンタクトホールの外側にあるタングステン膜28及びTi/TiN積層膜27を除去する。なお、図2(f)の断面図には、ワードライン上の第2のコンタクトプラグが示されていないが、他の断面においてワードライン上に第2のコンタクトプラグが形成されているのは言うまでもない。
最後に、コンタクトホール内部に埋め込まれたタングステン膜28に接続する配線層(図示せず)を形成することにより、フラッシュメモリ素子が完成する。
このように、本実施形態よれば、ワードラインはニッケルシリサイドのFUSI構造、基板コンタクト部は多結晶シリコンとニッケルシリサイドの積層構造としているので、耐熱性の低いニッケルシリサイド膜をワードライン領域にFUSIとして設けた場合においても、このシリサイド膜を形成した後の熱工程を十分に小さくすることができる。このため、ニッケルシリサイド膜の凝集等の問題を招くことなく、寄生抵抗やIPD絶縁膜の実効絶縁膜厚を小さくすることが可能となる。
即ち、ワードラインの寄生抵抗を低減するためにコントロールゲートをサリサイド工程による低抵抗のニッケルシリサイド膜23で形成しても、基板コンタクト部におけるコンタクトプラグでオーミックコンタクトを取るための熱工程を十分に低温化することができ、ニッケルシリサイド膜23の凝集を引き起こさずにメモリセルを形成することが可能となる。
また、本実施形態においては、リンドープ多結晶シリコンからなる第1のコンタクトプラグの上部をワードライン表面と同時にシリサイド化しているが、図2(c)における多結晶シリコン膜22のエッチバック量を調整することによって、第1のコンタクトプラグの多結晶シリコン領域をどの程度残すかも調節することができる。
(第2の実施形態)
図4は、本発明の第2の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図である。なお、図1及び図2と同一部分には同一符号を付して、その詳しい説明は省略する。
図4は、本発明の第2の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図である。なお、図1及び図2と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第1の実施形態と異なる点は、基板コンタクト部におけるニッケルシリサイド層をより深い位置まで形成したことにある。
前記図1(a)〜(c)に示す工程までは第1の実施形態と同様であり、本実施形態ではこれに続き、図4(a)に示すように、RIE法などの手法でシリコン酸化膜21及びシリコン窒化膜20に対して開口を形成し、n型拡散層18の表面に達する第1のコンタクトホールを形成する。続いて、希フッ酸等の処理を用いることでn型拡散層18の表面に存在する自然酸化膜を除去した後にリンドープの多結晶シリコン膜32を堆積し、第1のコンタクトホールの外側の多結晶シリコン膜をRIE等のプロセスでエッチバックすることにより、第1のコンタクトホール内部に多結晶シリコン膜32を埋め込み、第1のコンタクトプラグを形成する。
ここで、多結晶シリコン膜32のエッチバック量を第1の実施形態よりも多くし、多結晶シリコン膜32の上面をコントロールゲートとなる多結晶シリコン膜16の上面よりも低い位置にする。その後、1000℃以上のRTA処理を加えることにより、多結晶シリコン膜32とn型の拡散層18の間になおも存在する自然酸化膜層は凝集してしまい、完全なオーミックコンタクトを形成することができる。
次いで、図4(b)に示すように、シリコン窒化膜20、シリコン窒化膜キャップ層17及びシリコン酸化膜19の表層をRIE等の手法でエッチングし、多結晶シリコン膜16の表面を露出させる。続いて、希フッ酸等の薬液処理によってワードラインの多結晶シリコン膜16及び第1のコンタクトプラグの多結晶シリコン膜32の表面に存在する自然酸化膜を除去した後に、ニッケル膜をスパッタ堆積し、熱処理を行うことで、多結晶シリコン膜16,32の反応をニッケルシリサイド膜に変化させる。その後、未反応のニッケル膜を塩酸加水や硫酸加水、アンモニア加水などの薬液でエッチング除去する。このとき、スパッタ堆積するニッケル膜厚を調節することで、コントロールゲートの多結晶シリコン膜16の全体をシリサイド化してニッケルシリサイド膜23にし、FUSI化する。一方、第1のコンタクトプラグでは、多結晶シリコン膜32の上部にのみニッケルシリサイド膜34を形成するが、このニッケルシリサイド膜34の底部はコントロールゲートのニッケルシリサイド膜23の底部よりも低いものとなる。
これ以降は、先の実施形態と同様に、図4(c)に示すように、全面にシリコン窒化膜(ライナー膜)25,シリコン酸化膜26を堆積した後、シリコン酸化膜26,シリコン窒化膜25に対して、ワードライン上のニッケルシリサイド膜23及び第1のコンタクトプラグ上部のニッケルシリサイド領域34に達する第2のコンタクトホールを形成する。その後、この第2のコンタクトホール内部にTi/TiN積層膜(バリアメタル膜)27をスパッタ法やCVD法などの手法を用いて堆積する。
このとき、Ti/TiN積層膜27はニッケルシリサイド膜に対してのみオーミック接合を形成すればよいため、必ずしもTiSi2 を形成できる熱工程を加える必要はない。即ち、Ti膜を成膜する際にニッケルシリサイド膜表層に残る自然酸化膜を前処理などで除去しさえすれば、400℃程度の熱工程でも十分に低抵抗なオーミックコンタクトを形成することができる。
その後、先の実施形態と同様に、Ti/TiN積層膜27が埋め込まれたコンタクトホール内部に、第2のコンタクトプラグとしてのタングステン膜28を埋め込む。最後に、コンタクトホール内部に埋め込まれたタングステン膜28に接続する配線層(図示せず)を形成することにより、フラッシュメモリ素子が完成する。
このように本実施形態によれば、ワードラインはニッケルシリサイドのFUSI構造、基板コンタクト部は多結晶シリコンとニッケルシリサイドの積層構造としているので、第1の実施形態と同様の効果が得られる。さらに、基板コンタクト部におけるニッケルシリサイド膜34を、コントロールゲートとしてのニッケルシリサイド膜23よりも低い位置まで形成しているので、基板コンタクト部における多結晶シリコン膜32の厚みを小さくすることができ、これにより基板コンタクト部における直列抵抗をより低減することが可能となる。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、複数の不揮発性メモリセルを直列接続してNANDセルユニットを構成した例を説明したが、これに限らず、浮遊ゲートと制御ゲートの2層ゲート構造のメモリセルを有する各種の不揮発性半導体記憶装置に適用することができる。また、第1のコンタクトプラグの下層は必ずしも多結晶シリコン膜に限定されるものではなく、シリコンを含む半導体材料であればよい。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、複数の不揮発性メモリセルを直列接続してNANDセルユニットを構成した例を説明したが、これに限らず、浮遊ゲートと制御ゲートの2層ゲート構造のメモリセルを有する各種の不揮発性半導体記憶装置に適用することができる。また、第1のコンタクトプラグの下層は必ずしも多結晶シリコン膜に限定されるものではなく、シリコンを含む半導体材料であればよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
11…p型シリコン基板
12…トンネル絶縁膜
13…リンドープ多結晶シリコン膜(フローティングゲート)
14…素子分離絶縁膜
15…インターポリ絶縁膜
16…リンドープ多結晶シリコン膜(コントロールゲート)
17…シリコン窒化膜(キャップ層)
18…n型拡散層(ソース・ドレイン領域)
19…シリコン酸化膜
20…シリコン窒化膜(ライナー膜)
21…シリコン酸化膜
22…リンドープ多結晶シリコン膜
23…ニッケルシリサイド膜
24…ニッケルシリサイド膜
25…シリコン窒化膜
26…シリコン酸化膜
27…Ti/TiN積層膜(バリアメタル膜)
28…タングステン膜
32…リンドープ多結晶シリコン膜
34…ニッケルシリサイド膜
12…トンネル絶縁膜
13…リンドープ多結晶シリコン膜(フローティングゲート)
14…素子分離絶縁膜
15…インターポリ絶縁膜
16…リンドープ多結晶シリコン膜(コントロールゲート)
17…シリコン窒化膜(キャップ層)
18…n型拡散層(ソース・ドレイン領域)
19…シリコン酸化膜
20…シリコン窒化膜(ライナー膜)
21…シリコン酸化膜
22…リンドープ多結晶シリコン膜
23…ニッケルシリサイド膜
24…ニッケルシリサイド膜
25…シリコン窒化膜
26…シリコン酸化膜
27…Ti/TiN積層膜(バリアメタル膜)
28…タングステン膜
32…リンドープ多結晶シリコン膜
34…ニッケルシリサイド膜
Claims (5)
- 浮遊ゲートと制御ゲートを有する2層ゲート構造からなり、ワード線となる制御ゲートがニッケルシリサイド膜で形成され、半導体基板上に配列形成された複数の不揮発性メモリセルと、
前記基板の表面のコンタクトすべき基板コンタクト部に設けられ、下層が半導体で上層がニッケルシリサイド膜で形成された第1のコンタクトプラグと、
前記制御ゲート上及び前記第1のコンタクトプラグ上に形成され、各々を上部の配線層にそれぞれ接続するための第2のコンタクトプラグと、
を具備してなることを特徴とする不揮発性半導体記憶装置。 - 前記第1のコンタクトプラグの下層は多結晶シリコン膜であり、前記第2のコンタクトプラグはタングステン膜であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記第1のコンタクトプラグのニッケルシリサイド膜の底部は、前記制御ゲートの底部よりも低いものであることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 半導体基板上に、浮遊ゲートと制御ゲートを有する2層ゲート構造からなり、ワード線となる制御ゲートが多結晶シリコン膜で形成された複数の不揮発性メモリセルを形成する工程と、
前記基板の表面とコンタクトすべき基板コンタクト部上に多結晶シリコン膜を形成する工程と、
前記制御ゲートの多結晶シリコン膜を上面側からシリサイド化し、底部が前記制御ゲートと浮遊ゲートとの間の電極間絶縁膜に直接接するニッケルシリサイド膜を形成すると共に、前記基板コンタクト部の多結晶シリコン膜の上部をシリサイド化し、前記多結晶シリコン膜とニッケルシリサイド膜との積層構造からなる第1のコンタクトプラグを形成する工程と、
前記制御ゲートと前記第1のコンタクトプラグを上部の配線層にそれぞれ接続するための第2のコンタクトプラグを形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記基板コンタクト部上に多結晶シリコン膜を形成する際に、該多結晶シリコン膜の上面が前記制御ゲートの上面よりも低くなるように形成し、
前記基板コンタクト部の多結晶シリコン膜の上部をシリサイド化してニッケルシリサイド膜を形成する際に、該ニッケルシリサイド膜の下面が前記制御ゲートの下面よりも低くなるように形成することを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。
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