JP2011086934A - 金属シリサイド層を含む半導体素子及びその半導体素子の製造方法 - Google Patents

金属シリサイド層を含む半導体素子及びその半導体素子の製造方法 Download PDF

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Abstract

【課題】金属シリサイド層を含む半導体素子及びその半導体素子の製造方法を提供する。
【解決手段】基板ドーピングに係わりなく均一厚を有する微細金属シリサイド層を製造する方法から形成された素子を開示し、絶縁層からシリコン基板の非晶質化された(amorphousized)表面層の分離によって、平面ベーカンシ(planar vacancy)が形成される。金属ソースは、絶縁層を貫通してベーカンシと連結されたコンタクトホールを介して、ベーカンシに入っていく。熱処理を介して、ベーカンシ内の金属を金属シリサイドに変換させる。該分離は、非晶質(amorpous)シリコンを結晶質(crystalline)シリコンに変換させることによって誘導されうる。
【選択図】図3J

Description

本発明は、均一厚の金属シリサイド層を含んだ半導体素子、及びその半導体素子を製造する方法に関する。
半導体物質から形成された集積回路は、マイクロプロセッサのようなデジタルロジック回路に幅広く使われるマイクロ電子素子、及び衛星から消費者電子製品に至る製品のためのメモリ素子を具現するものである。高速及び高集積度のためのスケーリングを介して獲得された技術発展とプロセス向上とを含む半導体チップ製造技術の発展は、デジタルロジック・システムの性能を向上させた。
形成されたシリサイド層を含んだ半導体素子は、ソース領域及びドレイン領域を有する電界効果トランジスタ(FET:field effect transistor)でありうる。電界効果トランジスタ(FET)と、他の関連する絶縁されたゲート電子素子とが、CMOS(complementary metal oxide semiconductor)集積回路の主要要素である。MOSFETは、一般的に半導体基板に形成され、近接して離隔された2つのドーピングされた領域(「ソース」及び「ドレイン」)を含む。前記2つの領域間の領域がチャネルである。薄い絶縁層がチャネル上にじかに形成される。ゲート電極と呼ばれる導電層物質は、前記チャネルのすぐ上のゲート絶縁層を、真上で完全に覆うように配される。ゲート電極に印加される電圧が、チャネル領域の導電性特性に影響を及ぼし、それによって、FETがオン(ON)またはオフ(OFF)に変わる。コンタクトホールを介して通過できる電気的コンタクト(電極)を提供するために、導電性物質が「ソース」及び「ドレイン」領域の各上面に適用されうる。集積回路の製造において、典型的には、金属シリサイド・コンタクト、電極、そして回路素子間のインターコネクタが形成される(特許文献1参照)。
特許文献2及び特許文献3に記述された半導体素子を形成する一般的な方法によれば、層間誘電膜(ILD:interlayer dielectric layer)がシリコン層のドーピングされたソース及びドレイン(S/D)領域に形成され、その後、シリコン層の各ソース及びドレイン領域の所定部分を露出させるために、垂直孔が層間誘電膜を貫通して形成される。その後、コンタクトホールを介して露出されたS/D領域は、イオンドーピングによって非晶質化されうる。その後、露出されたS/D領域の上部及びコンタクトホールの側壁に沿って障壁金属層が形成されうる。その後、シリサイド層が、さらなる熱処理によって、コンタクトホールの底のS/D領域に形成される。次に、導電性プラグが各垂直孔に形成される。
半導体素子を形成する他の一般的な方法によれば、シリサイド層がS/D領域にまず形成され、その後、層間誘電膜がシリサイド層に形成される。その後、垂直孔がシリサイド層を露出させるために、層間誘電膜を貫通して形成され、次に、導電性プラグが垂直孔に形成される。
コンタクトホール内の半導体(基板)を有する低抵抗コンタクトを形成するために、耐火(refractory)金属フィルムが、半導体基板の「ソース」及び「ドレイン」領域のコンタクト領域を覆うように蒸着される。次の段階は、熱処理であり、熱処理の間、耐熱金属シリサイド層を生成するために、耐火金属が半導体物質と反応する。チタンは、結果として得られるチタンシリサイド(TiSi)がp型半導体及びn型半導体のうちいずれか一つと、低いショットキー障壁を形成するため魅力的である。さらに、チタンは、コンタクト領域を不回避に覆う自然酸化膜を容易に減らす。
コンタクトホールのアスペクト比(高さ/幅)は、集積度が増大するにつれて、だんだんと大きくなる。金属スパッタリング技術を介して高アスペクト比を有する微小コンタクトホールの底面に耐火金属を適切に蒸着することは、不可能ではないが、困難である。
半導体素子メーカーは、露出された半導体表面上に、特に高いアスペクト比を有する微小コンタクトホール内に、耐火金属層、または耐熱金属シリサイド層を成長させるために化学気相蒸着(CVD)を使用することを試みている。しかし、耐火金属は、コンタクト領域の導電(ドーパント)型に依存して、半導体表面で異なる成長を見せる。耐火金属が高濃度ドーピングされたp型コンタクト領域と、高濃度ドーピングされたn型コンタクト領域とに同時に蒸着されるとき、高濃度ドーピングされたp型コンタクト領域の耐火金属層は、高濃度ドーピングされたn型コンタクト領域の耐火金属層と、厚みが異なってしまう。耐火金属層の1層が最適化されれば、他の耐火金属層は、さらに薄くなってしまう。一方、前記他の耐火金属層が最適化されれば、前記耐火金属層がさらに薄くなり、物質が浪費され、かつ漏れ電流が増加しうる。
現在、シリサイドコンタクトを含む数百万のFETが、マイクロプロセッサ(CPUs)を構成する各半導体チップ、及び静的RAM(random−access memory)(SRAM)及び動的RAM(DRAM)のような揮発性メモリ回路に形成されて互いに連結される。特別なFETは、NANDフラッシュメモリ素子及びNORフラッシュメモリ素子のような非活性メモリ素子にデータを保存するために、メモリセル・トランジスタとして使われる。メモリセル・トランジスタのそれぞれは、1ビットデータまたは2つ以上のビットを保存する。1ビットを保存することができる不揮発性メモリFETは、単一レベルセル(SLC:single level cell)と呼ばれる。2つ以上のビットを保存することができる不揮発性メモリFETは、多重レベルセル(MLC:multi level cell)と呼ばれる。
米国特許第4,337,476号明細書 米国特許第6,440,828号明細書 米国特許出願第2005−0124128号
本発明の目的は、高度にスケーリングされて微細なサイズに縮小された超高集積半導体素子に適用するのに適した構造を有する金属シリサイド層を含む半導体素子を提供することである。
本発明の他の目的は、金属シリサイド層の形成工程時の熱負担を最小化することによって、超高集積半導体素子の製造工程での全体的な熱負担を減らすことができ、単位素子のピッチ(pitch)が縮小したとしても、単位素子間の設計マージンを確保することができ、それによって、製品サイズをさらに小型化することができる半導体素子の製造方法を提供することである。
本発明の思想の一側面は、基板ドーピングと係わりなく均一厚を有する微細金属シリサイド層を製造する方法を提供する。本発明の思想の他の側面は、少ない工程段階を利用することによって、工程効率を上昇させ、製造工程時間とコストとを減らすことができる、金属シリサイド層を含む半導体素子(例えば、電界効果トランジスタ)を製造する方法を提供する。本願発明の思想のさらに他の側面は、シリコン基板に形成された微細金属シリサイド層を含むメモリチップ、メモリモジュール、CMOSイメージングチップ、不揮発性メモリカード、ソリッドステート・ドライブ(SSD)、及びコンピュータ・システムを提供する。
本発明の思想の多様な実施形態は、少ない材料、少ない工程ステップを利用し、微細金属シリサイド層(例えば、約1Å〜100Åの均一厚を有する)を含んだ半導体素子を提供する方法を提供する。
本発明の思想の一側面は、基盤になるシリコン基板のドーピング型に係わりなく、素子のサイズに基づいて、選択的に調節された均一厚を有する微細シリサイド層を形成する方法を提供する。本発明の思想の多様な実施形態による方法は、金属シリサイド層を形成するために金属を反応させ、導電性プラグの障壁金属層を形成するために一般的に使われる熱処理を多目的に使用することによって、金属シリサイド層を形成する少なくとも1つの一般的な工程段階(例えば、少なくとも1つの熱処理工程)を排除する。本発明の思想の多様な実施形態によって、金属シリサイドの均一厚の精密な制御が、金属シリサイド層が形成される基板のドーピング型と係わりなく提供される。
シリコン基板に半導体素子を形成する方法は、シリコン基板の第1領域と、前記第1領域に近接したシリコン基板の第2領域上とに、直接絶縁層を形成する段階と、(第1熱処理を介して)絶縁層とシリコン基板との間に、TH1の高さを有する第1ベーカンシ(vacancy)を形成する段階と、前記絶縁層を貫通して前記第1ベーカンシに連結される第1ホールを形成する段階と、前記第1ホールを介して前記第1ベーカンシ内部に金属を蒸着する段階と、前記第1ベーカンシに蒸着された金属に第2熱処理を適用する段階と、を含む。前記ベーカンシ空間内で、前記第1領域のシリコン基板上に、微細金属シリサイド層を形成するために、前記第2熱処理の間、シリコン基板の第1領域のシリコンと蒸着された金属とを反応させる。前記ベーカンシと前記結果として得られる金属シリサイドは、典型的には平面であり、均一厚を有する。
本発明の思想の他の側面は、第1領域内でシリコン基板の表面を非晶質化させる段階と、前記第1領域と、前記第1領域に近接した基板の第2領域上部とに、直接絶縁層を形成する段階と、絶縁層とシリコン基板との間の前記第1領域に、第1ベーカンシを形成するために、前記第1領域の非晶質シリコン層を結晶化させる段階と、前記絶縁層を貫通して前記第1ベーカンシに連結される第1ホールを形成する段階と、前記第1ホールを介して前記第1ベーカンシ内に金属を蒸着する段階と、前記第1ベーカンシに蒸着された金属に熱処理を適用する段階と、を含むシリコン基板に金属シリサイド層を形成する方法を提供する。
本発明の思想のさらに他の側面は、微細金属シリサイド層を含む半導体素子(例えば、電界効果トランジスタ(FET))を提供する方法を提供する。
本発明の思想のさらに他の側面は約1Å〜100Åの均一厚を有する微細金属シリサイド層を含む電界効果トランジスタ(FET)を含んだ装置を提供する。
本発明の思想の多様な他の側面は、シリコン基板に形成された微細金属シリサイド層を含むマイクロプロセッサ、電界効果トランジスタ、揮発性メモリ素子、不揮発性メモリ(NVM)素子、またはCMOSイメージング回路を提供する。
本発明の思想のさらに他の側面は、シリコン基板上に形成された約1Å〜100Åの均一厚を有する微細金属シリサイド層を含む装置を提供する。該装置は、システムバスに連結された中央プロセシング部(CPU)と、前記システムバスに連結され、不揮発性メモリ(NVM)素子及びメモリ・コントローラを具備したデータ保存素子と、を含むコンピュータ・システムでありうる。前記コンピュータ・システムは、パソコン、ネットワーク・ファイル・サーバ、携帯電話、パーソナル・デジタル・アシスタント(PDA)、デジタルカメラ、カムコーダ、ポータブル・オーディオプレーヤ、またはポータブル・メディアプレーヤ(PMP)でありうる。
以下の説明で、ある層が他の層の上に存在すると記述されるとき、それは、他の層の真上に存在することもあり、その間に第3の層が介在することもある。また図面で、各層の厚みや大きさは、説明の便宜及び明確性のために誇張され、図面上での同一符号は、同じ要素を指す。本明細書で使われているように、用語「及び/または」は、当該列挙された項目のうちいずれか一つ及び一つ以上のあらゆる組み合わせを含む。
本明細書で使われた用語は、特定実施形態を説明するために使われ、本発明を制限するためのものでない。本明細書で使われているように、単数形態は、文脈上それ以外の場合を明確に指すものではないならば、複数の形態を含むことができる。また、本明細書で使われる場合、「含む(comprise)」及び/または「含むところの(comprising)」は、言及した形状、数字、段階、動作、部材、要素及び/またはそれらグループの存在を特定するものであり、一つ以上の他の形状、数字、動作、部材、要素及び/またはグループの存在または付加を排除するものではない。
本明細書で、第1,第2のような用語が多様な部材、部品、領域、層及び/または部分を説明するために使われるが、それらの部材、部品、領域、層及び/または部分は、それら用語によって限定されるものではないことは自明である。それらの用語は、1つの部材、部品、領域、層または部分を、他の領域、層または部分と区別するためだけに使われる。従って、以下で述べる第1部材、部品、領域、層または部分は、本発明の開示から外れることがなければ、第2部材、部品、領域、層または部分を指すことができる。
本発明によれば、半導体素子の電気的特性を向上させるために必要な金属シリサイド層の形成時に、前記金属シリサイド層の形成のための別途の工程を行わずとも、所望の位置で隣接した導電層の形成時に付随的に形成されうる。本発明による半導体素子の製造方法において、金属シリサイド層は、非晶質シリコンの結晶化による収縮現象の結果として形成されるベーカンシ(vacancy)内に形成されるので、前記金属シリサイド層の厚みは、前記ベーカンシの幅によって制限され、高度にスケーリングされた超高集積半導体素子に適用するのに適した超薄膜状の非常に微細な金属シリサイド層を形成することが可能である。また、本発明による半導体素子の製造方法では、前記金属シリサイド層を形成するための別途の工程が不要である。すなわち、半導体素子の製造工程に必要な必須工程に伴う熱を利用し、また半導体素子を具現するのに必須的に形成せねばならない導電層の形成時に使われる金属ソースまたは金属前駆体を、前記金属シリサイド層の形成に必要な金属ソースとして利用し、半導体素子の製造工程に必要な必須工程と同時に、付随的に前記金属シリサイド層を形成することになる。
また、本発明による半導体素子の製造方法によれば、単位素子のピッチ(pitch)が微細な寸法に縮小しても、それらの間に金属シリサイド層を形成することが可能である。従って、半導体素子の製造時に、単位素子間の設計マージンを確保しつつ、半導体素子の電気的特性を向上させることによって、製品サイズをさらに小型化することができ、製品のコスト競争力を向上させることができる。
本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による、図2Eに図示された伝導性プラグを含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による、図2Eに図示された伝導性プラグを含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による、図2Eに図示された伝導性プラグを含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による、図2Eに図示された伝導性プラグを含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による、図2Eに図示された伝導性プラグを含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図4Fに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図4Fに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図4Fに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図4Fに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図4Fに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図4Fに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図5Cに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図5Cに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による、金属シリサイド層を含む図5Cに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による2段(bi−level)金属シリサイド層を含む図6Cに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による2段(bi−level)金属シリサイド層を含む図6Cに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による2段(bi−level)金属シリサイド層を含む図6Cに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。 本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による図8Fに図示された電界効果トランジスタ(FET)を含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による図8Fに図示された電界効果トランジスタ(FET)を含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による図8Fに図示された電界効果トランジスタ(FET)を含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による図8Fに図示された電界効果トランジスタ(FET)を含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による図8Fに図示された電界効果トランジスタ(FET)を含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態による図8Fに図示された電界効果トランジスタ(FET)を含む半導体素子の製造方法を示す断面図である。 本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ(FET)である。 本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ(FET)である。 本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ(FET)である。 本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ(FET)である。 本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ(FET)である。 本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ(FET)である。 本発明の思想の典型的な実施形態によるDRAMメモリ素子のセル領域に係わる平面図である。 本発明の思想の典型的な実施形態によるDRAMメモリ素子のコア/周辺領域に係わる平面図である。 図15Aでの15C1−15C1’切断線及び図15Bでの15C2−15C2’切断線に沿って切断した断面図である。 本発明の思想の典型的な実施形態による、図15Aでの15C1−15C1’切断線及び図15Bでの15C2−15C2’切断線に沿って切断したDRAM素子の断面図である。 本発明の思想の一実施形態によって製造された金属シリサイド層を有するCMOSイメージセンサに係わるブロック・ダイアグラムである。 図17AのCMOSイメージセンサの周辺ロジック領域に形成された、本発明の思想によって製造された金属シリサイド層を含む電界効果トランジスタ(FET)の断面図である。 本発明の思想の一実施形態によって製造された金属シリサイドを具備した電界効果トランジスタ(FET)を含むメモリ・モジュールに係わる平面図である。 本発明の思想の1つの典型的な実施形態によって製造された金属シリサイド層を具備した電界効果トランジスタ(FET)を含むメモリカード内の不揮発性メモリ素子に係わるブロック・ダイアグラムである。 本発明の思想の1つの典型的な実施形態によって製造された金属シリサイド層を具備した半導体素子を含むコンピュータ・システムに係わるブロック・ダイアグラムである。
以下、本発明の技術的思想による実施形態について、添付図面を参照しつつ詳細に説明する。しかし、本発明の技術的思想による実施形態は、さまざまな他の形態に変形され、本発明の範囲が以下で述べる実施形態によって限定されるものであると解釈されることがあってはならない。本発明の技術的思想による実施形態は、当業界で平均的な知識を有した者に、本発明をさらに完全に説明するために提供されるものである。添付図面で、同じ符号は、終始同じ要素を意味する。さらに、添付図面での多様な要素と領域は、概略的に示されている。従って、本発明は、添付図面に図示された相対的な大きさや間隔によって制限されるものではない。
図1Aないし図1Fは、本発明の思想の第1の典型的な実施形態による金属シリサイド層180及び導電性プラグ170Aを含む半導体素子の製造方法を示す断面図である。
図1Aを参照すれば、シリコン基板100、例えば、一般的な第1導電型の単結晶シリコン基板が提供される。代替実施形態で、半導体基板100は、非半導体基板(例えば、SOI:silicon on insulator)上に形成されたエピタキシャル成長シリコン層でありうる。第1導電型は、p型またはn型でありうる。説明の便宜のために、本開示は、p型半導体基板100を使用して、例示プロセスを説明する。素子分離膜(トレンチ分離膜、例えば、薄いトレンチ分離膜(STI)、図15Cに図示された1010など)が半導体基板100に、少なくとも1つの活性領域を定義するために、シリコン基板100に埋め込まれて形成される。本発明の思想の多様な実施形態で、図1Aないし図1Fの断面図に示されたシリコン基板の部分は、シリコン基板100の活性領域内にある。
図1Bを参照すれば、シリコン基板100の露出された表面の層は、基板100をプラズマガス130、例えば、C(ここで、x及びyは、1から10までの整数であり、望ましくは、C、C、C及びC)及び/またはO及び/またはArに露出させることによって、非晶質シリコン層132に変換される。非晶質シリコン層132を形成するために、シリコン層100が約1,000wattのバイアスパワーを有するプラズマ装置の反応チャンバ内に配され、プラズマガス130がチャンバに供給される。
図1Cを参照すれば、第1絶縁層150がシリコン基板に形成される。第1絶縁層物質150が、図1Cに図示された活性領域を覆い、また図1Cに図示された活性領域の外部まで拡張する。第1絶縁層150は、隣接する分離領域(例えば、トレンチ分離膜(STI)、図1Cには図示されていないが、図15Cには図示されている)を覆うように拡張され、このようなオーバーラップが、シリコン基板100上部の第1絶縁層150を支持する基盤を提供する。結晶化されたシリコン層132Aと第1絶縁層150とのインターフェースは、隣接した分離領域(図1Cには図示されていないが、図15Cに図示されている)と第1絶縁層150とのインターフェースとは異なる特性(例えば、異なる接合特性)を有することができる。
第1絶縁層150は、複数の層間誘電層(例えば、150−1,150−2,150−3,150−4,150−5など)及び複数のストレス制御層150−6を含むことができる。
第1絶縁層150が形成され、TOSZ(tonen silazene)のようなポリシラザン(polysiazane)型無機SOG(spin on glass)、またはフォトレジスト層、またはBPSG(borophosphosilicate glass)、USG(undopedsilicate glass)、FOX(flowable oxide)、TEOS(tetraethyl orthosilicate)、HDP−CVD(high−density plasma chemical vapor deposition)酸化膜のような酸化物、または酸化物と窒化物との化合物を含むことができる。
第1絶縁層150は、スピンコーティング法によって、非晶質シリコン層132に形成されうる。第1絶縁層150は、BPSG、PSG(phosphosilicate glass)、USG、SOG、FOX、TEOS、PE−TEOS(plasma−enhanced tetraethyl orthosilicate)、HDP−CVD酸化膜のようなシリコン酸化膜からなる絶縁層を含むことができる。第1絶縁層150は、CVD(chemical vapor deposition)工程、LPCVD(low−pressure chemical vapor deposition)工程、PECVD(plasma−enhanced chemical vapor deposition)工程、HDP−CVD(high−density plasma chemical vapor deposition)工程などによって形成されうる。第1絶縁層150は、CMP(chemical mechanical polishing)工程で平坦化されうる。
第1熱処理は、第1絶縁層150を形成するために、第1絶縁層物質を処理するべく、一般的に必要である。第1熱処理は、約600℃ないし800℃の高温で適用されうる。第1絶縁層150を形成するために、約600℃ないし800℃の高温で、熱処理が適用される間、非晶質シリコン層132が、結晶化されたシリコン層132Aを形成するために結晶化されうる。
非晶質シリコン層132の結晶化の間、近接分離領域は収縮しない一方、結晶化されたシリコン層132Aが体積収縮するために、第1絶縁層150の分離及び宙浮き(suspension)に起因し、水平(planar)ベーカンシ160が、図1Cに図示された活性領域の上部に形成される。結晶化されたシリコン層132A及び第1絶縁層150間のインターフェースに沿って形成されたベーカンシ160は、約1Åから100Åまでの均一高さHV1を有する。
図1Dを参照すれば、第1絶縁層150の一部を除去し、ベーカンシ160と連結される垂直孔、すなわち、図1Cに図示された活性領域上部の第1絶縁層150を貫通するコンタクトホール150Hを形成するために、エッチング工程が行われる。コンタクトホール150Hは、基板100を露出させる。コンタクトホール150Hの底の、基板100の結晶化されたシリコン層132Aの部分は、コンタクトホール150Hを形成するために第1絶縁層150を除去する間、除去されてよく除去されなくてもよい。
図1Eを参照すれば、金属含有層170は、PVE、CVDまたはALD(atomic layer deposition)を利用し、コンタクトホール150H内と、第1絶縁層150上とに形成される。金属含有層170は、コンタクトホール150H内にコンタクト・プラグ170A(図1F)を形成する。また、金属含有層170を形成する物質は、ベーカンシ160を満たす。金属含有層170は、チタン(Ti)、窒化チタン(TiN)、チタンタングステン(TiW)、チタン/窒化チタン、コバルト(Co)、ニッケル(Ni)、ハフニウム(Hf)、プラチナ(Pt)、タングステン(W)、チタンタングステン(TiW)、チタン/窒化チタン、タンタル(Ta)、窒化タンタル(TaN)など及びそれらの組合せのような障壁金属層172と、タングステン(W)のような導電性金属層174とを含むことができる。本実施形態で、障壁金属層172と金属シリサイド層180とがほぼ同一時に形成され、金属シリサイド層180は、障壁金属層と同じ成分物質、例えば、Tiを有する。
Ti/TiNからなる障壁金属層172を形成するために、ALDまたはCVDを利用するとき、チタンソースガスとして、TiClガスが垂直孔(150H)に供給され、TiClの一部が障壁金属層を形成し、TiClの他の一部は水平(planar)ベーカンシ160内に流れる。TiClガスは、障壁金属層172を形成するための同一工程温度である約400℃ないし600℃の温度で、結晶化されたシリコン層132Aと反応する。結晶化されたシリコン層132AとTiClガスとの反応は、金属シリサイド層180、例えば、TiSiを形成する。
PVD法を利用してTi/TiNを形成するために、TiターゲットがTi/TiN障壁金属層172を形成するために使われうる。PVDの間、スパッタリングによってTiターゲットから分離されたTiパーティクルの一部が金属障壁層172を形成し、Tiパーティクルの他の一部が平面(planar)ベーカンシ160の内部に流れる。平面(planar)ベーカンシ160内のTiパーティクルは、金属シリサイド層(TiSi)180を形成するために、障壁金属層172形成のための同一工程温度である約400℃ないし800℃の温度で、結晶化されたシリコン層132Aと反応する。
従って、平面(planar)ベーカンシ160内部に流れた金属含有層170の障壁金属層172を形成する物質は、約5Åないし100Åまでの厚みを有する金属シリサイド層180を形成するために、第1絶縁層150の下部で結晶化されたシリコン層132Aの表面と結合する。例えば、金属障壁層172としてTi/TiNを利用する場合に、結果として得られる金属シリサイド層180は、チタンシリサイド(TiSi)を含む。結果として得られる金属シリサイド層180の厚みは、平面(planar)ベーカンシ160の1Åから100Åまでの高さHV1によって制限されて調節される。
本発明の思想の多様な代替実施形態で、金属含有層170は、Ti、TiN、Co、Ni、Hf、Pt、またはWのうち一つなど、ただ一つの単一金属からなってもよい。このような場合に、単一金属層は、金属シリサイド層180を形成するために、第1絶縁層150下部の結晶化されたシリコン層132Aと反応する。従って、金属シリサイド層は、垂直孔(150H)の底部分に隣接し、下部の結晶化されたシリコン層132Aから形成される。
図1Fを参照すれば、コンタクトホール150H外部の第1絶縁層150上に形成された金属含有層170の平面の残りを除去することによる除去工程が金属層上で行われ、導電型プラグ170Aが形成される。金属含有層170の平面の残りは、CMP(chemical mechanical polishing)、または第1絶縁層150の上面がさらに露出されるまでエッチバック(etch back)するなどの平坦化工程を利用して除去されうる。
次に、ポリシリコン層が絶縁層上に蒸着される。絶縁層及びポリシリコンの一部は、半導体基板100の活性領域上にポリシリコンのゲート電極とゲート絶縁層とを形成するために、フォトリソグラフィ工程によって除去される。
図15Cは、本発明の思想の実施形態によって(例えば、図1Aから図1Fまでの方法によって)形成された金属シリサイド層180を含んだDRAMのメモリセル領域とコア/周辺領域との断面図を示している。図15Cを参照すれば、切断線15C1−15C1’は、図15Aに図示されたDRAM素子のメモリセル領域の断面図であり、切断線15C2−15C2’は、図15BのDRAM素子のコア/周辺領域の断面図である。
メモリセル領域で、コンタクト・プラグ170A及び金属シリサイド層180は、メモリセル・トランジスタ1020のS/D領域1032と、電気的コンタクトを作る。周辺/コア領域で、コンタクト・プラグ170A及び金属−シリサイド層180は、低電圧(LV)トランジスタ1050及び/または高電圧(HV)トランジスタ1050のゲート電極のS/D領域に形成される。金属シリサイド層180は、各トランジスタのS/D領域上に、コンタクト・プラグ170Aを覆い包みつつ形成される。図1Aから1Fまでで図示された第1絶縁層150は、層間誘電層150−1,150−2,150−3に対応し、セル領域では、単に図15Cに図示されたストレス制御層150−6に対応する。図15Cに図示されているように、第1絶縁層150,150−1,150−2,150−3及び150−6は、トランジスタのS/D領域1032,1034の上部、及びトランジスタのS/D領域1032,1034の外部に形成される。図15Cに図示されているように、第1絶縁層150,150−1,150−2,150−3及び150−6は、トランジスタのゲート領域1032,1034の上部、及びシリコン基板100の活性領域302A、302Bを取り囲むトレンチ分離膜100の上部に拡張する。
図2Aないし図2Eは、本発明の思想の他の典型的な実施形態による、図2Eに図示された金属シリサイド層180を含む半導体素子の製造方法を示す断面図である。本典型的な実施形態で、図1Aないし図1Dに説明される段階は、垂直孔(コンタクトホール)及び図1D及び図2Aで図示された平面ベーカンシを獲得するためにまず行われる。
図2Aを参照すれば、コンタクトホール150Hとベーカンシ160とを形成した後、ベーカンシ160が空き状態に維持される間、金属ライナ252及びキャッピング層254が、垂直孔(150H)内と第1絶縁層150上とにコンフォーマルに形成される。金属ライナ252は、Co、Ni、Hf、Pt、WまたはTiのうち、一つまたはそれ以上を含むことができる。キャッピング層254はTiNを含むことができ、金属ライナ252が、シリサイデーション(silicidation)反応のための熱処理の間に酸化されることを防止するために形成される。
PVD、CVD、MOCVD、ALDまたは無電解メッキ法を使用し、金属ライナ252を形成する間、コンタクトホール150Hに供給された金属ソースの一部が、金属ライナ252を形成するために使われ、金属ソースの他の一部が、平面ベーカンシ160の内部に流れる。
図2Bを参照すれば、第1金属シリサイド層260が、金属ライナ252と結晶化されたシリコン層132Aとが反応することによって、垂直孔(150H)の底部分近くに形成され、第2金属シリサイド層180は、平面ベーカンシ内に入った同一金属ソースが、結晶化されたシリコン層132Aと反応することによって形成される。第1金属シリサイド層260及び第2金属シリサイド層180は、RTA(rapid thermal annealing)によって形成される。Coが金属ライナとして使われた場合に、RTA工程は、約400℃から600℃の温度で行われる。Niが金属ライナとして使われた場合に、RTA工程は、約250℃から350℃の温度で行われる。
図2Cを参照すれば、金属ライナ252及びキャッピング層254の未反応部分が除去される。さらなる熱処理が、約700℃から1,100℃の温度で、結果として得られる構造物に依存してさらに行われる。
図2Dを参照すれば、前述の実施形態のように、障壁金属層172及び導電性金属層174を含む金属含有層170が、第1絶縁層上150と、垂直孔(コンタクトホール)150H内とに形成される。
図2Eを参照すれば、図1Fでのように、第1絶縁層150の上面が露出されるまで、CMPまたはエッチバックを利用して金属含有層170を除去することによって、導電性プラグ170Aが、垂直孔(コンタクトホール)150H内に残りつつ形成される。
本実施形態で、第1金属シリサイド層260は、第1金属シリサイド層180の一部として形成されうる。また、金属シリサイド層180,260のソース金属は、障壁金属層172と異なる成分物質でありうる。
図3Aないし図3Jは、本発明の思想のさらに他の典型的な実施形態による、金属シリサイド層180を含む図3Jに図示された電界効果トランジスタ(FET)を製造する方法を示す断面図である。
図3Aを参照すれば、第1導電型のシリコン基板100、例えば、一般的な単結晶シリコン基板、またはエピタキシャル成長シリコン基板が提供される。ゲート誘電層312、第1ゲート導電層314、第2ゲート導電層316及びキャッピング絶縁層318が、順次に基板100の活性領域上に蒸着され、それによって、ゲートスタック構造310が形成される。活性領域302は、メモリ素子のメモリセル・アレイ領域または周辺回路領域に存在しうる。
第1ゲート導電層314及び第2ゲート導電層316は、FETのゲート電極を構成する。第1ゲート導電層314は、ドーピングされたポリシリコンから形成されうる。第2ゲート導電層316は、金属シリサイド(例えば、WSi)または金属から形成されうる。キャッピング絶縁層318は、シリコン窒化物から形成されうる。
図3Bを参照すれば、ゲートスタック310上に、絶縁層をコンフォーマルに形成し、絶縁層をエッチングし、FETのゲートスタック310の側壁にだけ絶縁層を残すことによって、オフセット絶縁層320が、ゲートスタック310の側壁に形成される。オフセット絶縁層320は、非導電性物質、例えば、シリコン窒化物(SiN)から形成されうる。
低濃度ドーピング・ドレイン(LDD:lightly doped drain)ジャンクション領域322が、ゲートスタック310とオフセット絶縁層320とをイオン注入マスクとして利用し、FETのゲートスタック310の両側面に隣接する活性領域302に形成される。
図3Cを参照すれば、スペーサ絶縁層330が、FETのゲートスタック310及び活性領域302上にコンフォーマルに形成される。スペーサ絶縁層330は、SiOまたはSiNまたはそれらの組合せによって形成されうる。例えば、スペーサ絶縁層は、SiNから形成された第1絶縁層332、及びSiOから形成された第2絶縁層334を含むことができる。LDDジャンクション領域322は、FETのゲートスタック310に形成されたスペーサ絶縁層330の下に拡張する。
図3Dを参照すれば、絶縁スペーサ330Aは、基板100,302の上面が露出されるまで、プラズマガス335を利用して、スペーサ絶縁層330をエッチングすることによって、オフセット絶縁層320を覆う形態に設けられる。
図3Dを参照すれば、次に、プラズマガス335によって、約10Åから150Åまでの深さDAの、基板100,302内に、非晶質シリコン層336が形成される。プラズマガス335は、例えば、C(ここで、1から10までの整数であり、望ましくは、C、C、CまたはC)及び/またはO及び/またはArでありうる。
FETのゲートスタック310の絶縁スペーサ330A下のLDDジャンクション領域322の一部は、非晶質シリコンに変換されない。
図3Eを参照すれば、FETのゲートスタック310及び絶縁スペーサ330Aをマスクとして利用し、不純物イオン345、例えばp型またはn型不純物が、基板100のソース/ドレイン領域の非晶質シリコン層336の下部に注入される。
図3Fを参照すれば、50nmないし150nm厚を有するストレス制御層150−6(望ましくは、SiNを含む)が、FETのゲートスタック310及び活性領域302上に、600℃以下(望ましくは、200℃ないし400℃)の低温PECVDを介して、コンフォーマルに形成される。ストレス制御層150−6は、以下の工程で、層間絶縁層(例えば、150−4)をエッチングする間に、エッチング阻止層として使われうる。
FETがn型ドーピングされた活性領域302に形成されたNMOSトランジスタである実施形態で、引っ張りストレスにより電子移動度を上昇させて電流特性を向上させるために、ストレス制御層150−6は、チャネル領域(C)に引っ張りストレスを加える層を含む(このような引っ張り力を誘導する層は、SiNで水素成分を除去するUV処理によって形成されうる)。
FETがp型ドーピングされた活性領域302に形成されたPMOSトランジスタである実施形態で、圧縮ストレスによりホール移動度を上昇させて電流特性を向上させるために、ストレス制御層150−6は、チャネル領域(C)に圧縮ストレスを加える層を含む。
ストレス制御層150−6は、次の工程での非晶質シリコン層336の結晶化の間に、非晶質シリコン層336とストレス制御層150−6との間でのインターフェース反応を防止する(接合を減らす)。ストレス制御層150−6は、非晶質シリコン層336の結晶化の間、結晶化されたシリコン層336Aをストレス制御層150−6から容易に分離させ、水平(planar)ベーカンシ160の形成を容易にする。
図3Gを参照すれば、層間誘電層150−4が、600℃から800℃までの高温で、ストレス制御層150−6上に形成される。層間誘電層150−4は、第1実施形態の第1絶縁層150と同一に形成されうる。
600℃から800℃までの高温は、非晶質シリコン層336を、結晶化されたシリコン層336Aに変換させ、同時に、約1Åから100Åまでの厚みHV2を有するベーカンシ160を形成する。熱またはさらなる熱処理工程により注入された不純物イオン345が活性化(distributing)することによって、ゲートスタック310の両側面に隣接する基板100内にソース/ドレイン領域362が形成される。
図3Hを参照すれば、図1Dでのように、垂直孔(コンタクトホール)150Hが、層間誘電層150−4及びストレス制御層150−6をエッチングすることによって、水平(planar)ベーカンシ160に連結するように形成される。垂直孔(150H)は、ホール型またはライン型の形態を有することができる。結晶化されたシリコン層336Aの一部は、層間誘電層150−4のエッチングによって、除去されてよく除去されなくてもよい。
コンタクト・プラグ・イオン注入領域364が、ソース/ドレイン領域362のために使われた不純物イオン345と同じ導電型の不純物イオンのイオン注入によって、孔(150H)の露出された基板100の一部に形成される。注入された不純物イオンは、約1,100℃の高温で、例えば、RTAを利用して活性化され(distributed)うる。
図3Iを参照すれば、図1Eでのように、障壁金属層172及び導電層174を含む金属含有層170が、コンタクトホール150H内に形成され、同時に、約5Åから100Åまで、望ましくは、50Åから70Åまでの厚みTH2を有する、ベーカンシ内の金属シリサイド層180を形成する。金属含有層170は、Ti、TiN、Co、Ni、Hf、Pt、Wのような単一金属を含む。このような場合に、単一金属は、金属シリサイド層180を形成するために、結晶化されたシリコン層132Aと反応する。
図3Jを参照すれば、図1Fでのように、導電性プラグ170が、層間誘電層150−4の上面が露出されるまで、CMPまたはエッチバックを利用し、金属含有層170を除去することによって形成されうる。それによって、FETが完成され、層間絶縁層150−4の上面上に、または上部に形成されたパターニングされた金属化層を介して、他の素子要素と互いに連結されるように準備される。
図4Aないし図4Fは本発明の思想の典型的な実施形態による金属シリサイド層180を含む、図4Fに図示されたFETを製造する方法を示す断面図である。
図4Aを参照すれば、図3A及び図3Bでのように、ゲートスタック310及びオフセット絶縁層320が、基板100上の第1導電型または第2導電型を有する活性領域302上に形成される。
図4Aを参照すれば、図3Aに図示された実施形態と異なり、オフセット絶縁層320が基板上のFETゲートスタック310の側壁上に形成された後、ただしスペーサ絶縁層330及び絶縁スペーサ330Aが形成される前に、第1非晶質シリコン層422が形成される。第1非晶質シリコン層422は、図3Dでのように、プラズマガス420を利用することによって形成されうる。
図4Bを参照すれば、LDDジャンクション領域322が、イオン注入マスクとしてゲートスタック310及びオフセット絶縁層320を利用して、イオン注入によって、FETゲートスタック構造310の両側面に隣接して基板内に形成される。
図4Cを参照すれば、図3Fでのように、第1ストレス制御層332が、FETゲートスタック構造体310上に、そしてFETゲートスタック構造体310の両側面に隣接して、第1非晶質シリコン層422の一部上部に形成される。スペーサ絶縁層334、例えば、SiOが第1ストレス制御層332上に形成される。
図4Dを参照すれば、第1制御層332の一部及びスペーサ絶縁層334の水平部分は、スペーサ絶縁層334及び第1ストレス制御層332をエッチングすることによって、除去される。第1非晶質シリコン層422上に形成され、スペーサ絶縁層334の垂直部分と重なる、第1ストレス制御層332の水平部分はそのまま残る。
図4Dを参照すれば、約10Åから150Åまでの厚みDAを有する第2非晶質シリコン層436が、スペーサ絶縁層334をマスクとして使用し、図3Dのプラズマガス335と同じであってよいプラズマガス355を使用して形成される。第2非晶質シリコン層436は、第1非晶質シリコン層422より深い深さを有する。
図4Eを参照すれば、図3Eないし図3Gでのように、注入イオン355を介したS/D領域362、(第2)ストレス制御層150−6及び層間誘電層150−4が順次に形成される。それによって、結晶化されたシリコン層436A、HV3の厚みを有する水平(planar)ベーカンシ160及びソース/ドレイン領域362が形成される。水平(planar)ベーカンシ160は、第1ストレス制御層332及びスペーサ絶縁層334の残った部分下に残っている、LDDジャンクション領域322からの拡張部分(extension)上部に拡張する。
図4Fを参照すれば、図3Hないし図3Jでのように、層間絶縁層150−4、コンタクト・プラグ・イオン注入領域364、水平(planar)ベーカンシ内に充填された金属シリサイド層180、導電性プラグ170Aが形成される。金属シリサイド層180は、第1ストレス制御層332及びスペーサ絶縁層334の残った部分下に残っている、LDDジャンクション領域322からの拡張部分(extension)内に拡張する。金属シリサイド層180は、結晶化されたシリコン層436Aと第1ストレス制御層及び第2ストレス制御層332,150−6とに挟まれる。それによって、FETが完成され、層間絶縁層150−4の上面上に、または上部に形成されたパターニングされた金属化層を介して他の素子要素と互いに連結されるように準備される。
図5Aないし図5Cは、本発明の思想の典型的な実施形態による、図5Cに図示されたFETを製造する方法を示す断面図である。図5CのFETで、金属シリサイド層180は、LDDジャンクション領域322の残った拡張領域の上面より低い位置(level)に形成される。
図5Aを参照すれば、図3Aないし図3Dでのように、FETゲートスタック310には、オフセット絶縁層320、LDDジャンクション領域322及びスペーサ絶縁層330(SiN(332)及びSiO(334)を含む)及び絶縁スペーサ330Aが形成される。絶縁スペーサ330Aは、スペーサ絶縁層330に対してエッチバックを行うことによって形成される。次に、(例えば、同じ)エッチバック工程を利用し、基板100を本来の表面下の所定深さDSまでエッチングすることによって、リセス表面300Rが形成される。非晶質シリコン層336は、望ましくは10Åから150Åまでの厚みにリセスされた表面300Rから、所定深さDB(望ましくは、10Åないし150Å)に形成される。
図5Bを参照すれば、図3Eないし図3Fでのように、不純物イオン345がドーピングされたS/D領域を形成するために注入され、ストレス制御層150−6が形成される。
図5Bでのチャネル領域Cとストレス制御層150−6との間の距離は、図3Fでのチャネル領域Cとストレス制御層150−6との間の距離よりさらに短い。それによって、図5CのFETで、チャネル領域Cのキャリア(電子またはホール)移動度は上昇する。非晶質シリコン層336のリセス表面に起因し、S/D領域362及びFETのゲートスタック310間の距離は増大し、それによって、トランジスタのショート・チャネル効果を減少させることができる。
図5Cを参照すれば、層間誘電層150−4、コンタクト・プラグ・イオン注入領域364、ベーカンシ内に充填される金属シリサイド層180及び導電性プラグ170Aが、図3Gないし図3Jでのように形成される。金属シリサイド層180は、LDDジャンクション領域322の残った拡張部分の上面よりさらに低い位置に形成される。
図6Aないし図6Cは、本発明の思想のさらに他の典型的な実施形態による2段(bi−level)金属シリサイド層480を含む、図6Cに図示されたFETを製造する方法を示す断面図である。図6CのFETで、金属シリサイド層480の第1(下部)部分180は、LDDジャンクション領域322の残った拡張部分の上面よりさらに低い位置に形成され、金属シリサイド層480の第2(上部)部分180は、拡張部分の上部部分の内部に拡張する。
図6Aを参照すれば、図4Aないし図4Dでのように、ゲートスタック310、オフセット絶縁層320、第1非晶質シリコン層422、LDDジャンクション領域322、第1ストレス制御回路332及びスペーサ絶縁層334が形成される。次に、絶縁スペーサ330Aが、スペーサ絶縁層334と第1ストレス制御層332とをエッチバックすることによって形成される。次に、リセスされた表面300Rがエッチバック・プロセスを利用して、基板100の表面から所定深さDS2までエッチングして形成され、第2非晶質シリコン層436が、リセスされた表面300Rから、所定深さDB2、望ましくは10Åから150Å、まで形成される。
図6Bを参照すれば、図4Eでのように、不純物イオン345が、S/D領域362を形成するために注入され、(第2)ストレス制御層150−6が形成される。
図6Cで、チャネル領域Cとストレス制御層150−6との間の距離は、図4Eでのチャネル領域Cとストレス制御層150−6との間の距離よりさらに短く、それによって、チャネル領域Cで、キャリア移動度を上昇させることができる。リセスされた表面300Rにより、S/D領域362とFETのゲートスタック310との間の距離が増大し、従って、図6Cのトランジスタでのショート・チャネル効果を減少させることができる。
図6Cを参照すれば、層間誘電層150−4、コンタクト・プラグ・イオン注入領域364及び導電性プラグ170Aが、図3Gないし図3Jそして図4Eないし図4Fでのように形成される。金属シリサイド層480は、第1ストレス制御層及び第2ストレス制御層332,150−6の下部面に一致するベーカンシに充填される。
図7A及び図7Bは、本発明の思想の典型的な実施形態による2段金属シリサイド層480を含む、図7Bに図示されたFETを製造する方法を示す断面図である。
図7Aを参照すれば、図7Aでの中間構造体は、第1ストレス制御層432及びスペーサ絶縁層434を含む絶縁層スペーサ330Aを形成した後、そして第2非晶質シリコン層436を形成した後、スペーサ絶縁層434が第1ストレス制御層432の側壁を露出するために、完全に除去されるという点を除いては、第6実施形態の図6Bのそれと類似している。次に、(第2)ストレス制御層150−6は、結果として得られる構造に形成される。
図7Aを参照すれば、図6Cと同一に、層間誘電層150−4、コンタクト・プラグ・イオン注入領域364及び導電性プラグ170Aが、図3Gないし図3Jそして図4Eないし図4Fでのように形成される。2段金属シリサイド層480,180が、第1ストレス制御層及び第2ストレス制御層432,150−6の下部表面に一致するベーカンシに充填される。
金属シリサイド層480は、拡張部分322の上面より低い位置に形成され、拡張部分322の上部一部内部に拡張する。
図7BのFETのチャネル領域Cでのキャリア移動度は、第1ストレス制御層及び第2ストレス制御層432,150−6間にいかなる層も存在しないことによって、さらに上昇する。
図8Aないし図8Fは、本発明の思想の典型的な実施形態による2段金属シリサイド層(金属シリサイド層480を含む図8Fに図示されたFET)を製造する方法を示す断面図である。
図8Aを参照すれば、図8Aに図示された中間構造体は、図6Aの中間構造体と同一であり、同一方法で製造される。FETのゲートスタック310、オフセット絶縁層320、第1非晶質シリコン層422が、図4Aに例示されたように形成され、その後、LDDジャンクション領域322が、図4Bに例示されたように形成され、次に、スペーサ絶縁層330(SiN(332)及びSiO(334)を含む)が、図3Cに例示されたように形成される。
図8Bを参照すれば、図8Bに図示された中間構造体は、図6Aに図示された中間構造体と同一である。絶縁スペーサ330Aは、図3Dで例示されたように形成され、リセスされた表面300Rは、図5Aと同じように、DS3の深さに形成され、第2非晶質シリコン層436が、図6Aと同じように、約10Åで150Åまでの深さDB3に形成される。
図8Cを参照すれば、図3Eでのように、不純物イオン345が、ゲートスタック310、オフセット絶縁層320及び絶縁スペーサ330Aをイオン注入マスクとして利用し、基板100内のS/D領域を形成するために注入される。
図8Dを参照すれば、絶縁スペーサ330Aが、オフセット絶縁層320の側壁及び第1非晶質シリコン層422の上面を露出させるために、完全に除去される。
図8Eを参照すれば、第1ストレス制御層150−6A及び第2ストレス制御層150−6Bを含む複数のストレス制御層850、が第1非晶質シリコン層422及び第2非晶質シリコン層436を覆うように形成される。第1ストレス制御層150−6A及び第2ストレス制御層150−6Bは、互いに同じ物質または異なる物質を有することができる。例えば、二つとも図6Bの第2ストレス制御層150−6と同じSiNから形成されうる。
図8Fを参照すれば、金属シリサイド層480の第1(下部)部分は、LDDジャンクション領域322の残った拡張部分の上面より低い位置に形成され、金属シリサイド層480の第2(上部)部分は、拡張部分の上部部分の内部に拡張する。2段金属シリサイド層480は、図6Cでのように、第1ストレス制御層150−6Aの下部表面に一致するベーカンシ内部に充填される。
図8FのFETのチャネル領域Cでのキャリア移動度は、第1ストレス制御層150−6A及び第2ストレス制御層150−6B間にいかなる層も存在しないことによって、さらに上昇する。
図9は、本発明の思想の典型的な実施形態によって製造されたFETである。図9のFETで、第1導電シリサイド層260は、図2Eでのように、垂直導電性プラグ170Aの底の下部に形成され、(第2)水平(planar)金属シリサイド層180は、図3Jでのように、FETのゲートスタック310に形成された絶縁スペーサ330Aのすぐ下に拡張し、LDDジャンクション領域322と隣接する。
図10は、本発明の思想の典型的な実施形態によって製造されたFETである。図10のFETで、第1金属シリサイド層260は、図2Eでのように、垂直導電性プラグ170Aの底に形成され、(第2)水平(planar)金属シリサイド層180は、図4Fでのように、FETのゲートスタック310に形成された絶縁スペーサ330Aのすぐ下に拡張し、LDDジャンクション領域322内部に拡張する。
図11は、本発明の思想の典型的な実施形態によって製造されたFETである。図11のFETで、第1金属シリサイド層260は、図2Eでのように、垂直導電性プラグ170Aの底に形成され、(第2)水平(planar)金属シリサイド層180は、図5Cでのように、FETのゲートスタック310下部に拡張しない。
図12は、本発明の思想の典型的な実施形態によって製造されたFETである。図12のFETで、第1金属シリサイド層260は、図2Eでのように、垂直導電性プラグ170Aの底に形成され、2段金属シリサイド層480は、図6Cでのように形成される。
図13は、本発明の思想の典型的な実施形態によって製造されたFETである。図13のFETで、第1金属シリサイド層260は、2段金属シリサイド層480を含む図7Bの構造内で、図2Eでのように垂直導電性プラグ170Aの底に形成される。
図14は、本発明の思想の典型的な実施形態によって製造されたFETである。図14のFETで、第1金属シリサイド層260は、2段金属シリサイド層480を含む図8Fの構造内に形成された、図2Eでのような垂直導電性プラグ170Aの底に形成される。
図15Aは、本発明の思想の典型的な実施形態によるDRAMメモリ素子のセル領域に係わる平面図である。図15Bは、図15AのDRAM素子のコア/周辺領域に係わる平面図である。図15Cは、図15Aでの切断線15C1−15C1’及び図15Bでの切断線15C2−15C2’に沿って切断した断面図である。
DRAM素子はそれぞれ水平(planar)金属シリサイド層180を具備した複数のFETを含む。FETのそれぞれは、図1ないし図14で図示されたようなスタック型トランジスタであるか、または代替的な実施形態におけるRCAT(recess channel array transistor)でありうる。メモリセル領域で、DRAM素子は、図15Cで図示されているように、DRAMメモリで使われるFETのゲート電極として機能するワードライン1020と、誘電層150−3,150−2,150−1内に形成された直接コンタクト(DC:direct contacts)1026を介して、自己整列コンタクト(SAC:self align contacts)1024に電気的に連結されるビットライン1030とを含む。
各FETは、前述の第1実施形態ないし第14実施形態で説明した通り、少なくとも1つのコンタクト・プラグ170A及び金属シリサイド層180を含む。メモリセル領域で、コンタクト・プラグ170Aは、FETのS/D領域1032をストレージ・キャパシタ(図示せず)に電気的に連結する。
コア/周辺領域で、前述のように、FETは、それぞれゲート電極1050と、コンタクト・プラグ170Aと、ゲート電極1050のS/D領域1034に形成された水平(planar)金属シリサイド層180とを含む、低電圧(LV:low voltage)トランジスタ及び/または高電圧(HV:high voltage)トランジスタを含む。金属シリサイド層180は、図15A及び図15Bで、コンタクト・プラグ170Aの下部に、そしてコンタクト・プラグ170Aを覆い包むように形成される。絶縁層150が、いずれか1つの側面で、薄いトレンチ分離膜(STI)1010によって構造的に支持され、他の側面が、FETのゲートスタック1050(310)によって構造的に支持される間、金属シリサイド層180は、絶縁層150,150−1,150−2,150−3,150−6のストレス制御層150−6の底面に一致する平面ベーカンシを充填することによって形成されうる。自己整列コンタクト(SAC)1024を形成し難いために、絶縁層150のストレス制御層150−6は、DRAM素子のセル領域に形成されないこともある。コア/周辺領域でコンタクトパッド1052は、DRAM素子を外部の回路とインターフェースさせる。
図16は、本発明の思想の典型的な実施形態による、図15Aでの切断線15C1−15C1’及び図15Bでの切断線15C2−15C2’に沿って切断したDRAM素子の断面図である。図16のDRAM素子は、セル領域302Aのワードライン2020が、BCAT(buried channel array transistor)型の埋め込まれたワードラインであるという点を除いては、図15CのDRAM素子と類似している。BCATトランジスタのゲートは、半導体基板に形成されたトレンチに埋め込まれる。従って、絶縁層150がいずれか1つの側面で、薄いトレンチ分離膜(STI)1010によって構造的に支持され、他の側面が、FETのゲートスタック1050(310)によって構造的に支持される間、金属シリサイド層180は、絶縁層150,150−1,150−2,150−3,150−6のストレス制御層150−6の底面に一致する平面ベーカンシを充填することによって形成される。
図17Aは、CMOSイメージセンサ3100に係わる概略的なブロック・ダイアグラムである。該センサ3100は、回路基板3110に形成された、ピクセルアレイ領域3120と、周辺CMOSロジック領域3150とを含む。本発明の思想の実施形態によって、ピクセルアレイ領域3120は、それぞれがフォト・ダイオード、トランスファ・ゲート(FET)、フリーティング・ディフュージョン領域、リセットゲート及びソース・フォロワ・トランジスタ(増幅器)を含む複数のピクセル3125を含む。ここで、少なくとも1つのトランスファ・ゲート(FET)は、本発明の思想の実施形態によって製造された金属シリサイド層180を含む。周辺ロジック領域3150は、本発明の思想の実施形態によって製造された金属シリサイド層180を具備した複数の電界効果トランジスタ(FET)を含む。
図17Bは図17AのCMOSイメージセンサ3100の周辺ロジック領域3150に形成された、n型FET 3212及びp型FET 3214に係わる断面図である。N型FET 3212のチャネルは、2つのS/D領域3232間のPウェル3200aに形成され、p型FET 3214のチャネルは、2つのS/D領域3234間のNウェル3200bに形成され、半導体基板上に2チャネルが形成される。NMOS FETのゲート 3212は、ゲート誘電層3205によって、そのチャネル(3212)から分離されており、PMOS FETのゲート314は、ゲート誘電層3205によって、そのチャネル(3214)から分離されている。
コンタクト・プラグ170Aと金属シリサイド層180は、先に第1実施形態及び第14実施形態で説明した通り、S/D領域3232,3234のそれぞれに形成される。各コンタクト・プラグ170Aは、層間誘電層150−1(第1絶縁層150)を貫通して形成されたコンタクトホールに形成される。FETは、CMOSイメージセンサの他の要素、例えば、コンタクト・プラグを介して外部パッド3170(図17A)及び金属インターコネクション(ワイヤ)3270に電気的に連結されうる。
図18は、本発明の思想の一実施形態によって製造された金属シリサイドを具備した電界効果トランジスタ(FET)を含むメモリ・モジュール4000に係わる平面図である。モジュール4000は、印刷回路基板4100と、複数のチップ・パッケージ4200を含む。各チップ・パッケージ4200は、前述の実施形態のうちいずれか一つによって製造された金属シリサイド層180を具備した半導体素子(例えば、FET)を含む。本発明の思想の実施形態による金属シリサイド層180を具備したメモリシステムのチップ・パッケージ4200の例としては、PoP(package on package)、BGAs(ball grid arrays)、CSPs(chip scale packages)、PLCC(plastic leaded chip carrier)、PDIP(plastic dual in−line package)、Die in Waffle Pack、Die in Wafer Form、COB(chip on board)、CERDIP(ceramic dual in−line package)、MQFP(plastic metric quad flat pack)、TQFP(thin quad flat pack)、SOIC(small outline integrated circuit)、SSOP(shrink small outline package)、TSOP(thin small outline package)、SIP(system in package)、MCP(multi chip package)、WFP(wafer−level fabricated package)及びWSP(wafer−level processed stack package)を含むことができる。
図19は、本発明の思想の典型的な実施形態によって製造された金属シリサイド層を具備した電界効果トランジスタ(FET)を含む不揮発性メモリ素子5200に係わるブロック・ダイアグラムである。
図19を参照すれば、不揮発性(例えば、NANDフラッシュ)メモリカード5000は、複数のワードライン並びに複数のビットラインと交差する領域に配された複数の不揮発性メモリセルを具備したメモリ素子5200内のメモリセル・アレイ(図示せず)を含む。不揮発性メモリセルそれぞれは、データ保存に適用されるFETを含み、また、本発明の思想の典型的な実施形態によって製造された金属シリサイド層180を含む。不揮発性メモリ素子は、周辺領域に制御ロジック部(図示せず)をさらに含む。制御ロジック部は、メモリセル・アレイで、メモリ・コントローラ5100から受けた制御信号(CTRL)によって、消去/プログラム/読み取り/確認−読み取り(erase/program/read/verify−read)動作を行う。
メモリ・コントローラ5100は、ホストとNANDフラッシュメモリ素子5200との間に連結される。メモリ・コントローラ5100は、ホストの要求に応答して、NANDフラッシュメモリ素子5200にアクセスするように構成される。
メモリ・コントローラ5100は、RAM(random−access memory)、プロセシング部(microprocessor)、ホストインターフェース及びNANDフラッシュ・インターフェースを含み、このような素子は、いずれも本発明の思想の1つの典型的な実施形態によって製造された金属シリサイド層180を含むFETを含むことができる。メモリ・コントローラ5100のプロセシング部は、NANDフラッシュメモリ素子5200を制御するためのウォームウェア・コードを実行するように構成される。ホスト・インターフェースは、ホストとメモリ・コントローラ5100との間でデータ交換をするために、標準カード(例えば、MMC(multimedia card))プロトコルを介して、ホストとインターフェースするように構成される。
メモリカード5000はMMC、SD(secure digital)、ミニSD、マイクロSD、メモリスティック(stick)、スマート・メディア(smart media)及びトランスフラッシュ(TransFlash)として具現されうる。メモリ・コントローラ/ホスト・インターフェース回路は、USB(universal serial bus)、MMC(multimedia card)、PCI(peripheral component interconnection)、PCI−E(PCI−Express)、ATA(advanced technology attachment)、Parallel−ATA、pATA、Serial−ATA(SATA)、external SATA(eSATA)、SCSI(small computer small interface)、ESDI(enhanced small disk interface)及びIDE(integrated driver electronics)から選択された標準化されたインターフェース・プロトコルを具現できる。図19のメモリカード5000は、本発明の思想のほとんどの実施形態で、SSD(solid state drive)でありうる。SSDは、複数のフラッシュメモリ素子(例えば、図18でのようにパッケージされて実装される)及びSSDメモリ・コントローラ5100を含む。SSDの標準化されたインターフェース・プロトコルは、SATA(serial advanced technology attachment)インターフェース、PATA(parallel advanced technology attachment)インターフェース及びeSATA(External SATA)インターフェースのうち一つでありうる。
図20は、本発明の思想の1つの典型的な実施形態によるコンピュータ・システム6000に係わるブロック・ダイアグラムである。
図20を参照すれば、コンピュータ・システム6000は、システムバス6400に連結された中央プロセシング部(CPU)6100、ROM(read−only memory)(図示せず)、RAM 6200(例えば、DRAM)、入出力(I/O)素子6500及びSSD 6300を含む。I/O素子6500は、I/O素子インターフェースを介して、システムバスに連結される。I/O素子6500の例としては、キーボード、ポインティング素子(マウス)、モニタ及びモデムを含み、大容量保存素子のためのインターフェース(例えば、USB、Firewire、SATA、PATA、eSATA)をさらに含むことができる。RAM 6200は、図18のモジュール4000を含むことができる。
ROMは、データ及びコンピュータ・システム6000を動作させるために使われる実行コードを保存する。ここで、実行コードは、開始コマンド・シーケンスまたは基本I/Oシステム(BIOS)シーケンスを含むことができる。RAM 6200は、CPU 6100の動作によって生成される実行コード及び任意のデータを臨時的に保存する。SSD 6300は、読み取り可能な保存素子であり、図19のSSD 5000と同一でありうる。中央プロセシング部(CPU)6100、ROM、RAM 6200、入出力(I/O)素子6500及びSSD 6300の少なくとも一つは、本発明の思想のいずれかの実施形態によって製造された金属シリサイド層180を含む。
コンピュータ・システム6000の例としては、パソコン、メインフレーム・コンピュータ、ラップトップ・コンピュータ、携帯電話、パーソナル・デジタル・アシスタント(PDA)、デジタルカメラ、GPSユニット、デジタルTV、カムコーダ、ポータブル・オーディオプレーヤ(例えば、MP3)及びポータブル・メディアプレーヤ(PMP)を含む。
前記で開示された対象(subject matter)は、例示的に考慮されるものであり、制限的に考慮されるものではなく、特許請求の範囲は、本発明の思想の真の精神及び範囲内に属するあらゆる変更(modification)、変形(variation)、改善(enhancement)及び他の実施形態をカバーするように意図される。従って、法で許容される最大限度内に、本発明の思想の範囲は、特許請求の範囲及びそれらの均等物についても、最も広く許容される解釈によって決定されるものであり、前述の詳細な説明によって、制限されたり限定されることがあってはならない。
100 シリコン基板
130,355,420 プラズマガス
132,336 非晶質シリコン層
132A 結晶化されたシリコン層
150 第1絶縁層
150H コンタクトホール
150−4 層間誘電層
150−6,850 ストレス制御層
150−6A,432 第1ストレス制御層
150−6B 第2ストレス制御層
160 ベーカンシ
170 金属含有層
170A コンタクト・プラグ
172 障壁金属層
174 導電性金属層
180,480 金属シリサイド層
252 金属ライナ
254 キャッピング層
260 第1金属シリサイド層
300R リセス表面
302 活性領域
310 ゲートスタック構造
312 ゲート誘電膜
314 第1ゲート導電層
316 第2ゲート導電層
318 キャッピング絶縁層
320 オフセット絶縁層
322 LDDジャンクション領域
330 スペーサ絶縁層
330A 絶縁スペーサ
332 第1絶縁層
334 第2絶縁層
335 ガスプラズマ
336A,436A 結晶化されたシリコン層
345 不純物イオン
362 ソース/ドレイン領域
364 イオン注入領域
422 第1非晶質シリコン層
436 第2非晶質シリコン層

Claims (26)

  1. シリコン基板の第1領域上と、前記第1領域に隣接した前記シリコン基板の第2領域の上とに、直接絶縁層を形成する段階と、
    前記絶縁層及びシリコン基板間の前記第1領域内に、第1ベーカンシを形成する段階と、
    前記第1ベーカンシに連結され、前記絶縁層を貫通する第1ホールを形成する段階と、
    前記第1ホールを介して、前記第1ベーカンシ内に金属を蒸着する段階と、
    前記第1ベーカンシ内に蒸着された金属に第2熱処理を適用する段階と、を含む半導体素子の製造方法。
  2. 前記第2熱処理の間、前記シリコン基板の第1領域内のシリコンが、前記蒸着された金属と反応し、前記第1領域内の前記シリコン基板上に金属シリサイド層を形成することを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 前記蒸着された金属は、チタン(Ti)、タングステン(W)、コバルト(Co)、ニッケル(Ni)、ハフニウム(Hf)、プラチナ(Pt)及びタンタル(Ta)からなるグループの金属のうち、少なくとも一つを含むことを特徴とする請求項2に記載の半導体素子の製造方法。
  4. 前記蒸着された金属はチタン(Ti)を含み、前記金属シリサイド層は、チタンシリサイド(TiSi)を含むことを特徴とする請求項3に記載の半導体素子の製造方法。
  5. 前記第1ベーカンシ内に金属を蒸着する段階は、
    一般的なPVD(physical vapor deposition)工程を利用し、第1ベーカンシにTiを流し込む段階と、
    一般的なCVD(chemical vapor deposition)工程を利用し、第1ベーカンシ内に金属を含むガスを流し込む段階と、
    一般的なALD(atomic layer deposition)工程を利用し、第1ベーカンシ内に金属の原子を流し込む段階とのうち、少なくとも一つを含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  6. 前記蒸着された金属はTiであり、
    前記第1ベーカンシ内に金属を蒸着する段階は、一般的なCVD工程を利用し、第1ベーカンシ内に金属を含有するTiClガスを流し込む段階を含むことを特徴とする請求項5に記載の半導体素子の製造方法。
  7. 前記第1ベーカンシ内に金属を蒸着する段階は、PVD工程を利用し、前記第1ベーカンシ内にTiパーティクルを流し込むことを含み、
    前記第1ベーカンシに蒸着される前記Tiパーティクルは、約400℃から800℃までの温度で、前記第2熱処理の間結晶化されたシリコン基板と反応することを特徴とする請求項1に記載の半導体素子の製造方法。
  8. 前記第1ホールに、導電性プラグの障壁金属層を形成する段階をさらに含み、
    前記障壁金属は、前記ベーカンシに蒸着された金属と同一金属であり、
    前記障壁金属層を形成する段階は、第2熱処理を適用することを含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  9. 前記第1ホールに導電性プラグの障壁金属層を形成した後、前記第1ホールに導電性金属層を形成する段階をさらに含み、
    それによって、前記ベーカンシに形成された金属シリサイド層に電気的に連結された導電性プラグを、前記第1ホールに形成することを特徴とする請求項8に記載の半導体素子の製造方法。
  10. 前記第1ホールに導電性プラグを形成する前に、イオン注入工程によって、前記第1ホールによって露出された前記第1領域内の前記シリコン基板の部分に、コンタクト・プラグ・イオン注入領域を形成する段階をさらに含み、
    前記導電性プラグが、前記ベーカンシに形成された金属シリサイド層に、物理的及び電気的に連結されることを特徴とする請求項8に記載の半導体素子の製造方法。
  11. 前記絶縁層は、BPSG(borophosphosilicate glass)、PSG(phosphosilicate glass)、USG(undopedsilicate glass)、SOG(spin−on glass)、FOX(flowable oxide)、TEOS(tetraethyl orthosilicate)及びPE−TEOS(plasma−enhanced tetraethyl orthosilicate)からなるグループのうち、いずれか一つを含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  12. 前記第1ベーカンシを形成する段階は、
    前記第1領域内の前記シリコン基板の表面層を非晶質化させる段階と、
    前記第1領域内と、前記第1領域に隣接する基板の第2領域上部との前記非晶質化されたシリコン基板上に直接絶縁層を形成する段階と、
    前記絶縁層と前記シリコン基板との間の前記第1領域内に、前記第1ベーカンシを形成するために、前記第1領域内の前記非晶質シリコン基板を結晶化する段階と、を含み、
    前記第1領域内の前記シリコン基板の前記非晶質化されたシリコン基板は、第1深さを有することを特徴とする請求項1に記載の半導体素子の製造方法。
  13. 前記絶縁層を形成する段階は、
    前記絶縁層をキュアリングする第1熱処理を適用する段階を含み、
    前記第1領域内の前記非晶質シリコン基板を結晶化する段階は、前記第1熱処理を適用することを含むことを特徴とする請求項12に記載の半導体素子の製造方法。
  14. 前記第1絶縁層をキュアリングする間、前記第1領域内の前記非晶質シリコン基板は、600℃から800℃までの温度で、前記第1熱処理を適用することによって結晶化されることを特徴とする請求項12に記載の半導体素子の製造方法。
  15. 前記シリコン基板の表面層を非晶質化する段階は、
    のプラズマ及び/またはO及び/またはArに、前記基板を露出させることを含み、
    ここで、x及びyは、1から10までの整数であることを特徴とする請求項1に記載の半導体素子の製造方法。
  16. 前記Cは、C、C、C及びCからなるグループのうち、いずれか1つであることを特徴とする請求項15に記載の半導体素子の製造方法。
  17. 前記シリコン基板の表面層を非晶質化させる段階は、
    約1,000wattのバイアスパワーを有するプラズマ装置の反応チャンバに、シリコン基板を配する段階と、
    前記チャンバに、Cのプラズマ及び/またはO及び/またはArのプラズマを適用する段階と、を含むことを特徴とする請求項13に記載の半導体素子の製造方法。
  18. 前記第1ベーカンシは、平面(planar)であることを特徴とする請求項1に記載の半導体素子の製造方法。
  19. 前記金属シリサイド層は、平面であることを特徴とする請求項16に記載の半導体素子の製造方法。
  20. 前記金属シリサイド層は、2段金属シリサイド層であることを特徴とする請求項1に記載の半導体素子の製造方法。
  21. 前記第1領域上の前記絶縁層を形成する前に、前記シリコン基板の前記第1領域内の前記非晶質化されたシリコン基板下部に、第1導電型の第1ドーパント不純物を注入する段階をさらに含み、
    前記注入する段階後に、前記第1領域上に、前記絶縁層を形成することを特徴とする請求項1に記載の半導体素子の製造方法。
  22. 前記シリコン基板は、単結晶シリコン基板であることを特徴とする請求項1に記載の半導体素子の製造方法。
  23. 前記シリコン基板は、p型単結晶シリコン基板であることを特徴とする請求項20に記載の半導体素子の製造方法。
  24. 第1領域内のシリコン基板の表面層を非晶質化させる段階と、
    前記第1領域内と、前記第1領域に隣接する前記基板の第2領域上部との前記非晶質化されたシリコン基板上に、直接絶縁層を形成する段階と、
    前記絶縁層と前記シリコン基板との間の前記第1領域上に、第1高さを有する第1ベーカンシを形成するために、前記第1領域内の非晶質シリコン基板を結晶化する段階と、
    前記第1ベーカンシに連結され、前記絶縁層を貫通する第1ホールを形成する段階と、
    前記第1ホールを介して、前記第1ベーカンシ内に金属を蒸着する段階と、
    前記第1ベーカンシに蒸着された前記金属に第2熱処理を適用する段階と、を含み、
    前記第1領域内の前記シリコン基板の前記非晶質化されたシリコン基板は、第1高さを有することを特徴とする金属シリサイド層を製造する方法。
  25. シリコン基板上に形成され、前記シリコン基板上に直接形成された平面金属シリサイド層を有し、前記金属シリサイド層が、約1Åから100Åまでの均一厚を有する電界効果トランジスタ(FET)を含む装置。
  26. 不揮発性メモリ素子を制御するメモリ・コントローラをさらに含み、
    前記メモリ・コントローラは、USB(universal serial bus)、MMC(multimedia card)、PCI(peripheral component interconnection)、PCI−E(PCI−Express)、ATA(advanced technology attachment)、Parallel−ATA、pATA、Serial−ATA(SATA)、external SATA(eSATA)、SCSI(small computer small interface)、ESDI(enhanced small disk interface)及びIDE(integrated driver electronics)から選択された標準化されたインターフェース・プロトコルを具現するホスト・インターフェースを含むことを特徴とする請求項25に記載の装置。
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