CN102044424A - 包括金属硅化物层的半导体器件及其制造方法 - Google Patents

包括金属硅化物层的半导体器件及其制造方法 Download PDF

Info

Publication number
CN102044424A
CN102044424A CN2010105114689A CN201010511468A CN102044424A CN 102044424 A CN102044424 A CN 102044424A CN 2010105114689 A CN2010105114689 A CN 2010105114689A CN 201010511468 A CN201010511468 A CN 201010511468A CN 102044424 A CN102044424 A CN 102044424A
Authority
CN
China
Prior art keywords
layer
metal
dead zone
area
metal silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010105114689A
Other languages
English (en)
Other versions
CN102044424B (zh
Inventor
郑钟基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102044424A publication Critical patent/CN102044424A/zh
Application granted granted Critical
Publication of CN102044424B publication Critical patent/CN102044424B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及包括金属硅化物层的半导体器件及其制造方法。具体地，本发明涉及制造包括金属硅化物层的半导体器件的方法，以及一种通过制造具有均匀厚度的细长金属硅化物层而与基板掺杂类型无关的方法形成的器件。平坦的空区通过硅基板的非晶化的表面层与绝缘层的分离而产生，金属源通过接触孔经过与空区连接的绝缘层进入空区，热处理将空区中的金属转换为金属硅化物。该分离通过将非晶硅转换为晶体硅而引起。

Description

包括金属硅化物层的半导体器件及其制造方法
技术领域
本发明构思涉及包括均匀厚度的金属硅化物层的半导体器件及其制造方法。
背景技术
对于从人造卫星到消费电子装置范围内的产品，形成在半导体材料上的集成电路实现了广泛应用于数字逻辑电路诸如微处理器和储存器件的设计的微电子器件。半导体芯片制造技术的进步已经提高了数字逻辑系统的性能，该半导体芯片制造技术的进步包括通过为了高速度和高集成密度的等比例缩小而获得的技术发展和工艺改善。
包括所形成的硅化物层的半导体器件可以是具有源区和漏区的场效应晶体管(FET)。场效应晶体管(FET)和其它相关的绝缘栅电子器件是CMOS(互补金属氧化物电路)集成电路的主要组件。MOSFET一般由形成在半导体基板中的两个靠近地间隔开并掺杂的区域(“源”和“漏”)组成。在该两个区域之间的区域是“沟道”。薄绝缘层直接形成在沟道上方。被称为栅电极的导电材料直接位于栅绝缘层上并完全覆盖栅绝缘层，该栅绝缘层直接在沟道上方。施加到栅电极的电压影响沟道区的导电性质，从而FET导通或截止。导电材料可施加到“源”区和“漏”区的每个的上表面以提供通过接触孔可到达的电接触(电极)。集成电路的制造者通常在电路组件之间形成金属硅化物接触、电极和互连。参见美国专利No.4,337,476(Fraser和Murarka)。
根据在美国专利US 6,440,828和美国专利申请2005-0124128中示出的形成半导体器件的传统方法，在硅层的掺杂的源区和漏区上形成层间电介质层(ILD)，然后穿过层间电介质层挖出竖直开口以暴露硅层的每个源区和漏区的一部分。然后通过接触孔暴露的S/D区可以通过离子注入非晶化(amorphize)。然后，沿接触孔的侧壁以及在暴露的S/D区上形成阻挡金属层。然后，通过额外的热处理在接触孔的底部的S/D区上形成硅化物层(55)。然后，在每个竖直开口中形成导电插栓。
根据形成半导体器件的另一传统方法，首先在S/D区上形成硅化物层，然后在硅化物层上形成层间电介质层，然后穿过层间电介质层挖出竖直开口以暴露硅化物层，然后在竖直开口中形成导电插栓。
为了在接触孔中由半导体(基板)形成低电阻率接触，沉积难熔金属膜以覆盖半导体基板的“源”区和“漏”区的接触区。下一步是热处理，在此期间难熔金属与半导体材料反应从而产生难熔金属硅化物层。钛受到关注，原因在于所得的硅化钛(TiSi2)形成与p-型半导体和n-型半导体任意之一的低肖特基势垒。此外，钛容易还原覆盖接触区的不可避免的自然氧化物(natural oxide)。
接触孔的高宽比(高度/宽度)随着集成密度增加而变得越来越大。即使有可能，也难以通过金属溅射技术在具有大孔径比的微型接触孔的底表面上适当地沉积难熔金属。
半导体器件制造者试图使用化学气相沉积(CVD)以在暴露的半导体表面上，特别地在具有大孔径比的微型接触孔中，生长难熔金属层或难熔金属硅化物层。然而，难熔金属根据接触区的导电(掺杂剂)类型而在半导体表面上不同地生长。当难熔金属同时沉积在重掺杂的p-型接触区和重掺杂的n-型接触区上时，在重掺杂p-型接触区上的难熔金属层的厚度与重掺杂n-型接触区上的难熔金属层不同。如果优化难熔金属层的其中之一，则致使另一难熔金属层变薄。另一方面，如果优化另一难熔金属层，则该难熔金属层过厚，材料被浪费且可能增加漏电流。
目前，在每个半导体芯片中形成并互连包括硅化物接触的数百万个FET，以构成微处理器(CPU)和非易失性储存电路诸如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。在非易失性储存器件诸如NAND快闪储存器件中和NOR快闪储存器中，特定的FET用作存储单元晶体管以存储数据。每个存储单元晶体管存储1比特数据或者两比特或多比特数据。能存储1比特数据的非易失性存储单元FET被称为单层单元(SLC)。能存储两比特或多比特数据的易失性非易失性存储单元FET被称为多层单元(MLC)。
发明内容
本发明原理的方面提供一种制造具有均匀厚度的细长金属硅化物层(fine metal silicide layer)而与基板掺杂无关的方法。本发明原理的另一方面提供一种制造包括金属硅化物层的半导体器件的方法，使用较少的步骤并因而提高了制造效率且减少了制造时间和成本。本发明原理的其它方面提供包括形成在硅基板上的细长金属硅化物层的存储芯片和存储模块、CMOS成像芯片、非易失性存储卡、固态硬盘驱动器(SSD)和计算机系统。
本发明原理的各个实施方式提供使用较少的材料、较少的步骤来制造包括细长金属硅化物层(例如，具有从约
Figure BSA00000309716100031
至
Figure BSA00000309716100032
的均匀厚度)的半导体器件(例如，场效应晶体管，FET)的方法。
本发明原理的方面提供一种细长硅化物层的形成方法，该细长硅化物层具有能基于器件尺寸选择的受控的均匀厚度，而与下层的硅基板的掺杂类型无关。通过使传统上用于形成导电插栓的阻挡金属层的热处理多用途以使金属反应从而形成金属硅化物层，根据本发明原理的各个实施方式的方法避免了用于形成金属硅化物层的至少一个传统步骤(例如，至少一个热处理步骤)。根据本发明原理的各个实施方式，提供对金属硅化物层的均匀厚度的精确控制，而与在其上形成金属硅化物层的基板的掺杂类型无关。
一种在硅基板上制造半导体器件的方法，包括以下步骤：直接在硅基板的第一区域上并在硅基板的邻近第一区域的第二区域上方形成绝缘层；在绝缘层与硅基板之间的第一区域中形成第一空区，其中第一空区具有高度TH1；穿过所述绝缘层形成第一孔，其中孔与第一空区连接；将金属通过第一孔沉积到第一空区中；以及对沉积在第一空区中的金属实施第二热处理。在第二热处理期间，在硅基板的第一区域中的硅与所沉积的金属反应以在硅基板上在第一区域中在空区的空间内形成细长金属硅化物层。空区和所得的金属硅化物层典型地是平坦的且具有均匀的厚度。
本发明原理的另一方面提供一种在硅基板上制造金属硅化物层的方法，包括以下步骤：非晶化硅基板在第一区域内的表面层；在第一区域中直接在非晶化硅层上以及在基板的邻近第一区域的第二区域上方形成绝缘层；以及结晶化在所述第一区域中的非晶硅层，从而在绝缘层与硅基板之间的第一区域中形成第一空区；以及穿过所述绝缘层挖出第一孔，其中该孔与第一空区连接；然后通过第一孔将金属沉积到第一空区中；以及应用第二热处理到在第一空区中沉积的金属。
本发明原理的另一方面提供一种制造包括细长金属硅化物层的半导体器件(例如，场效应晶体管，FET)的方法。
本发明原理的另一方面提供一种包括场效应晶体管(FET)的装置，该场效应晶体管(FET)包括具有从约
Figure BSA00000309716100041
至
Figure BSA00000309716100042
均匀厚度的细长金属硅化物层。
本发明原理的各种其它方面提供包括形成在硅基板上的细长金属硅化物层的微处理器、场效应晶体管、易失性存储器件、非易失性存储器件(NVM)器件或CMOS成像电路。
本发明原理的另一方面提供一种包括形成在硅基板上的细长金属硅化物层的装置，该细长金属硅化物层具有从约
Figure BSA00000309716100043
至
Figure BSA00000309716100044
的均匀厚度。该装置能是计算机系统，该计算机系统进一步包括：连接到系统总线的中央处理单元(CPU)；连接到系统总线并包括非易失性存储(NVM)器件和存储控制器的数据存储器件。计算机系统能是个人计算机、网络文件服务器、蜂窝电话、个人数字助理(PDA)、数码相机、可携式摄像机、便携式声音播放器或便携式媒体播放器。
将理解当元件或层被称为在另一元件或层“上”、“连接到”或“耦合到”另一元件或层时，它可以直接在其它元件或层上或直接连接到、耦合到其它元件或层，或者可以存在中间的元件或层。相反，当元件被称为“直接”在其他元件“上”、“直接连接到”和/或“直接耦合到”另一元件或层时，则没有中间元件或层存在。相似的附图标记通篇表示相似的元件。这里所用的术语“和/或”包括相关列举项目的一个或多个的任何和所有组合。
将理解虽然术语第一、第二和第三等可以用于此来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离示例性实施方式的教导。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上面”、“上方”、“上”等来描述一个元件或特征与另一元件或特征如图中所示的关系。将理解空间相对术语旨在包含除了在图中所绘的方向之外器件在使用或操作中的不同方向。例如，如果在图中的器件被翻转，则被描述为在其它元件或特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，示例性术语“下方”可以包含下方和上方两个方向。器件也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
参考横截面图示在这里描述了示例性实施方式，该图示是理想示例性实施方式(和中间结构)的示意性图示。因此，实际上可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因而，示例性实施方式不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区通常可具有修圆或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的埋入区可以引起埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出器件的区域的实际形状且不旨在限制本发明原理的范围。
附图说明
在以下文中，将参考附图更详细地描述本发明原理的示例性实施方式。然而，本发明原理可以以不同的形式实现且不应理解为限于在此阐述的示例性实施方式。而是，提供这些实施方式使得本公开将全面和完整，将向本领域的技术人员全面地传达本发明原理的范围。在附图中：
图1A至图1F是示出根据本发明原理的示例性实施方式的半导体器件的制造方法的截面图；
图2A至图2E是示出根据本发明原理的示例性实施方式，包括图2E示出的导电插栓170A的半导体器件的制造方法的截面图；
图3A至图3J是示出根据本发明原理的示例性实施方式，包括金属硅化物层180的图3J所示的场效应晶体管(FET)的制造方法的截面图；
图4A至图4F是示出根据本发明原理的示例性实施方式包括金属硅化物层180的图4F示出的FET的制造方法的截面图；
图5A至图5C是示出根据本发明原理的示例性实施方式，包括金属硅化物层180的图5C示出的FET的制造方法的截面图；
图6A至图6C是示出根据本发明原理的示例性实施方式，包括双高度金属硅化物层480的图6C示出的FET的制造方法的截面图；
图7A至图7B是示出根据本发明原理的示例性实施方式，半导体器件的制造方法的截面图；
图8A至图8F是示出根据本发明原理的示例性实施方式，图8F示出的包括FET的半导体器件的制造方法的截面图；
图9是根据本发明原理的示例性实施方式所制造的FET；
图10是根据本发明原理的示例性实施方式所制造的FET；
图11是根据本发明原理的示例性实施方式所制造的FET；
图12是根据本发明原理的示例性实施方式所制造的FET；
图13是根据本发明原理的示例性实施方式所制造的FET；
图14是根据本发明原理的示例性实施方式所制造的FET；
图15A是根据本发明原理的示例性实施方式的DRAM器件的存储单元区的俯视图；
图15B是图15A的DRAM器件的芯/外围区的俯视图；
图15C是沿图15A中的截取线15C1-15C1’和图15B中的截取线15C2-15C2’的截面图；
图16是根据本发明原理的示例性实施方式，沿图15A的截取线15C1-15C1’和图15B中的截取线15C2-15C2’的DRAM器件的截面图；
图17A是具有根据本发明原理的任意实施方式制造的金属硅化物层的CMOS图像传感器3100的方块图；
图17B是在图17A的CMOS图像传感器3100的外围逻辑区3150中形成的包括根据本发明原理的任意实施方式制得的金属硅化物层的FET的截面图；
图18是包括根据本发明原理的任意实施方式制得的含有金属硅化物层的FET的存储模块4000的平面图；
图19是在存储卡5000中的易失性非易失性储存器件5200的方块图，该存储器件5200包括根据本发明原理的任意示例性实施方式制得的含有金属硅化物层的FET；以及
图20是包括根据本发明原理的任意示例性实施方式制得的含有金属硅化物层的半导体器件的计算机系统6000的方块图。
具体实施方式
图1A至图1F是示出根据本发明原理的第一示例性实施方式的半导体器件的制造方法的截面图，该半导体器件包括金属硅化物层180和导电插栓170A。
参见图1A，提供硅基板100，例如，第一导电类型的传统的单晶硅基板。在可选实施方式中，半导体基板100可以是在非半导体基板(例如，绝缘体上硅，SOI)上形成的外延生长硅层。第一导电类型可以是p型或n型。为了便于示例，本公开示出了使用p型半导体基板100的实例工艺。在硅基板100中掩埋器件隔离(例如，沟槽隔离，例如，浅沟槽隔离，STI，例如，在图15C中示出的1010)以在半导体基板100中限定至少一个有源区。在本发明原理的多个实施方式中，在图1A至图1F的横截面图中示出的硅基板100的部分在硅基板100中的有源区内。
参见图1B，通过暴露基板100于等离子体气体130例如CxFy(其中x和y是在1到10范围内的整数，优选地为C3F6、C4F6、C4F8和C5F8)和/或O2和/或Ar，将硅基板100的暴露表面的层132转变为非晶硅层132。为了形成非晶硅层132，硅基板100被放置于具有大约1000瓦特或更低偏置功率的等离子体装置的反应室中，等离子体气体130供应到腔室中。
参见图1C，在硅基板100上形成第一绝缘层150。第一绝缘层150覆盖图1C中示出的有源区，还延伸越过图1C中示出的有源区。第一绝缘层150可延伸为覆盖相邻的隔离区(例如，沟槽隔离，例如，STI，在图1C中未示出，但是可以从图15C中看出)，该重叠将提供一基础(foundation)以支持第一绝缘层150在硅基板100上。结晶化的硅层132A和第一绝缘层150之间的界面可具有与相邻的隔离区(在图1C中未示出，但是在图15C中可见)和第一绝缘层150之间的界面不同的性能(例如，不同的粘结性能)。
第一绝缘层150可以包括多个层间电介质层(例如，150-1、150-2、150-3、150-4、150-5等)和多个应力控制层150-6。
第一绝缘层150可形成并可包括由硅氮烷型无机SOG(旋涂玻璃)诸如TOSZ(Tonen硅氮烷)，或光致抗蚀剂层，或者氧化物诸如BPSG、USG、FOX、TEOS、HDP-CVD或氧化物和氮化物的组合物组成的绝缘层。
第一绝缘层150可以通过旋涂方法形成在非晶硅层132上。第一绝缘层150可包括由硅氧化物诸如硼磷硅玻璃(BPSG，borophosphosilicate glass)、磷硅酸盐玻璃(PSG)、未掺杂的硅酸盐玻璃(USG)、旋涂玻璃(SOG)、可流动氧化物(Fox，flowable oxide)、原硅酸四乙酯(TEOS)、等离子体增强原硅酸四乙酯(PE-TEOS)、高密度等离子体化学气相沉积(HDP-CVD)氧化物等组成的绝缘层，第一绝缘层可以通过化学气相沉积(CVD)工艺、低压化学气相沉积(LPCVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体化学气相沉积(HDP-CVD)工艺等形成。第一绝缘层可以通过化学机械抛光(CMP)工艺平坦化。
传统地需要第一热处理来固化第一绝缘层材料从而形成第一绝缘层150。所应用的第一热处理可以是在大约600℃至800℃的高温。在600℃至800℃的高温下实施热处理以形成第一绝缘层150时，非晶硅层132被结晶化以形成结晶化的硅层132A。
由于在非晶硅层132的结晶化期间结晶化的硅层132A的体积收缩，而相邻的隔离区不收缩，所以因图1C中所示的有源区上第一绝缘层150的分离和悬浮而导致横向(平面)空区(vacancy)160形成在图1C所示的有源区上。沿结晶化的硅层132A与第一绝缘层150之间的界面形成的空区160具有大约
Figure BSA00000309716100081
至
Figure BSA00000309716100082
的均匀高度HV1。
参见图1D，执行蚀刻工艺以去除部分第一绝缘层150并穿过在图1C中示出的有源区上的第一绝缘层150来形成竖直开口、接触孔150H，接触孔150H与空区160连接。竖直开口150H可以是孔型或线型。接触孔150H暴露基板100。在去除部分第一绝缘层150的同时可以去除或者可以不去除基板100的结晶化硅层132A在接触孔150H底部的部分，从而形成接触孔150H。
参见图1E，使用PVD、CVD或ALD，在接触孔150H中和第一绝缘层150上形成含金属层170。含金属层170在接触孔150H中形成导电插栓(在图1F中示出的170A)。形成含金属层170的材料还填充空区160。含金属层170包括阻挡金属层172诸如钛(Ti)、氮化钛(TiN)、钛钨化合物(TiW)、钛/钛氮化物、钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)、钽(Ta)、氮化钽(TaN)等及其组合物以及导电金属层174诸如W等等。在该实施方式中，阻挡金属层172和金属硅化物层180几乎同时形成，金属硅化物层180具有与阻挡金属层172相同的组成材料，例如Ti。
当使用原子层沉积(ALD)或化学气相沉积(CVD)形成由Ti/TiN组成的阻挡金属层172时，用作钛源气体的TiCl4气体供应到竖直开口150H中，TiCl4的一部分形成阻挡金属层172，TiCl4的另一部分流入横向(平面)空区160。TiCl4气体与结晶化的硅层132A在大约400℃至800℃的温度反应，该温度与用于形成阻挡金属层172的工艺温度相同。TiCl4气体与结晶化的硅层132A的反应形成金属硅化物层180，例如TiSi2。
为了使用物理气相沉积(PVD)方法形成Ti/TiN，Ti靶能用于形成Ti/TiN阻挡金属层172。在PVD期间，通过溅射从Ti靶分离的Ti颗粒的一部分形成阻挡金属层172，Ti颗粒的另一部分流入横向(平面)空区160。在横向(平面)空区160中的Ti颗粒与结晶化的硅层132A在大约400℃至800℃的温度反应以形成(TiSi2)金属硅化物层180，其中该温度与用于形成阻挡金属层172的工艺温度相同。
因而，流入横向(平面)空区160中的用于形成含金属层170的阻挡金属层172的材料与第一绝缘层150下面的结晶化的硅层132A的表面结合以形成具有大约
Figure BSA00000309716100091
至
Figure BSA00000309716100092
厚度的金属硅化物层180。例如，在使用Ti/TiN作为阻挡金属层172的情形下，所得金属硅化物层180由钛硅化物(TiSi2)组成。所得金属硅化物层180的厚度由横向(平面)空区160的大约
Figure BSA00000309716100093
至
Figure BSA00000309716100094
的高度HV1限制和控制。
在本发明原理的多个可选实施方式中，含金属层170可由仅单一金属诸如Ti、TiN、Co、Ni、Hf、Pt或W等等组成。在该情形下，单一金属层与第一绝缘层150下的结晶化的硅层132A反应以形成金属硅化物层180。因而，金属硅化物层由竖直开口150H底部下面并邻近竖直开口150H底部的结晶化的硅层132A形成。
参见图1F，通过去除在接触孔150H之外的第一绝缘层150上形成的含金属层170的平坦剩余物，在金属层上执行去除工艺直到形成导电插栓170A。含金属层170的平坦剩余物能使用平坦化工艺诸如CMP(化学机械抛光)或回蚀去除直到再次暴露第一绝缘层150的上表面。
然后，在绝缘层上沉积多晶硅层。通过光刻工艺去除绝缘层和多晶硅层的某些部分，从而在半导体基板100的有源区上形成栅绝缘层13和多晶硅的栅极15。
图15C示出了包括根据本发明原理的实施方式(例如，通过图1A至图1F的方法)形成的金属硅化物层180的DRAM的存储单元区和DRAM的芯/外围区的截面图。参见图15C，截面线15C1-15C1’是在图15A中示出的DRAM器件中的存储单元区的横截面。参见图15C，截面线15C2-15C2’是在图15B中的DRAM器件的芯/外围区的横截面。
在存储单元区中，接触插栓170A和金属硅化物层180与存储单元晶体管1020的S/D区1032电接触。在芯/外围区中，接触插栓170A和金属硅化物层180形成在低压(LV)晶体管1050和/或高压(HV)晶体管1050的栅极的S/D区1034上。金属硅化物层180围绕每个晶体管的S/D区上的接触插栓170A形成。如图15C所示，在图1A至图1F中示出的第一绝缘层150相应于层间电介质层150-1、150-2、150-3，以及仅在芯/外围区中的应力控制层150-6。如图15C所示，第一绝缘层150(150-1、150-2、150-3和150-6)形成在晶体管(1032、1034)的S\D区上并越过晶体管(1032、1034)的S\D区。如在图15C中所示，第一绝缘层150(150-1、150-2、150-3和150-6)在晶体管(1032、1034)的栅区上以及在围绕硅基板100的有源区(302A、302B)的槽隔离1010上延伸。
图2A至图2E是示出根据本发明原理的另一示例性实施方式，在图2E中示出的包括金属硅化物层180的半导体器件的制造方法的横截面视图。在该示例性实施方式中，首先执行在图1A至图1D中示出的步骤以获得在图1D和图2A中示出的竖直开口(接触孔)150H和横向(平面)空区160。
参见图2A，在形成接触孔150H和空区160之后，在竖直开口150H中和在第一绝缘层150上相适应地形成金属衬垫252以及然后形成盖层254，同时空区160保持为空。金属衬垫252可包含Co、Ni、Hf、Pt、W或Ti中的一种或多种。盖层254可包含TiN，并且形成为防止金属衬垫252在硅化物反应的热处理期间被氧化。
在使用PVD、CVD、MOCVD、ALD或化学电镀法形成金属衬垫252时，供应到接触孔150H中的金属源的一部分用于形成金属衬垫252，金属源的其它部分流入横向(平面)空区160。
参见图2B，通过使金属衬垫252与结晶化的硅层132A反应，邻近竖直开口150H的底部分形成第一金属硅化物层260；以及通过使横向(平面)空区中的相同金属源与结晶化的硅层132A反应，形成第二金属硅化物层180。第一金属硅化物层260和第二金属硅化物层180通过快速热处理(RTA)形成。在其中Co用作金属衬垫的情形下，RTA工艺能在大约400℃至600℃的温度进行。在其中Ni用作金属衬垫的情形下，RTA工艺能在大约250℃至350℃的温度进行。
参见图2C，去除金属衬垫252和盖层254的未反应部分。可在所得结构上在大约700℃至1100℃的温度进一步执行额外的热处理。
参见图2D，与之前实施方式相同，在第一绝缘层150上且在竖直开口(接触孔)150H内形成包含阻挡金属层172和导电金属层174的含金属层170。
参见图2E，与图1F相同，通过使用CMP或回蚀去除含金属层170直到暴露第一绝缘层150的上表面，导电插栓170A形成为保留在竖直开口(接触孔)150H内。
在该实施方式中，第一金属硅化物层260能形成为第一金属硅化物层180的一部分。以及，金属硅化物层260、180的源金属可以是不同于阻挡金属层172的组成材料。
图3A至图3J是示出根据本发明原理的另一示例性实施方式，在图3J中示出的包括金属硅化物层180的场效应晶体管(FET)的制造方法的截面图。
参见图3A，提供第一导电类型的硅基板100，例如，传统的单晶硅基板或外延生长硅层。栅电介质层312、第一栅导电层314、第二栅导电层316和盖绝缘层318依次沉积在基板100的有源区302上，从而形成栅叠层结构310。有源区302可以在存储器件的存储单元阵列区中或在外围电路区中。
第一栅导电层314和第二栅导电层316组成FET的栅电极。第一栅导电层314可以由掺杂的多晶硅制成。第二栅导电层316可以由金属硅化物(例如，WSi2)或金属制成。盖绝缘层318可以由硅氮化物层制成。
参见图3B，通过在栅叠层310上相适应地形成绝缘层以及通过蚀刻绝缘层、仅留下在FET的栅叠层310的侧壁上的绝缘层，在栅叠层310的侧壁上形成偏移绝缘层(offset insulating layer)320。偏移绝缘层320可以由不导电材料例如氮化硅(SiN)制成。
利用栅叠层310和偏移绝缘层320作为离子注入掩模而在邻近FET的栅叠层310的两侧的有源区302中形成轻掺杂漏(LDD)结区322。
参见图3C，在FET的栅叠层310上和在有源区302上相适应地形成间隔(spacer)绝缘层330。间隔绝缘层330可以由SiO2或SiN或其组合物制成。例如，间隔绝缘层可以包含由SiN制成的第一绝缘层302和由SiO2制成的第二绝缘层334。轻掺杂漏(LDD)结区322在形成在FET的栅叠层310上的间隔绝缘层330下面延伸。
参见图3D，通过使用等离子体气体335蚀刻间隔绝缘层330直到暴露基板100(302)的上表面，绝缘间隔体330A成形为覆盖偏移绝缘层320。
再参考图3D，接下来，通过等离子体335在基板100(302)中在从约
Figure BSA00000309716100121
至
Figure BSA00000309716100122
的深度(DA)处形成非晶硅层336。等离子体气体335可以是例如CxFy(其中x和y是在1至10范围内的整数，优选地为C3F6、C4F6、C4F8或C5F8)和/或O2和/或Ar。
轻掺杂漏(LDD)结区322在形成在FET的栅叠层310上的绝缘间隔体330A下面的部分不转换为非晶硅。
参见图3E，使用FET的栅叠层310和绝缘间隔体330A作为掩模，杂质离子345，例如p-型或n-型杂质，注入在基板100中源/漏区中非晶硅层336下。
参见图3F，通过600℃以下(优选地，200℃至400℃)的低温PECVD，在FET的栅叠层310上以及在有源区302上相适应地形成具有50nm至150nm厚度的应力控制层150-6(例如，包含SiN)。在随后步骤中层间电介质层(例如150-4)的蚀刻期间，应力控制层150-6可以用作蚀刻终止层。
在其中FET是在n-掺杂的有源区302上形成的NMOS晶体管的实施方式中，应力控制层150-6包括在沟道区(C)中施加张应力的层，从而由于张应力使电子迁移率增加而增强了电流特性。(张应力诱导层能通过UV处理去除SiN中的氢成分而形成)。
在其中FET是形成在p-掺杂的有源区302上的PMOS晶体管的实施方式中，应力控制层150-6包括施加压应力到沟道区(C)的层，从而增强了电流特性，该电流特性因压应力使得空穴迁移率增加而增强。
应力控制层150-6防止在随后的步骤中在非晶硅层336结晶化期间非晶硅层336与应力控制层150-6之间的界面反应(减少粘结)。应力控制层150-6允许结晶化的硅层336A容易地与应力控制层150-6分离，从而有助于在非晶硅层336结晶化期间形成横向(平面)空区160。
参见图3G，在600℃至800℃的高温下在应力控制层150-6上形成层间电介质层150-4。层间电介质层150-4可以与第一实施方式的第一绝缘层150相同。
600℃至800℃高温热将非晶硅层336改变为结晶化的硅层336A，并同时形成具有约
Figure BSA00000309716100131
至
Figure BSA00000309716100132
厚度HV2的空区360。同时，热处理或额外的热处理步骤通过激活(分布)注入的杂质离子345而在邻近栅叠层310两侧的基板100中形成源/漏区362。
参见图3H，与在图1D中相同，通过蚀刻层间电介质层150-4和应力控制层150-6，形成连接到横向(平面)空区160的竖直开口(接触孔)150H。竖直开口(接触孔)150H可具有孔型或线型的形状。通过蚀刻层间电介质层150-4，可以去除或不去除结晶化的硅层336A的一部分。
通过与用于源/漏区362的杂质离子345相同导电类型的杂质离子的离子注入，在基板100(有源区302)的被开口150H暴露的部分处形成接触插栓离子注入区364。通过例如使用快速热处理(RTA)工艺，在大约1100℃的高温下激活(分布)注入的杂质离子。约1100℃高温的热能够充分结晶非晶硅层336。
参见图3I，与在图1E中相同，在接触孔150H中形成包括阻挡层172和导电层174的含金属层170，并同时在空区160中形成约
Figure BSA00000309716100133
至
Figure BSA00000309716100134
优选地
Figure BSA00000309716100135
至
Figure BSA00000309716100136
厚度(TH2)的金属硅化物层180。含金属层170包含单一金属诸如Ti、TiN、Co、Ni、Hf、Pt、W等。在该情形下，单一金属与结晶化的硅层132A反应以形成金属硅化物层180。
参见图3J，与在图1F中相同，通过使用CMP或回蚀去除含金属层170直到暴露层间电介质层150-4的上表面，形成导电插栓170。因而，FET完成，并准备好通过形成在层间电介质层150-4的上表面上或上方的图案化的金属层与其它器件互连。
图4A至图4F是示出根据本发明原理的示例性实施方式在图4F中示出的包括金属硅化物层180的FET的制造方法的截面图。
参见图4A，与图3A和图3B相同，在基板100上在具有第一导电类型或第二导电类型的有源区302上形成栅叠层310和偏移绝缘层320。
再参见图4A，与图3A至图3E中示出的实施方式不同，在基板100(302)上在FET栅叠层310的侧壁上形成偏移绝缘层320之后但是在形成间隔绝缘层330和绝缘间隔体330A之前，形成第一非晶硅层422。第一非晶硅层422可以与在图3D中相同通过使用等离子体气体335制得。
参见图4B，通过使用栅叠层310和偏移绝缘层320作为离子注入掩模，在基板100(302)中邻近FET栅叠层结构310的两侧形成LDD结区322。
参见图4C，与在图3F中相同，在FET栅叠层结构310上且在第一非晶硅层422的邻近FET栅叠层结构310两侧的一部分上方形成第一应力控制层332。间隔绝缘层334，例如SiO2，形成在第一应力控制层332上。
参见图4D，通过蚀刻间隔绝缘层334和第一应力控制层332，去除第一应力控制层332的一部分和间隔绝缘层334的横向部分。形成在第一非晶硅层422上方并与间隔绝缘体334的竖直部分重叠的第一应力控制层332的横向部分保持完整。
再次参见图4D，使用绝缘间隔体334作为掩模，使用等离子体气体435(其可以与图3D的等离子体气体335相同)，形成具有约
Figure BSA00000309716100141
至深度(DA)的第二非晶硅层436。第二非晶硅层436的深度大于第一非晶硅层422。
参见图4E，与在图3E至图3G中相同，依次形成用于S/D区362的杂质离子345、(第二)应力控制层150-6和层间电介质层150-4。因而，形成结晶化的硅层436A、具有HV3厚度的横向(平面)空区160和源/漏区362。横向(平面)空区160在由LDD结区322保留的延伸322以及间隔绝缘层334的保留部分上方延伸，该延伸322保留在第一应力控制层332下方。
参见图4F，与在图3H至图3J中相同，形成层间电介质层150-4、接触插栓离子注入区364、填充在横向(平面)空区160中的金属硅化物层180以及导电插栓170A。金属硅化物层180延伸到由LDD结区322保留的延伸322和间隔绝缘层334的保留部分中，其中该延伸322保留在第一应力控制层332下方。金属硅化物层180夹在结晶化的硅层436A与第一应力控制层332和第二应力控制层150-6之间。因而，FET完成，并预备通过形成在层间电介质层150-4的上表面上或上方的图案化的金属层而与其它器件互连。
图5A至图5C是示出根据本发明原理的示例性实施方式，在图5C中示出的FET的制造方法的横截面图。在图5C的FET中，金属硅化物层180形成在比LDD结区322的保留延伸322的上表面低的高度处。
参见图5A，与在图3A至图3D中相同，形成FET栅叠层310、偏移绝缘层320、LDD结区322和间隔绝缘层330(包含SiN 332和SiO2 334)、绝缘间隔体330A。通过回蚀间隔绝缘层330形成绝缘间隔体330A。然后，通过采用(相同的)回蚀工艺将基板100蚀刻至基板100原表面以下的一深度(DS)，形成凹陷表面300R。非晶硅层336，优选地
Figure BSA00000309716100151
至
Figure BSA00000309716100152
厚，形成在从凹陷表面300R起的一深度(DB，优选地为
Figure BSA00000309716100153
至
Figure BSA00000309716100154
)处。
参见图5B，与在图3E至图3F中相同，注入杂质离子345以形成掺杂的S/D区，并形成应力控制层150-6。
图5B中的沟道区(C)与应力控制层150-6之间的距离比图3F中的沟道区(C)与应力控制层150-6之间的距离短，所以增加了在图5C的FET中沟道区(C)处的载流子(电子或空穴)迁移率。由于非晶硅层336的凹陷表面，S/D区362与FET栅叠层310之间的距离增加，从而降低了晶体管的短沟道效应。
参见图5C，与在图3G至图3J中相同，形成层间电介质层150-4、接触插栓离子注入区364、填充在空区160中的金属硅化物层180和导电插栓170A。金属硅化物层180的高度低于LDD结区322的保留延伸322的上表面。
图6A至图6C是示出根据本发明原理的另一示例性实施方式，在图6C中示出的包括双高度金属硅化物层480的FET的制造方法的横截面视图。在图6C的FET中，金属硅化物层480的第一(下)部分180形成在比LDD结区322的保留延伸322的上表面低的高度处，金属硅化物层480的第二(上)部分180延伸到延伸322的上部分中。
参见图6A，与在图4A至图4D中相同，形成栅叠层310、偏移绝缘层320、第一非晶硅层422、LDD结区322、第一应力控制层332和间隔绝缘层334。然后，通过回蚀间隔绝缘层334和第一应力控制层332形成绝缘间隔体330A。然后，通过采用回蚀工艺从基板100的表面蚀刻基板100至一深度(DS2)，形成凹陷表面300R，第二非晶硅层436形成为距离凹陷表面300R的一深度(DB2)，优选地为至
参见图6B，与在图4E中相同，注入杂质离子345用于形成S/D区362，形成(第二)应力控制层150-6。
图6C中沟道区(C)与应力控制层150-6之间的距离比图4E中沟道区(C)与应力控制层150-6之间的距离短，从而增加沟道区(C)处的载流子迁移率。由于凹陷表面300R，S/D区362与FET的栅叠层310之间的距离增加，从而降低了图6C中晶体管的短沟道效应。
参见图6C，与图3G至图3J和图4E至图4F中相同，形成层间电介质层150-4、接触插栓离子注入区364和导电插栓170A。金属硅化物层480(180)填充在空区中，该空区与第一应力控制层332和第二应力控制层150-6的下表面相符合。
图7A至图7B是示出根据本发明原理的示例性实施方式，在图7B中示出的包括双高度的金属硅化物层480的FET的制造方法的横截面视图。
参见图7A，图7A中的中间结构与第六实施方式的图6B中的类似，除了在形成包括第一应力控制层332和间隔绝缘层334的绝缘间隔体330A(图6B)之后以及在形成第二非晶硅层436之后，完全去除间隔绝缘层334以暴露第一应力控制层332的侧壁。然后，在所得结构上形成(第二)应力控制层150-6。
参见图7A，与在图6C中相同，如同图3G至图3J和图4E至图4F，形成层间电介质层150-4、接触插栓离子注入区364和导电插栓170A。在空区中填充双高度的金属硅化物层480(180)，该空区与第一应力控制层332和第二应力控制层150-6的下表面相符合。
金属硅化物层180形成在比延伸322的上表面低的高度处，并延伸到延伸322的上部分中。
图7B的FET的沟道区(C)的载流子迁移率由于第一应力控制层332和第二应力控制层150-6之间不存在任何层而进一步增加。
图8A至图8F是示出根据本发明原理的示例性实施方式，在图8F中示出的包括双高度的金属硅化物层480的FET的制造方法的横截面视图。
参见图8A，在图8A中示出的中间结构与图6A的中间结构相同，并以类似的方式制造。FET的栅叠层310和偏移绝缘层320以及第一非晶硅层422形成为与图4A中绘制的相同，然后，LDD结区322形成为与图4B中绘制的相同，然后间隔绝缘层330(包括SiN 332和SiO2 334)形成为与图3C中绘制的相同。
参见图8B，在图8B中所示的中间结构与图6A中所示的中间结构相同。绝缘间隔体330A形成为与图3D中绘制的相同；以及凹陷表面300R形成在DS3深度处，与图5A中绘制的相同；且第二非晶硅层436形成在从约10至
Figure BSA00000309716100161
的深度DB3处，与图6A中绘制的相同。
参见图8C，与图3E中相同，采用栅叠层310、偏移绝缘层320和绝缘间隔体330A作为离子注入掩模，注入杂质离子345用于在基板100中形成S/D区。
参见图8D，完全去除绝缘间隔体330A以暴露偏移绝缘层320的侧壁和第一非晶硅层422的上表面。
参见图8E，形成包括第一应力控制层150-6A和第二应力控制层150-6B的多个应力控制层850，多个应力控制层850覆盖第一非晶硅层422和第二非晶硅层436。第一应力控制层150-6A和第二应力控制层150-6B可具有彼此相同或不同的材料，例如二者可由SiN组成，与图6B中的第二应力控制层150-6相同。
参见图8F，在低于LDD结区322的保留延伸322的上表面的高度处形成金属硅化物层480的第一(下)部分180，金属硅化物层480的第二(上)部分180延伸到延伸322的上部分中。在空区中填充双高度的金属硅化物层480(180)，该空区与第一应力控制层150-6A的下表面相符合，与图6C中相同。
图8F的FET的沟道区(C)的载流子迁移率由于在第一应力控制层150-6A与第二应力控制层150-6B之间不存在任何层而进一步增加。
图9是根据本发明原理的示例性实施方式制得的FET。在图9的FET中，第一金属硅化物层260形成在竖直导电插栓170A的底部下方，与图2E中相同；以及(第二)横向(平面)金属硅化物层180抵触轻掺杂漏(LDD)结区322，该轻掺杂漏(LDD)结区322在形成在FET栅叠层310的绝缘间隔体330A下面延伸，与图3J中相同。
图10是根据本发明原理的示例性实施方式制得的FET。在图10的FET中，第一金属硅化物层260形成在竖直导电插栓170A的底部，与图2E中相同；以及(第二)横向(平面)金属硅化物层180延伸到轻掺杂漏(LDD)结区322中，该轻掺杂漏(LDD)结区322在形成在FET栅叠层310的绝缘间隔体330A下面延伸，与图4F中相同。
图11是根据本发明原理的示例性实施方式制得的FET。在图11的FET中，第一金属硅化物层260形成在竖直导电插栓170A的底部，与图2E中相同；且(第二)横向(平面)金属硅化物层180不在FET栅叠层310下面延伸，与图5C中相同。
图12是根据本发明原理的示例性实施方式制得的FET。在图12的FET中，第一金属硅化物层260形成在竖直导电插栓170A的底部，与图2E中的相同；双高度金属硅化物层480(180)形成为与图6C中相同。
图13是根据本发明原理的示例性实施方式制得的FET。在图13的FET中，第一金属硅化物层260形成在竖直导电插栓170A的底部，与图2E中的相同，在包括第二双高度金属硅化物层480(180)的图7B的结构内。
图14是根据本发明原理的示例性实施方式制得的FET。在图14的FET中，第一金属硅化物层260形成在竖直导电插栓170A的底部，与图2E中的相同，形成在包括第二双高度金属硅化物层480(180)的图8F的结构内。
图15A是根据本发明原理的示例性实施方式的DRAM器件的存储单元区的平面图。图15B是图15A的DRAM器件的芯/外围区的平面图。图15C是沿图15A的截面线15C1-15C1’和图15B中的截面线15C2-15C2’的横截面图。
DRAM器件包括多个FET，每个FET包括横向(平面)金属硅化物层180。每个FET可以是如在图1至图14中所绘制的堆叠型晶体管，或者在可选实施方式中可以是RCAT(凹槽沟道阵列晶体管)。在存储单元区中，DRAM器件包括用作在DRAM存储单元中使用的FET的栅电极的字线1020以及位线1030，位线1030通过直接接触(DC)1026电连接到自对准接触(SAC)1024，该直接接触(DC)1026形成在图15C中所示的层间电介质层150-3、150-2、150-1中。
每个FET包括至少一个接触插栓170和金属硅化物层180，如在第一至第14实施方式中在之前所解释的。在存储单元区中，接触插栓170电连接FET的S/D区1032至存储电容器(未示出)。
在芯/外围区中，FET包括低压(LV)晶体管和/或高压(HV)晶体管，每个均如之前所述包括栅电极1050、接触插栓170和形成在栅电极的S/D区1034上的横向(平面)金属硅化物层180。金属硅化物层180可以形成在图15A和图15B中的接触插栓170下面并围绕接触插栓170。金属硅化物层180通过填充横向空区而形成，该横向空区与绝缘层150的(150-1、150-2、150-3、150-6)的应力控制层150-6的底表面相符合，同时绝缘层150由在一侧上的浅沟槽隔离(STI)1010以及在另一侧上的FET栅叠层1050(310)结构性支撑。绝缘层150的应力控制层150-6可以不形成在DRAM器件的单元区中，原因在于很难形成自对准接触(SAC)区1024。在芯/外围区中的接触垫1052能使DRAM器件与外部电路接合。
图16是根据本发明原理的示例性实施方式沿图15A的截面线15C1-15C1’和图15B的截面线15C2-15C2’的DRAM器件的横截面视图。图16的DRAM器件与图15C的类似，除了单元区3020A中的字线2020是掩埋沟道阵列晶体管(BCAT)型掩埋字线。BCAT晶体管的栅极被埋入形成于半导体基板中的沟槽中。因而，金属硅化物层180通过填充横向空区而形成，该横向空区与绝缘层150(150-1、150-2、150-3、150-6)的应力控制层150-6的底表面相符合，同时绝缘层150由在一例上的浅沟槽隔离(STI)1010以及在另一侧上的FET掩埋栅极2020结构性支撑。
图17A是CMOS图像传感器3100的示意性方块图。传感器3100包括形成在电路基板3100上的像素阵列区3120和外围CMOS逻辑区3150。像素阵列区3120包括多个像素3125，每个像素3125包括光电二极管、传输栅晶体管(FET)、浮置扩散区、重置栅和源跟随晶体管(放大器)，其中至少传输栅FET包括根据本发明原理制得的金属硅化物层180。外围逻辑区3150包括多个场效应晶体管(FET)，该场效应晶体管包括根据本发明原理制得的金属硅化物层180。
图17B是在图17A的CMOS图像传感器3100的外围逻辑区3150中形成的n-型FET 3212和p-型FET 3214的横截面视图。n-型FET 3212的沟道形成在两个S/D区3232之间的P阱3200a中，p-型FET 3214的沟道形成在两个S/D区3234之间的N阱3200b中，这两个沟道均形成在半导体基板100中。NMOS FET的栅极3212通过栅电介质层3205与其沟道3212分离，PMOSFET的栅极3214通过栅电介质层3205与其沟道3214分离。
接触插栓170和金属硅化物层180形成在每个S/D区3232、3234上，如之前在第一至第十四实施方式中所解释的。每个接触插栓170形成在穿过层间电介质层150-1(第一绝缘层150)形成的接触孔中。FET能通过接触插栓170电连接到CMOS图像传感器的其它元件(诸如外部焊盘3170(图17A))以及金属互连(线)3270。
图18是根据本发明原理的任意实施方式制得的包括金属硅化物层的场效应晶体管(FET)的存储模块4000的平面图。模块4000包括印刷电路基板4100和多个芯片封装4200。每个芯片封装4200包括根据任意上述实施方式制得的含有金属硅化物层180的半导体器件(例如，FET)。包括根据本发明原理的金属硅化物层180的存储系统的芯片封装4200的实例可包括层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中芯片封装(Die inWaffle Pack)、晶圆形式芯片封装(Die in Wafer Form)、板上芯片封装(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四边扁平封装(MQFP)、薄型扁平四面封装(TQFP)、小外形集成电路(SOIC)、缩小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(Wafer-level Fabricated Package，WFP)以及晶圆级堆叠封装(Wafer-level Processed Stack Package，WSP)。
图19是包括场效应晶体管(FET)的非易失性储存器件的方块图，该场效应晶体管(FET)包括根据本发明原理的示例性实施方式制得的金属硅化物层。
参见图19，非易失性(例如，NAND快闪)存储卡5000包括在存储器件5200内的存储单元阵列(未示出)，该存储器件5200包括设置在多个字线和多个位线交叉处的多个非易失性存储单元。每个非易失性存储单元包括适于存储数据的FET，并包括根据本发明原理的任意示例性实施方式制造的金属硅化物层180。非易失性存储器件5200进一步包括在外围区中的控制逻辑单元(未示出)。控制逻辑单元根据从存储控制器5100接收的控制信号CTRL在存储单元阵列中执行擦除/编程/读取/核查读取操作。
存储控制器5100连接在主机与NAND快闪存储器件5200之间。存储控制器5100配置为响应主机的请求而访问NAND快闪存储器件5200。
存储控制器5100包括随机存取存储器(RAM)、处理单元(微处理器)、主机接口和NAND快闪接口，所有这些均可包含根据本发明原理的任意示例性实施方式制造的包括金属硅化物层180的FET。存储控制器5100的处理单元配置为执行用于控制NAND快闪存储器件5200的固件代码。主机接口配置为通过标准卡(例如，MMC)协议与主机接合，以在主机与存储控制器5100之间进行数据交换。
存储卡5000可被实施为多媒体卡(MMC)、安全数字(SD)、小型SD、微型SD、记忆棒(Memory Stick)、智能媒体(SmartMedia)和全能闪存卡(TransFlash Card)。存储控制器与主机之间的接口电路可实施为选自以下的标准接口协议：通用串行总线(USB)、多媒体卡(MMC)、周边元件互连(Peripheral Component Interconnection，PCI)、高速串行互连接口(PCI-Express，PCI-E)、高级技术配件(ATA、并联-ATA(Parallel-ATA，pATA))、串行ATA(SATA)、外接SATA(eSATA)、小型计算机系统接口(Small Computer System Interface，SCSI)、增强型小型磁盘机接口(EnhancedSmall Disk Interface，ESDI)和集成驱动电子设备(IDE)。在本发明原理的可选实施方式中，图19的存储卡5000可以是固态硬盘驱动器(SSD，solidstate driver)。SSD包括多个快闪存储器件(例如，如图18中被封装和安装)和SSD存储控制器5100。SSD的标准接口协议可以是串行高级技术配件(SATA)接口、并联高级技术配件(PATA)接口和外接SATA(eSATA)接口的其中之一。
图20是根据本发明原理的示例性实施方式的计算机系统的方块图。
参见图20，计算机系统6000包括连接到系统总线6400的中央处理单元(CPU)6100、ROM(未示出)、RAM 6200(例如，DRAM)、输入/输出(I/O)器件6500和固态硬盘驱动器(SSD)6300。I/O器件6500通过I/O器件接口连接到系统总线。I/O器件54的实例包括键盘、定位器件(鼠标)、监控器和调制解调器，且可进一步包括用于大存储器件的接口(例如，USD、火线、SATA、PATA、eSATA)。RAM 6200可包括图18的调制解调器4000。
ROM存储数据和用于操作计算机系统6000的可执行代码。在此，可执行代码可包括起始指令顺序或基本I/O系统(BIOS)顺序。RAM 5200临时存储可执行代码和由CPU 6100的操作产生的任意数据。固态硬盘驱动器SSD 6300是可读取的存储器件且可以与图19的SSD 5000相同。中央处理单元(CPU)6100、ROM、RAM 6200、输入/输出(I/O)器件6500和固态硬盘驱动器(SSD)6300中的至少之一包括根据本发明原理的任意实施方式制得的金属硅化物层180。
计算机系统6000的实例包括个人计算机、大型计算机、膝上型计算机、蜂窝电话、个人数字助理(PDA)、数码相机、GPS单元、数字TV、可携式摄像机、便携式声音播放器(例如，MP3)和便携式媒体播放器(PMP)。
上述主题将被理解为是示意性和非限制性的，附属的权利要求书意欲覆盖落入本发明原理的实质精神和范围内的所有变形、改变、改善和其它实施方式。因而，本发明原理的范围将通过对权利要求书及其等效物的最广泛的可允许理解被确定为法律允许的最大程度，且不应受到前述详细描述的限制或局限。
本申请要求享有2009年10月14日提交的韩国专利申请No.10-2009-0097746的权益，在此结合其全部内容作为参考。

Claims (26)

1.一种制造半导体器件的方法，包括：
a)直接在硅基板的第一区域上以及在所述硅基板的邻近所述第一区域的第二区域上方形成绝缘层；
b)在所述绝缘层与所述硅基板之间的所述第一区域中形成第一空区；
c)穿过所述绝缘层形成第一孔，其中所述第一孔与所述第一空区连接；
d)将金属通过所述第一孔沉积到所述第一空区中；以及
e)对沉积在所述第一空区中的所述金属施加第二热处理。
2.根据权利要求1所述的方法，其中在所述第二热处理期间，在所述硅基板的所述第一区域中的硅与所沉积的金属反应以在所述第一区域中的所述硅基板上形成金属硅化物层。
3.根据权利要求2所述的方法，其中所沉积的金属包括在由钛(Ti)、钨(W)、钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钽(Ta)组成的组中的至少一种金属。
4.根据权利要求3所述的方法，其中所沉积的金属包含钛(Ti)且所述金属硅化物层包括钛硅化物(TiSi2)。
5.根据权利要求1所述的方法，其中将所述金属沉积到所述第一空区包括以下步骤的至少之一：
采用传统的物理气相沉积工艺将钛颗粒流入所述第一空区中；
采用传统的化学气相沉积工艺将含所述金属的气体流入所述第一空区中；或者
采用传统的原子层沉积工艺将所述金属的原子流入所述第一空区中。
6.根据权利要求5所述的方法，其中所沉积的金属是钛且其中将所述金属沉积到所述第一空区包括采用传统的化学气相沉积工艺将包含所述金属的TiCl4气体流入所述第一空区。
7.根据权利要求1所述的方法，其中将所述金属沉积到所述第一空区包括采用物理气相沉积工艺将Ti颗粒流入所述第一空区，且其中沉积在所述空区中的所述Ti颗粒在约400至800温度的所述第二热处理期间与所述结晶化的硅层反应。
8.根据权利要求1所述的方法，还包括在所述第一孔中形成导电插栓的阻挡金属层，其中所述阻挡金属是与沉积到所述空区中的所述金属相同的金属，以及其中形成所述阻挡金属层包括施加所述第二热处理。
9.根据权利要求8所述的方法，还包括在所述第一孔中形成导电插栓的所述阻挡金属层之后，在所述第一孔中形成导电金属层，从而在所述第一孔中形成导电插栓，该导电插栓电连接到形成在所述空区中的所述金属硅化物层。
10.根据权利要求8所述的方法，还包括在所述第一孔中形成所述导电插栓之前，通过离子注入工艺，在所述硅基板的在所述第一区域中由所述第一孔暴露的部分中形成接触插栓离子注入区，其中所述导电插栓物理并电连接到形成在所述空区中的所述金属硅化物层。
11.根据权利要求1所述的方法，其中所述绝缘层包含由硼磷硅玻璃(BPSG)、磷硅酸盐玻璃(PSG)、未掺杂的硅酸盐玻璃(USG)、旋涂玻璃(SOG)、可流动氧化物(FOx)、原硅酸四乙酯(TEOS)、等离子体增强原硅酸四乙酯(PE-TEOS)组成的组中的至少一种。
12.根据权利要求1所述的方法，其中形成所述第一空区包括：
非晶化所述硅基板在所述第一区域内的表面层，其中在所述第一区域内所述硅基板的所述非晶化硅层具有第一深度；
在第一区域中直接在所述非晶化硅层上以及在所述基板的邻近所述第一区域的第二区域上方形成绝缘层；以及
结晶化在所述第一区域中的所述非晶化硅层，以在在所述绝缘层与所述硅基板之间的所述第一区域中形成所述第一空区。
13.根据权利要求12所述的方法，其中形成所述绝缘层包括实施固化所述绝缘层的第一热处理，以及其中结晶化所述第一区域中的所述非晶硅层包括实施所述第一热处理。
14.根据权利要求12所述的方法，其中通过实施从600℃至800℃的温度的第一热处理而结晶化在所述第一区域中的所述非晶硅层，同时固化所述第一绝缘层。
15.根据权利要求12所述的方法，其中非晶化所述硅基板的所述表面层包括将所述基板暴露于CxFy和/或O2和/或Ar的等离子体，其中x和y是从1到10范围内的整数。
16.根据权利要求15所述的方法，其中CxFy是由C3F6、C4F6、C4F8和C5F8组成的组中的其中一种。
17.根据权利要求13所述的方法，其中非晶化所述硅基板的所述表面层包括将所述硅基板放置于具有约1000瓦特或更低的偏置功率的等离子体装置的反应室中，并供应CxFy和/或O2和/或Ar的等离子体到所述室中。
18.根据权利要求1所述的方法，其中所述第一空区是平坦的。
19.根据权利要求16所述的方法，其中所述金属硅化物层是平坦的。
20.根据权利要求1所述的方法，其中所述金属硅化物层是双高度的金属硅化物层。
21.根据权利要求1所述的方法，还包括在所述第一区域上形成所述绝缘层之前，在所述硅基板的所述第一区域中在所述非晶化的硅层下面注射第一导电类型的第一掺杂杂质，然后在所述第一区域上形成所述绝缘层。
22.根据权利要求1所述的方法，其中所述硅基板是单晶硅层。
23.根据权利要求20所述的方法，其中所述硅基板是p型单晶硅层。
24.一种制造金属硅化物层的方法，包含：
a)非晶化硅基板在第一区域内的表面层，其中所述硅基板的在所述第一区域内的所述非晶化硅层具有第一深度；
b)直接在所述第一区域中在所述非晶化硅层上以及在所述基板的邻近所述第一区域的第二区域上方形成绝缘层；
c)结晶化在所述第一区域中的所述非晶硅层以在所述绝缘层与所述硅基板之间的所述第一区域中形成第一空区，其中所述第一空区具有第一高度；
d)穿过所述绝缘层挖出第一孔，其中所述第一孔连接到所述第一空区；
e)将金属通过所述第一孔沉积到所述第一空区中；以及
f)对沉积在所述第一空区中的所述金属实施第二热处理。
25.一种装置，包括：
场效应晶体管，形成在硅基板上并具有直接形成在所述硅基板上的平坦的金属硅化物层，其中所述金属硅化物层具有从约
Figure FSA00000309716000031
至
Figure FSA00000309716000032
的均匀厚度。
26.根据权利要求25所述的装置，还包括控制非易失性存储器件的存储控制器，其中所述存储控制器包括实施从以下选出的标准接口协议的主机-接口电路：通用串行总线、多媒体卡、周边元件互连、高速串行互连接口、高级技术配件(ATA、并联-ATA、pATA)、串行ATA、外接SATA、小型计算机系统接口、增强型小型磁盘机接口和集成驱动电子设备。
CN201010511468.9A 2009-10-14 2010-10-14 包括金属硅化物层的半导体器件及其制造方法 Active CN102044424B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR97746/09 2009-10-14
KR1020090097746A KR101669470B1 (ko) 2009-10-14 2009-10-14 금속 실리사이드층을 포함하는 반도체 소자
US12/769,314 2010-04-28
US12/769,314 US8304819B2 (en) 2009-10-14 2010-04-28 Semiconductor device including metal silicide layer and method for manufacturing the same

Publications (2)

Publication Number Publication Date
CN102044424A true CN102044424A (zh) 2011-05-04
CN102044424B CN102044424B (zh) 2015-01-28

Family

ID=43854141

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010511468.9A Active CN102044424B (zh) 2009-10-14 2010-10-14 包括金属硅化物层的半导体器件及其制造方法

Country Status (6)

Country Link
US (3) US8304819B2 (zh)
JP (1) JP2011086934A (zh)
KR (1) KR101669470B1 (zh)
CN (1) CN102044424B (zh)
DE (1) DE102010037490A1 (zh)
TW (1) TWI562237B (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420188A (zh) * 2011-06-07 2012-04-18 上海华力微电子有限公司 一种用于双刻蚀阻挡层技术的应变硅工艺制作方法
CN102969233A (zh) * 2011-08-31 2013-03-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN103579262A (zh) * 2012-08-07 2014-02-12 中芯国际集成电路制造(上海)有限公司 一种cmos图像传感器及其制备方法
CN103646884A (zh) * 2013-11-08 2014-03-19 上海华力微电子有限公司 检测生产环境对金属连线腐蚀的方法
CN103730365A (zh) * 2012-10-15 2014-04-16 联华电子股份有限公司 晶体管的结构及其制作方法
CN104009005A (zh) * 2013-02-26 2014-08-27 赛普拉斯半导体公司 嵌入的基于sonos的存储单元
US9105570B2 (en) 2012-07-13 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for introducing carbon to a semiconductor structure
CN109585546A (zh) * 2017-09-29 2019-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110010701A (zh) * 2019-06-04 2019-07-12 成都京东方光电科技有限公司 薄膜晶体管和制作方法、阵列基板、显示面板、显示装置
CN110610855A (zh) * 2018-06-15 2019-12-24 三星电子株式会社 制造半导体装置的方法
CN110610922A (zh) * 2018-06-14 2019-12-24 华邦电子股份有限公司 接触结构及其形成方法
CN111640799A (zh) * 2020-03-27 2020-09-08 福建省晋华集成电路有限公司 半导体结构及其形成方法
CN113921399A (zh) * 2020-09-23 2022-01-11 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8691680B2 (en) * 2011-07-14 2014-04-08 Nanya Technology Corp. Method for fabricating memory device with buried digit lines and buried word lines
FR2979482B1 (fr) * 2011-08-25 2013-09-27 Commissariat Energie Atomique Procede de realisation d'un dispositif a transistors contraints a l'aide d'une couche externe
FR2979480B1 (fr) 2011-08-25 2013-09-27 Commissariat Energie Atomique Procede de realisation d'un dispositif a transistors contraints par siliciuration des zones de source et de drain
US8896066B2 (en) 2011-12-20 2014-11-25 Intel Corporation Tin doped III-V material contacts
US9153583B2 (en) 2011-12-20 2015-10-06 Intel Corporation III-V layers for N-type and P-type MOS source-drain contacts
KR101801077B1 (ko) * 2012-01-10 2017-11-27 삼성전자주식회사 매립 배선을 갖는 반도체 소자 형성 방법 및 관련된 소자
US8679968B2 (en) * 2012-05-15 2014-03-25 Globalfoundries Singapore Pte. Ltd Method for forming a self-aligned contact opening by a lateral etch
EP2856636B1 (en) * 2012-06-01 2018-05-16 Intel Corporation Transformer-based rf power amplifier
US8937369B2 (en) * 2012-10-01 2015-01-20 United Microelectronics Corp. Transistor with non-uniform stress layer with stress concentrated regions
KR20140089639A (ko) * 2013-01-03 2014-07-16 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
US8916469B2 (en) * 2013-03-12 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating copper damascene
US20140264632A1 (en) * 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
US9449827B2 (en) * 2014-02-04 2016-09-20 International Business Machines Corporation Metal semiconductor alloy contact resistance improvement
US10032876B2 (en) 2014-03-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide having a non-angular profile
US20150372099A1 (en) * 2014-06-19 2015-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide formation using a spike annealing process
US9484250B2 (en) 2015-03-10 2016-11-01 International Business Machines Corporation Air gap contact formation for reducing parasitic capacitance
US9613974B2 (en) * 2015-03-13 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
EP3273223A4 (en) * 2015-03-17 2018-09-26 Hamamatsu Photonics K.K. Device for generating fluorescence image and method for generating fluorescence image
US9779983B2 (en) * 2015-05-28 2017-10-03 Sandisk Technologies Llc Methods for forming air gaps in shallow trench isolation trenches for NAND memory
KR102452290B1 (ko) * 2015-09-04 2022-12-01 에스케이하이닉스 주식회사 반도체구조물 및 그 제조 방법
US9607842B1 (en) * 2015-10-02 2017-03-28 Asm Ip Holding B.V. Methods of forming metal silicides
KR102491069B1 (ko) * 2015-12-03 2023-01-26 삼성전자주식회사 반도체 소자
TWI619283B (zh) * 2016-05-30 2018-03-21 旺宏電子股份有限公司 電阻式記憶體元件及其製作方法與應用
US10217707B2 (en) * 2016-09-16 2019-02-26 International Business Machines Corporation Trench contact resistance reduction
US10164106B2 (en) * 2016-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
TWI718304B (zh) * 2017-05-25 2021-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US10950498B2 (en) 2017-05-31 2021-03-16 Applied Materials, Inc. Selective and self-limiting tungsten etch process
JP2020522130A (ja) * 2017-05-31 2020-07-27 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ３ｄ−ｎａｎｄデバイスでのワードライン分離のための方法
FR3068511B1 (fr) * 2017-06-29 2020-03-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation de contact intermetallique a base de ni sur inxga1-xas
TWI741007B (zh) * 2017-08-16 2021-10-01 聯華電子股份有限公司 內連線結構的製造方法
US10453747B2 (en) * 2017-08-28 2019-10-22 Globalfoundries Inc. Double barrier layer sets for contacts in semiconductor device
US10763207B2 (en) 2017-11-21 2020-09-01 Samsung Electronics Co., Ltd. Interconnects having long grains and methods of manufacturing the same
CN111261709A (zh) * 2018-11-30 2020-06-09 长鑫存储技术有限公司 导电插塞结构、半导体器件及其形成方法
US11164782B2 (en) * 2020-01-07 2021-11-02 International Business Machines Corporation Self-aligned gate contact compatible cross couple contact formation
US20210351272A1 (en) * 2020-05-07 2021-11-11 Etron Technology, Inc. Transistor structure and related inverter
CN114975609A (zh) * 2021-02-24 2022-08-30 联华电子股份有限公司 横向双扩散的金属氧化物半导体场效晶体管及其制作方法
TWI785992B (zh) * 2022-02-23 2022-12-01 華邦電子股份有限公司 半導體結構及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093243A (en) * 1992-04-30 2000-07-25 Kabushiki Kaisha Toshiba Semiconductor device and its fabricating method
US6440828B1 (en) * 1996-05-30 2002-08-27 Nec Corporation Process of fabricating semiconductor device having low-resistive contact without high temperature heat treatment
KR20060016269A (ko) * 2004-08-17 2006-02-22 삼성전자주식회사 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 금속배선 형성 방법
CN101283447A (zh) * 2005-11-14 2008-10-08 国际商业机器公司 采用无隔离体场效应晶体管和双衬垫工艺增加应变增强的结构和方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4337476A (en) 1980-08-18 1982-06-29 Bell Telephone Laboratories, Incorporated Silicon rich refractory silicides as gate metal
KR100250687B1 (ko) 1992-12-31 2000-04-01 김영환 트랜지스터 제조방법
JPH07254574A (ja) * 1994-03-16 1995-10-03 Sony Corp 電極形成方法
JP2848333B2 (ja) * 1995-07-28 1999-01-20 日本電気株式会社 半導体装置の製造方法
JP3119190B2 (ja) 1997-01-24 2000-12-18 日本電気株式会社 半導体装置の製造方法
US6163055A (en) * 1997-03-24 2000-12-19 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
US6022782A (en) * 1997-05-30 2000-02-08 Stmicroelectronics, Inc. Method for forming integrated circuit transistors using sacrificial spacer
JP3383933B2 (ja) * 1997-11-20 2003-03-10 日本電気株式会社 半導体装置の製造方法
US5900290A (en) * 1998-02-13 1999-05-04 Sharp Microelectronics Technology, Inc. Method of making low-k fluorinated amorphous carbon dielectric
US6087209A (en) * 1998-07-31 2000-07-11 Advanced Micro Devices, Inc. Formation of low resistance, ultra shallow LDD junctions employing a sub-surface, non-amorphous implant
JP2001156270A (ja) 1999-11-29 2001-06-08 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6630721B1 (en) * 2000-05-16 2003-10-07 Advanced Micro Devices, Inc. Polysilicon sidewall with silicide formation to produce high performance MOSFETS
TW546840B (en) 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JP2003077859A (ja) * 2001-08-31 2003-03-14 Fujitsu Ltd 半導体装置及びその製造方法
US6946371B2 (en) 2002-06-10 2005-09-20 Amberwave Systems Corporation Methods of fabricating semiconductor structures having epitaxially grown source and drain elements
KR20040054139A (ko) 2002-12-17 2004-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100588653B1 (ko) 2002-12-30 2006-06-12 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
KR100560659B1 (ko) * 2003-03-21 2006-03-16 삼성전자주식회사 상변화 기억 소자 및 그 제조 방법
JP2005086179A (ja) 2003-09-11 2005-03-31 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US20050124128A1 (en) * 2003-12-08 2005-06-09 Kim Hag D. Methods for manufacturing semiconductor device
KR100572210B1 (ko) 2003-12-08 2006-04-18 동부아남반도체 주식회사 반도체 소자의 제조 방법
US7259110B2 (en) * 2004-04-28 2007-08-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of display device and semiconductor device
JP2006114651A (ja) 2004-10-14 2006-04-27 Seiko Epson Corp 半導体装置の製造方法
US7736964B2 (en) * 2004-11-22 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method for manufacturing the same
JP2006186180A (ja) * 2004-12-28 2006-07-13 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4493536B2 (ja) 2005-03-30 2010-06-30 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US7785947B2 (en) * 2005-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma
JP4664760B2 (ja) * 2005-07-12 2011-04-06 株式会社東芝 半導体装置およびその製造方法
US7358551B2 (en) 2005-07-21 2008-04-15 International Business Machines Corporation Structure and method for improved stress and yield in pFETs with embedded SiGe source/drain regions
KR100665852B1 (ko) 2005-08-03 2007-01-09 삼성전자주식회사 반도체 소자의 제조방법
JP4909552B2 (ja) * 2005-09-12 2012-04-04 旭硝子株式会社 電荷保持特性に優れた不揮発性半導体記憶素子の製造方法
JP2007103837A (ja) * 2005-10-07 2007-04-19 Elpida Memory Inc 非対称構造を有する電界効果型トランジスタを含む半導体装置およびその製造方法
US20070099404A1 (en) 2005-10-28 2007-05-03 Sridhar Govindaraju Implant and anneal amorphization process
US7545006B2 (en) * 2006-08-01 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with graded silicide regions
JP2008159650A (ja) * 2006-12-21 2008-07-10 Renesas Technology Corp 半導体装置およびその製造方法
KR100841337B1 (ko) * 2007-01-12 2008-06-26 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR101181389B1 (ko) * 2007-02-27 2012-09-19 가부시키가이샤 알박 반도체 소자의 제조 방법 및 반도체 소자의 제조 장치
US7851288B2 (en) * 2007-06-08 2010-12-14 International Business Machines Corporation Field effect transistor using carbon based stress liner
JP2008311457A (ja) * 2007-06-15 2008-12-25 Renesas Technology Corp 半導体装置の製造方法
KR100850172B1 (ko) 2007-07-25 2008-08-04 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
US7829416B2 (en) * 2007-08-07 2010-11-09 Panasonic Corporation Silicon carbide semiconductor device and method for producing the same
JP2009278053A (ja) * 2008-05-19 2009-11-26 Renesas Technology Corp 半導体装置およびその製造方法
DE102008035816B4 (de) * 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
US20100078728A1 (en) * 2008-08-28 2010-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Raise s/d for gate-last ild0 gap filling
US20120235244A1 (en) * 2011-03-18 2012-09-20 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor Structure and Method for Manufacturing the Same
CN102867748B (zh) * 2011-07-06 2015-09-23 中国科学院微电子研究所 一种晶体管及其制作方法和包括该晶体管的半导体芯片

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093243A (en) * 1992-04-30 2000-07-25 Kabushiki Kaisha Toshiba Semiconductor device and its fabricating method
US6440828B1 (en) * 1996-05-30 2002-08-27 Nec Corporation Process of fabricating semiconductor device having low-resistive contact without high temperature heat treatment
KR20060016269A (ko) * 2004-08-17 2006-02-22 삼성전자주식회사 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 금속배선 형성 방법
CN101283447A (zh) * 2005-11-14 2008-10-08 国际商业机器公司 采用无隔离体场效应晶体管和双衬垫工艺增加应变增强的结构和方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420188B (zh) * 2011-06-07 2013-12-04 上海华力微电子有限公司 一种用于双刻蚀阻挡层技术的应变硅工艺制作方法
CN102420188A (zh) * 2011-06-07 2012-04-18 上海华力微电子有限公司 一种用于双刻蚀阻挡层技术的应变硅工艺制作方法
CN102969233A (zh) * 2011-08-31 2013-03-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN102969233B (zh) * 2011-08-31 2016-01-20 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US9252019B2 (en) 2011-08-31 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US9653594B2 (en) 2011-08-31 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US9105570B2 (en) 2012-07-13 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for introducing carbon to a semiconductor structure
US9525024B2 (en) 2012-07-13 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for introducing carbon to a semiconductor structure and structures formed thereby
CN103579262B (zh) * 2012-08-07 2017-05-10 中芯国际集成电路制造(上海)有限公司 一种cmos图像传感器及其制备方法
CN103579262A (zh) * 2012-08-07 2014-02-12 中芯国际集成电路制造(上海)有限公司 一种cmos图像传感器及其制备方法
CN103730365B (zh) * 2012-10-15 2018-01-23 联华电子股份有限公司 晶体管的结构及其制作方法
CN103730365A (zh) * 2012-10-15 2014-04-16 联华电子股份有限公司 晶体管的结构及其制作方法
CN104009005A (zh) * 2013-02-26 2014-08-27 赛普拉斯半导体公司 嵌入的基于sonos的存储单元
US9922988B2 (en) 2013-02-26 2018-03-20 Cypress Semiconductor Corporation Embedded SONOS based memory cells
CN104009005B (zh) * 2013-02-26 2019-08-16 经度快闪存储解决方案有限责任公司 嵌入的基于sonos的存储单元
CN103646884A (zh) * 2013-11-08 2014-03-19 上海华力微电子有限公司 检测生产环境对金属连线腐蚀的方法
CN103646884B (zh) * 2013-11-08 2016-04-27 上海华力微电子有限公司 检测生产环境对金属连线腐蚀的方法
CN109585546A (zh) * 2017-09-29 2019-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110610922A (zh) * 2018-06-14 2019-12-24 华邦电子股份有限公司 接触结构及其形成方法
CN110610855A (zh) * 2018-06-15 2019-12-24 三星电子株式会社 制造半导体装置的方法
CN110010701B (zh) * 2019-06-04 2019-09-17 成都京东方光电科技有限公司 薄膜晶体管和制作方法、阵列基板、显示面板、显示装置
CN110010701A (zh) * 2019-06-04 2019-07-12 成都京东方光电科技有限公司 薄膜晶体管和制作方法、阵列基板、显示面板、显示装置
US11563100B2 (en) 2019-06-04 2023-01-24 Chengdu Boe Optoelectronics Technology Co., Ltd. Thin film transistor and method for manufacturing the same, array substrate, display panel, and display device
CN111640799A (zh) * 2020-03-27 2020-09-08 福建省晋华集成电路有限公司 半导体结构及其形成方法
CN111640799B (zh) * 2020-03-27 2022-02-08 福建省晋华集成电路有限公司 半导体结构及其形成方法
CN113921399A (zh) * 2020-09-23 2022-01-11 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
TW201120960A (en) 2011-06-16
JP2011086934A (ja) 2011-04-28
US20150035057A1 (en) 2015-02-05
TWI562237B (en) 2016-12-11
KR20110040470A (ko) 2011-04-20
DE102010037490A1 (de) 2011-08-25
CN102044424B (zh) 2015-01-28
US8304819B2 (en) 2012-11-06
US9245967B2 (en) 2016-01-26
US8890163B2 (en) 2014-11-18
US20110084320A1 (en) 2011-04-14
US20130001576A1 (en) 2013-01-03
KR101669470B1 (ko) 2016-10-26

Similar Documents

Publication Publication Date Title
CN102044424B (zh) 包括金属硅化物层的半导体器件及其制造方法
US11631684B2 (en) Integrated assemblies and methods of forming integrated assemblies
US9299712B2 (en) Semiconductor device and method of making same
US6998314B2 (en) Fabricating a 2F2 memory device with a horizontal floating gate
US9368597B2 (en) Semiconductor devices and methods of manufacturing the same
US8410542B2 (en) Charge-trapping nonvolatile memory devices having gate structures therein with improved blocking layers
US20120139027A1 (en) Vertical structure non-volatile memory devices including impurity providing layer
US20160307890A1 (en) Semiconductor devices and methods of manufacturing the same
CN101615618A (zh) 集成电路及其制作方法、固态存储器模块和计算机系统
US8614476B2 (en) Nonvolatile memory devices and fabricating methods thereof
US10002788B2 (en) Methods of fabricating semiconductor devices
US6440798B1 (en) Method of forming a mixed-signal circuit embedded NROM memory and MROM memory
JP2009088241A (ja) 半導体装置およびその製造方法
CN109671715B (zh) 3d存储器件及其制造方法
US20070052002A1 (en) Junction leakage suppression in memory devices
US20110255335A1 (en) Charge trap memory having limited charge diffusion
US8486802B2 (en) Method of manufacturing semiconductor device having shared bit line structure
CN112635328B (zh) 提高闪存的数据保持力的制造方法
US7915660B2 (en) Junction-free NAND flash memory and fabricating method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant