CN104009005B - 嵌入的基于sonos的存储单元 - Google Patents

嵌入的基于sonos的存储单元 Download PDF

Info

Publication number
CN104009005B
CN104009005B CN201410064510.5A CN201410064510A CN104009005B CN 104009005 B CN104009005 B CN 104009005B CN 201410064510 A CN201410064510 A CN 201410064510A CN 104009005 B CN104009005 B CN 104009005B
Authority
CN
China
Prior art keywords
electric charge
layer
substrate
charge capture
capture layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410064510.5A
Other languages
English (en)
Other versions
CN104009005A (zh
Inventor
克里希纳斯瓦米·库马尔
伊葛·葛兹尼索夫
范卡特拉曼·普拉哈卡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Longitudinal Flash Storage Solutions Co., Ltd.
Original Assignee
Longitudinal Flash Storage Solutions Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Longitudinal Flash Storage Solutions Co Ltd filed Critical Longitudinal Flash Storage Solutions Co Ltd
Priority to CN201910654614.4A priority Critical patent/CN110349963B/zh
Publication of CN104009005A publication Critical patent/CN104009005A/zh
Application granted granted Critical
Publication of CN104009005B publication Critical patent/CN104009005B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了嵌入的基于SONOS的存储单元。描述了包括嵌入的基于SONOS的非易失性存储（NVM）晶体管和MOS晶体管的多个存储单元及其形成方法。通常，该方法包括：在衬底上形成电介质叠层，电介质叠层包含衬底上的隧道电介质，和在隧道电介质上的电荷捕获层；图案化电介质叠层，以在衬底的第一区域中形成存储器件的NVM晶体管的栅极叠层，同时并发地从衬底的第二区域去除电介质叠层；以及进行基准CMOS工艺流程的栅极氧化处理，以热生长覆盖第二区域中的衬底的MOS晶体管的栅极氧化物，同时并发地生长覆盖电荷捕获层的阻挡氧化物。在一个实施方式中，通过植入铟来形成NVM晶体管的沟道。

Description

嵌入的基于SONOS的存储单元
相关申请的交叉引用
本申请根据美国专利法典第35条第119（e）款要求2013年2月26日提交的序列号为61/769,693的美国临时专利申请、以及2013年5月20日提交的序列号为61/825,196的美国临时专利申请的优先权的利益，这两个申请在此都以引用的方式被并入。
技术领域
本公开大致涉及半导体器件，并且更具体地涉及包含嵌入或整体形成的基于SONOS的非易失性存储（NVM）晶体管和金属氧化物半导体（MOS）晶体管的存储单元，以及制造这种存储单元的方法。
背景技术
对于比如片上系统的许多应用来说，人们希望将基于金属氧化物半导体（MOS）场效应晶体管和非易失性存储（NVM）晶体管的逻辑器件和接口电路集成在单个芯片或单个衬底上面。这种集成能够严重地影响MOS晶体管和NVM晶体管的制造工艺。MOS晶体管通常使用标准的或基准的互补金属氧化物半导体（CMOS）工艺流程进行制造，涉及导电、半导电、以及电介质材料的形成和图案化。对在这样的CMOS工艺流程中使用的这些材料的成分、处理试剂的成分和浓度、以及温度进行了严格的控制，以保证最终产生的MOS晶体管将能正常工作。
非易失性存储器件包括非易失性存储晶体管、基于硅-氧化物-氮-氧化物-半导体（silicon-oxide-nitride-oxide-semiconductor，SONOS）的晶体管，这些晶体管包括电荷捕获栅极叠层，在该电荷捕获栅极叠层中所储存或捕获的电荷改变非易失性存储晶体管的阈值电压以储存比如逻辑1或逻辑0的信息。电荷捕获栅极叠层形成涉及夹在两个电介质层或两个氧化物层之间的氮化物或氮氧化物的电荷捕获层的形成，这两个电介质层或两个氧化物层通常使用显著不同于基准的CMOS工艺流程的材料和工艺的材料和工艺进行制造，这些材料和工艺能有害地影响MOS晶体管的制造，或者受MOS晶体管制造的影响。特别是，通过改变电荷捕获层的厚度或成分，形成MOS晶体管的栅极氧化物或电介质能显著地降低之前形成的电荷捕获栅极叠层的性能。此外，这种集成能严重影响基准CMOS工艺流程，并且通常需要数目众多的掩模设置和处理步骤，这增加了制造这些器件的开销并且能够降低工作器件的产量。
附图说明
根据之后的详细说明，以及根据附图和上面提供的附属权利要求，本发明将被更全面地理解，其中的附图包括：
图1是用来制造存储单元的方法的实施方式的流程图，所述存储单元包括嵌入的基于硅-氧化物-氮-氧化物-半导体（SONOS）的非易失性存储（NVM）晶体管和金属氧化物半导体（MOS）晶体管；
图2A-2M是说明根据图1的方法制造存储单元的过程中的存储单元的一部分的剖视图的框图；
图2N是说明制作完成的包含根据图1和图2A-2M的方法制造的嵌入的基于SONOS的NVM晶体管和MOS晶体管的存储单元的剖视图的框图；
图3A和图3B是说明根据本公开的实施方式的包含铟沟道的NVM晶体管的阈值电压（VT）一致性上的改善的图形；以及
图4A-4C是说明包含根据本公开的实施方式制造的嵌入的基于SONOS的NVM晶体管的存储器件的基本编写擦除特性和显示其在数据保持持久性上的改善的图形。
具体实施方式
在本文中参照附图对包含嵌入的非易失性存储（NVM）晶体管和金属氧化物半导体（MOS）晶体管的存储单元的多个实施方式，以及制造该存储单元的多种方法进行了描述。然而，特定的实施方式可以无需这些特定细节中的一个或多个来实现，或者可以结合其他已知的方法、材料和装置来实现。在下面的描述中，对比如具体的材料、尺寸和工艺参数等的多个特定的细节进行了阐述，以提供对本发明的深入理解。在其他的例子中，为了避免使本发明变得不必要的难以理解，并没有对众所周知的半导体设计和制造技术进行特别详细的描述。在整个说明书中提及的“实施方式”是指结合该实施方式所描述的特定的特征、结构、材料、或特性被包含在本发明的至少一个实施方式中。因此，在整个说明书的多个地方多次出现的短语“在实施方式中”不一定是指本发明的同一个实施方式。此外，这些特定的特征、结构、材料、或特性能以任何合适的方式结合在一个或多个实施方式中。
本文使用的术语“在…上方”、“在…下方”、“在…之间”、以及“在…上”是指一层相对于其他层的相对位置。因此，例如，沉积或布置在另一层的上方或下方的一层可以与该另一层直接接触，或者可以具有一个或多个中间层。此外，沉积或布置在多层之间的一层可以与这些层直接接触，或者可以具有一个或多个中间层。相反，第一层在第二层上是指与第二层接触。另外，所提供的一层相对于其他层的相对位置假定相对于初始衬底的沉积、修改和去除薄膜的操作，而没有考虑该衬底的绝对定向。
NVM晶体管可以包含使用硅-氧化物-氮-氧化物-硅（SONOS）或浮栅技术实现的存储晶体管或存储器件。
现在将参照图1和图2A至2M，详细描述用来将NVM晶体管集成或嵌入到制造一个或多个MOS晶体管的标准或基准CMOS工艺流程的方法的实施方式。图1是说明用来制造存储单元的方法或工艺流程的实施方式的流程图。图2A-2L是说明在根据图1的方法制造存储单元的过程中的存储单元的一部分的剖视图的框图，而图2M是说明制造好的存储单元的实施方式的一部分的剖视图的框图。
参照图1和图2A，制造过程开始于在晶圆或衬底204中形成多个隔离结构202（步骤102）。隔离结构202将正在形成的存储单元和在衬底204的相邻区域（未示出）中形成的存储单元进行隔离，和/或将正在衬底的第一区206形成的NVM晶体管和正在第二区域208形成的一个或多个MOS晶体管进行隔离。隔离结构202包含比如氧化物或氮化物的电介质材料，并且可以由任何传统技术形成，这些传统技术包括但不限于浅槽隔离（STI）或局部硅氧化（LOCOS）。衬底204可以是由适合半导体器件制造的任何单晶材料构成的块体晶圆，或可以包含在衬底上形成的合适材料的顶部外延生长层。合适的材料包括但不限于硅、锗、硅锗、或III-V族化合物半导体材料。
通常，如在实施方式中示出的，在衬底204的表面216上的第一区域206和第二区域208中同时形成衬垫氧化物209。衬垫氧化物209可以是具有约10纳米（nm）至约20nm厚度的二氧化硅（SiO2），其可以通过热氧化工艺或通过原位蒸汽生成（ISSG）生长而成。
参照图1和图2B，随后通过衬垫209向衬底204中植入掺杂物以形成多个阱，以及用于MOS晶体管的多个沟道，将在这些阱中形成NVM晶体管和/或MOS晶体管（步骤104）。所植入的掺杂物可以是任何类型和任何浓度，并且可以以任何能量植入，所用的能量包括形成用于NVM晶体管和/或MOS晶体管的多个阱或多个深阱以及形成用于MOS晶体管的多个沟道所需要的能量。在图2B中示出的特定实施方式中，植入适当离子种类的掺杂物，以在第二区域208形成深N型阱210，在该深N型阱210中或其上方将形成比如MOS输入/输出（I/O）晶体管的高电压（HV）MOS晶体管214。尽管在图中未示出，需要了解的是所述多个阱或多个深阱也能被形成用于NVM晶体管和/或标准的MOS晶体管或低电压（LV）MOS晶体管，比如MOS晶体管212。还需要了解的是这些阱是通过沉积并图案化比如在衬底204的表面216上方的光致抗蚀层的掩模层，并且以适当的能量将适当的离子种类植入到适当的浓度而形成。
在衬底204的第二区域208中形成用于一个或多个MOS晶体管214、212的多个沟道218。如同阱的植入，沟道218通过沉积并图案化比如在衬底204的表面216上方的掩模层，并且以适当的能量将适当的离子种类植入到适当的浓度而形成。例如，可以用约10k电子伏（keV）到约100k电子伏的能量、以及约1e12cm-2到约1e14cm-2的剂量植入BF2来形成N型MOS（NMOS）晶体管。P型MOS（PMOS）晶体管可以同样通过以任何合适的剂量和能量植入砷离子或磷离子来形成。需要了解的是，可以通过植入在MOS晶体管214、212中同时形成沟道218，或在不同的时间使用标准的平版印刷技术来形成沟道218，包括用于对MOS晶体管的沟道中的一个进行掩模的图案化的光致抗蚀层。
接下来，参照图1和图2C，在衬垫氧化物209的上形成图案化的隧道掩模220，或形成覆盖衬垫氧化物209的图案化的隧道掩模220，通过隧道掩模中的窗口或开口植入适当能量和浓度的离子（由箭头222表示），以形成用于NVM晶体管226的沟道224，并且去除至少第二区域208中的隧道掩模和衬垫氧化物（步骤106）。隧道掩模可以包含光致抗蚀层或由图案化的氮化物层或硅氮化物层形成的硬掩模。
在一个实施方式中，用于NVM晶体管226的沟道224是被植入了铟(In)的铟掺杂沟道，这些铟以约50k电子伏（keV）到约500k电子伏的能量和约5e11cm-2到约5e12cm-2的剂量植入以形成n沟道NVM晶体管。如在下面更详细地说明的，利用植入铟来形成NVM晶体管226的沟道224将NVM晶体管的阈值电压（VT）一致性从约150毫伏（mV）的VT的西格玛值改善为约70-80mV。可选择地，可以植入BF2以形成n沟道NVM晶体管，或者植入砷或磷以形成p沟道NVM晶体管。
可以用氧等离子体来消除或去除光致抗蚀隧道掩模220。可以使用湿蚀刻或干蚀刻工艺来去除硬掩模。例如，衬垫氧化物209使用含有表面活性剂的10:1的缓冲氧化物蚀刻剂（BOE）在湿清洗过程中去除。可选择地，湿清洗过程可以使用20:1的BOE湿蚀刻剂、50:1的氢氟酸（HF）湿蚀刻剂、衬垫蚀刻剂、或任何其他类似的基于氢氟酸的湿蚀刻化学试剂来进行。
参照图1和图2D-2F，对衬底204的表面216进行清洗或预清洗，形成或沉积比如氧化物-氮化物-氧化物或ONO层的多个电介质层，掩模形成或覆盖在多个电介质层上，并对多个电介质层进行蚀刻以在第一区域206中形成电介质栅极叠层236（步骤108）。预清洗可以是湿处理或干处理，在这个实施方式中是使用HF或标准清洗剂（SC1）和SC2的湿处理，并且对衬底204的材料有极高的选择性。SC1通常使用50-80℃的1:1:5的氢氧化氨（NH4OH）、过氧化氢（H2O2）、水（H2O）溶液浸泡约10分钟来完成。SC2在50-80℃的1:1:10的HC1、H2O2、H2O溶液中浸泡较短的时间。
参照图2D，电介质或ONO沉积开始于在衬底204的第一区域206的NVM晶体管226的至少一个沟道224的上方形成隧道电介质228。隧道电介质228可以是适合于在所施加的栅极偏压的情况下允许电荷载流子隧穿进入覆盖的电荷捕获层，同时在NVM晶体管不加偏压时保持对漏电流的合适的势垒的任何材料，并具有满足以上条件的任何厚度。在特定的多个实施方式中，隧道电介质228是二氧化硅、氮氧化硅、或二者的组合，并且可以通过使用ISSG或基氧化（radicaloxidation）的热氧化处理进行生长。
在一个实施方式中，二氧化硅隧道电介质228可以在热氧化处理中进行热生长。例如，可以利用在含氧气体或大气（比如有氧（O2）气体）中在750-800摄氏度（℃）的干氧化来生长二氧化硅层。热氧化处理的进行持续约50-150分钟的时间，以通过暴露的衬底表面的氧化和消耗来实现生长具有从约1.0纳米（nm）到约3.0纳米的厚度的隧道电介质228。
在另一个实施方式中，二氧化硅隧道电介质228可以在基氧化处理中进行生长，所述基氧化处理涉及将彼此之间的比例近似1:1的且不发生燃烧事件（比如形成等离子体，其通常能够被另外用于对H2和O2进行热解以形成蒸汽）的氢气（H2）和氧气（O2）流入处理室。相反，允许H2和O2在接近约900℃到约1000℃的范围的温度和接近约0.5托到约5托的范围内的压力下进行反应，以在衬底的表面上形成比如OH基、HO2基、或O二基的基。基氧化处理的进行持续接近约1分钟到约10分钟的时间，以通过暴露的衬底表面的氧化和消耗来实现生长具有从约1.0纳米（nm）到约4.0纳米的厚度的隧道电介质228。需要了解的是，在该图以及后面的图中，出于清楚的目的，隧道电介质228的厚度相对于衬垫氧化合物209被放大，前者比后者厚了接近7倍。在基氧化处理中生长的隧道电介质228比通过湿氧化技术形成的隧道电介质更致密且由每cm3实质上更少的氢原子构成，甚至在更薄的厚度下。在多个特定的实施方式中，基氧化处理在能够处理多个衬底的批量处理室或加热炉中进行，以提供高质量的隧道电介质228而不影响制造设备可能要求的生产能力要求（晶圆数/小时）。
在另一个实施方式中，隧道电介质层228通过化学气相沉积（CVD）或原子层沉积来进行沉积，并且其由可能包括但不限于二氧化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氮氧化铪、铪锆氧化物、以及氧化镧的电介质层构成。在另一个实施方式中，隧道电介质228是包含比如但不限于二氧化硅或氮氧化硅的材料的底层，以及可能包括但不限于氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氮氧化铪、铪锆氧化物、以及氧化镧的材料的顶层的双层电介质区域。
再次参照图2D，电荷捕获层形成或覆盖在隧道电介质228上。通常，如在该实施方式中示出的，电荷捕获层是包含多个层的多层电荷捕获层，所述多个层至少包括离隧道电介质228较近的下部或第一电荷捕获层230a，以及上部或第二电荷捕获层230b，所述上部或第二电荷捕获层230b比第一电荷捕获层含氧少，并且包含分布在多层电荷捕获层中的大多数电荷陷阱。
多层电荷捕获层230的第一电荷捕获层230a可以包含氮化硅（Si3N4）、富含硅的氮化硅、或氮氧化硅（SiOxNy(Hz)）。例如，第一电荷捕获层230a可以包含通过CVD工艺形成的、具有约2.0nm和约4.0nm之间的厚度的氮氧化硅层，其使用定制的比例和气流速率的二氯甲硅烷（DCS）/氨(NH3)和氧化氮（N2O）/NH3气体混合物来提供富含硅和富含氧的氮氧化物层。
随后在第一电荷捕获层230a的上方形成多层电荷捕获层的第二电荷捕获层230b。第二电荷捕获层230b可以包含氮化硅和氮氧化硅层，所述氮化硅和氮氧化硅层具有不同于第一电荷捕获层230a的氧、氮、和/或硅的化学计量的成分。第二电荷捕获层230b可以包含具有约2.0nm和约5.0nm之间的厚度的氮氧化硅层，其可以通过CVD工艺使用含有定制的比例和气流速率的DCS/NH3和N2O/NH3气体混合物的处理气体来形成或沉积以提供富含硅和含氧少的顶部氮化物层。
如在本文中使用的，术语“富含氧”和“富含硅”是相对于化学计量的氮化硅或“氮化物”，这种化学计量的氮化硅或“氮化物”在本领域中经常被使用，其具有（Si3N4）成分并且具有接近2.0的折射率（RI）。因此，“富含氧”的氮氧化硅带来了从化学计量的氮化硅向更高的硅和氧的wt.%的改变（即减少了氮）。因此，富含氧的氮氧化硅薄膜更像二氧化硅，并且其RI向着纯二氧化硅的1.45的RI减小。类似地，在本文中描述的“富含硅”的薄膜带来了从化学计量的氮化硅向具有比“富含氧”的薄膜更少的氧的硅的更高的wt.%的改变。因此，富含硅的氮氧化硅薄膜更像硅，并且其RI向着纯硅的3.5的RI增加。
再次参照图2D，多个电介质层还包括形成或覆盖在电荷捕获层230上的帽层（caplayer）232。在一个实施方式中，帽层232包含氮化硅，该氮化硅的全部或部分被后续氧化以形成覆盖该电荷捕获层230的阻挡氧化物。帽层232可以是具有同种成分的单个氮化物层（未示出）、具有化学计量的成分梯度的单个氮化物层、或者，如在该实施方式中示出的，可以是多层帽层，该多层帽层包括至少下部或第一帽层232a，其覆盖在第二电荷捕获层230b上，以及覆盖在第一帽层232a上的第二帽层232b。
在一个实施方式中，第一帽层232a可以包含具有2.0nm和4.0nm之间的厚度的氮化硅层、富含硅的氮化硅层、或富含硅的氮氧化硅层，这些层通过CVD工艺使用N2O/NH3和DCS/NH3的气体混合物形成。类似地，第二帽层232b也可以包含具有2.0nm和4.0nm之间的厚度的氮化硅层、富含硅的氮化硅层、或富含硅的氮氧化硅层，这些层通过CVD工艺使用N2O/NH3和DCS/NH3的气体混合物形成。可选地，第一帽层232a和第二帽层232b可以包含不同的化学计量成分。例如，第二帽层232b可以包含比第一帽层232a富含硅或富含氧的成分，以便于在对第一帽层进行氧化之前在干清洗处理或湿清洗处理中去除第二帽层。可选择地，第一帽层232a可以包含比第二帽层232b富含硅或富含氧的成分，以便于第一帽层的氧化。
参照图2E，牺牲氧化物层234形成或覆盖在第二帽层232b上。在一个实施方式中，牺牲氧化物层234可以包含通过热氧化处理、原位蒸汽生成（ISSG）、或基氧化生长的、具有2.0nm到4.0nm的厚度的二氧化硅层。在另一个实施方式中，牺牲氧化物层234可以通过化学气相沉积工艺在低压化学沉积（LPCVD）室中形成或沉积。例如，牺牲氧化物层234可以通过CVD工艺使用定制的比例和气流速率的、包括硅烷或DCS和含氧气体（比如O2或N2O）的处理气体进行沉积来提供二氧化硅（SiO2）牺牲氧化物层。
接下来，参照图2F，图案化的掩模层（未示出）形成或覆盖在牺牲氧化物层234上，并且对牺牲氧化物、帽层232以及电荷捕获层230进行蚀刻或图案化，以形成覆盖NVM晶体管的沟道224的栅极叠层236，以及从衬底204的第二区域208去除牺牲氧化物、帽层以及电荷捕获层230。图案化的掩模层可以包含使用标准平版印刷技术图案化的光致抗蚀层，并且牺牲氧化物层234、帽层232、以及电荷捕获层230可以使用包含一个或多个单独步骤的干蚀刻工艺来蚀刻或去除，到在衬底204的表面216上停止。
参照图1，进行栅极氧化或GOX预清洗，栅极氧化同时用于所形成的MOS晶体管214、212，并且沉积并图案化栅极层以形成NVM晶体管226的栅极，以及两个MOS晶体管的栅极（步骤110）。参照图2G，GOX预清洗去除帽层232的一部分和牺牲氧化层234，或者在选择性很强的清洗过程中从栅极叠层236实质上去除了多层帽层中的最顶部的层的全部。该清洗过程还同时或并发地去除分别残留在第一区域206的栅极叠层236的外部和残留在第二区域208中的任何氧化物，比如氧化物隧道电介质228和衬垫氧化物209，以在该区域制备用于栅极氧化物生长的衬底204。对帽层232的厚度进行调整，以允许第二帽层232b的一部分或实质上全部都被GOX预清洗所消耗。在一个示例性实施方式中，通过使用含有表面活性剂的10:1的缓冲氧化物蚀刻剂（BOE）在湿清洗处理中去除牺牲氧化物层234和第二帽层232b。可选择地，湿清洗工艺可以使用20:1的BOE湿蚀刻剂、50:1的氢氟酸（HF）湿蚀刻剂、衬垫蚀刻剂、或任何其他类似的基于氢氟酸的湿蚀刻化学试剂来执行。
GOX预清洗的实施方式的优点在于，其在预清洗步骤（步骤110）或后续的氧化步骤（步骤112）中实质上都不影响基准COMS工艺，而是将其用于NVM晶体管制造的一体化。
接下来，参照图2H，执行氧化处理来对帽层232或多层帽层的第一帽层232a的剩余部分，以及第二电荷捕获层230b的一部分进行氧化，以形成覆盖第二电荷捕获层的阻挡氧化物层238。在一个实施方式中，氧化处理适于对第一帽层232a进行氧化，以形成阻挡氧化物层238，而同时或并发地对第二区域208中的衬底204的表面216的至少一部分进行氧化，以形成覆盖至少一个MOS晶体管的至少一个沟道218的第一栅极氧化物240。氧化处理可以包含在批量或单个衬底处理室中执行的原位蒸汽生成（ISSG）、CVD或基氧化，在处理室中伴随有燃烧事件或没有燃烧事件（比如等离子化）。例如，在一个实施方式中，阻挡氧化物层238和栅极氧化物240可以在基氧化处理中生长，这种基氧化处理涉及使彼此之间的比例接近1:1且不发生燃烧事件（比如形成等离子体）的氢气（H2）和氧气（O2）流入处理室，其通常能够被另外用于对H2和O2进行热解以形成蒸汽。相反，允许H2和O2在接近700-800℃范围内的温度和接近0.5-5托范围内的压力下进行反应，以在帽层232或第一帽层232a的表面处形成比如OH基、HO2基、或O二基的基。氧化处理对于使用ISSG工艺的单个衬底进行接近1-5分钟范围的持续时间，或对于分批炉工艺进行10-15分钟的持续时间，以通过氧化和消耗具有约3nm到约4.5nm的厚度的第二电荷捕获层230b的一部分和第一帽层232a、以及具有约5nm到约7nm厚度的栅极氧化物240来实现生长阻挡氧化物层238。
在一些实施方式中，比如在图2I到图2L中示出的，所述方法还包括能够同时制造LVMOS晶体管212和HVMOS晶体管214的双栅氧化物处理流程。参照图2I，在衬底204的第一区域206和第二区域208的上方形成了图案化的掩模层242。图案化的掩模层242可以是使用标准的平版印刷技术图案化的光致抗蚀层，并且包含在第二区域208中的沟道218上方的至少一个开口244。在与上面关于去除牺牲氧化物层234描述的条件相同的条件下，使用BOE蚀刻剂蚀刻在暴露的多个区中的第一栅极氧化物240，并随后将图案化的掩模层242去除。
参照图2J，使用湿蚀刻对衬底206进行清洗，在进行湿蚀刻时不对氧化物进行蚀刻以保护HVMOS晶体管212的第一栅极氧化物240，以及栅极叠层236的阻挡氧化物层238。随后对衬底206进行热氧化处理以生长具有约1nm到约3nm厚度的薄的第二栅极氧化物246。在一些实施方式中，第二栅极氧化物246可以与比如氮氧化硅、氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氮氧化铪、铪锆氧化物、以及氧化镧的沉积层（未示出）重叠。
参照图2K，在栅极叠层236、HVMOS晶体管214的第一栅极氧化物240、以及MOS晶体管212的第二栅极氧化物246的上方形成适合于调节NVM晶体管226的偏压以及MOS晶体管214、212的操作的任何导电材料或半导电材料的栅极层248。在一个实施方式中，通过物理气相沉积形成栅极层，并且该栅极层由包含金属的材料构成，这些包含金属的材料包括但不限于金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍。在另一个实施方式中，栅极层通过CVD工艺形成，并且该栅极层由单个掺杂的多晶硅层构成，该单个掺杂的多晶硅层随后被图案化以形成NVM晶体管226和MOS晶体管214、212的控制栅极。
参照图2L，使用掩模层（未示出）和标准的平版印刷技术图案化栅极层248以到阻挡氧化物层238、第一栅极氧化物240和第二栅极氧化物246的表面停止，从而形成用于NVM晶体管226的栅极叠层236的栅极250、用于HVMOS晶体管214的栅极252、以及用于MOS晶体管212的栅极254。
参照图1和图2M，沉积和蚀刻第一隔离层以形成邻近于MOS晶体管212、214的栅极252、254和NVM晶体管226的第一侧壁隔离物256，并且邻近于MOS晶体管212、214中的一个或多个的侧壁隔离物256植入一个或多个轻掺杂的且在其下延伸的漏极延伸部（LDD258）（步骤112）。
接下来，在衬底204的上方形成SONOSLDD掩模，并邻近于NVM晶体管226植入轻掺杂的漏极延伸部（LDD260）。最后，沉积并蚀刻第二隔离层以邻近于NVM晶体管226的栅极叠层236形成第二侧壁隔离物262（步骤114）。
参照图1和图2N，随着NVM晶体管226、HVMOS晶体管214、以及MOS晶体管212的实质上完成，进行源极和漏极植入，以为所有的晶体管形成源极区和漏极区264，并且进行硅化处理（步骤116）。如所描述的，硅化区266可以被形成在暴露的栅极250、252、254、以及暴露的源极区和漏极区264上。硅化处理可以是本领域通常采用的任何技术，通常包括预清洗蚀刻、钴或镍金属沉积、退火和湿法去膜。
参照图1和图2N，制造包括嵌入或集成形成的基于SONOS的NVM晶体管和MOS晶体管的存储单元的方法可选地包括在NVM晶体管226的栅极叠层236上方形成应力诱导层或应力诱导结构268（比如应力诱导氮化物层）以提高数据保持和/或改善编写时间和效率的步骤（步骤118）。特别是，进入到NVM晶体管226的电荷捕获层230中的诱导应力改变了在其中形成的电荷陷阱的能级，从而提高了电荷捕获层的电荷保持力。此外，在衬底204的表面216的内部或其上、接近且优选围绕在其中形成NVM晶体管226的沟道224的衬底区域形成应力诱导结构268，将减小带隙，并且根据应变的类型增强载流子的迁移率。例如，衬底204的晶格中的原子间的距离被拉伸的拉伸应变，增强了电子的迁移率，使得N型晶体管更快。原子间的距离被缩短的压缩应变，通过增加空穴的迁移率在P型晶体管中产生了相似的效果。所有这些应变诱导因素，即减小的带隙和增强的载流子迁移率，都将导致NVM晶体管226的更快和更有效的编写。
应力诱导结构268可以包含使用高深宽比工艺（HARPTM）氧化处理形成的金属前电介质（PMD）层、使用等离子增强的化学气相沉积（PECVD）形成的压缩或拉伸的氮化物层、或二叔丁基氨基硅烷（BTBAS）氮化物层。
在特定的实施方式中，比如在图2N中示出的，应力诱导结构268还可以在一个或多个MOS晶体管的上方形成，以诱导MOS晶体管的沟道中的应变。
最后，继续标准的或基准的CMOS工艺流程以实质上完成前端器件的制造（步骤120），产生图2N中示出的结构。图2N是说明制作完成的存储单元的一部分的剖视图的框图，该存储单元包含根据图1和图2A-2M的方法制造的嵌入的基于SONOS的NVM晶体管和MOS晶体管。
图3A和图3B是说明根据本公开的实施方式的包含铟沟道的NVM晶体管在阈值电压（VT）一致性上的改善的图形。参照图3A和图3B，可以注意到，在之后的高温步骤中，较重的铟原子没有像在现有的基于SONOS的n沟道NVM晶体管中使用的较轻的硼原子移动或扩散得那样多，并且因此减轻了随机掺杂效果，显著提高了VT的一致性（从约150mV的VT西格玛值提高到约70-80mv）。
图4A-4C是说明包含根据本公开的实施方式制造的嵌入的基于SONOS的NVM晶体管的存储器件的基本编写擦除特性和显示其持久性和数据保持上的改善的图形。特别是，图4A同时示出了基于SONOS的NVM晶体管在编写状态和擦除状态中的亚阈值特性。该图示出了约135mV的良好的亚阈值斜率，其是通过使用本公开的实施方式中的一个的铟植入获得的。
图4B示出了根据之前描述的过程的实施方式制造的SONOSNVM晶体管的循环持久性。从图4B中可以看到在经过10万次编写和擦除（P/E）循环之后，阈值电压（VT）在编写或擦除时并没有显著变化。
图4C示出了根据本公开的实施方式制造的基于SONOS的NVM晶体管的数据保持电荷损失。参照图4C，可以看出，VT窗口，即在编写状态和擦除状态中的阈值电压间的差异超过1V，这样的差异给出了甚至在10年或3E8秒之后进行正确读取的足够的余量。
因此，已经描述了包含嵌入或集成形成的基于SONOS的NVM晶体管和MOS晶体管的存储单元及其制造方法的实施方式。虽然已经参照特定的示例性实施方式对本公开进行了描述，但是需要清楚的是，可以对这些实施方式做出各种修改和改变，而没有背离本公开的更加宽泛的精神和范围。因此，说明书和附图具有说明性意义，而不具有限制性意义。
联邦法规全书第37条§1.72(b)款要求摘要让读者快速确定技术公开的一个或多个实施方式的性质，按照该要求提供了本公开的摘要。需要了解的是该摘要将不被用来解释或限制权利要求的范围或意义。此外，从前面的具体实施方式中，可以看到出于简化本公开的目的，将多个特征组合在了单个实施方式中。本公开的方法不能被解释成反映了所要求保护的实施方式需要使用比每个权利要求中清楚阐述的特征更多的特征的目的。相反，如在上面的权利要求所反映的，创新性的主题存在于比所公开的单个实施方式的所有特征更少的特征中。因此，据此将上面的权利要求并入到具体实施方式中，每项权利要求都作为独立的实施方式来说明其自身。
说明书中对“一个（one）实施方式”或“（an）实施方式”的引用是指结合该实施方式描述的特定的特征、结构、或特性包含在电路或方法的至少一个实施方式中。在说明书的多个地方出现的短语“一个实施方式”不一定全部指同一个实施方式。

Claims (18)

1.一种制造半导体器件的方法，包括：
在衬底上形成电介质叠层，所述电介质叠层包含在所述衬底上的隧道电介质以及在所述隧道电介质上的电荷捕获层、在所述电荷捕获层上的帽层，和在所述帽层上的牺牲氧化物；
图案化所述电介质叠层，以在所述衬底的第一区域中形成存储器件的非易失性存储NVM晶体管的栅极叠层，同时并发地从所述衬底的第二区域去除所述电介质叠层；
进行栅极氧化GOX预清洗，以从所述栅极叠层去除所述牺牲氧化物和所述帽层的至少顶部部分，同时并发地从所述第二区域去除衬垫氧化物；以及
进行基准CMOS工艺流程的栅极氧化处理，以形成覆盖所述第二区域中的所述衬底的金属氧化物半导体MOS晶体管的栅极氧化物，同时并发地氧化所述帽层的至少剩余底部部分以形成覆盖所述电荷捕获层的阻挡氧化物。
2.如权利要求1所述的方法，其中进行所述栅极氧化处理包括：热生长所述MOS晶体管的栅极氧化物，同时并发地热生长所述阻挡氧化物。
3.如权利要求2所述的方法，还包括邻近于所述NVM晶体管的栅极叠层形成源极和漏极，其中形成所述源极和漏极包括进行一个或多个轻掺杂的漏极LDD植入。
4.如权利要求3所述的方法，还包括由单个图案化的多晶硅层形成所述NVM晶体管的控制栅极和所述MOS晶体管的栅极。
5.如权利要求1所述的方法，还包括：在所述衬底上形成所述电介质叠层之前，在所述衬底的所述第一区域中植入铟以形成所述NVM晶体管的沟道。
6.如权利要求5所述的方法，其中植入铟以形成所述NVM晶体管的沟道包括：植入铟到一浓度，该浓度被选择为将所述NVM晶体管的阈值电压VT一致性从150毫伏mV的VT西格玛值改善为70-80mV。
7.如权利要求1所述的方法，还包括在所述NVM晶体管的栅极叠层的上方形成应力诱导氮化物层，以改变在所述电荷捕获层中形成的电荷陷阱的能级，从而提高所述电荷捕获层的电荷保持力。
8.如权利要求7所述的方法，其中在所述NVM晶体管的栅极叠层上方形成所述应力诱导氮化物层还包括：在所述MOS晶体管的上方形成所述应力诱导氮化物层，以诱导所述MOS晶体管的沟道中的应力。
9.如权利要求1所述的方法，其中所述电荷捕获层包含多个层，所述多个层包含离所述隧道电介质较近的含有氮化物的下部电荷捕获层，以及覆盖所述下部电荷捕获层的含有氮化物的上部电荷捕获层，所述上部电荷捕获层比所述下部电荷捕获层含氧少。
10.一种制造半导体器件的方法，包括：
在衬底的第一区域中植入铟以形成存储器件的非易失性存储NVM晶体管的沟道；
在所述衬底上形成覆盖所述沟道的电介质叠层，所述电介质叠层包含在所述衬底上的隧道电介质和在所述隧道电介质上的电荷捕获层，多层帽层包括第一帽层和第二帽层，所述第一帽层包含覆盖所述电荷捕获层的氮化硅，所述第二帽层包含覆盖所述第一帽层的氮化硅，其中所述第二帽层比所述第一帽层富含氧；以及
图案化所述电介质叠层，以在所述衬底的第一区域中形成所述NVM晶体管的栅极叠层，同时从所述衬底的第二区域去除所述电介质叠层。
11.如权利要求10所述的方法，其中植入铟以形成所述NVM晶体管的沟道包括：植入铟到一浓度，该浓度被选择为将所述NVM晶体管的阈值电压VT一致性从150毫伏mV的VT西格玛值改善为70-80mV。
12.如权利要求10所述的方法，还包括进行氧化处理以形成覆盖所述第二区域中的衬底的金属氧化物半导体MOS晶体管的栅极氧化物，同时并发地形成覆盖所述电荷捕获层的阻挡氧化物。
13.如权利要求12所述的方法，还包括在所述NVM晶体管的栅极叠层的上方形成应力诱导氮化物层，以改变在所述电荷捕获层中形成的电荷陷阱的能级，从而提高所述电荷捕获层的电荷保持力，其中形成所述阻挡氧化物包括氧化所述第一帽层。
14.如权利要求13所述的方法，其中在所述NVM晶体管的栅极叠层的上方形成应力诱导氮化物层还包括：在所述MOS晶体管的上方形成应力诱导氮化物层，以诱导所述MOS晶体管的沟道中的应力。
15.如权利要求12所述的方法，还包括由单个图案化的多晶硅层形成所述NVM晶体管的控制栅极和所述MOS晶体管的栅极。
16.如权利要求10所述的方法，其中所述电荷捕获层包含多个层，所述多个层包含离所述隧道电介质较近的含有氮化物的下部电荷捕获层，以及覆盖所述下部电荷捕获层的含有氮化物的上部电荷捕获层，所述上部电荷捕获层比所述下部电荷捕获层含氧少。
17.一种存储器件，包括：
非易失性存储NVM晶体管，其在衬底的第一区域中形成，所述NVM晶体管包含铟掺杂的沟道和所述衬底上的覆盖所述沟道的栅极叠层，所述栅极叠层包含在所述衬底上的隧道电介质、在所述隧道电介质上的电荷捕获层、以及覆盖所述电荷捕获层的阻挡氧化物；
金属氧化物半导体MOS晶体管，其在所述衬底的第二区域中形成，所述MOS晶体管包含覆盖所述第二区域中的衬底的栅极氧化物；
多层帽层，其包括第一帽层和第二帽层，所述第一帽层包含覆盖所述电荷捕获层的氮化硅，所述第二帽层包含覆盖所述第一帽层的氮化硅，其中所述第二帽层比所述第一帽层富含氧；以及
应力诱导结构，其覆盖所述衬底的所述第一区域中的所述NVM晶体管和所述衬底的所述第二区域中的所述MOS晶体管，
其中所述阻挡氧化物在用于生长所述栅极氧化物的基准CMOS工艺流程中并发地生长。
18.如权利要求17所述的存储器件，其中所述应力诱导结构在所述NVM晶体管的栅极叠层上方，以改变在所述电荷捕获层中形成的电荷陷阱的能级，从而提高所述电荷捕获层的电荷保持力。
CN201410064510.5A 2013-02-26 2014-02-25 嵌入的基于sonos的存储单元 Active CN104009005B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910654614.4A CN110349963B (zh) 2013-02-26 2014-02-25 嵌入的基于sonos的存储单元

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201361769693P 2013-02-26 2013-02-26
US61/769,693 2013-02-26
US201361825196P 2013-05-20 2013-05-20
US61/825,196 2013-05-20
US14/018,026 US8796098B1 (en) 2013-02-26 2013-09-04 Embedded SONOS based memory cells
US14/018,026 2013-09-04

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201910654614.4A Division CN110349963B (zh) 2013-02-26 2014-02-25 嵌入的基于sonos的存储单元

Publications (2)

Publication Number Publication Date
CN104009005A CN104009005A (zh) 2014-08-27
CN104009005B true CN104009005B (zh) 2019-08-16

Family

ID=51229009

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910654614.4A Active CN110349963B (zh) 2013-02-26 2014-02-25 嵌入的基于sonos的存储单元
CN201410064510.5A Active CN104009005B (zh) 2013-02-26 2014-02-25 嵌入的基于sonos的存储单元

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201910654614.4A Active CN110349963B (zh) 2013-02-26 2014-02-25 嵌入的基于sonos的存储单元

Country Status (3)

Country Link
US (4) US8796098B1 (zh)
CN (2) CN110349963B (zh)
TW (2) TWI661541B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US8916432B1 (en) * 2014-01-21 2014-12-23 Cypress Semiconductor Corporation Methods to integrate SONOS into CMOS flow
CN104332443A (zh) * 2014-10-30 2015-02-04 上海华虹宏力半导体制造有限公司 Sonos器件的工艺方法
US9218978B1 (en) 2015-03-09 2015-12-22 Cypress Semiconductor Corporation Method of ONO stack formation
CN106298671A (zh) * 2015-05-11 2017-01-04 联华电子股份有限公司 具sonos存储单元的非挥发性存储器的制造方法
KR102282984B1 (ko) * 2015-06-02 2021-07-29 에스케이하이닉스 주식회사 전하트랩 메모리소자를 포함하는 임베디드 전자장치의 제조방법
US9449655B1 (en) * 2015-08-31 2016-09-20 Cypress Semiconductor Corporation Low standby power with fast turn on for non-volatile memory devices
US9767407B2 (en) * 2015-09-18 2017-09-19 Samsung Electronics Co., Ltd. Weighting device, neural network, and operating method of the weighting device
GB2545645B (en) * 2015-12-16 2019-08-21 X Fab Semiconductor Foundries Gmbh A semiconductor device and methods of manufacture thereof
KR101895931B1 (ko) * 2016-05-26 2018-09-10 세메스 주식회사 기판 처리 장치 및 방법
US9633734B1 (en) * 2016-07-14 2017-04-25 Ememory Technology Inc. Driving circuit for non-volatile memory
US9824895B1 (en) * 2016-09-27 2017-11-21 Cypress Semiconductor Corporation Method of integration of ONO stack formation into thick gate oxide CMOS flow
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10062573B1 (en) * 2017-06-14 2018-08-28 Cypress Semiconductor Corporation Embedded SONOS with triple gate oxide and manufacturing method of the same
US20190103414A1 (en) * 2017-10-04 2019-04-04 Cypress Semiconductor Corporation Embedded sonos with a high-k metal gate and manufacturing methods of the same
JP2019079845A (ja) * 2017-10-20 2019-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11431199B2 (en) * 2017-11-02 2022-08-30 Semiconductor Energy Laboratory Co., Ltd. Power feeding device, electronic device, and operation method of power feeding device
US10312219B2 (en) * 2017-11-08 2019-06-04 Micron Technology, Inc. Semiconductor device assemblies including multiple shingled stacks of semiconductor dies
CN109801919B (zh) * 2017-11-17 2021-06-04 旺宏电子股份有限公司 三维叠层半导体结构的制造方法及其制得的结构
JP2019102520A (ja) * 2017-11-29 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10854813B2 (en) * 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10541364B2 (en) 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
US10720444B2 (en) 2018-08-20 2020-07-21 Sandisk Technologies Llc Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same
CN109461739B (zh) * 2018-10-18 2020-10-27 上海华力微电子有限公司 一种改善sonos存储器之多晶硅薄膜沉积特性的方法
CN110416221B (zh) * 2019-07-31 2022-02-22 上海华力微电子有限公司 半导体器件的形成方法
US11017851B1 (en) 2019-11-26 2021-05-25 Cypress Semiconductor Corporation Silicon-oxide-nitride-oxide-silicon based multi level non-volatile memory device and methods of operation thereof
TWI748661B (zh) * 2020-09-24 2021-12-01 華邦電子股份有限公司 記憶元件及其形成方法
CN116454088B (zh) * 2023-06-12 2023-09-15 成都锐成芯微科技股份有限公司 系统级芯片及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1941380A (zh) * 2002-08-26 2007-04-04 微米技术有限公司 具有铟掺杂子区域的栅隔离区的半导体结构
CN102044424A (zh) * 2009-10-14 2011-05-04 三星电子株式会社 包括金属硅化物层的半导体器件及其制造方法
US8071453B1 (en) * 2009-04-24 2011-12-06 Cypress Semiconductor Corporation Method of ONO integration into MOS flow

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251744B1 (en) * 1999-07-19 2001-06-26 Taiwan Semiconductor Manufacturing Company Implant method to improve characteristics of high voltage isolation and high voltage breakdown
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
WO2003015181A1 (en) * 2001-08-10 2003-02-20 Spinnaker Semiconductor, Inc. Transistor having high dielectric constant gate insulating layer and source and drain forming schottky contact with substrate
JP2004193178A (ja) * 2002-12-06 2004-07-08 Ｆａｓｌ Ｊａｐａｎ 株式会社 半導体記憶装置及びその製造方法
EP1602125B1 (en) * 2003-03-07 2019-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation process
US7390718B2 (en) * 2004-02-20 2008-06-24 Tower Semiconductor Ltd. SONOS embedded memory with CVD dielectric
US7001844B2 (en) * 2004-04-30 2006-02-21 International Business Machines Corporation Material for contact etch layer to enhance device performance
US6946349B1 (en) * 2004-08-09 2005-09-20 Chartered Semiconductor Manufacturing Ltd. Method for integrating a SONOS gate oxide transistor into a logic/analog integrated circuit having several gate oxide thicknesses
US7666703B2 (en) * 2005-01-14 2010-02-23 Omnivision Technologies, Inc. Image sensor pixel having a lateral doping profile formed with indium doping
US7816728B2 (en) 2005-04-12 2010-10-19 International Business Machines Corporation Structure and method of fabricating high-density trench-based non-volatile random access SONOS memory cells for SOC applications
EP1938359A2 (en) * 2005-09-23 2008-07-02 Nxp B.V. Memory device with improved performance and method of manufacturing such a memory device
US20070087503A1 (en) * 2005-10-17 2007-04-19 Saifun Semiconductors, Ltd. Improving NROM device characteristics using adjusted gate work function
US7514323B2 (en) 2005-11-28 2009-04-07 International Business Machines Corporation Vertical SOI trench SONOS cell
US7678662B2 (en) * 2005-12-13 2010-03-16 Applied Materials, Inc. Memory cell having stressed layers
US7651915B2 (en) * 2006-10-12 2010-01-26 Infineon Technologies Ag Strained semiconductor device and method of making same
US7811887B2 (en) 2006-11-02 2010-10-12 Saifun Semiconductors Ltd. Forming silicon trench isolation (STI) in semiconductor devices self-aligned to diffusion
US20080150009A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US8093128B2 (en) * 2007-05-25 2012-01-10 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US8063434B1 (en) * 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8871595B2 (en) * 2007-05-25 2014-10-28 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
DE102007025342B4 (de) * 2007-05-31 2011-07-28 Globalfoundries Inc. Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht
US20090032880A1 (en) * 2007-08-03 2009-02-05 Applied Materials, Inc. Method and apparatus for tunable isotropic recess etching of silicon materials
US20090086548A1 (en) 2007-10-02 2009-04-02 Eon Silicon Solution, Inc. Flash memory
KR100880228B1 (ko) * 2007-10-17 2009-01-28 주식회사 동부하이텍 Ｓｏｎｏｓ 반도체 소자의 제조방법
US8120095B2 (en) 2007-12-13 2012-02-21 International Business Machines Corporation High-density, trench-based non-volatile random access SONOS memory SOC applications
US7939863B2 (en) * 2008-08-07 2011-05-10 Texas Instruments Incorporated Area efficient 3D integration of low noise JFET and MOS in linear bipolar CMOS process
US8236709B2 (en) * 2009-07-29 2012-08-07 International Business Machines Corporation Method of fabricating a device using low temperature anneal processes, a device and design structure
US8258027B2 (en) * 2010-11-08 2012-09-04 Northrop Grumman Systems Corporation Method for integrating SONOS non-volatile memory into a standard CMOS foundry process flow
US8409950B1 (en) * 2010-11-08 2013-04-02 Northrop Grumman Systems Corporation Method for integrating SONOS non-volatile memory into a sub-90 nm standard CMOS foundry process flow
US8853021B2 (en) * 2011-10-13 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US8861271B1 (en) * 2012-03-16 2014-10-14 Cypress Semiconductor Corporation High reliability non-volatile static random access memory devices, methods and systems
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1941380A (zh) * 2002-08-26 2007-04-04 微米技术有限公司 具有铟掺杂子区域的栅隔离区的半导体结构
US8071453B1 (en) * 2009-04-24 2011-12-06 Cypress Semiconductor Corporation Method of ONO integration into MOS flow
CN102044424A (zh) * 2009-10-14 2011-05-04 三星电子株式会社 包括金属硅化物层的半导体器件及其制造方法

Also Published As

Publication number Publication date
US9620516B2 (en) 2017-04-11
TW201836126A (zh) 2018-10-01
US20140239374A1 (en) 2014-08-28
CN110349963B (zh) 2023-08-08
CN104009005A (zh) 2014-08-27
CN110349963A (zh) 2019-10-18
TWI661541B (zh) 2019-06-01
US20150041881A1 (en) 2015-02-12
TW201440178A (zh) 2014-10-16
US9356035B2 (en) 2016-05-31
US20170263622A1 (en) 2017-09-14
US9922988B2 (en) 2018-03-20
TWI630703B (zh) 2018-07-21
US20160260730A1 (en) 2016-09-08
US8796098B1 (en) 2014-08-05

Similar Documents

Publication Publication Date Title
CN104009005B (zh) 嵌入的基于sonos的存储单元
CN106471615B (zh) Ono堆叠形成方法
CN105340068B (zh) 存储器晶体管到高k、金属栅极cmos工艺流程中的集成
CN103258798B (zh) 将电荷捕获栅层叠集成到cmos流程的方法
US9496144B2 (en) Method of fabricating a charge-trapping gate stack using a CMOS process flow
CN105981158A (zh) 将sonos集成到cmos流程中的方法
TW201924028A (zh) 具有高介電常數金屬閘極的埋藏sonos及其之製造方法
CN104350603A (zh) 非易失性电荷俘获存储器件和逻辑cmos器件的集成
CN105531828A (zh) 互补的sonos集成到cmos中的流程
US20210074821A1 (en) Embedded sonos with triple gate oxide and manufacturing method of the same
TW202316567A (zh) 將矽-氧化物-氮化物-氧化物-矽整合至高k金屬閘極製程的方法
WO2018063459A1 (en) Method of integration of ono stack formation into thick gate oxide cmos flow
CN106062957A (zh) 使用cmos工艺流程制造电荷捕获栅极堆叠的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20190531

Address after: Dublin, Ireland

Applicant after: Longitudinal Flash Storage Solutions Co., Ltd.

Address before: American California

Applicant before: Cypress Semiconductor Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant