JP2004193178A - 半導体記憶装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000003860 storage Methods 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 71
- 239000001257 hydrogen Substances 0.000 claims abstract description 71
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000009832 plasma treatment Methods 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 238000000137 annealing Methods 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 23
- 239000000758 substrate Substances 0.000 abstract description 17
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 11
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 10
- 238000009825 accumulation Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 238000004380 ashing Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 150000002431 hydrogen Chemical class 0.000 description 5
- MNWRORMXBIWXCI-UHFFFAOYSA-N tetrakis(dimethylamido)titanium Chemical compound CN(C)[Ti](N(C)C)(N(C)C)N(C)C MNWRORMXBIWXCI-UHFFFAOYSA-N 0.000 description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- BAVYZALUXZFZLV-UHFFFAOYSA-N Methylamine Chemical compound NC BAVYZALUXZFZLV-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-IGMARMGPSA-N Protium Chemical compound [1H] YZCKVEUIGOORGS-IGMARMGPSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】半導体基板1上にトンネル酸化膜14を介して電荷の蓄積を行なうシリコン窒化膜15を形成した後、当該シリコン窒化膜15に対して水素プラズマ処理を行なってシリコン窒化膜15に蓄積された電荷を除去するようにして、半導体記憶装置の製造工程を通じてシリコン窒化膜15に蓄積された不要な電荷を効率的に除去することができるようにする。これにより、半導体記憶装置の閾値電圧(Vth)を安定化させることができる。
【選択図】 図5
Description
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、電荷を蓄積する電荷蓄積部を有するものに適用して好適なものである。
【0002】
【従来の技術】
電荷を蓄積することでデータの保持を行なう半導体記憶装置は、この電荷を蓄積するための電荷蓄積膜を有しており、この電荷蓄積膜に蓄積された電荷量によってメモリセルトランジスタの閾値電圧(Vth)を変化させて、データの書き込みやデータの消去を行なっている。
【0003】
上述したデータの書き込みや消去は、例えばSONOS(半導体−酸化膜−窒化膜−酸化膜−半導体)型半導体記憶装置の場合には、選択されたメモリセルのゲート電極(ワードライン)と半導体基板(ビットライン)との間に特定の電位差を設けることによって、電荷蓄積膜に対してホットエレクトロンの注入やbandto band tunnelingによる正孔の注入によって行われる。
【0004】
【特許文献1】
特表平8−507411号公報
【0005】
【発明が解決しようとする課題】
しかしながら、半導体記憶装置の製造において、各製造工程を通じて上述した電荷蓄積膜に不要な電荷が蓄積されてしまうという問題があった。これにより、半導体記憶装置の書き込みや消去等の動作を行なうときに、電荷蓄積膜に蓄積される電荷の誤差やばらつきが生じて閾値電圧を変化させ、安定した動作を行なう上での障害となっていた。
【0006】
本発明は上述の問題点に鑑みてなされたものであり、電荷蓄積膜に不要な電荷が蓄積されるのを回避して、閾値電圧を安定させる半導体記憶装置及びその製造方法を実現することを目的とする。
【0007】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【0008】
本発明の半導体記憶装置の製造方法は、電荷を蓄積するための電荷蓄積膜を形成する工程と、前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素プラズマ処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程とを有することを特徴とするものである。
【0009】
また、本発明の半導体記憶装置の製造方法の他の態様は、電荷を蓄積するための電荷蓄積膜を形成する工程と、前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素アニール処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程とを有すること特徴とするものである。
【0010】
本発明の半導体記憶装置は、電荷を蓄積するための電荷蓄積膜を有する半導体記憶装置であって、配線を接続するための第1のコンタクトホールに加えて、配線の接続を行なわず、前記電荷蓄積膜に対して水素ラジカルまたは水素が拡散しやすくするための第2のコンタクトホールを設けることを特徴とするものである。
【0011】
【発明の実施の形態】
−本発明の骨子−
半導体記憶装置の製造において、水素プラズマ処理を行なう技術としては、例えば、配線を接続するためのコンタクトホールを形成した後に、TDMATを原材料とするCVD法によりバリア層を形成した場合に、そのTDMATに含まれるカーボン等の異物を除去する目的で使用するものがある。このカーボン等の異物の除去は、水素プラズマ処理を35秒間程度で行なうことで達成されている。
【0012】
その一方で半導体記憶装置の製造においては、電荷を蓄積するための電荷蓄積膜を形成し、その後の各製造工程を通じて、当該電荷蓄積膜に不要な電荷が蓄積され、閾値電圧の誤差やばらつきを生じてしまうという問題があった。製造工程においては、この不要な電荷の電荷蓄積膜への蓄積を回避することは困難であり、電荷蓄積膜から蓄積された不要な電荷を取り除くしか方法はない。そこで、本発明者は、この問題を解決するため、思料の末に以下の発明を想到した。
【0013】
本発明は、電荷蓄積膜を形成した後に、当該電荷蓄積膜に対して水素プラズマ処理を所定時間で行なうことによって、水素ラジカルを電荷蓄積膜内に拡散させ、蓄積された不要な電荷(負電荷)を電荷蓄積膜から除去するようにしたものである。また、この水素プラズマ処理を上述したコンタクトホールを形成した後に行なえば、工程を増やすことなく、電荷蓄積膜の不要な電荷を除去することができる。
【0014】
この電荷蓄積膜の不要な電荷を除去するための水素プラズマ処理は、電荷蓄積膜に蓄積された不要な電荷を除去するという特殊性から、上述したカーボン等の不純物の除去を目的に行なう短時間での水素プラズマ処理では到底達成することができない。後述する閾値電圧の特性結果より、5nmのチタンナイトライド膜(CVD−TiN膜)に対しては、少なくとも40秒以上の水素プラズマ処理を行なわなければ、電荷蓄積膜に蓄積された不要な電荷を除去するという目的を達成することはできない。その一方で、半導体記憶装置の製造におけるスループットにより、90秒以下で行なうのが妥当であるという結論に至った。以上より、電荷蓄積膜に蓄積された不要な電荷を除去するという目的と、製造におけるスループットの確保とを考慮すると、水素プラズマ処理を40秒〜90秒間で行なうのが最適であると判断した。
【0015】
また、水素プラズマ処理の替わりに水素アニール処理を行なって電荷蓄積膜に蓄積された不要な電荷を除去するためには、上述した電荷蓄積膜に蓄積された不要な電荷を除去するという目的と、製造におけるスループットの確保とを考慮すると、30分〜90分間で行なうのが最適であると判断した。
【0016】
このように、本発明は、製造工程を増やすことなく、水素プラズマ処理(または水素アニール処理)を利用し、その諸条件を調整することで本発明の目的である電荷蓄積膜に不要な電荷が蓄積されるのを回避し、閾値電圧を安定させることを実現するものである。
【0017】
−本発明を適用した具体的な実施形態−
次に、添付図面を参照しながら、本発明における半導体記憶装置及びその製造方法の骨子を踏まえた実施形態について説明する。本実施形態では、半導体記憶装置の一例として、埋め込みビットライン型のSONOS構造の半導体記憶装置を開示する。この半導体記憶装置は、メモリセル領域(コア領域)のSONOSトランジスタがプレーナ型とされており、周辺回路領域にはCMOSトランジスタが形成されてなるものである。
【0018】
図1〜図6は、本実施形態における埋め込みビットライン型のSONOSトランジスタを含む半導体記憶装置の製造方法を工程順に示した概略断面図である。ここで、各図の左側がコア領域のゲート電極(ワードライン)に平行な断面図、右側が周辺回路領域の断面図を示している。
【0019】
まず、図1(a)に示すように、熱酸化処理により、P型シリコン(Si)からなる半導体基板1上にシリコン酸化膜(SiO2膜)11を膜厚20nm程度で形成する。その後、フォトリソグラフィーにより、周辺回路領域のトランジスタ形成領域を開口するようにレジストパターン31を形成して、全面にリン(P)をイオン注入した後、アニール処理により不純物を熱拡散させ、Nウエル2を形成する。その後、O2プラズマを用いた灰化処理等によりレジストパターン31を除去する。
【0020】
続いて、図1(b)に示すように、フォトリソグラフィーにより、周辺回路領域のNMOSトランジスタ形成領域を開口するようにレジストパターン32を形成して、全面にホウ素(B)をイオン注入した後、アニール処理により不純物を熱拡散させ、NMOSトランジスタ形成領域でトリプルウエル構造構造となるように、Pウエル3を形成する。その後、O2プラズマを用いた灰化処理等によりレジストパターン32を除去する。
【0021】
続いて、図1(c)に示すように、CVD法により、シリコン酸化膜11上にシリコン窒化膜12を膜厚100nm程度で堆積する。そして、フォトリソグラフィーにより、周辺回路領域の素子分離領域を開口するようにレジストパターン33を形成し、ドライエッチングにより、素子分離領域のシリコン窒化膜12を開口する。その後、O2プラズマを用いた灰化処理等によりレジストパターン33を除去する。
【0022】
続いて、図1(d)に示すように、いわゆるLOCOS法により、シリコン窒化膜12で覆われていない部分にのみ、厚い素子分離用のシリコン酸化膜13を形成し、素子活性領域を画定する。その後、ドライエッチングにより、シリコン窒化膜12を除去する。
【0023】
続いて、図2(a)に示すように、フォトリソグラフィーにより、ビットライン形状のレジストパターン34を形成し、これをマスクとして全面に砒素(As)をイオン注入した後、アニール処理により不純物を熱拡散させる。これにより、コア領域にソース/ドレインと兼用のビットライン拡散層4が形成される。その後、O2プラズマを用いた灰化処理等によりレジストパターン34を除去する。
【0024】
続いて、図2(b)に示すように、フッ酸(HF)によるウエットエッチングにより、シリコン酸化膜11を除去し、コア領域及び周辺回路領域の各素子活性領域における半導体基板1の表面を露出させる。
【0025】
続いて、図2(c)に示すように、熱酸化処理により、半導体基板1上にトンネル酸化膜(シリコン酸化膜)14を膜厚7nm程度で形成する。次に、CVD法により、トンネル酸化膜14上にシリコン窒化膜15を膜厚10nm程度で堆積する。さらに、CVD法により、シリコン窒化膜15上にシリコン酸化膜16を膜厚7nm程度で堆積する。これにより、トンネル酸化膜14、シリコン窒化膜15、シリコン酸化膜16の3つの膜からなるONO膜100が形成される。また、シリコン窒化膜15は、半導体記憶装置において、電荷を蓄積する電荷蓄積膜として機能する。
【0026】
続いて、図2(d)に示すように、フォトリソグラフィーにより、周辺回路領域を開口するようにレジストパターン35を形成し、ドライエッチングにより、周辺回路領域のONO膜100を除去する。その後、O2プラズマを用いた灰化処理等によりレジストパターン35を除去する。
【0027】
続いて、図3(a)に示すように、半導体基板1の表面を温度1000℃程度の温度条件で高温加熱して、シリコン酸化膜(SiO2膜)を膜厚8nm程度で形成した後、フォトリソグラフィーにより、周辺回路領域のPMOSトランジスタ形成領域を開口するように不図示のレジストパターンを形成して、フッ酸(HF)によるウエットエッチングにより、PMOSトランジスタ形成領域のシリコン酸化膜を除去する。さらに、O2プラズマを用いた灰化処理等によりこの不図示のレジストパターンを除去した後、再度、半導体基板1の表面を温度1000℃程度の温度条件で高温加熱して、シリコン酸化膜を膜厚10nm程度で形成して、PMOSトランジスタ形成領域に膜厚10nm程度のゲート絶縁膜17aと、NMOSトランジスタ形成領域に膜厚13nm程度のゲート絶縁膜17bとの異なる2種類のゲート絶縁膜を形成する。
【0028】
続いて、図3(b)に示すように、CVD法により、コア領域及び周辺回路領域に多結晶シリコン膜18を膜厚100nm程度で堆積する。さらに、CVD法により、多結晶シリコン膜18上にタングステンシリサイド19を膜厚150nm程度で堆積する。
【0029】
続いて、図3(c)に示すように、フォトリソグラフィー及びそれに続くドライエッチングにより、タングステンシリサイド19及び多結晶シリコン膜18をパターニングし、コア領域及び周辺回路領域のPMOSトランジスタ形成領域とNMOSトランジスタ形成領域に、タングステンシリサイド19及び多結晶シリコン膜18からなるゲート電極をそれぞれ形成する。このとき、コア領域には、このゲート電極をビットライン拡散層4と略直交するように形成する。
【0030】
さらに、周辺回路領域にのみ、LDD構造からなるソース/ドレイン20,21を形成する。
具体的に、PMOSトランジスタ形成領域には、ゲート電極の両側における半導体基板1の表面にp型不純物をイオン注入し、エクステンション領域22を形成する。他方、NMOSトランジスタ形成領域には、ゲート電極の両側における半導体基板1の表面にn型不純物をイオン注入し、エクステンション領域23を形成する。
【0031】
次に、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、各ゲート電極の両側面にのみシリコン酸化膜を残し、サイドウォール24を形成する。
【0032】
そして、PMOSトランジスタ形成領域には、ゲート電極及びサイドウォール24の両側における半導体基板1の表面にp型不純物をイオン注入し、エクステンション領域22と一部重畳されてなる深いソース/ドレイン20を形成する。他方、NMOSトランジスタ形成領域には、ゲート電極及びサイドウォール24の両側における半導体基板1の表面にn型不純物をイオン注入し、エクステンション領域23と一部重畳されてなる深いソース/ドレイン21を形成する。
【0033】
その後、CVD法により、全面にBPSG膜または高密度プラズマによるシリコン酸化膜からなる絶縁膜25を堆積した後、さらに、CMP法により、堆積した絶縁膜25を平坦化する。ここで、コア領域の概略図を図4(a)に示し、また、図4(b)に図4(a)におけるI−I断面図と、II−II断面図を示す。
【0034】
続いて、図5(a)及び図5(b)に示すように、フォトリソグラフィー及びそれに続くドライエッチングにより、絶縁膜25中に引出し電極用のコンタクトホール26を形成する。ここで、コア領域の概略図を図5(a)に示し、また、図5(b)に図5(a)におけるI−I断面図と、III−III断面図を示す。図5(a)に示すように、本実施形態においては、ビットライン拡散層4には、配線で裏打ちするためのコンタクトホール26がワード線19の16本につき1本の割合で所定箇所に形成されている。さらに、ビットライン拡散層4に対して、実質的に配線接続を行なわないダミーコンタクトホール26aの形成も行なう。
【0035】
続いて、フッ酸(HF)を含む洗浄液を用いて半導体基板表面を清浄化する処理(フッ酸前処理)あるいはプラズマを用いて半導体基板表面を清浄化する処理(プラズマ前処理)を行なった後、図6(a)に示すように、IMP法により、高融点金属であるチタン膜(Ti膜)27を膜厚5nm〜80nmで形成する。さらに、例えばTDMATを原材料とするCVD法により、チタン膜27上にチタンナイトライド膜(TiN膜)28を膜厚5〜50nmで形成する。ここで、図6(a)には、図5(a)に示したコア領域におけるI−I断面図と、III−III断面図を示している。
【0036】
本実施形態では、チタンナイトライド膜28をCVD法により成膜するときに、例えばその成膜を膜厚5nmで行なった後、水素プラズマ処理を温度350℃〜450℃、時間40秒〜90秒間行なう。このときのチタンナイトライド膜28の成膜温度は350℃〜450℃程度である。このチタンナイトライド膜28の成膜を膜厚5nmで行なって、その後に水素プラズマ処理を例えば70秒間行なう工程を複数回繰り返してもよい。また、水素プラズマ処理の条件としては、例えば、水素(H2)流量300sccm,窒素(N2)流量200sccm、高周波(RF)電力750W,高周波周波数350kHzにて行なう。この水素プラズマ処理を行なうことにより、製造工程を通じてシリコン窒化膜15に蓄積された不要な電荷を除去することができる。また、電力を例えば850Wにすることにより、水素ラジカルの密度を向上させ効果を高めることができる。さらに、水素プラズマ処理をチタンナイトライド膜28成膜前に実施することにより、TDMATを原材料とするチタンナイトライドの副生成物であるメチルアミン(HNCH3)系の生成に消費されることなく、コンタクトホールを介して水素ラジカルを効率的に拡散させることが可能となる。または、この水素プラズマ処理をチタン膜27成膜前に実施することにより、チタンに水素がゲッタリングされることなくコンタクトホールを介して効率的に拡散させることが可能となる。
【0037】
また、チタンナイトライド膜28の成膜をTDMATを原材料とするCVD法により行なった場合には、その後に水素プラズマ処理を35秒間以上で行なっているため、TDMATに含まれるカーボン等による異物も除去することができる。
【0038】
ここで、上述した水素プラズマ処理は、いわゆるICP法による2周波法等を用いた水素プラズマ処理を行なってもよい。また、水素プラズマ処理の替わりに、水素アニールを温度400℃〜450℃程度、時間30分〜90分程度を行なっても上述の効果を奏することができる。
【0039】
続いて、図6(b)に示すように、CVD法により、全面にタングステン(W)を堆積した後、さらに、CMP法により、堆積したタングステンを平坦化して、コンタクトホール26に埋め込まれたタングステン・プラグ29を形成する。
【0040】
しかる後に、アルミ配線などの各種配線層を形成し、最上層に保護絶縁膜(ともに不図示)を形成することにより、半導体基板1上に、コア領域にはSONOS型のメモリセルのアレイが形成され、周辺回路領域にはCMOS型のトランジスタが形成される。このとき、コア領域のビットライン拡散層4は、配線で裏打ちされる。また、図5(a)に示すダミーコンタクトホール26aに対しては、上述の各種配線層の形成において、配線の接続は行なわない。
以上の工程を経ることで、本実施形態の半導体記憶装置が完成する。
【0041】
本実施形態では、チタンナイトライド膜28をCVD法により成膜するときに、水素プラズマ処理を行なっているが、本発明はこれに限定されるわけではなく、電荷蓄積膜であるシリコン窒化膜15の形成後に、当該シリコン窒化膜15に対して水素プラズマ処理を行なうようにしたものであれば、適用することが可能であり、例えば、コンタクトホール26の形成後の上述したプラズマ前処理にて行なうことや、チタン膜27を形成した後に当該水素プラズマ処理を行なってもよい。
【0042】
また、素子分離法として、LOCOS法を用いたが、STI(Shallow TrenchIsolation)法を用いてもよい。また、ゲート電極は、多結晶シリコン膜上にタングステンシリサイドを形成したが、コバルトなどを用いて、サリサイド化してもよい。また、SONOS構造を有する半導体記憶装置のコア領域は、プレーナ型で形成されているが、いわゆるビットライン酸化方式で形成されていてもよい。また、半導体基板はN型でもよく、結晶面方位は(100)でも(111)でもよい。また、ビットラインの裏打ちはワードライン8本につき1本でも、32本につき1本でも、20本につき1本でもよい。また、本実施形態におけるコア領域のメモリセルアレイの構造は仮想接地型であるが、NOR型でも、NAND型でも、その他の構造でもよい。
【0043】
本実施形態によれば、電荷蓄積膜であるシリコン窒化膜15の形成後に、シリコン窒化膜15に対して水素プラズマ処理を行なってこのシリコン窒化膜15に蓄積された電荷を除去するようにしたので、半導体記憶装置の製造工程を通じてシリコン窒化膜15に蓄積された不要な電荷を効率的に除去することができる。これにより、半導体記憶装置の閾値電圧(Vth)を安定化させることができる。また、水素プラズマ処理を90秒以下で行なうことにより、製造におけるスループットを確保することができる。
【0044】
また、配線で裏打ちするためのコンタクトホール26以外に、実質的に配線接続を行なわないダミーコンタクトホール26aを形成するようにしたので、水素プラズマ処理による水素ラジカル(H*)、あるいは水素アニール処理による水素(H2)をコンタクトホール26のみならずダミーコンタクトホール26aからも半導体基板内部に拡散させることができるため、より効果的にシリコン窒化膜15に蓄積された不要な電荷を除去することができる。
【0045】
−半導体記憶装置の特性検証結果−
図7は、本実施形態におけるSONOS型半導体記憶装置の閾値電圧(Vth)の初期特性を示した図である。
本実施形態においては、電荷蓄積膜15の形成後に行なう水素プラズマ処理を40秒〜90秒間で行なうこととしたが、本特性図では、比較例として水素プラズマ処理を35秒間行なったものを挙げ、水素プラズマ処理を70秒間行なったものと比較したものを示す。
【0046】
図7において、横軸は閾値電圧の相対値(V)、縦軸は測定した半導体記憶装置の個数(頻度)であり、特性図中の太線は水素プラズマ処理を70秒間行なった半導体記憶装置、特性図中の細線は水素プラズマ処理を35秒間行なった半導体記憶装置の特性である。
【0047】
この特性図より、水素プラズマ処理を70秒間行なった半導体記憶装置の特性は、閾値電圧のばらつきが少なく、かつ閾値電圧が低電圧側に分布していることがわかる。これは、水素プラズマ処理を70秒間行なったものは、電荷蓄積膜15に蓄積された不要なマイナス電荷(電子)を効果的に除去することができるために、閾値電圧のばらつきが少なく、かつ閾値電圧の低い特性が得られたものと考えられる。
【0048】
一方、水素プラズマ処理を35秒間行なった半導体記憶装置の特性は、閾値電圧のばらつきが大変大きく、かつ閾値電圧が高電圧側に分布していることがわかる。これは、水素プラズマ処理を35秒間行なったものは、電荷蓄積膜15に蓄積された不要なマイナス電荷(電子)を効果的に除去することができずに、閾値電圧のばらつきが少なく、かつ電荷蓄積膜15に不要な電荷が蓄積されているために閾値電圧の高い特性となってしまうと考えられる。
【0049】
図7に示した検証結果により、水素プラズマ処理を所定時間(40秒以上)行なうことで、閾値電圧の安定した半導体記憶装置とすることができることを実証できた。
【0050】
以下、本発明の諸態様を付記としてまとめて記載する。
【0051】
(付記1) 電荷を蓄積するための電荷蓄積膜を形成する工程と、
前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素プラズマ処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程と
を有すること特徴とする半導体記憶装置の製造方法。
【0052】
(付記2) 前記プラズマ処理を40秒〜90秒間で行なうことを特徴とする付記1に記載の半導体記憶装置の製造方法。
【0053】
(付記3) 前記電荷蓄積膜を形成した後に、配線を接続するためのコンタクトホールを形成し、当該コンタクトホールを介して前記水素プラズマ処理を行なうことを特徴とする付記1または2に記載の半導体記憶装置の製造方法。
【0054】
(付記4) 前記コンタクトホールの内壁に沿ってバリアメタルを形成前、形成中または形成後に、前記水素プラズマ処理を行なうことを特徴とする付記3に記載の半導体記憶装置の製造方法。
【0055】
(付記5) 前記バリアメタルの膜厚が5nm以下であることを特徴とする付記4に記載の半導体記憶装置の製造方法。
【0056】
(付記6) 前記水素プラズマ処理を350℃〜450℃で行なうことを特徴とする付記1〜5のいずれか1項に記載の半導体記憶装置の製造方法。
【0057】
(付記7) 電荷を蓄積するための電荷蓄積膜を形成する工程と、
前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素アニール処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程と
を有すること特徴とする半導体記憶装置の製造方法。
【0058】
(付記8) 前記水素アニール処理を30分〜90分間で行なうことを特徴とする付記7に記載の半導体記憶装置の製造方法。
【0059】
(付記9) 前記電荷蓄積膜を形成した後に、配線を接続するためのコンタクトホールを形成し、当該コンタクトホールを介して前記水素アニール処理を行なうことを特徴とする付記7または8に記載の半導体記憶装置の製造方法。
【0060】
(付記10) 前記水素アニール処理を400℃以上で行なうことを特徴とする付記7〜9のいずれか1項に記載の半導体記憶装置の製造方法。
【0061】
(付記11) 前記電荷蓄積膜が窒化膜、酸化膜と窒化膜とからなる2層膜、酸化膜と窒化膜と酸化膜とからなる3層膜のいずれかであることを特徴とする付記1〜10のいずれか1項に記載の半導体記憶装置の製造方法。
【0062】
(付記12) 電荷を蓄積するための電荷蓄積膜を有する半導体記憶装置であって、
配線を接続するための第1のコンタクトホールに加えて、配線の接続を行なわず、前記電荷蓄積膜に対して水素ラジカルまたは水素が拡散しやすくするための第2のコンタクトホールを設けることを特徴とする半導体記憶装置。
【0063】
(付記13) 前記電荷蓄積膜が窒化膜、酸化膜と窒化膜とからなる2層膜、酸化膜と窒化膜と酸化膜とからなる3層膜のいずれかであることを特徴とする付記12に記載の半導体記憶装置。
【0064】
【発明の効果】
本発明によれば、半導体記憶装置の閾値電圧(Vth)を安定化させることができ、信頼性の高い半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図1】本発明の実施形態におけるSONOS型半導体記憶装置の製造方法を工程順に示した概略断面図である。
【図2】図1に引き続き、本発明の実施形態におけるSONOS型半導体記憶装置の製造方法を工程順に示した概略断面図である。
【図3】図2に引き続き、本発明の実施形態におけるSONOS型半導体記憶装置の製造方法を工程順に示した概略断面図である。
【図4】図3(e)におけるSONOS型半導体記憶装置のコア領域の概略図である。
【図5】図4に引き続き、本発明の実施形態におけるSONOS型半導体記憶装置の製造方法により形成されたSONOS型半導体記憶装置のコア領域の概略図である。
【図6】図5に引き続き、本発明の実施形態におけるSONOS型半導体記憶装置のコア領域の製造方法を工程順に示した概略断面図である。
【図7】コア領域のSONOSトランジスタにおける閾値電圧(Vth)の特性図である。
【符号の説明】
1 半導体基板
2 Nウエル
3 Pウエル
4 ビットライン拡散層
11 シリコン酸化膜
12 シリコン窒化膜
13 素子分離用のシリコン酸化膜
14 トンネル酸化膜
15 シリコン窒化膜(電荷蓄積膜)
16 シリコン酸化膜
17a,17b ゲート絶縁膜
18 多結晶シリコン膜
19 タングステンシリサイド(ワード線)
20,21 ソース/ドレイン
22,23 エクステンション領域
24 サイドウォール
25 絶縁膜
26 コンタクトホール
26a ダミーコンタクトホール
27 チタン膜
28 チタンナイトライド膜
29 タングステン・プラグ
31〜35 レジストパターン
100 ONO膜
Claims (10)
- 電荷を蓄積するための電荷蓄積膜を形成する工程と、
前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素プラズマ処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程と
を有すること特徴とする半導体記憶装置の製造方法。 - 前記プラズマ処理を40秒〜90秒間で行なうことを特徴とする請求項1に記載の半導体記憶装置の製造方法。
- 前記電荷蓄積膜を形成した後に、配線を接続するためのコンタクトホールを形成し、当該コンタクトホールを介して前記水素プラズマ処理を行なうことを特徴とする請求項1または2に記載の半導体記憶装置の製造方法。
- 前記コンタクトホールの内壁に沿ってバリアメタルを形成前、形成中または形成後に、前記水素プラズマ処理を行なうことを特徴とする請求項3に記載の半導体記憶装置の製造方法。
- 前記水素プラズマ処理を350℃〜450℃で行なうことを特徴とする請求項1〜4のいずれか1項に記載の半導体記憶装置の製造方法。
- 電荷を蓄積するための電荷蓄積膜を形成する工程と、
前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素アニール処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程と
を有すること特徴とする半導体記憶装置の製造方法。 - 前記電荷蓄積膜を形成した後に、配線を接続するためのコンタクトホールを形成し、当該コンタクトホールを介して前記水素アニール処理を行なうことを特徴とする請求項6に記載の半導体記憶装置の製造方法。
- 前記水素アニール処理を400℃以上で行なうことを特徴とする請求項6または7に記載の半導体記憶装置の製造方法。
- 前記電荷蓄積膜が窒化膜、酸化膜と窒化膜とからなる2層膜、酸化膜と窒化膜と酸化膜とからなる3層膜のいずれかであることを特徴とする請求項1〜8のいずれか1項に記載の半導体記憶装置の製造方法。
- 電荷を蓄積するための電荷蓄積膜を有する半導体記憶装置であって、
配線を接続するための第1のコンタクトホールに加えて、配線の接続を行なわず、前記電荷蓄積膜に対して水素ラジカルまたは水素が拡散しやすくするための第2のコンタクトホールを設けることを特徴とする半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002355933A JP2004193178A (ja) | 2002-12-06 | 2002-12-06 | 半導体記憶装置及びその製造方法 |
US10/714,909 US7037780B2 (en) | 2002-12-06 | 2003-11-18 | Semiconductor memory device and method of fabricating the same |
TW092132419A TWI232483B (en) | 2002-12-06 | 2003-11-19 | Semiconductor memory device and method of fabricating the same |
KR1020030084358A KR101014036B1 (ko) | 2002-12-06 | 2003-11-26 | 반도체 기억 장치 및 그 제조 방법 |
US11/368,678 US7453116B2 (en) | 2002-12-06 | 2006-03-07 | Semiconductor memory device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002355933A JP2004193178A (ja) | 2002-12-06 | 2002-12-06 | 半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004193178A true JP2004193178A (ja) | 2004-07-08 |
Family
ID=32463395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002355933A Pending JP2004193178A (ja) | 2002-12-06 | 2002-12-06 | 半導体記憶装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7037780B2 (ja) |
JP (1) | JP2004193178A (ja) |
KR (1) | KR101014036B1 (ja) |
TW (1) | TWI232483B (ja) |
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- 2003-11-19 TW TW092132419A patent/TWI232483B/zh not_active IP Right Cessation
- 2003-11-26 KR KR1020030084358A patent/KR101014036B1/ko not_active IP Right Cessation
-
2006
- 2006-03-07 US US11/368,678 patent/US7453116B2/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7977189B2 (en) | 2005-02-23 | 2011-07-12 | Spansion Llc | Semiconductor device and method of manufacturing the same |
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JP5330687B2 (ja) * | 2005-05-30 | 2013-10-30 | スパンション エルエルシー | 半導体装置およびその製造方法 |
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US8183622B2 (en) | 2005-07-27 | 2012-05-22 | Spansion Llc | Flash memory device comprising bit-line contact region with dummy layer between adjacent contact holes |
WO2007013155A1 (ja) * | 2005-07-27 | 2007-02-01 | Spansion Llc | 半導体装置およびその製造方法 |
US9472563B2 (en) | 2005-07-27 | 2016-10-18 | Cypress Semiconductor Corporation | Semiconductor device and fabrication method therefor |
JP2007103920A (ja) * | 2005-09-30 | 2007-04-19 | Qimonda Ag | 半導体メモリデバイスおよび製造方法 |
JP2007242847A (ja) * | 2006-03-08 | 2007-09-20 | Seiko Epson Corp | キャパシタおよびその製造方法 |
US7948052B2 (en) | 2006-12-18 | 2011-05-24 | Spansion Llc | Dual-bit memory device having trench isolation material disposed near bit line contact areas |
Also Published As
Publication number | Publication date |
---|---|
KR20040049791A (ko) | 2004-06-12 |
US7453116B2 (en) | 2008-11-18 |
TWI232483B (en) | 2005-05-11 |
TW200414289A (en) | 2004-08-01 |
KR101014036B1 (ko) | 2011-02-14 |
US7037780B2 (en) | 2006-05-02 |
US20060145242A1 (en) | 2006-07-06 |
US20040110390A1 (en) | 2004-06-10 |
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---|---|---|---|
A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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