JP2004186185A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2004186185A JP2004186185A JP2002347792A JP2002347792A JP2004186185A JP 2004186185 A JP2004186185 A JP 2004186185A JP 2002347792 A JP2002347792 A JP 2002347792A JP 2002347792 A JP2002347792 A JP 2002347792A JP 2004186185 A JP2004186185 A JP 2004186185A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- element isolation
- film
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 238000000034 method Methods 0.000 title claims abstract description 74
- 230000008569 process Effects 0.000 title abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 100
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 74
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 74
- 239000010703 silicon Substances 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 150000004767 nitrides Chemical class 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 61
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 61
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 32
- 238000004519 manufacturing process Methods 0.000 claims description 31
- 229920000642 polymer Polymers 0.000 claims description 21
- 239000001301 oxygen Substances 0.000 claims description 20
- 229910052760 oxygen Inorganic materials 0.000 claims description 20
- 229910052757 nitrogen Inorganic materials 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 239000011248 coating agent Substances 0.000 claims description 11
- 238000000576 coating method Methods 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 10
- 238000005121 nitriding Methods 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 86
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 40
- 229910052581 Si3N4 Inorganic materials 0.000 description 39
- 238000007254 oxidation reaction Methods 0.000 description 36
- 230000003647 oxidation Effects 0.000 description 35
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 17
- 238000001020 plasma etching Methods 0.000 description 16
- -1 oxygen radical Chemical class 0.000 description 14
- 239000013078 crystal Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 150000003254 radicals Chemical class 0.000 description 5
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007800 oxidant agent Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000002831 nitrogen free-radicals Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Formation Of Insulating Films (AREA)
Abstract
【課題】多結晶シリコンからなる浮遊ゲート電極の仕上り形状のばらつきを無くし、不揮発性半導体メモリ素子等の素子間の特性ばらつきを抑制する。
【解決手段】浮遊ゲートと制御ゲートを積層した２層ゲート構造の不揮発性メモリ素子を有する半導体装置の製造方法において、シリコン基板１０１上にトンネル絶縁膜１０２と浮遊ゲートと成る多結晶のシリコン層１０３を積層形成した後、シリコン層１０３，トンネル絶縁膜１０２及び基板１０１を選択エッチングして素子分離用溝１０６を形成し、次いで素子分離用溝１０６に露出したシリコン層１０３の側壁面に窒化膜１０８を形成し、次いで素子分離用溝１０６内に酸化膜１０９を埋め込み、次いで酸化膜１０９及びシリコン層１０３上に電極間絶縁膜を介して制御ゲートと成る導電膜を積層形成し、次いで導電膜，電極間絶縁膜及びシリコン層１０３を選択エッチングして制御ゲート及び浮遊ゲートを形成する。
【選択図】 図２
【解決手段】浮遊ゲートと制御ゲートを積層した２層ゲート構造の不揮発性メモリ素子を有する半導体装置の製造方法において、シリコン基板１０１上にトンネル絶縁膜１０２と浮遊ゲートと成る多結晶のシリコン層１０３を積層形成した後、シリコン層１０３，トンネル絶縁膜１０２及び基板１０１を選択エッチングして素子分離用溝１０６を形成し、次いで素子分離用溝１０６に露出したシリコン層１０３の側壁面に窒化膜１０８を形成し、次いで素子分離用溝１０６内に酸化膜１０９を埋め込み、次いで酸化膜１０９及びシリコン層１０３上に電極間絶縁膜を介して制御ゲートと成る導電膜を積層形成し、次いで導電膜，電極間絶縁膜及びシリコン層１０３を選択エッチングして制御ゲート及び浮遊ゲートを形成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ素子等を有する半導体装置に係わり、特に不揮発性半導体メモリ素子における浮遊ゲート電極構造の改良をはかった半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体基板上に浮遊ゲート電極と制御ゲート電極を積層した２層ゲート構造の不揮発性半導体メモリ素子においては、多結晶シリコンから成る浮遊ゲート電極が電荷蓄積層として用いられる。浮遊ゲート電極を成す多結晶シリコンの仕上り結晶粒形状は、同一チップ上に配列されるメモリ素子であっても、メモリ素子毎に異なってしまう場合がある。このように、多結晶シリコンの仕上り結晶粒形状がメモリ素子毎に異なってしまうと、書込み／消去動作後のしきい値等のメモリ特性に、素子間ばらつきが生じてしまう。
【０００３】
図１１及び図１２は、従来技術による不揮発性半導体メモリ素子の製造工程を示す断面図である。なお、図１１及び図１２では互いに直交する断面が示されており、図中の（ａ）〜（ｅ）の左側はチャネル長方向に沿った断面、右側はチャネル幅方向に沿った断面である。
【０００４】
まず、図１１（ａ）に示すように、シリコン基板９０１の表面にトンネル絶縁膜９０２を熱酸化法で形成後、浮遊ゲート電極の下層部となる多結晶シリコン層９０３、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）のストッパとなるシリコン窒化膜９０４、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）のマスクとなるシリコン酸化膜９０５を順次減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン酸化膜９０５からトンネル絶縁膜９０２までを順次エッチング加工し、さらにシリコン基板９０１の露出領域を一部エッチングして素子分離用溝９０６を形成した。
【０００５】
次いで、図１１（ｂ）に示すように、全面にシリコン酸化膜９０７をプラズマＣＶＤ法で堆積して、素子分離用溝９０６を完全に埋め込んだ。その後、表面部分のシリコン酸化膜９０７とマスク用のシリコン酸化膜９０５をＣＭＰ法で除去して、表面を平坦化した。このとき、ＣＭＰストッパ用のシリコン窒化膜９０４が露出する。
【０００６】
次いで、図１１（ｃ）に示すように、露出したシリコン窒化膜９０４をエッチング除去した後、浮遊ゲート電極の上層部となる多結晶シリコン層９０８を減圧ＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、多結晶シリコン層９０８をエッチング加工して、隣り合う浮遊ゲート電極を分割するスリット部９０９を形成した。
【０００７】
次いで、図１２（ｄ）に示すように、全面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造の電極間絶縁膜９１０を減圧ＣＶＤ法で順次堆積後、制御ゲート電極となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の導電層９１１を減圧ＣＶＤ法で順次堆積し、さらにＲＩＥのマスクとなるシリコン窒化膜９１２を減圧ＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜９１２からトンネル絶縁膜９０２までを順次エッチング加工して、ワード線方向のスリット部９１３を形成した。これにより、制御ゲート電極９１４及び浮遊ゲート電極９１５の形状が確定する。
【０００８】
次いで、図１２（ｅ）に示すように、基板９０１及びゲート部の露出面に、電極側壁酸化膜と呼ばれるシリコン酸化膜９１６を熱酸化法及び減圧ＣＶＤ法を組み合わせて形成した。その後、イオン注入法を用いてソース／ドレイン拡散層９１７を形成し、さらに全面を覆うように層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜９１８を減圧ＣＶＤ法で形成した。これ以降は、周知の方法で配線層等を形成して不揮発性半導体メモリ素子を完成させた。
【０００９】
上述の方法で形成したメモリ素子の、浮遊ゲート電極の下層部を含む平面で切った断面構造（図１２（ｅ）のＡ−Ａ’断面）を図１（ｂ）に示す。図中の１１は素子分離領域、１２は浮遊ゲート電極、１４はソース領域、１５はドレイン領域である。
【００１０】
浮遊ゲート電極は多結晶シリコンであり、図中にはその結晶粒の仕上り形状が示されている。電極側壁酸化膜９１６を形成する際の熱酸化工程等の高温工程により、シリコン結晶は粒成長するため、浮遊ゲート電極の形状は加工直後の矩形形状とは異なる仕上り形状となる。そして、この仕上り形状は素子毎に異なるため、浮遊ゲート電極とシリコン基板間の電気容量や浮遊ゲート電極と制御ゲート電極間の電気容量が素子毎にばらつくことになり、書込み／消去動作後のしきい値等のメモリ特性が素子間でばらつく。このため、余分な動作時間マージンが必要となって、これが高速動作の妨げになっている。さらに、広いしきい値分布は多値メモリ実現の妨げにもなっている。また、形状ばらつきが大きい場合には、メモリ装置の誤動作を引き起こすことにもなる。
【００１１】
なお、上記の問題は、浮遊ゲート電極となるシリコン層を、多結晶状態で形成せずに非晶質状態で形成したとしても、回避することは困難である。これは、後続の高温工程でシリコン層が必ず多結晶化するからである。
【００１２】
また、本発明に関係する従来技術として、窒素が添加された層を含む浮遊ゲート電極を用いた半導体装置が提案されている（特許文献１）。さらに、浮遊ゲート電極の側壁にラジカル酸素を用いてシリコン酸化膜を形成する方法が提案されている（特許文献２）。また、シラザン重合体を用いたトレンチ分離技術も提案されている（特許文献３）（特許文献４）。しかしながら、上記の何れの従来技術においても、多結晶シリコンからなる浮遊ゲート電極の仕上り形状のばらつきを無くすことは困難であった。
【００１３】
【特許文献１】
特開平９−６４２０９号公報
【００１４】
【特許文献２】
特開２００１−１５７５３号公報
【００１５】
【特許文献３】
特許第３１７８４１２
【００１６】
【特許文献４】
特開２００１−３１９９２７号公報
【００１７】
【発明が解決しようとする課題】
このように従来、多結晶シリコンから成る浮遊ゲート電極を電荷蓄積層として用いる不揮発性半導体メモリ素子においては、多結晶シリコンの仕上り結晶粒形状がメモリ素子毎に異なることに起因して、書込み／消去動作後のしきい値等のメモリ特性に、素子間ばらつきが生じるという問題があった。
【００１８】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、多結晶シリコンからなる浮遊ゲート電極の仕上り形状のばらつきを無くし、不揮発性半導体メモリ素子等の素子間の特性ばらつきを抑制することのできる半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００２０】
即ち本発明は、半導体基板上に、トンネル絶縁膜を介して浮遊ゲート電極が形成され、その上に電極間絶縁膜を介して制御ゲート電極が形成された２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置であって、前記浮遊ゲート電極は多結晶シリコンからなり、前記浮遊ゲート電極の側壁面の少なくとも一部に窒化膜が形成されていることを特徴とする。
【００２１】
また本発明は、２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置において、半導体基板の一主面側に、２層ゲート構造の不揮発性半導体メモリ素子を形成するための素子形成領域を囲むように形成された素子分離領域と、前記素子形成領域上の一部にトンネル絶縁膜を介して形成された、多結晶シリコンからなる浮遊ゲート電極と、前記浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極と、前記浮遊ゲート電極のチャネル長方向に沿った２つの側壁及びチャネル幅方向に沿った２つの側壁のうち少なくともチャネル長方向に沿った側壁に形成された窒化膜と、前記素子分離領域に埋め込み形成された素子分離用絶縁膜と、を具備してなることを特徴とする。
【００２２】
また本発明は、２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置の製造において、半導体基板の一主面上に多結晶又は非晶質のシリコンからなる浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極の側壁面の少なくとも一部に窒化膜を形成する工程とを含むことを特徴とする。
【００２３】
また本発明は、２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置の製造において、半導体基板の一主面側の素子形成領域上の一部にトンネル絶縁膜を介して、多結晶又は非晶質のシリコンからなる浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極のチャネル長方向に沿った２つの側壁及びチャネル幅方向に沿った２つの側壁のうち少なくともチャネル長方向に沿った側壁に窒化膜を形成する工程と、前記浮遊ゲート電極上に電極間絶縁膜を介して制御ゲート電極を形成する工程と、を含むことを特徴とする。
【００２４】
また本発明は、２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置の製造において、半導体基板の一主面上に、トンネル絶縁膜と浮遊ゲート電極となる多結晶又は非晶質のシリコン層を積層形成する工程と、素子分離用溝に対応するパターンのマスクを用いて、前記シリコン層，トンネル絶縁膜，及び半導体基板を選択的にエッチングして素子分離用溝を形成する工程と、前記素子分離用溝に露出した前記シリコン層の側壁面に窒化膜を形成し、且つ前記素子分離用溝内に素子分離用絶縁膜を埋め込み形成する工程と、前記素子分離用絶縁膜及びシリコン層上に電極間絶縁膜と制御ゲート電極となる導電膜を積層形成する工程と、制御ゲート電極に対応するパターンのマスクを用いて、前記導電膜，電極間絶縁膜，及びシリコン層を選択的にエッチングして制御ゲート電極及び浮遊ゲート電極を形成する工程と、を含むことを特徴とする。
【００２５】
また本発明は、２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置の製造において、半導体基板の一主面上に、トンネル絶縁膜と浮遊ゲート電極となる多結晶又は非晶質のシリコン層を形成する工程と、素子分離用溝に対応するパターンのマスクを用いて、前記シリコン層，トンネル絶縁膜，及び半導体基板を選択的にエッチングして素子分離用溝を形成する工程と、前記素子分離用溝に露出した前記シリコン層の側壁面に窒化膜を形成し、且つ前記素子分離用溝内に素子分離用絶縁膜を埋め込み形成する工程と、前記素子分離用絶縁膜及びシリコン層上に電極間絶縁膜と制御ゲート電極となる導電膜を積層形成する工程と、制御ゲート電極に対応するパターンのマスクを用いて、前記導電膜，電極間絶縁膜，及びシリコン層を選択的にエッチングして制御ゲート電極及び浮遊ゲート電極を形成する工程と、前記ゲート加工で新たに形成された浮遊ゲート電極の側壁面にラジカル酸素を含む雰囲気中でシリコン酸化膜を形成する工程と、を含むことを特徴とする。
【００２６】
また本発明は、半導体装置の製造において、半導体基板の一主面側に素子形成領域を囲むように素子分離用溝を形成する工程と、前記素子分離用溝内に窒素を含む塗布膜を埋め込み形成する工程と、前記塗布膜を第１のシリコン酸化膜に変換して素子分離用絶縁膜を形成すると共に、前記素子分離用溝の側壁面の基板シリコンを窒化する工程と、ラジカル酸素を含む雰囲気中で素子形成領域の基板表面に第２のシリコン酸化膜を形成する工程と、を含むことを特徴とする。
【００２７】
（作用）
本発明によれば、多結晶シリコン又は非晶質シリコンからなる浮遊ゲート電極の側壁、特にチャネル長方向に沿った側壁に窒化膜を形成することにより、浮遊ゲート電極加工後の熱処理によりシリコンの結晶粒が素子分離領域側に広がるのを防止することができる。これにより、素子分離領域との境界では浮遊ゲート電極がゲート加工直後の形状を維持することになり、異なる素子間での浮遊ゲート電極の形状（特に面積）のばらつきを抑制することができる。従って、不揮発性半導体メモリ素子等の素子間の特性ばらつきを抑制することが可能となる。
【００２８】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２９】
（第１の実施形態）
本発明の第１の実施形態では、図１（ａ）に示すように、浮遊ゲート電極１２を構成するシリコン結晶が粒成長する工程よりも前に、浮遊ゲート電極側壁面の少なくとも一部に側壁窒化層１３を形成する。これにより、シリコン結晶粒成長が抑制されて、仕上り形状の素子間ばらつきが大幅に低減される。
【００３０】
通常、ソース／ドレイン拡散層側の側壁面には電極側壁酸化膜を形成する必要があるので、素子分離側の側壁面に側壁窒化層を形成するのが望ましい。また、側壁窒化層は、それ自身が変形しにくい膜であり、また酸化剤を通しにくい膜であればどんな窒化物でも良いが、容易に形成できて、且つトンネル絶縁膜への悪影響が小さい点からシリコン窒化物が望ましい。
【００３１】
以下、図２（ａ）〜（ｃ）を参照して、本実施形態に係わる不揮発性半導体メモリ素子の製造方法を説明する。なお、図２はチャネル幅方向の断面を示している。また、図２では１つのメモリ素子しか示さないが、実際は多数のメモリ素子が同時に形成されて半導体メモリを構成することになる。
【００３２】
まず、図２（ａ）に示すように、所望の不純物をドーピングしたシリコン基板１０１の表面上に、厚さ１０ｎｍのトンネル絶縁膜１０２を熱酸化法で形成後、浮遊ゲート電極の下層部となる厚さ３０ｎｍの多結晶シリコン層１０３、ＣＭＰのストッパとなる厚さ５０ｎｍのシリコン窒化膜１０４、ＲＩＥのマスクとなる厚さ２００ｎｍのシリコン酸化膜１０５を順次減圧ＣＶＤ法で堆積した。
【００３３】
その後、素子分離用溝に対応するパターンのレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン酸化膜１０５，シリコン窒化膜１０４，多結晶シリコン層１０３，トンネル絶縁膜１０２を順次エッチング加工し、さらにシリコン基板１０１の露出領域をエッチングして、深さ２００ｎｍの素子分離用溝１０６を形成した。
【００３４】
次いで、図２（ｂ１）に示すように、シリコン基板１０１と多結晶シリコン層１０３の露出面に厚さ５ｎｍのシリコン酸化膜１０７を熱酸化法で形成した。続いて、一酸化窒素ガス雰囲気中で９００℃の熱窒化を行い、シリコン基板／シリコン酸化膜界面と多結晶シリコン層／シリコン酸化膜界面にシリコン窒化膜１０８を形成した。このシリコン窒化膜１０８の窒素量は、１×１０１５ｃｍ−２程度であった。
【００３５】
なお、このシリコン窒化膜１０８の形成は、必ずしも酸化膜を通して行う必要はない。具体的には、図２（ｂ２）に示すように、シリコン酸化膜１０７の形成を省略し、素子分離用溝１０６内に露出したシリコン表面を直接的に熱窒化しても良い。
【００３６】
次いで、図２（ｃ）に示すように、全面に厚さ４００ｎｍの素子分離用のシリコン酸化膜１０９をプラズマＣＶＤ法で堆積して、素子分離用溝１０６を完全に埋め込んだ。その後、表面部分のシリコン酸化膜１０９とマスク用のシリコン酸化膜１０５をＣＭＰ法で除去して、表面を平坦化した。その後は、従来例と同様の方法でメモリ素子を完成させた。
【００３７】
このように本実施形態によれば、浮遊ゲート電極となる多結晶シリコン層１０３の素子分離絶縁膜側の側壁面に予め窒化膜１０８を形成しておくことにより、浮遊ゲート電極加工後の熱処理によりシリコンの結晶粒が素子分離領域側に広がるのを防止することができる。これにより、素子分離領域との境界では浮遊ゲート電極がゲート加工直後の形状を維持することになり、異なる素子間での浮遊ゲート電極の形状（面積）のばらつきを抑制することができる。従って、メモリ装置製造工程途中のシリコン結晶粒成長に起因するメモリ特性の素子間ばらつきを防止し、製造歩留まりの向上をはかることができる。
【００３８】
なお、本実施形態では、一酸化窒素ガスを用いた熱窒化でシリコン窒化膜１０８を形成したが、他の窒化性ガスを用いても良いし、更にプラズマ窒化等の他の手段でシリコン窒化膜１０８を形成しても良い。
【００３９】
また、本実施形態では、浮遊ゲート電極の側壁面以外に素子分離用溝１０６内に露出したシリコン基板１０１の表面にもシリコン窒化膜１０８が形成される。これは、接合リーク増加等の不具合を招くおそれがあり、好ましいものではない。このような不具合を回避したい場合には、図３（ａ）〜（ｃ）に示すように、シリコン層１０３の側面のみに窒化膜１０８を形成すればよい。
【００４０】
具体的には、図３（ａ）に示すように、素子分離用溝１０６を形成するまでは先の説明と同じであり、その後に図３（ｂ）に示すように、素子分離用のシリコン酸化膜１０９で素子分離用溝１０６を埋め込んで、ＣＭＰ法で表面を平坦化する。そして、図３（ｃ）に示すように、希フッ酸溶液で素子分離用シリコン酸化膜１０９の一部をエッチング除去して浮遊ゲート電極の側壁面を露出させ、その後に熱窒化等の手段によりシリコン窒化膜１０８を形成する。
【００４１】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わる不揮発性半導体メモリ素子の製造工程を示す断面図であり、前記図２と同様にチャネル幅方向の断面を示している。この実施形態は、前記図１（ａ）に示す状態を、第１の実施形態よりも簡略化された製造工程で実現する方法である。
【００４２】
まず、図４（ａ）に示すように、所望の不純物をドーピングしたシリコン基板２０１の表面上に、厚さ１０ｎｍのトンネル絶縁膜２０２を熱酸化法で形成後、浮遊ゲート電極の下層部となる厚さ３０ｎｍの多結晶シリコン層２０３、ＣＭＰのストッパとなる厚さ５０ｎｍのシリコン窒化膜２０４、ＲＩＥのマスクとなる厚さ２００ｎｍのシリコン酸化膜２０５を順次減圧ＣＶＤ法で堆積した。その後、素子分離用溝に対応するパターンのレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン酸化膜２０５，シリコン窒化膜２０４，多結晶シリコン層２０３，トンネル絶縁膜２０２を順次エッチング加工し、さらにシリコン基板２０１の露出領域をエッチングして、深さ２００ｎｍの素子分離用溝２０６を形成した。
【００４３】
次いで、図４（ｂ）に示すように、素子分離用溝２０６内に露出したシリコン表面に厚さ５ｎｍのシリコン酸化膜２０７を熱酸化法で形成した後、素子分離用溝２０６が完全に埋まるように、全面に素子分離用の絶縁膜となる過水素化シラザン重合体（（ＳｉＨ２ＮＨ）ｎ ）２０８を塗布した。
【００４４】
次いで、図４（ｃ）に示すように、水蒸気雰囲気中で８００℃の熱処理を行うことにより、過水素化シラザン重合体２０８をシリコン酸化膜２１０に変換した。この変換反応の際にアンモニアが生成されるため、シリコン基板２０１及び多結晶シリコン層２０３とシリコン酸化膜２０７とのそれぞれの界面にシリコン窒化膜２０９が形成される。このシリコン窒化膜２０９の窒素量は、３×１０１４ｃｍ−２程度であった。
【００４５】
その後、図４（ｄ）に示すように、表面部分のシリコン酸化膜２１０とマスク用のシリコン酸化膜２０５をＣＭＰ法で除去して、表面を平坦化した。その後は、従来例と同様の方法でメモリ素子を完成させた。
【００４６】
このように本実施形態によれば、先に説明した第１の実施形態と同様の効果が得られるのは勿論のこと、素子分離用絶縁膜としてシラザン重合体２０８を用いることにより、シリコン窒化膜２０９を形成するための製造工程数の増加を無くすことができる。
【００４７】
なお、本実施形態では、過水素化シラザン重合体２０８を塗布することで素子分離用溝２０６を埋め込んだが、この代わりに他のシラザン重合体を用いても良いし、更には窒素を含む塗布膜であれば同様の効果が得られる。また、本実施形態では、シリコン酸化膜２０７を形成後に過水素化シラザン重合体２０８を塗布しているが、シリコン酸化膜２０７を形成することなく直接、素子分離用溝２０６内に過水素化シラザン重合体２０８を塗布しても良い。
【００４８】
また、本実施形態では、浮遊ゲート電極の側壁面以外に素子分離用溝２０６内に露出したシリコン基板２０１の表面にもシリコン窒化膜２０９が形成される。これは、先にも説明したように、接合リーク増加等の不具合を招くおそれがあり好ましくない。そこで、浮遊ゲート電極側壁面の窒素濃度は、シリコン基板表面の窒素濃度より大きいことが望ましい。
【００４９】
これを実現するには、予め浮遊ゲート電極となる多結晶シリコン層２０３に、窒化反応を増速するフッ素等を添加しておけばよい。その他、シリコン基板２０１と多結晶シリコン層２０３の窒化速度を変えるような工夫をすればよい。また、厚い酸化膜越しのアンモニア窒化では導入窒素濃度は低下することが知られているので、酸化反応を増速するボロンやリンなどの不純物をシリコン基板２０１に導入等、シリコン基板２０１と多結晶シリコン層２０３の酸化速度を変えるような工夫をしてもよい。
【００５０】
（第３の実施形態）
図５及び図６は、本発明の第３の実施形態に係わる不揮発性半導体メモリ素子の製造工程を示す断面図である。なお、図５及び図６では互いに直交する断面が示されており、図中の（ａ）〜（ｅ）の左側はチャネル長方向に沿った断面、右側はチャネル幅方向に沿った断面である。
【００５１】
本実施形態は、第１の実施形態や第２の実施形態に示す方法で製造した不揮発性半導体メモリ素子の絶縁耐圧を上げて、メモリ装置の歩留りを更に向上させる方法である。
【００５２】
まず、図５（ａ）に示すように、所望の不純物をドーピングしたシリコン基板３０１の表面上に、厚さ１０ｎｍのトンネル酸窒化膜３０２を熱酸窒化法で形成後、浮遊ゲート電極の下層部となる厚さ３０ｎｍの多結晶シリコン層３０３、ＣＭＰのストッパとなる厚さ５０ｎｍのシリコン窒化膜３０４、ＲＩＥのマスクとなる厚さ２００ｎｍのシリコン酸化膜３０５を順次減圧ＣＶＤ法で堆積した。
【００５３】
その後、素子分離用溝に対応するパターンのレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン酸化膜３０５，シリコン窒化膜３０４，多結晶シリコン層３０３，トンネル酸窒化膜３０２を順次エッチング加工し、さらにシリコン基板３０１の露出領域をエッチングして、深さ２００ｎｍの素子分離用溝３０６を形成した。次に、露出したシリコン表面に厚さ５ｎｍのシリコン酸化膜３０７を熱酸化法で形成した。
【００５４】
次いで、図５（ｂ）に示すように、素子分離用溝３０６が完全に埋まるように、全面に素子分離用の絶縁膜となる過水素化シラザン重合体３０８を塗布した。その後、水蒸気を含む雰囲気中で８００℃の熱処理を行い、過水素化シラザン重合体３０８をシリコン酸化膜３１０に変換した。この変換反応の際にアンモニアが生成するため、シリコン基板３０１及び多結晶シリコン層３０３とシリコン酸化膜３０７との界面にシリコン窒化膜３０９が形成される。このシリコン窒化膜の窒素量は、３×１０１４ｃｍ−２程度であった。
【００５５】
次いで、図５（ｃ）に示すように、表面部分のシリコン酸化膜３１０とマスク用のシリコン酸化膜３０５をＣＭＰ法で除去して、表面を平坦化した。このとき、ＣＭＰストッパ用のシリコン窒化膜３０４が露出する。
【００５６】
次いで、図６（ｄ）に示すように、露出したシリコン窒化膜３０４をリン酸溶液を用いてエッチング除去した後、浮遊ゲート電極の上層部となる厚さ５０ｎｍの多結晶シリコン層３１１を減圧ＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、多結晶シリコン層３１１をエッチング加工して、隣り合う浮遊ゲート電極を分割するスリット部３１２を形成した。
【００５７】
次いで、図６（ｅ）に示すように、全面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造の厚さ１５ｎｍの電極間絶縁膜３１３を減圧ＣＶＤ法で順次堆積後、制御ゲート電極となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電層３１４を減圧ＣＶＤ法で順次堆積した。さらに、ＲＩＥのマスクとなる厚さ１００ｎｍのシリコン窒化膜３１５を減圧ＣＶＤ法で堆積した。
【００５８】
その後、制御ゲートパターンに対応するレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜３１５，導電層３１４，電極間絶縁膜３１３，多結晶シリコン層３１１，多結晶シリコン層３０３，トンネル酸窒化膜３０２を順次エッチング加工して、ワード線方向のスリット部３１６を形成した。これにより、制御ゲート電極３１７及び浮遊ゲート電極３１８の形状が確定する。
【００５９】
次いで、図６（ｆ）に示すように、露出面に厚さ１０ｎｍのシリコン酸化膜を減圧ＣＶＤ法で形成後、リモートプラズマ法を用いて８００℃、３０分、１ｋＰａの条件で酸素ラジカル酸化を行い、電極側壁酸化膜と呼ばれるシリコン酸化膜３１９を形成した。この電極側壁酸化膜３１９の厚さは、浮遊ゲート電極の側壁で１２ｎｍとなった。その後、イオン注入法を用いてソース／ドレイン拡散層３２０を形成し、さらに、全面を覆うように層間絶縁膜となるＢＰＳＧ膜３２１を減圧ＣＶＤ法で形成した。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリ素子を完成させた。
【００６０】
上述の方法で形成したメモリ素子の、浮遊ゲート電極の下層部を含む平面で切った断面構造（図６（ｆ）のＢ−Ｂ’断面）を図７（ａ）に示す。図中の１１は素子分離領域（３０８）、１２は浮遊ゲート電極（３０３）、１３は側壁窒化層（３０９）、１４はソース領域（３２０）、１５はドレイン領域（３２０）、１６は電極側壁酸化膜（３１９）である。
【００６１】
浮遊ゲート電極１２の素子分離側の側壁には窒化層１３が形成されており、ソース／ドレイン領域側の側壁には電極側壁酸化膜１６が形成されている。本実施形態では、浮遊ゲート電極１２の角部の電極側壁酸化膜１６の厚さは薄膜化していないので、浮遊ゲート電極１２とソース／ドレイン領域１４，１５間の絶縁耐圧は上がり、メモリ装置の歩留りが向上する。この効果は、電極側壁酸化膜１６を酸素ラジカル酸化で形成しているために得られるものである。即ち、酸素ラジカル酸化では、シリコンとシリコン窒化膜の酸化速度がほぼ等しいので、窒化された角部が薄膜化しないのである。
【００６２】
一方、従来技術の酸素ガスや水蒸気を酸化剤とする熱酸化で電極側壁酸化膜１６を形成した場合の断面構造を図７（ｂ）に示す。窒化された浮遊ゲート電極角部の酸化速度は遅いため、角部の薄膜化が起こる。このため、浮遊ゲート電極１２とソース／ドレイン領域１４，１５間の絶縁耐圧が下がり、メモリ装置の歩留りが低下することになる。
【００６３】
このように本実施形態によれば、浮遊ゲート電極となる多結晶シリコン層３０３の素子分離絶縁膜側の側壁面に予め窒化膜３０９を形成しておくことにより、第１の実施形態と同様に、異なる素子間での浮遊ゲート電極の形状（面積）のばらつきを抑制してメモリ特性の素子間ばらつきを防止できるという効果が得られるのは勿論のこと、次のような効果が得られる。即ち、電極側壁酸化膜の形成のために酸素ラジカルによる酸化を行うことにより、浮遊ゲート電極の素子分離絶縁膜側における膜厚を十分厚くすることができ、浮遊ゲート電極とソース／ドレイン拡散層間の絶縁耐圧の低下を防止することができる。従って、不揮発性半導体メモリ素子の絶縁耐圧を上げて、メモリ装置の歩留りを更に向上させることが可能となる。
【００６４】
なお、本実施形態では、リモートプラズマ法の酸素ラジカル酸化で電極側壁酸化膜を形成したが、酸素ラジカルを酸化種として含む雰囲気の酸化ならば良い。例えば、オゾン酸化を用いることもできる。さらに、酸素ガスと水素ガスを導入して加熱し、これによって酸素ラジカルを発生させる方法でも良い。また、本実施形態では、減圧ＣＶＤ法で形成したシリコン酸化膜越しに酸素ラジカル酸化を行っているが、直接酸素ラジカル酸化しても良いし、他の組合せでも良い。
【００６５】
（第４の実施形態）
図８は、本発明の第４の実施形態に係わるトランジスタ素子の製造工程を示す断面図である。本実施形態は、シラザン重合体の埋込みを用いて素子分離を形成したトランジスタ素子の、絶縁耐圧を上げて半導体装置の歩留りを向上する方法である。
【００６６】
まず、図８（ａ）に示すように、シリコン基板４０１の表面上に、パッド酸化膜と呼ばれる厚さ１０ｎｍのシリコン酸化膜４０２を熱酸化法で形成後、ＣＭＰのストッパとなる厚さ５０ｎｍのシリコン窒化膜４０３を減圧ＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜４０３、シリコン酸化膜４０２を順次エッチング加工し、さらにシリコン基板４０１の露出領域をエッチングして、深さ２００ｎｍの素子分離用溝４０４を形成した。
【００６７】
次いで、図８（ｂ）に示すように、露出したシリコン表面に厚さ５ｎｍのシリコン酸化膜４０５を熱酸化法で形成した後、素子分離用溝４０４が完全に埋まるように、全面に素子分離用の絶縁膜となる過水素化シラザン重合体４０６を塗布した。続いて、水蒸気雰囲気中で８００℃の熱処理を行い、過水素化シラザン重合体４０６をシリコン酸化膜４０７に変換した。
【００６８】
次いで、図８（ｃ）に示すように、表面部分のシリコン酸化膜４０７をＣＭＰ法で除去して、表面を平坦化した。このとき、ＣＭＰストッパ用のシリコン窒化膜４０３が露出する。
【００６９】
次いで、図８（ｄ）に示すように、露出したシリコン窒化膜４０３をリン酸溶液を用いてエッチング除去した後、パッド酸化膜４０２を希フッ酸溶液を用いてエッチング除去し、シリコン基板表面４０８を露出させた。このとき、素子分離酸化膜４０７の表面もエッチングされて２０ｎｍ後退した。
【００７０】
次いで、図８（ｅ）に示すように、オゾンを１０％含む酸素雰囲気中で８００℃，３０分，１００Ｐａの条件で、露出したシリコン基板表面を酸化し、ゲート酸化膜４０９を形成した。
【００７１】
その後は、従来例と同様の方法でゲート電極、ソース／ドレイン拡散層、配線層等を形成して、トランジスタ素子を完成させた。
【００７２】
本実施形態で形成したトランジスタのゲート酸化膜４０９は、従来の酸素ガスや水蒸気を酸化剤とする熱酸化で形成した場合に比べて、優れた絶縁破壊耐圧を有しており、半導体装置の歩留りを大幅に向上することが分かった。
【００７３】
従来の酸化法で絶縁破壊耐圧が低い原因を調査したところ、図１０（ｃ）に示すように、ゲート酸化膜４１９が素子分離端部４１５で薄膜化していることが分かった。この薄膜化は、次のメカニズムで起こることが判明した。素子分離用溝に埋込んだ過水素化シラザン重合体４０６をシリコン酸化膜４０７に変換するときに、図１０（ａ）に示すように、アンモニアガス（ＮＨ３ ）が発生して、シリコン基板表面に窒化層４１０が形成される。このため、ゲート酸化膜形成直前の希フッ酸エッチングのときに、図１０（ｂ）に示すように、シリコン基板上部のパッド酸化膜４０２やシリコン基板側部の熱酸化膜４０３が除去されて、窒化層４１０が一部露出する。従って、従来のゲート酸化法では、図１０（ｃ）に示すように、窒化層４１０の露出部が薄膜化して薄膜化領域４１５が形成されることになる。
【００７４】
一方、本実施形態で形成したゲート酸化膜４０９は、図９に示すように、素子分離端部での薄膜化が抑えられていることが確認された。この理由は、酸素ラジカルで酸化しているために、窒化層４１０の露出部も十分に酸化されるためと解釈できる。
【００７５】
このように本実施形態によれば、素子分離用溝に埋め込む絶縁膜として過水素化シラザン重合体４０６を用いた場合にあっても、ゲート酸化膜４０９の局所的な薄膜化を防止することができ、デバイスの歩留りを向上させることができる。また、ゲート酸化膜４０９の局所的な薄膜化の防止により絶縁耐圧が向上することから、十分な素子分離能力を実現できる。
【００７６】
なお、本実施形態では、素子分離用溝４０４の埋込みに過水素化シラザン重合体４０６を用いているが、他のシラザン重合体でも良く、また窒素を含む他の塗布膜を用いた場合でも同様の効果が得られる。また、実施形態では、オゾン酸化でゲート酸化膜４０９を形成したが、酸素ラジカルを酸化種として含む雰囲気の酸化ならば何でも良い。リモートプラズマ法やその他の手法の酸素ラジカル酸化でも良い。酸素ガスと水素ガスを導入して加熱し酸素ラジカルを発生させる方法でも良い。
【００７７】
また、実施形態では、酸素ラジカル酸化で形成したシリコン酸化膜４０９をそのままゲート酸化膜として用いたが、一酸化窒素ガス等を用いた熱窒化や窒素ラジカルを用いたラジカル窒化等により、窒素を導入して酸窒化膜に変換しても良い。シリコン酸化膜４０９に窒素以外の元素を導入しても良い。さらに、これらの膜の上に高誘電体膜等の他の絶縁膜を形成して積層膜化しても良い。
【００７８】
また、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７９】
【発明の効果】
以上詳述したように本発明によれば、多結晶シリコン又は非晶質シリコンからなる浮遊ゲート電極の側壁、特にチャネル長方向に沿った側壁に窒化膜を形成することにより、浮遊ゲート電極の仕上り形状のばらつきを無くし、不揮発性半導体メモリ素子等の素子間の特性ばらつきを抑制することができる。
【図面の簡単な説明】
【図１】浮遊ゲート電極を含む平面で切った断面構造を説明するためのもので、実施形態と従来とで比較して示す模式図。
【図２】第１の実施形態に係わる不揮発性半導体メモリ素子の製造工程を示す断面図。
【図３】第１の実施形態の変形例を示す工程断面図。
【図４】第２の実施形態に係わる不揮発性半導体メモリ素子の製造工程を示す断面図。
【図５】第３の実施形態に係わる不揮発性半導体メモリ素子の製造工程の前半を示す断面図。
【図６】第３の実施形態に係わる不揮発性半導体メモリ素子の製造工程の後半を示す断面図。
【図７】浮遊ゲート電極を含む平面で切った断面構造を説明するためのもので、ラジカル酸化と通常酸化を行った場合を比較して示す模式図。
【図８】第４の実施形態に係わるトランジスタ素子の製造工程を示す断面図。
【図９】第４の実施形態におけるトランジスタ素子の素子形成領域の角部を拡大して示す断面図。
【図１０】第４の実施形態において、ゲート酸化を通常の熱酸化で行った場合の問題点を説明するための図。
【図１１】従来技術による不揮発性半導体メモリ素子の製造工程の前半を示す断面図。
【図１２】従来技術による不揮発性半導体メモリ素子の製造工程の後半を示す断面図。
【符号の説明】
１１…素子分離領域
１２…浮遊ゲート電極
１３…側壁窒化膜
１４…ソース領域
１５…ドレイン領域
１０１，２０１，３０１…シリコン基板
１０２，２０２，３０２…トンネル絶縁膜
１０３，２０３，３０３…多結晶シリコン層（浮遊ゲート電極）
１０４，２０４，３０４…シリコン窒化膜（ストッパ）
１０５，２０５，３０５…シリコン酸化膜
１０６，２０６，３０６…素子分離用溝
１０７，２０７，３０７…シリコン酸化膜（電極側壁酸化膜）
１０８，２０９，３０９…シリコン窒化層（電極側壁窒化膜）
１０９，２１０，３１０…シリコン酸化膜（素子分離用絶縁膜）
２０８，３０８…過水素化シラザン重合体
３１１…多結晶シリコン層
３１２…スリット部
３１４…導電層
３１５…シリコン窒化膜
３１６…スリット部
３１７…制御ゲート電極
３１８…浮遊ゲート電極
３１９…シリコン酸化膜（側壁酸化膜）
３２０…ソース／ドレイン拡散層
３２１…ＢＰＳＧ膜
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ素子等を有する半導体装置に係わり、特に不揮発性半導体メモリ素子における浮遊ゲート電極構造の改良をはかった半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体基板上に浮遊ゲート電極と制御ゲート電極を積層した２層ゲート構造の不揮発性半導体メモリ素子においては、多結晶シリコンから成る浮遊ゲート電極が電荷蓄積層として用いられる。浮遊ゲート電極を成す多結晶シリコンの仕上り結晶粒形状は、同一チップ上に配列されるメモリ素子であっても、メモリ素子毎に異なってしまう場合がある。このように、多結晶シリコンの仕上り結晶粒形状がメモリ素子毎に異なってしまうと、書込み／消去動作後のしきい値等のメモリ特性に、素子間ばらつきが生じてしまう。
【０００３】
図１１及び図１２は、従来技術による不揮発性半導体メモリ素子の製造工程を示す断面図である。なお、図１１及び図１２では互いに直交する断面が示されており、図中の（ａ）〜（ｅ）の左側はチャネル長方向に沿った断面、右側はチャネル幅方向に沿った断面である。
【０００４】
まず、図１１（ａ）に示すように、シリコン基板９０１の表面にトンネル絶縁膜９０２を熱酸化法で形成後、浮遊ゲート電極の下層部となる多結晶シリコン層９０３、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）のストッパとなるシリコン窒化膜９０４、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）のマスクとなるシリコン酸化膜９０５を順次減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン酸化膜９０５からトンネル絶縁膜９０２までを順次エッチング加工し、さらにシリコン基板９０１の露出領域を一部エッチングして素子分離用溝９０６を形成した。
【０００５】
次いで、図１１（ｂ）に示すように、全面にシリコン酸化膜９０７をプラズマＣＶＤ法で堆積して、素子分離用溝９０６を完全に埋め込んだ。その後、表面部分のシリコン酸化膜９０７とマスク用のシリコン酸化膜９０５をＣＭＰ法で除去して、表面を平坦化した。このとき、ＣＭＰストッパ用のシリコン窒化膜９０４が露出する。
【０００６】
次いで、図１１（ｃ）に示すように、露出したシリコン窒化膜９０４をエッチング除去した後、浮遊ゲート電極の上層部となる多結晶シリコン層９０８を減圧ＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、多結晶シリコン層９０８をエッチング加工して、隣り合う浮遊ゲート電極を分割するスリット部９０９を形成した。
【０００７】
次いで、図１２（ｄ）に示すように、全面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造の電極間絶縁膜９１０を減圧ＣＶＤ法で順次堆積後、制御ゲート電極となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の導電層９１１を減圧ＣＶＤ法で順次堆積し、さらにＲＩＥのマスクとなるシリコン窒化膜９１２を減圧ＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜９１２からトンネル絶縁膜９０２までを順次エッチング加工して、ワード線方向のスリット部９１３を形成した。これにより、制御ゲート電極９１４及び浮遊ゲート電極９１５の形状が確定する。
【０００８】
次いで、図１２（ｅ）に示すように、基板９０１及びゲート部の露出面に、電極側壁酸化膜と呼ばれるシリコン酸化膜９１６を熱酸化法及び減圧ＣＶＤ法を組み合わせて形成した。その後、イオン注入法を用いてソース／ドレイン拡散層９１７を形成し、さらに全面を覆うように層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜９１８を減圧ＣＶＤ法で形成した。これ以降は、周知の方法で配線層等を形成して不揮発性半導体メモリ素子を完成させた。
【０００９】
上述の方法で形成したメモリ素子の、浮遊ゲート電極の下層部を含む平面で切った断面構造（図１２（ｅ）のＡ−Ａ’断面）を図１（ｂ）に示す。図中の１１は素子分離領域、１２は浮遊ゲート電極、１４はソース領域、１５はドレイン領域である。
【００１０】
浮遊ゲート電極は多結晶シリコンであり、図中にはその結晶粒の仕上り形状が示されている。電極側壁酸化膜９１６を形成する際の熱酸化工程等の高温工程により、シリコン結晶は粒成長するため、浮遊ゲート電極の形状は加工直後の矩形形状とは異なる仕上り形状となる。そして、この仕上り形状は素子毎に異なるため、浮遊ゲート電極とシリコン基板間の電気容量や浮遊ゲート電極と制御ゲート電極間の電気容量が素子毎にばらつくことになり、書込み／消去動作後のしきい値等のメモリ特性が素子間でばらつく。このため、余分な動作時間マージンが必要となって、これが高速動作の妨げになっている。さらに、広いしきい値分布は多値メモリ実現の妨げにもなっている。また、形状ばらつきが大きい場合には、メモリ装置の誤動作を引き起こすことにもなる。
【００１１】
なお、上記の問題は、浮遊ゲート電極となるシリコン層を、多結晶状態で形成せずに非晶質状態で形成したとしても、回避することは困難である。これは、後続の高温工程でシリコン層が必ず多結晶化するからである。
【００１２】
また、本発明に関係する従来技術として、窒素が添加された層を含む浮遊ゲート電極を用いた半導体装置が提案されている（特許文献１）。さらに、浮遊ゲート電極の側壁にラジカル酸素を用いてシリコン酸化膜を形成する方法が提案されている（特許文献２）。また、シラザン重合体を用いたトレンチ分離技術も提案されている（特許文献３）（特許文献４）。しかしながら、上記の何れの従来技術においても、多結晶シリコンからなる浮遊ゲート電極の仕上り形状のばらつきを無くすことは困難であった。
【００１３】
【特許文献１】
特開平９−６４２０９号公報
【００１４】
【特許文献２】
特開２００１−１５７５３号公報
【００１５】
【特許文献３】
特許第３１７８４１２
【００１６】
【特許文献４】
特開２００１−３１９９２７号公報
【００１７】
【発明が解決しようとする課題】
このように従来、多結晶シリコンから成る浮遊ゲート電極を電荷蓄積層として用いる不揮発性半導体メモリ素子においては、多結晶シリコンの仕上り結晶粒形状がメモリ素子毎に異なることに起因して、書込み／消去動作後のしきい値等のメモリ特性に、素子間ばらつきが生じるという問題があった。
【００１８】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、多結晶シリコンからなる浮遊ゲート電極の仕上り形状のばらつきを無くし、不揮発性半導体メモリ素子等の素子間の特性ばらつきを抑制することのできる半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００２０】
即ち本発明は、半導体基板上に、トンネル絶縁膜を介して浮遊ゲート電極が形成され、その上に電極間絶縁膜を介して制御ゲート電極が形成された２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置であって、前記浮遊ゲート電極は多結晶シリコンからなり、前記浮遊ゲート電極の側壁面の少なくとも一部に窒化膜が形成されていることを特徴とする。
【００２１】
また本発明は、２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置において、半導体基板の一主面側に、２層ゲート構造の不揮発性半導体メモリ素子を形成するための素子形成領域を囲むように形成された素子分離領域と、前記素子形成領域上の一部にトンネル絶縁膜を介して形成された、多結晶シリコンからなる浮遊ゲート電極と、前記浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極と、前記浮遊ゲート電極のチャネル長方向に沿った２つの側壁及びチャネル幅方向に沿った２つの側壁のうち少なくともチャネル長方向に沿った側壁に形成された窒化膜と、前記素子分離領域に埋め込み形成された素子分離用絶縁膜と、を具備してなることを特徴とする。
【００２２】
また本発明は、２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置の製造において、半導体基板の一主面上に多結晶又は非晶質のシリコンからなる浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極の側壁面の少なくとも一部に窒化膜を形成する工程とを含むことを特徴とする。
【００２３】
また本発明は、２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置の製造において、半導体基板の一主面側の素子形成領域上の一部にトンネル絶縁膜を介して、多結晶又は非晶質のシリコンからなる浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極のチャネル長方向に沿った２つの側壁及びチャネル幅方向に沿った２つの側壁のうち少なくともチャネル長方向に沿った側壁に窒化膜を形成する工程と、前記浮遊ゲート電極上に電極間絶縁膜を介して制御ゲート電極を形成する工程と、を含むことを特徴とする。
【００２４】
また本発明は、２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置の製造において、半導体基板の一主面上に、トンネル絶縁膜と浮遊ゲート電極となる多結晶又は非晶質のシリコン層を積層形成する工程と、素子分離用溝に対応するパターンのマスクを用いて、前記シリコン層，トンネル絶縁膜，及び半導体基板を選択的にエッチングして素子分離用溝を形成する工程と、前記素子分離用溝に露出した前記シリコン層の側壁面に窒化膜を形成し、且つ前記素子分離用溝内に素子分離用絶縁膜を埋め込み形成する工程と、前記素子分離用絶縁膜及びシリコン層上に電極間絶縁膜と制御ゲート電極となる導電膜を積層形成する工程と、制御ゲート電極に対応するパターンのマスクを用いて、前記導電膜，電極間絶縁膜，及びシリコン層を選択的にエッチングして制御ゲート電極及び浮遊ゲート電極を形成する工程と、を含むことを特徴とする。
【００２５】
また本発明は、２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置の製造において、半導体基板の一主面上に、トンネル絶縁膜と浮遊ゲート電極となる多結晶又は非晶質のシリコン層を形成する工程と、素子分離用溝に対応するパターンのマスクを用いて、前記シリコン層，トンネル絶縁膜，及び半導体基板を選択的にエッチングして素子分離用溝を形成する工程と、前記素子分離用溝に露出した前記シリコン層の側壁面に窒化膜を形成し、且つ前記素子分離用溝内に素子分離用絶縁膜を埋め込み形成する工程と、前記素子分離用絶縁膜及びシリコン層上に電極間絶縁膜と制御ゲート電極となる導電膜を積層形成する工程と、制御ゲート電極に対応するパターンのマスクを用いて、前記導電膜，電極間絶縁膜，及びシリコン層を選択的にエッチングして制御ゲート電極及び浮遊ゲート電極を形成する工程と、前記ゲート加工で新たに形成された浮遊ゲート電極の側壁面にラジカル酸素を含む雰囲気中でシリコン酸化膜を形成する工程と、を含むことを特徴とする。
【００２６】
また本発明は、半導体装置の製造において、半導体基板の一主面側に素子形成領域を囲むように素子分離用溝を形成する工程と、前記素子分離用溝内に窒素を含む塗布膜を埋め込み形成する工程と、前記塗布膜を第１のシリコン酸化膜に変換して素子分離用絶縁膜を形成すると共に、前記素子分離用溝の側壁面の基板シリコンを窒化する工程と、ラジカル酸素を含む雰囲気中で素子形成領域の基板表面に第２のシリコン酸化膜を形成する工程と、を含むことを特徴とする。
【００２７】
（作用）
本発明によれば、多結晶シリコン又は非晶質シリコンからなる浮遊ゲート電極の側壁、特にチャネル長方向に沿った側壁に窒化膜を形成することにより、浮遊ゲート電極加工後の熱処理によりシリコンの結晶粒が素子分離領域側に広がるのを防止することができる。これにより、素子分離領域との境界では浮遊ゲート電極がゲート加工直後の形状を維持することになり、異なる素子間での浮遊ゲート電極の形状（特に面積）のばらつきを抑制することができる。従って、不揮発性半導体メモリ素子等の素子間の特性ばらつきを抑制することが可能となる。
【００２８】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２９】
（第１の実施形態）
本発明の第１の実施形態では、図１（ａ）に示すように、浮遊ゲート電極１２を構成するシリコン結晶が粒成長する工程よりも前に、浮遊ゲート電極側壁面の少なくとも一部に側壁窒化層１３を形成する。これにより、シリコン結晶粒成長が抑制されて、仕上り形状の素子間ばらつきが大幅に低減される。
【００３０】
通常、ソース／ドレイン拡散層側の側壁面には電極側壁酸化膜を形成する必要があるので、素子分離側の側壁面に側壁窒化層を形成するのが望ましい。また、側壁窒化層は、それ自身が変形しにくい膜であり、また酸化剤を通しにくい膜であればどんな窒化物でも良いが、容易に形成できて、且つトンネル絶縁膜への悪影響が小さい点からシリコン窒化物が望ましい。
【００３１】
以下、図２（ａ）〜（ｃ）を参照して、本実施形態に係わる不揮発性半導体メモリ素子の製造方法を説明する。なお、図２はチャネル幅方向の断面を示している。また、図２では１つのメモリ素子しか示さないが、実際は多数のメモリ素子が同時に形成されて半導体メモリを構成することになる。
【００３２】
まず、図２（ａ）に示すように、所望の不純物をドーピングしたシリコン基板１０１の表面上に、厚さ１０ｎｍのトンネル絶縁膜１０２を熱酸化法で形成後、浮遊ゲート電極の下層部となる厚さ３０ｎｍの多結晶シリコン層１０３、ＣＭＰのストッパとなる厚さ５０ｎｍのシリコン窒化膜１０４、ＲＩＥのマスクとなる厚さ２００ｎｍのシリコン酸化膜１０５を順次減圧ＣＶＤ法で堆積した。
【００３３】
その後、素子分離用溝に対応するパターンのレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン酸化膜１０５，シリコン窒化膜１０４，多結晶シリコン層１０３，トンネル絶縁膜１０２を順次エッチング加工し、さらにシリコン基板１０１の露出領域をエッチングして、深さ２００ｎｍの素子分離用溝１０６を形成した。
【００３４】
次いで、図２（ｂ１）に示すように、シリコン基板１０１と多結晶シリコン層１０３の露出面に厚さ５ｎｍのシリコン酸化膜１０７を熱酸化法で形成した。続いて、一酸化窒素ガス雰囲気中で９００℃の熱窒化を行い、シリコン基板／シリコン酸化膜界面と多結晶シリコン層／シリコン酸化膜界面にシリコン窒化膜１０８を形成した。このシリコン窒化膜１０８の窒素量は、１×１０１５ｃｍ−２程度であった。
【００３５】
なお、このシリコン窒化膜１０８の形成は、必ずしも酸化膜を通して行う必要はない。具体的には、図２（ｂ２）に示すように、シリコン酸化膜１０７の形成を省略し、素子分離用溝１０６内に露出したシリコン表面を直接的に熱窒化しても良い。
【００３６】
次いで、図２（ｃ）に示すように、全面に厚さ４００ｎｍの素子分離用のシリコン酸化膜１０９をプラズマＣＶＤ法で堆積して、素子分離用溝１０６を完全に埋め込んだ。その後、表面部分のシリコン酸化膜１０９とマスク用のシリコン酸化膜１０５をＣＭＰ法で除去して、表面を平坦化した。その後は、従来例と同様の方法でメモリ素子を完成させた。
【００３７】
このように本実施形態によれば、浮遊ゲート電極となる多結晶シリコン層１０３の素子分離絶縁膜側の側壁面に予め窒化膜１０８を形成しておくことにより、浮遊ゲート電極加工後の熱処理によりシリコンの結晶粒が素子分離領域側に広がるのを防止することができる。これにより、素子分離領域との境界では浮遊ゲート電極がゲート加工直後の形状を維持することになり、異なる素子間での浮遊ゲート電極の形状（面積）のばらつきを抑制することができる。従って、メモリ装置製造工程途中のシリコン結晶粒成長に起因するメモリ特性の素子間ばらつきを防止し、製造歩留まりの向上をはかることができる。
【００３８】
なお、本実施形態では、一酸化窒素ガスを用いた熱窒化でシリコン窒化膜１０８を形成したが、他の窒化性ガスを用いても良いし、更にプラズマ窒化等の他の手段でシリコン窒化膜１０８を形成しても良い。
【００３９】
また、本実施形態では、浮遊ゲート電極の側壁面以外に素子分離用溝１０６内に露出したシリコン基板１０１の表面にもシリコン窒化膜１０８が形成される。これは、接合リーク増加等の不具合を招くおそれがあり、好ましいものではない。このような不具合を回避したい場合には、図３（ａ）〜（ｃ）に示すように、シリコン層１０３の側面のみに窒化膜１０８を形成すればよい。
【００４０】
具体的には、図３（ａ）に示すように、素子分離用溝１０６を形成するまでは先の説明と同じであり、その後に図３（ｂ）に示すように、素子分離用のシリコン酸化膜１０９で素子分離用溝１０６を埋め込んで、ＣＭＰ法で表面を平坦化する。そして、図３（ｃ）に示すように、希フッ酸溶液で素子分離用シリコン酸化膜１０９の一部をエッチング除去して浮遊ゲート電極の側壁面を露出させ、その後に熱窒化等の手段によりシリコン窒化膜１０８を形成する。
【００４１】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わる不揮発性半導体メモリ素子の製造工程を示す断面図であり、前記図２と同様にチャネル幅方向の断面を示している。この実施形態は、前記図１（ａ）に示す状態を、第１の実施形態よりも簡略化された製造工程で実現する方法である。
【００４２】
まず、図４（ａ）に示すように、所望の不純物をドーピングしたシリコン基板２０１の表面上に、厚さ１０ｎｍのトンネル絶縁膜２０２を熱酸化法で形成後、浮遊ゲート電極の下層部となる厚さ３０ｎｍの多結晶シリコン層２０３、ＣＭＰのストッパとなる厚さ５０ｎｍのシリコン窒化膜２０４、ＲＩＥのマスクとなる厚さ２００ｎｍのシリコン酸化膜２０５を順次減圧ＣＶＤ法で堆積した。その後、素子分離用溝に対応するパターンのレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン酸化膜２０５，シリコン窒化膜２０４，多結晶シリコン層２０３，トンネル絶縁膜２０２を順次エッチング加工し、さらにシリコン基板２０１の露出領域をエッチングして、深さ２００ｎｍの素子分離用溝２０６を形成した。
【００４３】
次いで、図４（ｂ）に示すように、素子分離用溝２０６内に露出したシリコン表面に厚さ５ｎｍのシリコン酸化膜２０７を熱酸化法で形成した後、素子分離用溝２０６が完全に埋まるように、全面に素子分離用の絶縁膜となる過水素化シラザン重合体（（ＳｉＨ２ＮＨ）ｎ ）２０８を塗布した。
【００４４】
次いで、図４（ｃ）に示すように、水蒸気雰囲気中で８００℃の熱処理を行うことにより、過水素化シラザン重合体２０８をシリコン酸化膜２１０に変換した。この変換反応の際にアンモニアが生成されるため、シリコン基板２０１及び多結晶シリコン層２０３とシリコン酸化膜２０７とのそれぞれの界面にシリコン窒化膜２０９が形成される。このシリコン窒化膜２０９の窒素量は、３×１０１４ｃｍ−２程度であった。
【００４５】
その後、図４（ｄ）に示すように、表面部分のシリコン酸化膜２１０とマスク用のシリコン酸化膜２０５をＣＭＰ法で除去して、表面を平坦化した。その後は、従来例と同様の方法でメモリ素子を完成させた。
【００４６】
このように本実施形態によれば、先に説明した第１の実施形態と同様の効果が得られるのは勿論のこと、素子分離用絶縁膜としてシラザン重合体２０８を用いることにより、シリコン窒化膜２０９を形成するための製造工程数の増加を無くすことができる。
【００４７】
なお、本実施形態では、過水素化シラザン重合体２０８を塗布することで素子分離用溝２０６を埋め込んだが、この代わりに他のシラザン重合体を用いても良いし、更には窒素を含む塗布膜であれば同様の効果が得られる。また、本実施形態では、シリコン酸化膜２０７を形成後に過水素化シラザン重合体２０８を塗布しているが、シリコン酸化膜２０７を形成することなく直接、素子分離用溝２０６内に過水素化シラザン重合体２０８を塗布しても良い。
【００４８】
また、本実施形態では、浮遊ゲート電極の側壁面以外に素子分離用溝２０６内に露出したシリコン基板２０１の表面にもシリコン窒化膜２０９が形成される。これは、先にも説明したように、接合リーク増加等の不具合を招くおそれがあり好ましくない。そこで、浮遊ゲート電極側壁面の窒素濃度は、シリコン基板表面の窒素濃度より大きいことが望ましい。
【００４９】
これを実現するには、予め浮遊ゲート電極となる多結晶シリコン層２０３に、窒化反応を増速するフッ素等を添加しておけばよい。その他、シリコン基板２０１と多結晶シリコン層２０３の窒化速度を変えるような工夫をすればよい。また、厚い酸化膜越しのアンモニア窒化では導入窒素濃度は低下することが知られているので、酸化反応を増速するボロンやリンなどの不純物をシリコン基板２０１に導入等、シリコン基板２０１と多結晶シリコン層２０３の酸化速度を変えるような工夫をしてもよい。
【００５０】
（第３の実施形態）
図５及び図６は、本発明の第３の実施形態に係わる不揮発性半導体メモリ素子の製造工程を示す断面図である。なお、図５及び図６では互いに直交する断面が示されており、図中の（ａ）〜（ｅ）の左側はチャネル長方向に沿った断面、右側はチャネル幅方向に沿った断面である。
【００５１】
本実施形態は、第１の実施形態や第２の実施形態に示す方法で製造した不揮発性半導体メモリ素子の絶縁耐圧を上げて、メモリ装置の歩留りを更に向上させる方法である。
【００５２】
まず、図５（ａ）に示すように、所望の不純物をドーピングしたシリコン基板３０１の表面上に、厚さ１０ｎｍのトンネル酸窒化膜３０２を熱酸窒化法で形成後、浮遊ゲート電極の下層部となる厚さ３０ｎｍの多結晶シリコン層３０３、ＣＭＰのストッパとなる厚さ５０ｎｍのシリコン窒化膜３０４、ＲＩＥのマスクとなる厚さ２００ｎｍのシリコン酸化膜３０５を順次減圧ＣＶＤ法で堆積した。
【００５３】
その後、素子分離用溝に対応するパターンのレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン酸化膜３０５，シリコン窒化膜３０４，多結晶シリコン層３０３，トンネル酸窒化膜３０２を順次エッチング加工し、さらにシリコン基板３０１の露出領域をエッチングして、深さ２００ｎｍの素子分離用溝３０６を形成した。次に、露出したシリコン表面に厚さ５ｎｍのシリコン酸化膜３０７を熱酸化法で形成した。
【００５４】
次いで、図５（ｂ）に示すように、素子分離用溝３０６が完全に埋まるように、全面に素子分離用の絶縁膜となる過水素化シラザン重合体３０８を塗布した。その後、水蒸気を含む雰囲気中で８００℃の熱処理を行い、過水素化シラザン重合体３０８をシリコン酸化膜３１０に変換した。この変換反応の際にアンモニアが生成するため、シリコン基板３０１及び多結晶シリコン層３０３とシリコン酸化膜３０７との界面にシリコン窒化膜３０９が形成される。このシリコン窒化膜の窒素量は、３×１０１４ｃｍ−２程度であった。
【００５５】
次いで、図５（ｃ）に示すように、表面部分のシリコン酸化膜３１０とマスク用のシリコン酸化膜３０５をＣＭＰ法で除去して、表面を平坦化した。このとき、ＣＭＰストッパ用のシリコン窒化膜３０４が露出する。
【００５６】
次いで、図６（ｄ）に示すように、露出したシリコン窒化膜３０４をリン酸溶液を用いてエッチング除去した後、浮遊ゲート電極の上層部となる厚さ５０ｎｍの多結晶シリコン層３１１を減圧ＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、多結晶シリコン層３１１をエッチング加工して、隣り合う浮遊ゲート電極を分割するスリット部３１２を形成した。
【００５７】
次いで、図６（ｅ）に示すように、全面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造の厚さ１５ｎｍの電極間絶縁膜３１３を減圧ＣＶＤ法で順次堆積後、制御ゲート電極となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電層３１４を減圧ＣＶＤ法で順次堆積した。さらに、ＲＩＥのマスクとなる厚さ１００ｎｍのシリコン窒化膜３１５を減圧ＣＶＤ法で堆積した。
【００５８】
その後、制御ゲートパターンに対応するレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜３１５，導電層３１４，電極間絶縁膜３１３，多結晶シリコン層３１１，多結晶シリコン層３０３，トンネル酸窒化膜３０２を順次エッチング加工して、ワード線方向のスリット部３１６を形成した。これにより、制御ゲート電極３１７及び浮遊ゲート電極３１８の形状が確定する。
【００５９】
次いで、図６（ｆ）に示すように、露出面に厚さ１０ｎｍのシリコン酸化膜を減圧ＣＶＤ法で形成後、リモートプラズマ法を用いて８００℃、３０分、１ｋＰａの条件で酸素ラジカル酸化を行い、電極側壁酸化膜と呼ばれるシリコン酸化膜３１９を形成した。この電極側壁酸化膜３１９の厚さは、浮遊ゲート電極の側壁で１２ｎｍとなった。その後、イオン注入法を用いてソース／ドレイン拡散層３２０を形成し、さらに、全面を覆うように層間絶縁膜となるＢＰＳＧ膜３２１を減圧ＣＶＤ法で形成した。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリ素子を完成させた。
【００６０】
上述の方法で形成したメモリ素子の、浮遊ゲート電極の下層部を含む平面で切った断面構造（図６（ｆ）のＢ−Ｂ’断面）を図７（ａ）に示す。図中の１１は素子分離領域（３０８）、１２は浮遊ゲート電極（３０３）、１３は側壁窒化層（３０９）、１４はソース領域（３２０）、１５はドレイン領域（３２０）、１６は電極側壁酸化膜（３１９）である。
【００６１】
浮遊ゲート電極１２の素子分離側の側壁には窒化層１３が形成されており、ソース／ドレイン領域側の側壁には電極側壁酸化膜１６が形成されている。本実施形態では、浮遊ゲート電極１２の角部の電極側壁酸化膜１６の厚さは薄膜化していないので、浮遊ゲート電極１２とソース／ドレイン領域１４，１５間の絶縁耐圧は上がり、メモリ装置の歩留りが向上する。この効果は、電極側壁酸化膜１６を酸素ラジカル酸化で形成しているために得られるものである。即ち、酸素ラジカル酸化では、シリコンとシリコン窒化膜の酸化速度がほぼ等しいので、窒化された角部が薄膜化しないのである。
【００６２】
一方、従来技術の酸素ガスや水蒸気を酸化剤とする熱酸化で電極側壁酸化膜１６を形成した場合の断面構造を図７（ｂ）に示す。窒化された浮遊ゲート電極角部の酸化速度は遅いため、角部の薄膜化が起こる。このため、浮遊ゲート電極１２とソース／ドレイン領域１４，１５間の絶縁耐圧が下がり、メモリ装置の歩留りが低下することになる。
【００６３】
このように本実施形態によれば、浮遊ゲート電極となる多結晶シリコン層３０３の素子分離絶縁膜側の側壁面に予め窒化膜３０９を形成しておくことにより、第１の実施形態と同様に、異なる素子間での浮遊ゲート電極の形状（面積）のばらつきを抑制してメモリ特性の素子間ばらつきを防止できるという効果が得られるのは勿論のこと、次のような効果が得られる。即ち、電極側壁酸化膜の形成のために酸素ラジカルによる酸化を行うことにより、浮遊ゲート電極の素子分離絶縁膜側における膜厚を十分厚くすることができ、浮遊ゲート電極とソース／ドレイン拡散層間の絶縁耐圧の低下を防止することができる。従って、不揮発性半導体メモリ素子の絶縁耐圧を上げて、メモリ装置の歩留りを更に向上させることが可能となる。
【００６４】
なお、本実施形態では、リモートプラズマ法の酸素ラジカル酸化で電極側壁酸化膜を形成したが、酸素ラジカルを酸化種として含む雰囲気の酸化ならば良い。例えば、オゾン酸化を用いることもできる。さらに、酸素ガスと水素ガスを導入して加熱し、これによって酸素ラジカルを発生させる方法でも良い。また、本実施形態では、減圧ＣＶＤ法で形成したシリコン酸化膜越しに酸素ラジカル酸化を行っているが、直接酸素ラジカル酸化しても良いし、他の組合せでも良い。
【００６５】
（第４の実施形態）
図８は、本発明の第４の実施形態に係わるトランジスタ素子の製造工程を示す断面図である。本実施形態は、シラザン重合体の埋込みを用いて素子分離を形成したトランジスタ素子の、絶縁耐圧を上げて半導体装置の歩留りを向上する方法である。
【００６６】
まず、図８（ａ）に示すように、シリコン基板４０１の表面上に、パッド酸化膜と呼ばれる厚さ１０ｎｍのシリコン酸化膜４０２を熱酸化法で形成後、ＣＭＰのストッパとなる厚さ５０ｎｍのシリコン窒化膜４０３を減圧ＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜４０３、シリコン酸化膜４０２を順次エッチング加工し、さらにシリコン基板４０１の露出領域をエッチングして、深さ２００ｎｍの素子分離用溝４０４を形成した。
【００６７】
次いで、図８（ｂ）に示すように、露出したシリコン表面に厚さ５ｎｍのシリコン酸化膜４０５を熱酸化法で形成した後、素子分離用溝４０４が完全に埋まるように、全面に素子分離用の絶縁膜となる過水素化シラザン重合体４０６を塗布した。続いて、水蒸気雰囲気中で８００℃の熱処理を行い、過水素化シラザン重合体４０６をシリコン酸化膜４０７に変換した。
【００６８】
次いで、図８（ｃ）に示すように、表面部分のシリコン酸化膜４０７をＣＭＰ法で除去して、表面を平坦化した。このとき、ＣＭＰストッパ用のシリコン窒化膜４０３が露出する。
【００６９】
次いで、図８（ｄ）に示すように、露出したシリコン窒化膜４０３をリン酸溶液を用いてエッチング除去した後、パッド酸化膜４０２を希フッ酸溶液を用いてエッチング除去し、シリコン基板表面４０８を露出させた。このとき、素子分離酸化膜４０７の表面もエッチングされて２０ｎｍ後退した。
【００７０】
次いで、図８（ｅ）に示すように、オゾンを１０％含む酸素雰囲気中で８００℃，３０分，１００Ｐａの条件で、露出したシリコン基板表面を酸化し、ゲート酸化膜４０９を形成した。
【００７１】
その後は、従来例と同様の方法でゲート電極、ソース／ドレイン拡散層、配線層等を形成して、トランジスタ素子を完成させた。
【００７２】
本実施形態で形成したトランジスタのゲート酸化膜４０９は、従来の酸素ガスや水蒸気を酸化剤とする熱酸化で形成した場合に比べて、優れた絶縁破壊耐圧を有しており、半導体装置の歩留りを大幅に向上することが分かった。
【００７３】
従来の酸化法で絶縁破壊耐圧が低い原因を調査したところ、図１０（ｃ）に示すように、ゲート酸化膜４１９が素子分離端部４１５で薄膜化していることが分かった。この薄膜化は、次のメカニズムで起こることが判明した。素子分離用溝に埋込んだ過水素化シラザン重合体４０６をシリコン酸化膜４０７に変換するときに、図１０（ａ）に示すように、アンモニアガス（ＮＨ３ ）が発生して、シリコン基板表面に窒化層４１０が形成される。このため、ゲート酸化膜形成直前の希フッ酸エッチングのときに、図１０（ｂ）に示すように、シリコン基板上部のパッド酸化膜４０２やシリコン基板側部の熱酸化膜４０３が除去されて、窒化層４１０が一部露出する。従って、従来のゲート酸化法では、図１０（ｃ）に示すように、窒化層４１０の露出部が薄膜化して薄膜化領域４１５が形成されることになる。
【００７４】
一方、本実施形態で形成したゲート酸化膜４０９は、図９に示すように、素子分離端部での薄膜化が抑えられていることが確認された。この理由は、酸素ラジカルで酸化しているために、窒化層４１０の露出部も十分に酸化されるためと解釈できる。
【００７５】
このように本実施形態によれば、素子分離用溝に埋め込む絶縁膜として過水素化シラザン重合体４０６を用いた場合にあっても、ゲート酸化膜４０９の局所的な薄膜化を防止することができ、デバイスの歩留りを向上させることができる。また、ゲート酸化膜４０９の局所的な薄膜化の防止により絶縁耐圧が向上することから、十分な素子分離能力を実現できる。
【００７６】
なお、本実施形態では、素子分離用溝４０４の埋込みに過水素化シラザン重合体４０６を用いているが、他のシラザン重合体でも良く、また窒素を含む他の塗布膜を用いた場合でも同様の効果が得られる。また、実施形態では、オゾン酸化でゲート酸化膜４０９を形成したが、酸素ラジカルを酸化種として含む雰囲気の酸化ならば何でも良い。リモートプラズマ法やその他の手法の酸素ラジカル酸化でも良い。酸素ガスと水素ガスを導入して加熱し酸素ラジカルを発生させる方法でも良い。
【００７７】
また、実施形態では、酸素ラジカル酸化で形成したシリコン酸化膜４０９をそのままゲート酸化膜として用いたが、一酸化窒素ガス等を用いた熱窒化や窒素ラジカルを用いたラジカル窒化等により、窒素を導入して酸窒化膜に変換しても良い。シリコン酸化膜４０９に窒素以外の元素を導入しても良い。さらに、これらの膜の上に高誘電体膜等の他の絶縁膜を形成して積層膜化しても良い。
【００７８】
また、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７９】
【発明の効果】
以上詳述したように本発明によれば、多結晶シリコン又は非晶質シリコンからなる浮遊ゲート電極の側壁、特にチャネル長方向に沿った側壁に窒化膜を形成することにより、浮遊ゲート電極の仕上り形状のばらつきを無くし、不揮発性半導体メモリ素子等の素子間の特性ばらつきを抑制することができる。
【図面の簡単な説明】
【図１】浮遊ゲート電極を含む平面で切った断面構造を説明するためのもので、実施形態と従来とで比較して示す模式図。
【図２】第１の実施形態に係わる不揮発性半導体メモリ素子の製造工程を示す断面図。
【図３】第１の実施形態の変形例を示す工程断面図。
【図４】第２の実施形態に係わる不揮発性半導体メモリ素子の製造工程を示す断面図。
【図５】第３の実施形態に係わる不揮発性半導体メモリ素子の製造工程の前半を示す断面図。
【図６】第３の実施形態に係わる不揮発性半導体メモリ素子の製造工程の後半を示す断面図。
【図７】浮遊ゲート電極を含む平面で切った断面構造を説明するためのもので、ラジカル酸化と通常酸化を行った場合を比較して示す模式図。
【図８】第４の実施形態に係わるトランジスタ素子の製造工程を示す断面図。
【図９】第４の実施形態におけるトランジスタ素子の素子形成領域の角部を拡大して示す断面図。
【図１０】第４の実施形態において、ゲート酸化を通常の熱酸化で行った場合の問題点を説明するための図。
【図１１】従来技術による不揮発性半導体メモリ素子の製造工程の前半を示す断面図。
【図１２】従来技術による不揮発性半導体メモリ素子の製造工程の後半を示す断面図。
【符号の説明】
１１…素子分離領域
１２…浮遊ゲート電極
１３…側壁窒化膜
１４…ソース領域
１５…ドレイン領域
１０１，２０１，３０１…シリコン基板
１０２，２０２，３０２…トンネル絶縁膜
１０３，２０３，３０３…多結晶シリコン層（浮遊ゲート電極）
１０４，２０４，３０４…シリコン窒化膜（ストッパ）
１０５，２０５，３０５…シリコン酸化膜
１０６，２０６，３０６…素子分離用溝
１０７，２０７，３０７…シリコン酸化膜（電極側壁酸化膜）
１０８，２０９，３０９…シリコン窒化層（電極側壁窒化膜）
１０９，２１０，３１０…シリコン酸化膜（素子分離用絶縁膜）
２０８，３０８…過水素化シラザン重合体
３１１…多結晶シリコン層
３１２…スリット部
３１４…導電層
３１５…シリコン窒化膜
３１６…スリット部
３１７…制御ゲート電極
３１８…浮遊ゲート電極
３１９…シリコン酸化膜（側壁酸化膜）
３２０…ソース／ドレイン拡散層
３２１…ＢＰＳＧ膜
Claims (17)
- 半導体基板上に、トンネル絶縁膜を介して浮遊ゲート電極が形成され、その上に電極間絶縁膜を介して制御ゲート電極が形成された２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置であって、
前記浮遊ゲート電極は多結晶シリコンからなり、前記浮遊ゲート電極の側壁面の少なくとも一部に窒化膜が形成されていることを特徴とする半導体装置。 - 半導体基板の一主面側に、２層ゲート構造の不揮発性半導体メモリ素子を形成するための素子形成領域を囲むように形成された素子分離領域と、
前記素子形成領域上の一部にトンネル絶縁膜を介して形成された、多結晶シリコンからなる浮遊ゲート電極と、
前記浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極と、前記浮遊ゲート電極のチャネル長方向に沿った２つの側壁及びチャネル幅方向に沿った２つの側壁のうち少なくともチャネル長方向に沿った側壁に形成された窒化膜と、
前記素子分離領域に埋め込み形成された素子分離用絶縁膜と、
を具備してなることを特徴とする半導体装置。 - 前記浮遊ゲート電極は、チャネル長方向の長さが周辺部よりも中央部の方で長くなるように形成されたことを特徴とする請求項１又は２記載の半導体装置。
- 半導体基板の一主面上に多結晶又は非晶質のシリコンからなる浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極の側壁面の少なくとも一部に窒化膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
- 半導体基板の一主面側の素子形成領域上の一部にトンネル絶縁膜を介して、多結晶又は非晶質のシリコンからなる浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極のチャネル長方向に沿った２つの側壁及びチャネル幅方向に沿った２つの側壁のうち少なくともチャネル長方向に沿った側壁に窒化膜を形成する工程と、
前記浮遊ゲート電極上に電極間絶縁膜を介して制御ゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板の一主面上に、トンネル絶縁膜と浮遊ゲート電極となる多結晶又は非晶質のシリコン層を積層形成する工程と、
素子分離用溝に対応するパターンのマスクを用いて、前記シリコン層，トンネル絶縁膜，及び半導体基板を選択的にエッチングして素子分離用溝を形成する工程と、
前記素子分離用溝に露出した前記シリコン層の側壁面に窒化膜を形成し、且つ前記素子分離用溝内に素子分離用絶縁膜を埋め込み形成する工程と、
前記素子分離用絶縁膜及びシリコン層上に電極間絶縁膜と制御ゲート電極となる導電膜を積層形成する工程と、
制御ゲート電極に対応するパターンのマスクを用いて、前記導電膜，電極間絶縁膜，及びシリコン層を選択的にエッチングして制御ゲート電極及び浮遊ゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板の一主面上に、トンネル絶縁膜と浮遊ゲート電極となる多結晶又は非晶質のシリコン層を形成する工程と、
素子分離用溝に対応するパターンのマスクを用いて、前記シリコン層，トンネル絶縁膜，及び半導体基板を選択的にエッチングして素子分離用溝を形成する工程と、
前記素子分離用溝に露出した前記シリコン層の側壁面に窒化膜を形成し、且つ前記素子分離用溝内に素子分離用絶縁膜を埋め込み形成する工程と、
前記素子分離用絶縁膜及びシリコン層上に電極間絶縁膜と制御ゲート電極となる導電膜を積層形成する工程と、
制御ゲート電極に対応するパターンのマスクを用いて、前記導電膜，電極間絶縁膜，及びシリコン層を選択的にエッチングして制御ゲート電極及び浮遊ゲート電極を形成する工程と、
前記ゲート加工で新たに形成された浮遊ゲート電極の側壁面にラジカル酸素を含む雰囲気中でシリコン酸化膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記シリコン層の側壁面に窒化膜を形成し、且つ前記素子分離用溝内に素子分離用絶縁膜を埋め込み形成する工程として、
前記シリコン層の側壁面を窒化した後、前記素子分離用溝内に素子分離用絶縁膜を埋め込むことを特徴とする請求項６又は７記載の半導体装置の製造方法。 - 前記シリコン層の側壁面に窒化膜を形成し、且つ前記素子分離用溝内に素子分離用絶縁膜を埋め込み形成する工程として、
前記素子分離用溝内に窒素を含む塗布膜を埋め込んだ後、前記塗布膜を熱処理することにより、前記シリコン酸化膜に変換すると共に前記シリコン層の側壁面を窒化することを特徴とする請求項６又は７記載の半導体装置の製造方法。 - 前記シリコン層の側面を窒化する前に、前記シリコン層の側面に酸化膜を形成しておくことを特徴とする請求項８又は９記載の半導体装置の製造方法。
- 前記塗布膜として、シラザン重合体を用いたことを特徴とする請求項９記載の半導体装置の製造方法。
- 前記シリコン層の側壁の窒素濃度は、前記半導体基板側壁の窒素濃度よりも高いことを特徴とする請求項６〜１１の何れかに記載の半導体装置の製造方法。
- 前記浮遊ゲート電極となるシリコン層を２層に形成するために、前記トンネル絶縁膜上に形成されたシリコン層を第１層目とし、前記素子分離用絶縁膜を埋め込んだ後に第１層目のシリコン層及び素子分離用絶縁膜上に第２層目のシリコン層を形成することを特徴とする請求項６〜１１の何れかに記載の半導体装置の製造方法。
- 半導体基板の一主面側に素子形成領域を囲むように素子分離用溝を形成する工程と、
前記素子分離用溝内に窒素を含む塗布膜を埋め込み形成する工程と、
前記塗布膜を第１のシリコン酸化膜に変換して素子分離用絶縁膜を形成すると共に、前記素子分離用溝の側壁面の基板シリコンを窒化する工程と、
ラジカル酸素を含む雰囲気中で素子形成領域の基板表面に第２のシリコン酸化膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 第２のシリコン酸化膜をゲート絶縁膜、又はゲート絶縁膜の一部として用いることを特徴とする請求項１４記載の半導体装置の製造方法。
- 前記塗布膜は、シラザン重合体であることを特徴とする請求項１４記載の半導体装置の製造方法。
- 前記素子分離用溝の塗布膜埋込みを、前記素子分離用溝の側壁面に熱酸化膜を形成した後に行うことを特徴とする請求項１４記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002347792A JP3699956B2 (ja) | 2002-11-29 | 2002-11-29 | 半導体装置の製造方法 |
| US10/352,083 US7060559B2 (en) | 2002-11-29 | 2003-01-28 | Method of manufacturing a nonvolatile semiconductor memory device |
| CNA200310115277A CN1505155A (zh) | 2002-11-29 | 2003-11-26 | 半导体器件及其制造方法 |
| KR1020030085679A KR20040048342A (ko) | 2002-11-29 | 2003-11-28 | 반도체 장치 및 그 제조 방법 |
| KR1020060052418A KR100633820B1 (ko) | 2002-11-29 | 2006-06-12 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002347792A JP3699956B2 (ja) | 2002-11-29 | 2002-11-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004186185A true JP2004186185A (ja) | 2004-07-02 |
| JP3699956B2 JP3699956B2 (ja) | 2005-09-28 |
Family
ID=32376100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002347792A Expired - Fee Related JP3699956B2 (ja) | 2002-11-29 | 2002-11-29 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7060559B2 (ja) |
| JP (1) | JP3699956B2 (ja) |
| KR (2) | KR20040048342A (ja) |
| CN (1) | CN1505155A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332181A (ja) * | 2005-05-24 | 2006-12-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100667649B1 (ko) | 2005-12-22 | 2007-01-12 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| KR100685575B1 (ko) | 2004-12-28 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 스텝 채널 형성 방법 |
| US7315073B2 (en) | 2005-01-17 | 2008-01-01 | Kabushiki Kaisha Toshiba | Semiconductor device having an oxide film formed on a semiconductor substrate sidewall of an element region and on a sidewall of a gate electrode |
| JP2008211022A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US7732277B2 (en) | 2006-09-26 | 2010-06-08 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| KR101194876B1 (ko) | 2009-06-08 | 2012-10-25 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017595A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体装置 |
| JP2005116546A (ja) * | 2003-10-02 | 2005-04-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2005277171A (ja) * | 2004-03-25 | 2005-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2005332885A (ja) * | 2004-05-18 | 2005-12-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR100671616B1 (ko) * | 2004-06-29 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 라인 형성방법 |
| KR100606901B1 (ko) * | 2004-12-21 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 격리막 형성방법 |
| KR100632638B1 (ko) * | 2005-03-09 | 2006-10-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| JP4509868B2 (ja) * | 2005-06-07 | 2010-07-21 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100673021B1 (ko) * | 2005-12-23 | 2007-01-24 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법 |
| KR100799151B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 소자 분리막 형성방법 |
| JP4983159B2 (ja) * | 2006-09-01 | 2012-07-25 | 東京エレクトロン株式会社 | 被処理体の酸化方法、酸化装置及び記憶媒体 |
| KR100823713B1 (ko) * | 2006-09-08 | 2008-04-21 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 이의 제조 방법 |
| JP2008098420A (ja) * | 2006-10-12 | 2008-04-24 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2008117848A (ja) * | 2006-11-01 | 2008-05-22 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP5210675B2 (ja) | 2008-03-19 | 2013-06-12 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR101001464B1 (ko) * | 2008-08-01 | 2010-12-14 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 형성방법 |
| JP5356005B2 (ja) * | 2008-12-10 | 2013-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US20140015031A1 (en) * | 2012-07-12 | 2014-01-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and Method for Memory Device |
| US9153455B2 (en) * | 2013-06-19 | 2015-10-06 | Micron Technology, Inc. | Methods of forming semiconductor device structures, memory cells, and arrays |
| CN113488478A (zh) * | 2021-06-09 | 2021-10-08 | 华虹半导体(无锡)有限公司 | NORD Flash器件及其制作方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098156A (ja) | 1995-06-19 | 1997-01-10 | Sony Corp | 不揮発性記憶素子およびその形成方法 |
| JPH0964209A (ja) * | 1995-08-25 | 1997-03-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| TW577129B (en) * | 1997-03-05 | 2004-02-21 | Hitachi Ltd | Method for fabricating semiconductor integrated circuit device |
| US6342715B1 (en) * | 1997-06-27 | 2002-01-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JPH11154711A (ja) * | 1997-11-20 | 1999-06-08 | Toshiba Corp | 半導体装置の製造方法 |
| JP3178412B2 (ja) * | 1998-04-27 | 2001-06-18 | 日本電気株式会社 | トレンチ・アイソレーション構造の形成方法 |
| JP2000188343A (ja) | 1998-12-22 | 2000-07-04 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
| JP3833854B2 (ja) | 1999-06-30 | 2006-10-18 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP3875455B2 (ja) | 1999-04-28 | 2007-01-31 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2001196476A (ja) * | 2000-01-07 | 2001-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100362834B1 (ko) | 2000-05-02 | 2002-11-29 | 삼성전자 주식회사 | 반도체 장치의 산화막 형성 방법 및 이에 의하여 제조된 반도체 장치 |
| US6835987B2 (en) * | 2001-01-31 | 2004-12-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures |
| JP4911826B2 (ja) * | 2001-02-27 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| KR100395759B1 (ko) * | 2001-07-21 | 2003-08-21 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| KR100426485B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
-
2002
- 2002-11-29 JP JP2002347792A patent/JP3699956B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-28 US US10/352,083 patent/US7060559B2/en not_active Expired - Fee Related
- 2003-11-26 CN CNA200310115277A patent/CN1505155A/zh active Pending
- 2003-11-28 KR KR1020030085679A patent/KR20040048342A/ko not_active Application Discontinuation
-
2006
- 2006-06-12 KR KR1020060052418A patent/KR100633820B1/ko not_active IP Right Cessation
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685575B1 (ko) | 2004-12-28 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 스텝 채널 형성 방법 |
| US8258568B2 (en) | 2005-01-17 | 2012-09-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an oxide film formed on a semiconductor substrate sidewall of an element region and on a sidewall of a gate electrode |
| US7315073B2 (en) | 2005-01-17 | 2008-01-01 | Kabushiki Kaisha Toshiba | Semiconductor device having an oxide film formed on a semiconductor substrate sidewall of an element region and on a sidewall of a gate electrode |
| US7645674B2 (en) | 2005-01-17 | 2010-01-12 | Kabushiki Kaisha Toshiba | Semiconductor device having an oxide film formed on a semiconductor substrate sidewall of an element region and on a sidewall of a gate electrode |
| US7928530B2 (en) | 2005-01-17 | 2011-04-19 | Kabushiki Kaisha Toshiba | Semiconductor device having an oxide film formed on a semiconductor substrate sidewall of an element region and on a sidewall of a gate electrode |
| US8728903B2 (en) | 2005-01-17 | 2014-05-20 | Kabushiki Kaisha Toshiba | Semiconductor device having an oxide film formed on a semiconductor substrate sidewall of an element region and on a sidewall of a gate electrode |
| JP4594796B2 (ja) * | 2005-05-24 | 2010-12-08 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2006332181A (ja) * | 2005-05-24 | 2006-12-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100667649B1 (ko) | 2005-12-22 | 2007-01-12 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| US7732277B2 (en) | 2006-09-26 | 2010-06-08 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2008211022A (ja) * | 2007-02-27 | 2008-09-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR101194876B1 (ko) | 2009-06-08 | 2012-10-25 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법 |
| US8318592B2 (en) | 2009-06-08 | 2012-11-27 | Hynix Semiconductor Inc. | Gate patterns of nonvolatile memory device and method of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040104421A1 (en) | 2004-06-03 |
| KR100633820B1 (ko) | 2006-10-16 |
| KR20040048342A (ko) | 2004-06-09 |
| CN1505155A (zh) | 2004-06-16 |
| JP3699956B2 (ja) | 2005-09-28 |
| US7060559B2 (en) | 2006-06-13 |
| KR20060080150A (ko) | 2006-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3699956B2 (ja) | 半導体装置の製造方法 | |
| JP3600326B2 (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
| JP5466816B2 (ja) | 縦型ｍｏｓトランジスタの製造方法 | |
| JP5068442B2 (ja) | 半導体装置の製造方法 | |
| JP5122733B2 (ja) | 複合誘電膜の形成方法、及びこれを用いる半導体装置の製造方法 | |
| US20080191288A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2004281662A (ja) | 半導体記憶装置及びその製造方法 | |
| US8173515B2 (en) | Method for manufacturing semiconductor device | |
| JP4855958B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP3845073B2 (ja) | 半導体装置 | |
| JP4282692B2 (ja) | 半導体装置の製造方法 | |
| WO2000052754A1 (fr) | Circuit integre et son procede de fabrication | |
| JP2005285818A (ja) | 半導体装置およびその製造方法 | |
| KR100670925B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
| JP4053226B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2009253259A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2008244108A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3983923B2 (ja) | 半導体装置の製造方法 | |
| JP2820065B2 (ja) | 半導体装置の製造方法 | |
| JP3651760B2 (ja) | 半導体装置の製造方法 | |
| JP2006310601A (ja) | 半導体装置およびその製造方法 | |
| JP4191203B2 (ja) | 半導体装置及びその製造方法 | |
| KR20020079380A (ko) | 불휘발성 반도체기억장치 및 그 제조방법 | |
| KR100762232B1 (ko) | 리세스된 셀어레이 트랜지스터의 제조방법 | |
| JP2009004492A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050324 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050525 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050705 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050711 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130715 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |