JP2008244108A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】多結晶シリコンの空乏化を抑制して微細化ができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】多結晶シリコンからなる第１の層を有する制御ゲート電極を備え、前記第１の層は、不純物を含んだ多結晶シリコンからなる第１の膜をエッチバックしてその膜厚を減らしたものであって、前記第１の膜の不純物活性化率を保持していることを特徴とする半導体装置が提供される。また、絶縁膜上に設けたアモルファスシリコン膜を熱処理して、不純物を含んだ多結晶シリコンからなる第１の膜を形成する工程と、前記第１の膜をエッチバックして、前記第１の膜の膜厚を減らす工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【選択図】図４
【解決手段】多結晶シリコンからなる第１の層を有する制御ゲート電極を備え、前記第１の層は、不純物を含んだ多結晶シリコンからなる第１の膜をエッチバックしてその膜厚を減らしたものであって、前記第１の膜の不純物活性化率を保持していることを特徴とする半導体装置が提供される。また、絶縁膜上に設けたアモルファスシリコン膜を熱処理して、不純物を含んだ多結晶シリコンからなる第１の膜を形成する工程と、前記第１の膜をエッチバックして、前記第１の膜の膜厚を減らす工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【選択図】図４
Description
本発明は、半導体装置および半導体装置の製造方法に関し、特に、制御ゲート電極等の材料に多結晶シリコンを用いた半導体フラッシュメモリ等の不揮発性半導体装置およびその製造方法に関する。
不揮発性半導体記憶装置では、制御ゲート電極と半導体基板の間に浮遊ゲート電極を設け、制御ゲート電極によって浮遊ゲート電極に情報を記憶する。浮遊ゲート電極は層間絶縁膜を介して制御ゲート電極と対向しており、浮遊ゲート電極と半導体基板の間にはシリコン熱酸化膜が設けられている。これら制御ゲート電極および浮遊ゲート電極の材料には、不純物を含む多結晶シリコンが用いられている。この不純物を含む多結晶シリコンは、例えば不純物を含まないシリコン膜を成膜し、これに不純物を注入した後、熱処理することによって形成される（例えば特許文献１参照）。
このような半導体記憶装置では、素子の微細化に伴い、制御ゲート電極および浮遊ゲート電極の寸法が狭くなり、これに伴い、制御ゲート電極間および浮遊ゲート電極間の距離もそれぞれ短くなる。
このような微細化に伴い、多結晶シリコンの空乏化の影響が大きくなり、隣接浮遊ゲート電極間の電気的な干渉が大きくなり、閾値電圧等の動作電圧の変動やばらつきなどの問題が発生する(例えば非特許文献１参照)。
この空乏化の原因の一つは、微細化に伴って、多結晶シリコン中の不純物活性化率（全不純物濃度に対する活性化した不純物濃度の平均比率）が低下し、これによって多結晶シリコン中のキャリア数が少なくなってしまうことにあり、これを増加させることが必要になる。
特開２００３−７７８５６号公報
IEEE ELECTRON DEVICE LETTERS,VOL.23,no.5.MAY 2002「Effects Floating-Gate Interference on NAND Flash Memory Cell Operation」
本発明は、多結晶シリコンの空乏化を抑制して微細化ができる半導体装置および半導体装置の製造方法を提供する。
本発明の一態様によれば、多結晶シリコンからなる第１の層を有する制御ゲート電極を備え、前記第１の層は、不純物を含んだ多結晶シリコンからなる第１の膜をエッチバックしてその膜厚を減らしたものであって、前記第１の膜の不純物活性化率を保持していることを特徴とする半導体装置が提供される。
また、本発明の他の態様によれば、絶縁膜上に設けたアモルファスシリコン膜を熱処理して、不純物を含んだ多結晶シリコンからなる第１の膜を形成する工程と、前記第１の膜をエッチバックして、前記第１の膜の膜厚を減らす工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、多結晶シリコンの空乏化を抑制して微細化ができる半導体装置および半導体装置の製造方法が提供される。
以下、図面を参照しつつ本発明の実施の形態について説明する。半導体フラッシュメモリの制御ゲート電極や浮遊ゲート電極を構成する多結晶シリコンには、不純物として例えばリン（Ｐ：Phosphorus）が導入され、これを熱処理して活性化することで、キャリアが生成される。
図１は、不純物としてリンを導入した多結晶シリコンにおいての不純物活性化率（全不純物濃度に対する活性化した不純物濃度の平均比率）およびシリコン結晶粒径の膜厚依存性をシミュレーションした結果を示す図である。ここで、不純物活性化率とは、全不純物濃度に対する活性化した不純物濃度の平均比率を意味し、以下、単に活性化率とも称する。
図１に示すように、膜厚５０［ｎｍ］の多結晶シリコンでは、その底面付近において、全Ｐ濃度は３．２×１０２０［ｃｍ−３］、活性化されたＰ濃度は８．３×１０１９［ｃｍ−３］であって、活性化率は２２．１［％］である。また、シリコン結晶の粒径は４１［ｎｍ］である。これに対し、膜厚１２０［ｎｍ］の多結晶シリコンでは、その底面付近において、全Ｐ濃度は４．０×１０２０［ｃｍ−３］、活性化されたＰ濃度は１．７×１０２０［ｃｍ−３］であって、活性化率は４２．５［％］である。また、シリコン結晶の粒径は７０［ｎｍ］である。
この図１から、多結晶シリコンの膜厚によりシリコン結晶の粒径が異なり、結果として不純物の活性化率が異なることが判る。つまり、膜厚を厚くして粒径を大きくするほど、活性化率を大きくできるのであって、多結晶シリコンの粒径制御（粒径大型化）が活性化率の増加に有効であることが判る。素子の微細化が進むと、多結晶シリコンの膜厚も薄くなり、これによってシリコン結晶の粒径が小さくなり、多結晶シリコン中の活性化率が低下してキャリアが減少する。しかし、これを解決するために、単に多結晶シリコンの膜厚を厚くしたのでは、素子の微細化の障害となる。
そこで、本発明の実施の形態では、リン（Ｐ）等の不純物を含んだ多結晶シリコン膜を成膜し、これをエッチバックしてその膜厚を減らすことにより、成膜時の（エッチバック前の）結晶粒径および活性化率を、エッチバック後の多結晶シリコン膜に保持させる。
なお、半導体ラッシュメモリ等の制御ゲート電極や浮遊ゲート電極を構成する多結晶シリコン中の活性化率は、デバイスの書き込み特性、読み出し特性等の電気特性を計測することにより推認でき、多結晶シリコンの空乏化抑制のためには、活性化率が２０［％］以上であることが望ましい。
図２から図４までは、本発明の実施の形態にかかる半導体ラッシュメモリの製造工程を示す断面図であり、多結晶シリコンの粒径を制御する（粒径を大型化させる）工程を主に説明するものである。なお、これら図２から図４までにおいて、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は省略する。
まず、図２（ａ）に示すように、シリコン基板１０の表面上にシリコン熱酸化膜２０を形成する。なお、このシリコン熱酸化膜２０は、その表面等を窒化して、酸窒化膜としたものであってもよい。
次に、浮遊ゲート電極を形成するために、図２（ｂ）に示すように、シリコン熱酸化膜２０の表面上に、不純物を含まない（ノンドープの）アモルファスシリコン膜３０を化学気相成長法によって成膜し、その上にさらに不純物を含んだ（不純物をドープした）アモルファスシリコン膜４０を化学気相成長法によって成膜する。ここでは、不純物として、リン（Ｐ）を用いる。このとき、アモルファスシリコン膜３０の膜厚はＴ３、アモルファスシリコン膜４０の膜厚はＴ４であり、両アモルファスシリコン膜の合計膜厚はＴ２である。
なお、本願においては、アモルファスシリコンには、完全に非晶質のシリコンの他に、微結晶シリコンを含むものとする。
次に、アモルファスシリコン膜４０の表面に、図示しないカバー絶縁膜を成膜し、そのあと例えば６００［℃］以上の窒素雰囲気中で熱処理し、そのあと上記カバー絶縁膜をエッチングにより全て剥離する。この熱処理により、第２層目のリンを含んだアモルファスシリコン膜４０から第１層目のアモルファスシリコン膜３０中にリンを固相拡散させるとともに、不純物であるリンを活性化させる。同時にアモルファスシリコンを多結晶化させる。これにより、アモルファスシリコン膜３０，４０を、図２（ｃ）に示すように、不純物としてリンを含んだ多結晶シリコン膜２００とする。
この多結晶シリコン膜２００の膜厚はＴ２であり、最終的に目的とする膜厚Ｔ１よりも厚くなっている。従って、上記図１において説明したように、多結晶シリコン膜２００中のシリコン結晶の粒径およびリンの活性化率のそれぞれは、膜厚Ｔ２に応じた値になっており、目的膜厚Ｔ１で多結晶シリコン膜２００を成膜した場合よりも、シリコン結晶の粒径が大きくなっており、リンの活性化率も高くなる。
次に、図２（ｄ）に示すように、膜厚Ｔ２の多結晶シリコン膜２００を、表面（上面）からエッチバックしてその膜厚を減らし、多結晶シリコン膜２００を、膜厚Ｔ１の多結晶シリコン膜１００とする。上記のエッチバックは、例えば、リアクティブ・イオン・エッチング（ＲＩＥ）によりエッチングし、そのあとウエットエッチングを用いて、最終的な膜厚を目的の膜厚Ｔ１とする。
次に、図３（ａ）に示すように、多結晶シリコン膜１００，熱酸化膜２０，シリコン基板１０を、リソグラフィ工程およびエッチング工程によりパターニングして、多結晶シリコン膜１００からなる複数の浮遊ゲート電極１００ａを形成するとともに、これらの浮遊ゲート電極１００ａ間に素子分離溝を形成する。なお、多結晶シリコン膜１００上にシリサイド膜を形成し、このシリサイド膜および多結晶シリコン膜１００をパターニングすることによって、浮遊ゲート電極１００ａをポリサイド構造としてもよい。
このように、浮遊ゲート電極１００ａとなる多結晶シリコン膜１００の膜厚Ｔ１と、エッチバック前（成膜時）の多結晶シリコン膜２００の膜厚Ｔ２とは、
Ｔ１＜Ｔ２＝Ｔ３＋Ｔ４
となっている。従って、浮遊ゲート電極１００ａは、その膜厚がＴ２よりも薄いＴ１でありながら、膜厚Ｔ２の多結晶シリコン膜２００が有するシリコン結晶の粒径およびリンの活性化率を保持したものである。つまり、膜厚Ｔ１で多結晶シリコン膜を成膜した場合よりも、シリコン結晶の粒径が大きく、リンの活性化率も高い浮遊ゲート電極１００ａ（多結晶シリコン膜１００）を得ることができる。このため、素子の微細化に伴って、浮遊ゲート電極となる多結晶シリコン膜を薄膜化しても、多結晶シリコンの空乏化を抑制できる。
Ｔ１＜Ｔ２＝Ｔ３＋Ｔ４
となっている。従って、浮遊ゲート電極１００ａは、その膜厚がＴ２よりも薄いＴ１でありながら、膜厚Ｔ２の多結晶シリコン膜２００が有するシリコン結晶の粒径およびリンの活性化率を保持したものである。つまり、膜厚Ｔ１で多結晶シリコン膜を成膜した場合よりも、シリコン結晶の粒径が大きく、リンの活性化率も高い浮遊ゲート電極１００ａ（多結晶シリコン膜１００）を得ることができる。このため、素子の微細化に伴って、浮遊ゲート電極となる多結晶シリコン膜を薄膜化しても、多結晶シリコンの空乏化を抑制できる。
次に、図３（ｂ）に示すように、上記の素子分離溝に素子分離絶縁膜５０を埋め込んで、素子分離領域を形成する。このとき、隣接する浮遊ゲート電極１００ａ間の距離（素子分離領域の幅）ｔ１に対する、浮遊ゲート電極１００ａ表面と素子分離絶縁膜５０表面の段差寸法ｔ２の割合は、素子の微細化により例えば約１となる。
次に、図３に示すように、浮遊ゲート電極１００ａ上および素子分離絶縁膜５０上に、高誘電率の材料（いわゆるＨｉｇｈ−Ｋ材料）からなる層間絶縁膜６０を成膜する。この層間絶縁膜６０の誘電率は、例えばシリコン熱酸化膜よりも大きくする。
層間絶縁膜６０としては、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜等の積層膜が用いられる。
次に、制御ゲート電極を形成するために、図４（ａ）に示すように、層間絶縁膜６０上に、ノンドープのアモルファスシリコン膜７０を化学気相成長法によって成膜し、その上にさらに不純物を含んだアモルファスシリコン膜８０を化学気相成長法によって成膜する。ここでは、不純物として、リン（Ｐ）を用いる。このとき、アモルファスシリコン膜７０の膜厚はＴ７、アモルファスシリコン膜８０の膜厚はＴ８であり、両アモルファスシリコン膜の合計膜厚はＴ６である。
ノンドープのアモルファスシリコン膜７０は、その膜厚Ｔ７が、隣接する浮遊ゲート電極間距離ｔ１の１／２以上となるように成膜する。ノンドープのアモルファスシリコンは、不純物を含んだアモルファスシリコンよりも段差部においてのカバレッジが良好であり、浮遊ゲート電極１００ａと素子分離絶縁膜５０の段差部でのボイドの発生を防止できる。素子の微細化が進むと、浮遊ゲート電極間距離ｔ１に対する段差寸法ｔ２の割合がさらに大きくなると考えられるため、ノンドープのアモルファスシリコンを下層に成膜することにより、効果的にボイドの発生を防止できる。
次に、アモルファスシリコン膜８０の表面に、図示しないカバー絶縁膜を成膜し、そのあと例えば６００［℃］以上の窒素雰囲気中で熱処理し、そのあと上記カバー絶縁膜をエッチングにより全て剥離する。この熱処理により、第２層目のリンを含んだアモルファスシリコン膜８０から第１層目のアモルファスシリコン膜７０中にリンを固相拡散させるとともに、不純物であるリンを活性化させる。同時にアモルファスシリコンを多結晶化させる。これにより、アモルファスシリコン膜７０，８０を、図４（ｂ）に示すように、不純物としてリンを含んだ多結晶シリコン膜６００とする。
この多結晶シリコン膜６００の膜厚はＴ６であり、最終的な目的膜厚Ｔ５よりも厚くなっている。従って、上記図１において説明したように、多結晶シリコン膜６００中のシリコン結晶の粒径およびリンの活性化率のそれぞれは、膜厚Ｔ６に応じた値になっており、目的の膜厚Ｔ５で多結晶シリコン膜６００を成膜した場合よりも、シリコン結晶の粒径が大きくなっており、リンの活性化率も高くなる。
次に、図４（ｃ）に示すように、膜厚Ｔ６の多結晶シリコン膜６００を、表面（上面）からエッチバックしてその膜厚を減らし、多結晶シリコン膜６００を、膜厚Ｔ５の多結晶シリコン膜５００とする。上記のエッチバックは、例えば、ＲＩＥによりエッチングし、そのあとウエットエッチングを用いて、最終的な膜厚を目的の膜厚Ｔ５とする。
そして、多結晶シリコン膜５００を、リソグラフィ工程およびエッチング工程によりパターニングして、多結晶シリコン膜５００からなる複数の制御ゲート電極５００ａを形成する。なお、多結晶シリコン膜５００上にシリサイド膜を形成し、このシリサイド膜および多結晶シリコン膜５００をパターニングすることによって、制御ゲート電極５００ａをポリサイド構造としてもよい。
このように、制御ゲート電極５００ａとなる多結晶シリコン膜５００の膜厚Ｔ５と、エッチバック前（成膜時）の多結晶シリコン膜６００の膜厚Ｔ６とは、
Ｔ５＜Ｔ６＝Ｔ７＋Ｔ８
となっている。従って、制御ゲート電極５００ａは、その膜厚がＴ６よりも薄いＴ５でありながら、膜厚Ｔ６の多結晶シリコン膜６００が有するシリコン結晶の粒径およびリンの活性化率を保持したものである。つまり、膜厚Ｔ５で多結晶シリコン膜を成膜した場合よりも、シリコン結晶の粒径が大きく、リンの活性化率も高い制御ゲート電極５００ａ（多結晶シリコン膜５００）を得ることができる。このため、素子の微細化に伴って、制御ゲート電極となる多結晶シリコン膜を薄膜化しても、多結晶シリコンの空乏化を抑制できる。
Ｔ５＜Ｔ６＝Ｔ７＋Ｔ８
となっている。従って、制御ゲート電極５００ａは、その膜厚がＴ６よりも薄いＴ５でありながら、膜厚Ｔ６の多結晶シリコン膜６００が有するシリコン結晶の粒径およびリンの活性化率を保持したものである。つまり、膜厚Ｔ５で多結晶シリコン膜を成膜した場合よりも、シリコン結晶の粒径が大きく、リンの活性化率も高い制御ゲート電極５００ａ（多結晶シリコン膜５００）を得ることができる。このため、素子の微細化に伴って、制御ゲート電極となる多結晶シリコン膜を薄膜化しても、多結晶シリコンの空乏化を抑制できる。
さらに、制御ゲート電極５００ａは、浮遊ゲート電極１００ａと素子分離絶縁膜５０によって生じる凹部（段差部）上に形成されるが、多結晶シリコンの空乏化は、この凹部において顕著に生ずる。このため、本実施の形態による空乏化抑制の効果は、平坦部に形成される浮遊ゲート電極よりも、段差上に形成される制御ゲート電極において、より顕著に現れる。
以上のように本発明の実施の形態によれば、制御ゲート電極や浮遊ゲート電極を構成する多結晶シリコンを薄膜化しても、シリコン結晶の粒径を大きくでき、不純物活性化率を高めることができるので、多結晶シリコンの空乏化を抑制できる。これにより、素子の微細化が進んでも、隣接ゲート電極間の電気的干渉を低減でき、閾値電圧等の動作電圧の変動やばらつきを抑えることができる。
なお、上記本発明の実施の形態においては、ノンドープのアモルファスシリコン膜上に不純物を含んだアモルファスシリコン膜を成膜し、そのあと熱処理することにより、上層の不純物を下層に固相拡散させて不純物を活性化するとともに、アモルファスシリコンを多結晶化させて、不純物を含んだ多結晶シリコン膜を成膜したが、この不純物を含んだ多結晶シリコン膜の成膜工程としては、下記の方法を用いることもできる。
ノンドープのアモルファスシリコン膜を化学気相成長法によって成膜し、そのあと不純物を含んだ気体中で熱処理することにより、不純物を気相拡散させて不純物を活性化するとともに、アモルファスシリコンを多結晶化させて、不純物を含んだ多結晶シリコン膜を成膜することも可能である。なお、この場合に、ノンドープのアモルファスシリコン膜の表面に気相から不純物を付着させ、そのあと上記の熱処理をしてもよい。
あるいは、不純物を含んだアモルファスシリコン膜を化学気相成長法によって成膜し、そのあと熱処理することにより、不純物を気相拡散させて不純物を活性化するとともに、アモルファスシリコンを結晶成長させて、不純物を含んだ多結晶シリコン膜を成膜することも可能である。
また、上記本発明の実施の形態では、半導体フラッシュメモリを例として説明したが、本発明は、その趣旨を逸脱しない範囲において、適宜、その具体例を変更することが可能である。本発明の半導体記憶装置は、多結晶シリコンを有する制御ゲート電極を備えた半導体記憶装置に適用可能である。また、半導体記憶装置の他にも、例えば半導体論理回路装置や半導体演算回路装置などにも適用可能である。同様に、本発明の半導体記憶装置の製造方法は多結晶シリコン膜を形成する半導体記憶装置、半導体論理回路装置あるいは半導体演算回路装置などの製造方法に適用可能である。
１０ シリコン基板、 ２０ シリコン熱酸化膜、 ３０，４０ アモルファスシリコン膜、 ５０ 素子分離絶縁膜、 ６０ 層間絶縁膜、 ７０，８０ アモルファスシリコン膜、 １００ 多結晶シリコン膜、 １００ａ 浮遊ゲート電極、 ２００ 多結晶シリコン膜、 ５００ 多結晶シリコン膜、 ５００ａ 制御ゲート電極、 ６００ 多結晶シリコン膜
Claims (9)
- 多結晶シリコンからなる第１の層を有する制御ゲート電極を備え、
前記第１の層は、不純物を含んだ多結晶シリコンからなる第１の膜をエッチバックしてその膜厚を減らしたものであって、前記第１の膜の不純物活性化率を保持している
ことを特徴とする半導体装置。 - 前記第１の層の不純物活性化率は２０［％］以上であることを特徴とする請求項１記載の半導体装置。
- 前記制御ゲート電極との間に層間絶縁膜を介して設けられた、多結晶シリコンからなる第２の層を有する浮遊ゲート電極をさらに備え、
前記第２の層は、不純物を含んだ多結晶シリコンからなる第２の膜の膜厚を減らしたものであって、前記第２の膜の不純物活性化率を保持している
ことを特徴とする請求項１記載の半導体装置。 - 前記制御ゲート電極と浮遊ゲート電極の間に層間絶縁膜をさらに備え、
前記層間絶縁膜の比誘電率は、シリコン熱酸化膜の比誘電率よりも高いことを特徴とする請求項１記載の半導体装置。 - 前記制御ゲート電極は、前記第１の層を用いたポリサイド構造からなることを特徴とする請求項１記載の半導体装置。
- 絶縁膜上に設けたアモルファスシリコン膜を熱処理して、不純物を含んだ多結晶シリコンからなる第１の膜を形成する工程と、
前記第１の膜をエッチバックして、前記第１の膜の膜厚を減らす工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記第１の膜を形成する工程は、不純物を含まないアモルファスシリコン膜を成膜し、その上に不純物を含んだアモルファスシリコン膜を成膜し、そのあと熱処理することを特徴とする請求項６記載の半導体装置の製造方法。
- 前記第１の膜を形成する工程は、不純物を含まないアモルファスシリコン膜を成膜し、これを不純物を含む気体中で熱処理することを特徴とする請求項６記載の半導体装置の製造方法。
- 前記第１の膜を形成する工程は、不純物を含んだアモルファスシリコン膜を成膜し、そのあと熱処理することを特徴とする請求項６記載の半導体装置の製造方法。
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