JP2001196476A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2001196476A
JP2001196476A JP2000001834A JP2000001834A JP2001196476A JP 2001196476 A JP2001196476 A JP 2001196476A JP 2000001834 A JP2000001834 A JP 2000001834A JP 2000001834 A JP2000001834 A JP 2000001834A JP 2001196476 A JP2001196476 A JP 2001196476A
Authority
JP
Japan
Prior art keywords
film
polycrystalline silicon
silicon film
forming
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000001834A
Other languages
English (en)
Inventor
Toshitaka Meguro
寿孝 目黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2000001834A priority Critical patent/JP2001196476A/ja
Priority to US09/494,435 priority patent/US6235589B1/en
Priority to US09/814,702 priority patent/US20010019152A1/en
Publication of JP2001196476A publication Critical patent/JP2001196476A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 微細なデバイス素子の設計を行い、半導体装
置の信頼性を向上させる。 【解決手段】 第１の多結晶シリコン膜１３の側面に第
２の多結晶シリコン膜からなる側壁スペーサ１８ａが形
成される。ここで、側壁スペーサの厚さをｘ、埋め込み
絶縁膜１７の表面から第１の多結晶シリコン膜の表面ま
での距離をａ、第２の多結晶シリコン膜の形成時の膜厚
をｂ、第１の多結晶シリコン膜１３の相互間の距離をｃ
とする場合、ｂ≦ａ＝ｘ＜ｃ／２の関係を満たすように
形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに係わり、特にメモリセルアレイ構造の半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】従来から、微細化された二層スタック構
造のゲート電極とメモリトランジスタとを有する不揮発
性半導体メモリが知られている。以下に、従来技術によ
るメモリセルアレイ構造の不揮発性半導体メモリの製造
方法について説明する。
【０００３】まず、図２３に示すように、シリコン基板
１１上に膜厚が例えば８０Åのゲート酸化膜１２が形成
され、このゲート酸化膜１２上に膜厚が例えば１０００
Åの第１の多結晶シリコン膜１３が形成される。この第
１の多結晶シリコン膜１３上に、膜厚が例えば１５００
Åのエッチングマスク材となるシリコン窒化膜１４が形
成される。
【０００４】次に、図２４に示すように、シリコン窒化
膜１４上にレジスト１４ａが形成され、このレジスト１
４ａが写真触刻法によりパターニングされる。このパタ
ーニングされたレジスト１４ａをマスクとして、異方性
ドライエッチングによりシリコン窒化膜１４が除去され
る。その後、ウエットエッチングによりレジスト１４ａ
が除去される。
【０００５】次に、図２５に示すように、パターニング
されたシリコン窒化膜１４をマスクとして、異方性ドラ
イエッチングにより第１の多結晶シリコン膜１３、ゲー
ト酸化膜１２、シリコン基板１１が所望の深さまでエッ
チングされ、溝部１５が形成される。
【０００６】次に、図２６に示すように、シリコン基板
１１のエッチング面のダメージを回復するために、シリ
コン基板１１及び第１の多結晶シリコン膜１３の露出さ
れた面上に膜厚が例えば１００Åの酸化膜１６が形成さ
れる。
【０００７】次に、図２７に示すように、全面に膜厚が
例えば６０００Åの埋め込み絶縁膜１７が形成され、凹
部１５が埋め込まれる。次に、ＣＭＰ（Chemical Mecha
nical Polish）法により、埋め込み絶縁膜１７が所望の
高さまで平坦化され、シリコン窒化膜１４の表面が露出
される。その後、図２８に示すように、ウエットエッチ
ングによりシリコン窒化膜１４が除去され、素子領域１
１ａ及び素子分離領域１１ｂが形成される。
【０００８】次に、図２９に示すように、全面に膜厚が
例えば１０００Åの第２の多結晶シリコン膜１８が形成
される。次に、図３０に示すように、第２の多結晶シリ
コン膜１８上にレジスト１４ｂが形成されてパターニン
グされる。このパターニングされたレジスト１４ｂをマ
スクとして、図３１に示すように、異方性エッチングに
より第２の多結晶シリコン膜１８が除去され、スリット
部１８ｂが形成される。その後、レジスト１４ｂが除去
される。
【０００９】次に、図３２に示すように、全面に膜厚が
例えば１２０ÅのＯＮＯ膜（シリコン酸化膜／シリコン
窒化膜／シリコン酸化膜からなる積層膜）１９が形成さ
れる。次に、図３３に示すように、ＯＮＯ膜１９上に膜
厚が例えば１０００Åの第３の多結晶シリコン膜２２が
形成され、この第３の多結晶シリコン膜２０上に膜厚が
例えば５００Åの高融点シリサイド膜２１が形成され
る。
【００１０】その後、ワード線を形成するために、異方
性ドライエッチング法により高融点シリサイド膜２１、
第３の多結晶シリコン膜２０、ＯＮＯ膜１９、第２の多
結晶シリコン膜１８、及び第１の多結晶シリコン膜１３
が順次加工される。このようにして、メモリセル（図示
せず）が形成される。
【００１１】
【発明が解決しようとする課題】上記従来の不揮発性メ
モリでは、高融点シリサイド膜２１に２０Ｖ程度の電圧
を印加し、ゲート酸化膜１２にＦＮ（Fowler-Nordher
m）電流を発生させる。これにより、第１の多結晶シリ
コン膜１３に電子が注入される。一方、シリコン基板１
１に２０Ｖ程度の電圧を印加し、ゲート酸化膜１２にＦ
Ｎ電流を発生させる。これにより、第１の多結晶シリコ
ン膜１３から電子が抽出される。
【００１２】このように、ゲート酸化膜１２に発生する
ＦＮ電流により、電子の注入及び抽出が行われる。この
ＦＮ電流の大きさは、第１、第２の多結晶シリコン膜１
３、１８からなる浮遊ゲート電極の電位によって決定さ
れる。この浮遊ゲート電極の電位は、ゲート酸化膜１２
とＯＮＯ膜１９の結合容量比によって決定される。つま
り、電子の注入及び抽出の際に、ゲート酸化膜１２とＯ
ＮＯ膜１９の結合容量比が重要となる。
【００１３】ここで、ゲート酸化膜１２の容量をＣ１、
ＯＮＯ膜１９の容量をＣ２とする場合、結合容量比Ｃは
式（１）の関係を満たす。また、ＯＮＯ膜１９の表面積
をＳ、ＯＮＯ膜１９の膜厚をｄ、比誘電率をεとする場
合、ＯＮＯ膜１９の容量Ｃ２は式（２）の関係を満た
す。
【００１４】Ｃ＝Ｃ２／（Ｃ１＋Ｃ２）…（１） Ｃ２＝ε×Ｓ／ｄ…（２） 浮遊ゲート電極の電位を大きくするためには、式（１）
に示す結合容量比Ｃを上げなければならない。この結合
容量比Ｃを上げるには、式（２）より、ＯＮＯ膜１９の
膜厚を薄くする、又はＯＮＯ膜１９の表面積を増大する
方法があげられる。
【００１５】しかしながら、ＯＮＯ膜１９が薄くなると
リーク電流が発生する。その結果、ＯＮＯ膜１９の信頼
性が確保できなくなる。また、ＯＮＯ膜１９の表面積は
スリット部１８ｂの開口寸法に依存する。しかし、図３
１に示すスリット部１８ｂの形成工程において、スリッ
ト部１８ｂに要求される精度は、現在のリソグラフィ技
術によって調整ができる精度より厳しい。従って、現在
のデザインルールにおいて、スリット部１８ｂの厳しい
寸法精度の要求に応えることは困難であるため、ＯＮＯ
膜１９の表面積を増大することは難しい。
【００１６】このように、従来の製造方法を用いた場
合、微細なデバイス素子設計が困難であるため、信頼性
の高い半導体装置が得られないという問題があった。
【００１７】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、微細なデバイ
ス素子の設計を行うことができ、信頼性を向上できる半
導体装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
【００１９】本発明の半導体装置は、半導体基板内の素
子領域を分離するための溝部と、前記素子領域上に形成
されたゲート酸化膜と、前記ゲート酸化膜上に形成され
た第１の多結晶シリコン膜と、前記第１の多結晶シリコ
ン膜の上部を露出し、前記溝部を埋め込む第１の絶縁膜
と、前記露出された第１の多結晶シリコン膜の上部の側
面に形成された第２の多結晶シリコン膜からなる側壁ス
ペーサと、全面に形成されたＯＮＯ膜とを具備する。
【００２０】前記側壁スペーサの厚さをｘ、前記第１の
絶縁膜の表面から前記第１の多結晶シリコン膜の表面ま
での距離をａ、前記第２の多結晶シリコン膜の形成時の
膜厚をｂ、前記第１の多結晶シリコン膜の相互間の距離
をｃとする場合、ｂ≦ａ＝ｘ＜ｃ／２の関係を満たす。
【００２１】本発明の他の半導体装置は、前記第１の多
結晶シリコン膜と前記側壁スペーサとの間に形成された
第２の絶縁膜と、前記側壁スペーサの上部及び前記第１
の多結晶シリコン膜の上端部に形成された凹部とをさら
に具備する。
【００２２】前記側壁スペーサの厚さをｘ、前記第１の
絶縁膜の表面から前記第１の多結晶シリコン膜の表面ま
での距離をａ、前記第２の多結晶シリコン膜の形成時の
膜厚をｂ、前記第１の多結晶シリコン膜の相互間の距離
をｃとする場合、ｂ≦ａ＝ｘ＜ｃ／２の関係を満たす。
【００２３】前記第２の絶縁膜の膜厚は２０Å乃至４０
Åである。また、前記第１の多結晶シリコン膜と前記第
２の多結晶シリコン膜は同種の不純物がドーピングされ
ている。
【００２４】本発明の半導体装置の製造方法は、半導体
基板上にゲート酸化膜が形成される工程と、前記ゲート
酸化膜上に第１の多結晶シリコン膜が形成される工程
と、前記第１の多結晶シリコン膜上に第１の絶縁膜が形
成されてパターニングされる工程と、前記パターニング
された第１の絶縁膜をマスクとして、前記第１の多結晶
シリコン膜及び前記ゲート酸化膜が除去され、前記半導
体基板の表面が露出される工程と、前記露出された領域
の半導体基板が所望の深さまで除去され、前記半導体基
板内に溝部が形成される工程と、前記半導体基板及び前
記第１の多結晶シリコン膜の露出された面上に酸化膜が
形成される工程と、全面に第２の絶縁膜が形成され、前
記溝部が埋め込まれる工程と、前記第２の絶縁膜が平坦
化され、前記第１の絶縁膜の表面が露出される工程と、
前記第１の絶縁膜が除去される工程と、前記第２の絶縁
膜及び前記酸化膜が除去され、前記第１の多結晶シリコ
ン膜の上部が露出される工程と、全面に第２の多結晶シ
リコン膜が形成される工程と、前記第２の多結晶シリコ
ン膜が除去され、前記第１の多結晶シリコン膜の側面に
側壁スペーサが形成される工程と、全面にＯＮＯ膜が形
成される工程とを含む。
【００２５】前記側壁スペーサの厚さをｘ、前記第１の
絶縁膜の表面から前記第１の多結晶シリコン膜の表面ま
での距離をａ、前記第２の多結晶シリコン膜の形成時の
膜厚をｂ、前記第１の多結晶シリコン膜の相互間の距離
をｃとする場合、ｂ≦ａ＝ｘ＜ｃ／２の関係を満たす。
【００２６】前記第１の多結晶シリコン膜と前記第２の
多結晶シリコン膜は同種の不純物がドーピングされてい
る。また、前記側壁スペーサは異方性ドライエッチング
により形成される。
【００２７】本発明の他の半導体装置の製造方法は、半
導体基板上にゲート酸化膜が形成される工程と、前記ゲ
ート酸化膜上に第１の多結晶シリコン膜が形成される工
程と、前記第１の多結晶シリコン膜上に第１の絶縁膜が
形成されてパターニングされる工程と、前記パターニン
グされた第１の絶縁膜をマスクとして、前記第１の多結
晶シリコン膜及び前記ゲート酸化膜が除去され、前記半
導体基板の表面が露出される工程と、前記露出された領
域の半導体基板が所望の深さまで除去され、前記半導体
基板内に溝部が形成される工程と、前記半導体基板及び
前記第１の多結晶シリコン膜の露出された面上に酸化膜
が形成される工程と、全面に第２の絶縁膜が形成され、
前記溝部が埋め込まれる工程と、前記第２の絶縁膜が平
坦化され、前記第１の絶縁膜の表面が露出される工程
と、前記第１の絶縁膜が除去される工程と、前記第２の
絶縁膜及び前記酸化膜が除去され、前記第１の多結晶シ
リコン膜の上部が露出される工程と、前記露出された第
１の多結晶シリコン膜の上部を覆うように、第３の絶縁
膜が形成される工程と、全面に第２の多結晶シリコン膜
が形成される工程と、前記第２の多結晶シリコン膜及び
前記第３の絶縁膜が除去され、前記第１の多結晶シリコ
ン膜の側面に前記第３の絶縁膜を介して側壁スペーサが
形成される工程と、前記側壁スペーサ及び前記第１の多
結晶シリコン膜の一部がエッチバックされ、側壁スペー
サの上部及び第１の多結晶シリコン膜の上端部に凹部が
形成される工程と、全面にＯＮＯ膜が形成される工程と
を含む。
【００２８】前記側壁スペーサの厚さをｘ、前記第１の
絶縁膜の表面から前記第１の多結晶シリコン膜の表面ま
での距離をａ、前記第２の多結晶シリコン膜の形成時の
膜厚をｂ、前記第１の多結晶シリコン膜の相互間の距離
をｃとする場合、ｂ≦ａ＝ｘ＜ｃ／２の関係を満たす。
【００２９】前記第１の多結晶シリコン膜と前記第２の
多結晶シリコン膜は同種の不純物がドーピングされてい
る。また、前記側壁スペーサは異方性ドライエッチング
により形成される。また、前記第２の絶縁膜の膜厚は２
０Å乃至４０Åである。
【００３０】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
【００３１】［第１の実施例］まず、図１に示すよう
に、シリコン基板１１の平坦な表面上に膜厚が例えば８
０Åのゲート酸化膜１２が形成され、このゲート酸化膜
１２上に膜厚が例えば１５００Åの第１の多結晶シリコ
ン膜１３が形成される。この第１の多結晶シリコン膜１
３上に、膜厚が例えば１５００Åのエッチングマスク材
となるシリコン窒化膜１４が形成される。
【００３２】次に、図２に示すように、シリコン窒化膜
１４上にレジスト１４ａが形成され、このレジスト１４
ａが写真触刻法によりパターニングされる。このパター
ニングされたレジスト１４ａをマスクとして、異方性ド
ライエッチングによりシリコン窒化膜１４が除去され
る。その後、ウエットエッチングによりレジスト１４ａ
が除去される。
【００３３】次に、図３に示すように、パターニングさ
れたシリコン窒化膜１４をマスクとして、異方性ドライ
エッチングにより第１の多結晶シリコン膜１３、ゲート
酸化膜１２がエッチングされる。
【００３４】次に、図４に示すように、異方性ドライエ
ッチングにより、シリコン基板１１が所望の深さまで除
去され、シリコン基板１１内に溝部１５が形成される。
その後、図５に示すように、シリコン基板１１のエッチ
ング面のダメージを回復するために、シリコン基板１１
及び第１の多結晶シリコン膜１３の露出された面上に膜
厚が例えば１００Åの酸化膜１６が形成される。
【００３５】次に、図６に示すように、全面に膜厚が例
えば６０００Åの埋め込み絶縁膜１７が形成され、溝部
１５が埋め込まれる。次に、ＣＭＰ法により、埋め込み
絶縁膜１７が所望の高さまで平坦化され、シリコン窒化
膜１４の表面が露出される。その後、図７に示すよう
に、ウエットエッチングによりシリコン窒化膜１４が除
去され、素子領域１１ａ及び素子分離領域１１ｂが形成
される。
【００３６】次に、図８に示すように、埋め込み絶縁膜
１７及び酸化膜１６が除去され、第１の多結晶シリコン
膜１３の上部が露出される。次に、図９に示すように、
全面に膜厚が例えば６００Åの第２の多結晶シリコン膜
１８が形成される。ここで、第２の多結晶シリコン膜１
８は第１の多結晶シリコン膜１３と同種の不純物がドー
ピングされている。次に、図１０に示すように、異方性
ドライエッチングにより第２の多結晶シリコン膜１８が
除去され、第１の多結晶シリコン膜１３の側面に側壁ス
ペーサ１８ａが形成される。
【００３７】次に、図１１に示すように、全面に膜厚が
例えば１２０ÅのＯＮＯ膜１９が形成される。次に、図
１２に示すように、ＯＮＯ膜１９上に膜厚が例えば１０
００Åの第３の多結晶シリコン膜２０が形成され、この
第３の多結晶シリコン膜２０上に膜厚が例えば５００Å
の高融点シリサイド膜２１が形成される。
【００３８】その後、ワード線を形成するために、異方
性ドライエッチング法により高融点シリサイド膜２１、
第３の多結晶シリコン膜２０、ＯＮＯ膜１９、第２の多
結晶シリコン膜１８、及び第１の多結晶シリコン膜１３
が順次加工される。このようにして、メモリセル（図示
せず）が形成される。
【００３９】次に、図１３乃至図１５を参照して、ＯＮ
Ｏ膜の表面積を大きく確保するための側壁スペーサ１８
ａの厚さｘが最大となる条件について説明する。
【００４０】まず、第１の条件として、第２の多結晶シ
リコン膜１８の膜厚ｂの範囲について説明する。図１３
に示すように、第１の多結晶シリコン膜１３からなるゲ
ート電極２２の側面に側壁スペーサ１８ａを適切に形成
するために、ゲート電極２２の高さａと第２の多結晶シ
リコン膜１８の膜厚ｂは、式（３）の関係を満たす。
【００４１】ａ≧ｂ…（３） 次に、第２の条件として、図１４に示すように、第２の
多結晶シリコン膜１８の膜厚ｂがゲート電極２２の相互
間の距離ｃの１／２の距離よりも大きい場合、ゲート電
極２２の相互間が第２の多結晶シリコン膜１８で埋め込
まれ、隣り合うゲート電極２２同士が接する。従って、
式（４）に示すように、第２の多結晶シリコン膜１８の
膜厚ｂは、ゲート電極２２の相互間の距離ｃの１／２の
距離より小さくすることが要求される。
【００４２】ｂ＜ｃ／２…（４） 次に、第３の条件として、側壁スペーサ１８ａの厚さｘ
の最大値について説明する。この側壁スペーサ１８ａの
厚さｘは第２の多結晶シリコン膜１８の膜厚ｂによって
決定される。図１５（ａ）、（ｂ）に示すように、ゲー
ト電極２２の高さａを２倍の高さ２ａにすると、第２の
多結晶シリコン膜１８を２倍の膜厚２ｂで形成できる。
従って、第２の多結晶シリコン膜１８の膜厚ｂを最も大
きくするためには、第２の多結晶シリコン膜１８の膜厚
ｂとゲート電極２２の高さａを等しくすればよい。つま
り、側壁スペーサ１８ａの厚さｘをゲート電極２２の高
さａと等しくすれば、側壁スペーサ１８ａの厚さｘが最
大の厚さとなる。
【００４３】以上のように、上記第１乃至第３の条件に
よれば、式（５）の関係を満たす場合、側壁スペーサの
厚さｘが最大の厚さとなり、ＯＮＯ膜の表面積を十分に
確保することができる。
【００４４】ｂ≦ａ＝ｘ＜ｃ／２…（５） 次に、式（５）を用いて、第１の実施例によるゲート電
極２２ｂの高さａ２及び側壁スペーサ１８ａの厚さｘの
設計値を算出する。
【００４５】図１６に示すように、従来技術によるゲー
ト電極２２ａの高さをａ１（０．０６μｍ）、ゲート電
極２２ａの相互間の距離をｃ（０．１７５μｍ）、ゲー
ト電極２２ａのＷｉｎｇ長をＷ（０．０６μｍ）、一方
のＷｉｎｇ長部分の断面積をＳ１（＝Ｗ×ａ１）とす
る。また、図１７に示すように、第１の実施例によるゲ
ート電極２２ｂの高さをａ２、ゲート電極２２ｂの相互
間の距離をｃ、側壁スペーサ１８ａの厚さをｘ、一方の
側壁スペーサ１８ａの断面積をＳ２（＝２πｘ／４）と
する。
【００４６】ここで、ＯＮＯ膜（図示せず）の表面積を
より多く確保するために、従来のゲート電極２２ａの表
面積より、第１の実施例によるゲート電極２２ｂの表面
積を大きくすることが望まれる。従って、Ｓ１＜Ｓ２よ
り、式（７）に示すように、側壁スペーサの厚さｘの条
件が求められる。
【００４７】ｘ＞４Ｗ／π…（６） ｘ＞０．０７６μｍ…（７） また、式（５）に示すように、隣り合う側壁スペーサ１
８ａが接しないように、側壁スペーサの厚さｘをゲート
電極２２ｂの相互間の距離ｃの１／２の距離より小さく
する。従って、ゲート電極２２ｂの相互間の距離ｃを
０．１７５μｍとする場合、式（８）に示すように、側
壁スペーサの厚さｘの範囲が求められる。
【００４８】 ０．０７６μｍ＜ｘ＜０．０８７５μｍ…（８） ここで、式（５）より、ゲート電極２２ｂの高さａ２
は、側壁スペーサの厚さｘと等しいため、式（９）に示
すように、ゲート電極２２ｂの高さａ２の範囲が求めら
れる。
【００４９】 ０．０７６μｍ＜ａ２＜０．０８７５μｍ…（９） 以上のように、ゲート電極２２ｂの相互間の距離ｃを
０．１７５μｍとする場合、ゲート電極２２ｂの高さａ
２及び側壁スペーサ１８ａの厚さｘは例えば０．０８μ
ｍとすればよい。これにより、従来技術による断面積Ｓ
１が０．３４μｍ 2であったのに対し、第１の実施例に
よる断面積Ｓ２は０．３５１２μｍ2となる。従って、
従来技術よりＯＮＯ膜の表面積を増大することができ
る。
【００５０】上記第１の実施例によれば、側壁スペーサ
１８ａの厚さを調整して、側壁スペーサ１８ａが形成さ
れる。このため、従来技術においてスリット部を形成し
なくても隣り合うゲート電極を分離でき、かつ従来と同
等のデバイス特性を持つ素子を形成できる。従って、微
細なデバイス素子設計を行うことができるため、半導体
装置の信頼性を向上できる。
【００５１】［第２の実施例］第２の実施例は、第１の
実施例よりもＯＮＯ膜の表面積を確保できる例である。
第２の実施例において、上記第１の実施例と同様の工程
については説明を省略し、異なる工程のみ説明する。
【００５２】まず、図１乃至図８に示すように、第１の
実施例と同様に、埋め込み絶縁膜１７及び酸化膜１６が
除去され、第１の多結晶シリコン膜１３の上部が露出さ
れる。その後、図１８に示すように、露出された第１の
多結晶シリコン膜１３を覆うように、酸化膜２３が形成
される。ここで、酸化膜２３の膜厚を例えば２０乃至４
０Åとすればダイレクト電流が発生するため、後述する
第２の多結晶シリコン膜１８と電気的な接合ができる。
【００５３】次に、図１９に示すように、全面に第２の
多結晶シリコン膜１８が形成される。次に、図２０に示
すように、異方性ドライエッチングにより第２の多結晶
シリコン膜１８が除去され、第１の多結晶シリコン膜１
３の側面に酸化膜２３を介して側壁スペーサ１８ａが形
成される。
【００５４】次に、図２１に示すように、第２の多結晶
シリコン膜１８からなる側壁スペーサ１８ａ及び第１の
多結晶シリコン膜１３の一部がエッチバックされ、側壁
スペーサ１８ａの上部及び第１の多結晶シリコン膜１３
の上端部に凹部２４が形成される（図２２に拡大図を示
す）。この際、酸化膜２３が同時に除去される。ここ
で、エッチバックは、第２の多結晶シリコン膜１８と酸
化膜２３との選択比（エッチングレート比）を落として
行われる。次に、ＣＤＥ（Chemical Dry Etching）のよ
うな等方性エッチング又はウエット処理が行われる。
【００５５】その後、図１１、１２に示すように、第１
の実施例と同様に、ＯＮＯ膜１９、第３の多結晶シリコ
ン膜２０、高融点シリサイド膜２１が形成される。この
ようにして、メモリセル（図示せず）が形成される。
【００５６】上記第２の実施例によれば、第１の実施例
と同様の効果が得られる。さらに、側壁スペーサ１８ａ
の上部及び第１の多結晶シリコン膜１３の上端部に凹部
２４が形成される。従って、後の工程で形成されるＯＮ
Ｏ膜１９の表面積を増大できる。
【００５７】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
【００５８】
【発明の効果】以上説明したように本発明によれば、微
細なデバイス素子の設計を行うことができ、信頼性を向
上できる半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係わる半導体装置の製
造工程を示す断面図。
【図２】図１に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施例に係わる
半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施例に係わ
る半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施例に係わ
る半導体装置の製造工程を示す断面図。
【図１３】本発明の第１の実施例に係わり、ゲート電極
の高さａと第２の多結晶シリコン膜の膜厚ｂとの関係を
示す図。
【図１４】本発明の第１の実施例に係わり、第２の多結
晶シリコン膜の厚さｂとゲート電極の相互間の距離ｃと
の関係を示す図。
【図１５】図１５（ａ）、１５（ｂ）は、ゲート電極の
高さａと第２の多結晶シリコン膜の厚さｂとの関係を示
す図。
【図１６】図３に続く、本発明の第１の実施例に係わる
半導体装置の製造工程を示す断面図。
【図１７】図４に続く、本発明の第１の実施例に係わる
半導体装置の製造工程を示す断面図。
【図１８】本発明の第１の実施例に係わる半導体装置の
製造工程を示す断面図。
【図１９】図１に続く、本発明の第１の実施例に係わる
半導体装置の製造工程を示す断面図。
【図２０】図２に続く、本発明の第１の実施例に係わる
半導体装置の製造工程を示す断面図。
【図２１】図３に続く、本発明の第１の実施例に係わる
半導体装置の製造工程を示す断面図。
【図２２】図４に続く、本発明の第１の実施例に係わる
半導体装置の製造工程を示す断面図。
【図２３】従来技術による半導体装置の製造工程を示す
断面図。
【図２４】図２３に続く、従来技術による半導体装置の
製造工程を示す断面図。
【図２５】図２４に続く、従来技術による半導体装置の
製造工程を示す断面図。
【図２６】図２５に続く、従来技術による半導体装置の
製造工程を示す断面図。
【図２７】図２６に続く、従来技術による半導体装置の
製造工程を示す断面図。
【図２８】図２７に続く、従来技術による半導体装置の
製造工程を示す断面図。
【図２９】図２８に続く、従来技術による半導体装置の
製造工程を示す断面図。
【図３０】図２９に続く、従来技術による半導体装置の
製造工程を示す断面図。
【図３１】図３０に続く、従来技術による半導体装置の
製造工程を示す断面図。
【図３２】図３１に続く、従来技術による半導体装置の
製造工程を示す断面図。
【図３３】図３２に続く、従来技術による半導体装置の
製造工程を示す断面図。
【符号の説明】
１１…シリコン基板、 １１ａ…素子領域、 １１ｂ…素子分離領域、 １２…ゲート酸化膜、 １３…第１の多結晶シリコン膜、 １４…シリコン窒化膜、 １４ａ、１４ｂ…レジスト、 １５…溝部、 １６、２３…酸化膜、 １７…埋め込み絶縁膜、 １８…第２の多結晶シリコン膜、 １８ａ…側壁スペーサ、 １８ｂ…スリット部、 １９…ＯＮＯ膜、 ２０…第３の多結晶シリコン膜、 ２１…高融点シリサイド膜、 ２２、２２ａ、２２ｂ…ゲート電極、 ２４…凹部。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA03 AA25 AA43 AA63 AB08 AB09 AC02 AD51 AD52 AD60 AG10 AG29 5F083 EP03 EP23 EP27 EP55 ER03 ER14 ER19 GA09 GA22 JA04 JA35 NA01 PR09 5F101 BA07 BA17 BA28 BA36 BB05 BB17 BC02 BD32 BD33 BD35 BH14 BH15

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板内の素子領域を分離するため
    の溝部と、 前記素子領域上に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成された第１の多結晶シリコン
    膜と、 前記第１の多結晶シリコン膜の上部を露出し、前記溝部
    を埋め込む第１の絶縁膜と、 前記露出された第１の多結晶シリコン膜の上部の側面に
    形成された第２の多結晶シリコン膜からなる側壁スペー
    サと、 全面に形成されたＯＮＯ膜とを具備することを特徴とす
    る半導体装置。
  2. 【請求項２】 前記側壁スペーサの厚さをｘ、前記第１
    の絶縁膜の表面から前記第１の多結晶シリコン膜の表面
    までの距離をａ、前記第２の多結晶シリコン膜の形成時
    の膜厚をｂ、前記第１の多結晶シリコン膜の相互間の距
    離をｃとする場合、ｂ≦ａ＝ｘ＜ｃ／２の関係を満たす
    ことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第１の多結晶シリコン膜と前記側壁
    スペーサとの間に形成された第２の絶縁膜と、 前記側壁スペーサの上部及び前記第１の多結晶シリコン
    膜の上端部に形成された凹部とをさらに具備することを
    特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記第１の多結晶シリコン膜と前記側壁
    スペーサとの間に形成された第２の絶縁膜と、 前記側壁スペーサの上部及び前記第１の多結晶シリコン
    膜の上端部に形成された凹部とをさらに具備し、 前記側壁スペーサの厚さをｘ、前記第１の絶縁膜の表面
    から前記第１の多結晶シリコン膜の表面までの距離を
    ａ、前記第２の多結晶シリコン膜の形成時の膜厚をｂ、
    前記第１の多結晶シリコン膜の相互間の距離をｃとする
    場合、ｂ≦ａ＝ｘ＜ｃ／２の関係を満たすことを特徴と
    する請求項１記載の半導体装置。
  5. 【請求項５】 前記第１の多結晶シリコン膜と前記側壁
    スペーサとの間に形成された第２の絶縁膜と、 前記側壁スペーサの上部及び前記第１の多結晶シリコン
    膜の上端部に形成された凹部とをさらに具備し、 前記第２の絶縁膜の膜厚は２０Å乃至４０Åであること
    を特徴とする請求項１記載の半導体装置。
  6. 【請求項６】 前記第１の多結晶シリコン膜と前記第２
    の多結晶シリコン膜は同種の不純物がドーピングされて
    いることを特徴とする請求項１記載の半導体装置。
  7. 【請求項７】 半導体基板上にゲート酸化膜が形成され
    る工程と、 前記ゲート酸化膜上に第１の多結晶シリコン膜が形成さ
    れる工程と、 前記第１の多結晶シリコン膜上に第１の絶縁膜が形成さ
    れてパターニングされる工程と、 前記パターニングされた第１の絶縁膜をマスクとして、
    前記第１の多結晶シリコン膜及び前記ゲート酸化膜が除
    去され、前記半導体基板の表面が露出される工程と、 前記露出された領域の半導体基板が所望の深さまで除去
    され、前記半導体基板内に溝部が形成される工程と、 前記半導体基板及び前記第１の多結晶シリコン膜の露出
    された面上に酸化膜が形成される工程と、 全面に第２の絶縁膜が形成され、前記溝部が埋め込まれ
    る工程と、 前記第２の絶縁膜が平坦化され、前記第１の絶縁膜の表
    面が露出される工程と、 前記第１の絶縁膜が除去される工程と、 前記第２の絶縁膜及び前記酸化膜が除去され、前記第１
    の多結晶シリコン膜の上部が露出される工程と、 全面に第２の多結晶シリコン膜が形成される工程と、 前記第２の多結晶シリコン膜が除去され、前記第１の多
    結晶シリコン膜の側面に側壁スペーサが形成される工程
    と、 全面にＯＮＯ膜が形成される工程とを含むことを特徴と
    する半導体装置の製造方法。
  8. 【請求項８】 前記側壁スペーサの厚さをｘ、前記第１
    の絶縁膜の表面から前記第１の多結晶シリコン膜の表面
    までの距離をａ、前記第２の多結晶シリコン膜の形成時
    の膜厚をｂ、前記第１の多結晶シリコン膜の相互間の距
    離をｃとする場合、ｂ≦ａ＝ｘ＜ｃ／２の関係を満たす
    ことを特徴とする請求項７記載の半導体装置の製造方
    法。
  9. 【請求項９】 前記第１の多結晶シリコン膜と前記第２
    の多結晶シリコン膜は同種の不純物がドーピングされて
    いることを特徴とする請求項７記載の半導体装置の製造
    方法。
  10. 【請求項１０】 前記側壁スペーサは異方性ドライエッ
    チングにより形成されることを特徴とする請求項７記載
    の半導体装置の製造方法。
  11. 【請求項１１】 半導体基板上にゲート酸化膜が形成さ
    れる工程と、 前記ゲート酸化膜上に第１の多結晶シリコン膜が形成さ
    れる工程と、 前記第１の多結晶シリコン膜上に第１の絶縁膜が形成さ
    れてパターニングされる工程と、 前記パターニングされた第１の絶縁膜をマスクとして、
    前記第１の多結晶シリコン膜及び前記ゲート酸化膜が除
    去され、前記半導体基板の表面が露出される工程と、 前記露出された領域の半導体基板が所望の深さまで除去
    され、前記半導体基板内に溝部が形成される工程と、 前記半導体基板及び前記第１の多結晶シリコン膜の露出
    された面上に酸化膜が形成される工程と、 全面に第２の絶縁膜が形成され、前記溝部が埋め込まれ
    る工程と、 前記第２の絶縁膜が平坦化され、前記第１の絶縁膜の表
    面が露出される工程と、 前記第１の絶縁膜が除去される工程と、 前記第２の絶縁膜及び前記酸化膜が除去され、前記第１
    の多結晶シリコン膜の上部が露出される工程と、 前記露出された第１の多結晶シリコン膜の上部を覆うよ
    うに、第３の絶縁膜が形成される工程と、 全面に第２の多結晶シリコン膜が形成される工程と、 前記第２の多結晶シリコン膜及び前記第３の絶縁膜が除
    去され、前記第１の多結晶シリコン膜の側面に前記第３
    の絶縁膜を介して側壁スペーサが形成される工程と、 前記側壁スペーサ及び前記第１の多結晶シリコン膜の一
    部がエッチバックされ、側壁スペーサの上部及び第１の
    多結晶シリコン膜の上端部に凹部が形成される工程と、 全面にＯＮＯ膜が形成される工程とを含むことを特徴と
    する半導体装置の製造方法。
  12. 【請求項１２】 前記側壁スペーサの厚さをｘ、前記第
    １の絶縁膜の表面から前記第１の多結晶シリコン膜の表
    面までの距離をａ、前記第２の多結晶シリコン膜の形成
    時の膜厚をｂ、前記第１の多結晶シリコン膜の相互間の
    距離をｃとする場合、ｂ≦ａ＝ｘ＜ｃ／２の関係を満た
    すことを特徴とする請求項１１記載の半導体装置の製造
    方法。
  13. 【請求項１３】 前記第１の多結晶シリコン膜と前記第
    ２の多結晶シリコン膜は同種の不純物がドーピングされ
    ていることを特徴とする請求項１１記載の半導体装置の
    製造方法。
  14. 【請求項１４】 前記側壁スペーサは異方性ドライエッ
    チングにより形成されることを特徴とする請求項１１記
    載の半導体装置の製造方法。
  15. 【請求項１５】 前記第２の絶縁膜の膜厚は２０Å乃至
    ４０Åであることを特徴とする請求項１１記載の半導体
    装置の製造方法。
JP2000001834A 2000-01-07 2000-01-07 半導体装置及びその製造方法 Pending JP2001196476A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000001834A JP2001196476A (ja) 2000-01-07 2000-01-07 半導体装置及びその製造方法
US09/494,435 US6235589B1 (en) 2000-01-07 2000-01-31 Method of making non-volatile memory with polysilicon spacers
US09/814,702 US20010019152A1 (en) 2000-01-07 2001-03-23 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000001834A JP2001196476A (ja) 2000-01-07 2000-01-07 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2001196476A true JP2001196476A (ja) 2001-07-19

Family

ID=18531018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000001834A Pending JP2001196476A (ja) 2000-01-07 2000-01-07 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US6235589B1 (ja)
JP (1) JP2001196476A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016048731A (ja) * 2014-08-27 2016-04-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3785003B2 (ja) * 1999-09-20 2006-06-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
TW552669B (en) * 2000-06-19 2003-09-11 Infineon Technologies Corp Process for etching polysilicon gate stacks with raised shallow trench isolation structures
IT1318145B1 (it) * 2000-07-11 2003-07-23 St Microelectronics Srl Processo per fabbricare una cella di memoria non-volatile con unaregione di gate flottante autoallineata all'isolamento e con un alto
US6620681B1 (en) * 2000-09-08 2003-09-16 Samsung Electronics Co., Ltd. Semiconductor device having desired gate profile and method of making the same
US6605506B2 (en) * 2001-01-29 2003-08-12 Silicon-Based Technology Corp. Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays
US20020130357A1 (en) * 2001-03-14 2002-09-19 Hurley Kelly T. Self-aligned floating gate flash cell system and method
US6642570B2 (en) * 2001-05-09 2003-11-04 Vanguard International Semiconductor Corp. Structure of flash memory with high coupling ratio
US6537880B1 (en) * 2001-09-13 2003-03-25 Vanguard International Semiconductor Corporation Method of fabricating a high density NAND stacked gate flash memory device having narrow pitch isolation and large capacitance between control and floating gates
KR100462175B1 (ko) * 2002-02-08 2004-12-16 삼성전자주식회사 부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그제조방법
US6579761B1 (en) * 2002-08-20 2003-06-17 Taiwan Semiconductor Manufacturing Company Method to improve the coupling ratio of top gate to floating gate in flash
AU2003242901A1 (en) * 2002-06-20 2004-01-06 Koninklijke Philips Electronics N.V. Conductive spacers extended floating gates
JP3699956B2 (ja) * 2002-11-29 2005-09-28 株式会社東芝 半導体装置の製造方法
US7141485B2 (en) * 2003-06-13 2006-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation structure with low sidewall capacitance for high speed integrated circuits
KR100541554B1 (ko) * 2003-12-09 2006-01-12 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
US7348236B2 (en) * 2004-06-28 2008-03-25 Micron Technology, Inc. Formation of memory cells and select gates of NAND memory arrays
KR20060008555A (ko) * 2004-07-21 2006-01-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20060046402A1 (en) * 2004-08-31 2006-03-02 Micron Technology, Inc. Flash cell structures and methods of formation
KR100624912B1 (ko) * 2005-03-22 2006-09-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP4250617B2 (ja) * 2005-06-08 2009-04-08 株式会社東芝 不揮発性半導体記憶装置とその製造方法
JP2007258510A (ja) * 2006-03-24 2007-10-04 Toshiba Corp 半導体装置の製造方法
JP2007305749A (ja) * 2006-05-10 2007-11-22 Toshiba Corp 半導体装置およびその製造方法
US8809932B2 (en) * 2007-03-26 2014-08-19 Samsung Electronics Co., Ltd. Semiconductor memory device, method of fabricating the same, and devices employing the semiconductor memory device
KR100885891B1 (ko) * 2007-04-30 2009-02-26 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1191566B (it) * 1986-06-27 1988-03-23 Sgs Microelettronica Spa Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione
US5268585A (en) * 1991-07-01 1993-12-07 Sharp Kabushiki Kaisha Non-volatile memory and method of manufacturing the same
JPH0758221A (ja) 1993-08-17 1995-03-03 Toshiba Corp 不揮発性半導体記憶素子
KR100239459B1 (ko) * 1996-12-26 2000-01-15 김영환 반도체 메모리 소자 및 그 제조방법
JP3544308B2 (ja) * 1998-11-05 2004-07-21 富士通株式会社 不揮発性半導体記憶装置の製造方法
TW407381B (en) * 1999-03-01 2000-10-01 United Microelectronics Corp Manufacture of the flash memory cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016048731A (ja) * 2014-08-27 2016-04-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US6235589B1 (en) 2001-05-22
US20010019152A1 (en) 2001-09-06

Similar Documents

Publication Publication Date Title
JP2001196476A (ja) 半導体装置及びその製造方法
TW478108B (en) Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region and integrated circuit devices formed thereby
KR0135803B1 (ko) 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법
JP2001102467A (ja) フローティングゲートメモリセルの半導体メモリアレイ、このアレイを形成する自己整合方法、不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法
TW425668B (en) Self-aligned contact process
JP2557592B2 (ja) 半導体メモリセルの製造方法
JPH06318562A (ja) 半導体装置およびその製造方法
JP3967097B2 (ja) フラッシュメモリ素子のセル製造方法
JP3298509B2 (ja) 半導体装置の製造方法
JPH09205154A (ja) 半導体装置及びその製造方法
TW465028B (en) Semiconductor device and method of production thereof
JP2002076300A (ja) 半導体装置およびその製造方法
KR20030006997A (ko) 비휘발성 반도체 기억 장치 및 그 제조 방법
US7557042B2 (en) Method for making a semiconductor device with reduced spacing
KR0166491B1 (ko) 반도체 소자의 캐패시터 제조방법
JP2770343B2 (ja) 半導体記憶装置の製造方法
JP3330700B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JPH1050950A (ja) 半導体集積回路装置の製造方法
KR100880340B1 (ko) 플래쉬 메모리 소자의 제조 방법
JP2003258136A (ja) フラッシュメモリ装置の製造方法
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
JP3597415B2 (ja) キャパシタを有する半導体メモリセルの製造方法
KR0159018B1 (ko) 반도체소자의 캐패시터 제조방법
JP2000101052A (ja) 半導体記憶装置およびその製造方法
KR100215695B1 (ko) 반도체 소자의 캐패시터 제조방법