JP2000101052A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】微細化に適し、より簡略化された製造工程で形
成可能である、フローティングゲート型の不揮発性半導
体記憶装置およびその製造方法を提供する。 【解決手段】半導体基板１上に形成された複数の素子形
成領域と、前記素子形成領域を相互に隔離する、絶縁膜
９が埋め込まれた素子分離用溝２と、前記素子形成領域
の上層に形成されたトンネル絶縁膜５と、導電体からな
るフローティングゲート１５と、中間絶縁膜１６と、導
電体からなるコントロールゲート１９と、前記素子形成
領域の表面に所定の間隔をあけて形成された、ソース／
ドレイン領域とを有する半導体記憶装置において、前記
フローティングゲート１５は単層の導電体層からなり、
その上端が、前記素子分離用溝２内の前記絶縁膜９の上
端よりも高い位置にある半導体記憶装置およびその製造
方法。
成可能である、フローティングゲート型の不揮発性半導
体記憶装置およびその製造方法を提供する。 【解決手段】半導体基板１上に形成された複数の素子形
成領域と、前記素子形成領域を相互に隔離する、絶縁膜
９が埋め込まれた素子分離用溝２と、前記素子形成領域
の上層に形成されたトンネル絶縁膜５と、導電体からな
るフローティングゲート１５と、中間絶縁膜１６と、導
電体からなるコントロールゲート１９と、前記素子形成
領域の表面に所定の間隔をあけて形成された、ソース／
ドレイン領域とを有する半導体記憶装置において、前記
フローティングゲート１５は単層の導電体層からなり、
その上端が、前記素子分離用溝２内の前記絶縁膜９の上
端よりも高い位置にある半導体記憶装置およびその製造
方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、特に、微細化に適し、より簡
略化された製造工程で形成することが可能であるフロー
ティングゲート型不揮発性半導体記憶装置およびその製
造方法に関する。
よびその製造方法に関し、特に、微細化に適し、より簡
略化された製造工程で形成することが可能であるフロー
ティングゲート型不揮発性半導体記憶装置およびその製
造方法に関する。
【０００２】
【従来の技術】半導体基板上に素子分離のためのトレン
チ（ＳＴＩ；ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌ
ａｔｉｏｎ）を形成し、フローティングゲート型のメモ
リセルを形成する方法としては、例えば、Ｋ．Ｓｈｉｍ
ｉｚｕ，ｅｔ．ａｌ．の方法（ＩＥＥＥ Ｔｅｃｈ．Ｄ
ｉｇ．ｏｆ ＩＥＤＭ，ｐｐ．２７１，１９９７．）あ
るいは特開平１０−１２７５０号公報記載の方法があ
る。
チ（ＳＴＩ；ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌ
ａｔｉｏｎ）を形成し、フローティングゲート型のメモ
リセルを形成する方法としては、例えば、Ｋ．Ｓｈｉｍ
ｉｚｕ，ｅｔ．ａｌ．の方法（ＩＥＥＥ Ｔｅｃｈ．Ｄ
ｉｇ．ｏｆ ＩＥＤＭ，ｐｐ．２７１，１９９７．）あ
るいは特開平１０−１２７５０号公報記載の方法があ
る。
【０００３】図５（Ａ）に、従来のフローティングゲー
ト型の不揮発性半導体記憶装置の断面図の例を示す。図
５（Ａ）の半導体記憶装置においては、半導体基板（シ
リコン基板）１の表面に素子分離用のトレンチ２が形成
され、素子分離がなされている。素子形成間隔の広い周
辺回路部３には、ファーストポリシリコン層６、セカン
ドポリシリコン層１０およびタングステンシリサイド層
１８が積層されたゲート電極１４が形成されている。素
子形成間隔の狭いメモリセル部４には、シリコン基板１
上にトンネル酸化膜５を介して、２層のポリシリコン層
からなるフローティングゲート１５、中間絶縁膜として
のＯＮＯ膜１６、およびサードポリシリコン層１７とタ
ングステンシリサイド層１８が積層されたコントロール
ゲート１９が形成されている。
ト型の不揮発性半導体記憶装置の断面図の例を示す。図
５（Ａ）の半導体記憶装置においては、半導体基板（シ
リコン基板）１の表面に素子分離用のトレンチ２が形成
され、素子分離がなされている。素子形成間隔の広い周
辺回路部３には、ファーストポリシリコン層６、セカン
ドポリシリコン層１０およびタングステンシリサイド層
１８が積層されたゲート電極１４が形成されている。素
子形成間隔の狭いメモリセル部４には、シリコン基板１
上にトンネル酸化膜５を介して、２層のポリシリコン層
からなるフローティングゲート１５、中間絶縁膜として
のＯＮＯ膜１６、およびサードポリシリコン層１７とタ
ングステンシリサイド層１８が積層されたコントロール
ゲート１９が形成されている。
【０００４】図５（Ｂ）〜図１０（Ｂ）に、上記のＫ．
Ｓｈｉｍｉｚｕ，ｅｔ．ａｌ．のメモリセル形成方法
と、周辺回路部のゲート電極形成とを組み合わせて実施
し、図５（Ａ）に示す半導体記憶装置を製造する場合の
製造方法について示す。まず、図５（Ｂ）に示すよう
に、シリコン基板１上に膜厚５〜１０ｎｍ程度の熱酸化
膜を形成する。この熱酸化膜はメモリセル部４において
トンネル酸化膜５、周辺回路部３においてゲート酸化膜
となる。
Ｓｈｉｍｉｚｕ，ｅｔ．ａｌ．のメモリセル形成方法
と、周辺回路部のゲート電極形成とを組み合わせて実施
し、図５（Ａ）に示す半導体記憶装置を製造する場合の
製造方法について示す。まず、図５（Ｂ）に示すよう
に、シリコン基板１上に膜厚５〜１０ｎｍ程度の熱酸化
膜を形成する。この熱酸化膜はメモリセル部４において
トンネル酸化膜５、周辺回路部３においてゲート酸化膜
となる。
【０００５】トンネル酸化膜５の上層に、例えば減圧Ｃ
ＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔ
ｉｏｎ）法により、ファーストポリシリコン層６を形成
する。その上層に、例えば減圧ＣＶＤ法によりシリコン
窒化膜（Ｓｉ3 Ｎ4 膜）７を形成する。Ｓｉ3 Ｎ4 膜７
の上層にレジストを堆積させ、素子形成領域にレジスト
が残るようにレジストのパターニングを行う。その後、
レジスト８をマスクとしてＳｉ3 Ｎ4 膜７にエッチング
を行い、レジスト８を除去する。
ＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔ
ｉｏｎ）法により、ファーストポリシリコン層６を形成
する。その上層に、例えば減圧ＣＶＤ法によりシリコン
窒化膜（Ｓｉ3 Ｎ4 膜）７を形成する。Ｓｉ3 Ｎ4 膜７
の上層にレジストを堆積させ、素子形成領域にレジスト
が残るようにレジストのパターニングを行う。その後、
レジスト８をマスクとしてＳｉ3 Ｎ4 膜７にエッチング
を行い、レジスト８を除去する。
【０００６】次に、図６（Ａ）に示すように、パターニ
ングされたＳｉ3 Ｎ4 膜７をマスクとして、ファースト
ポリシリコン層６、トンネル酸化膜５およびシリコン基
板１のエッチングを行う。これにより、素子分離領域に
トレンチ２が形成される。図６（Ｂ）に示すように、例
えばＥＣＲプラズマ装置を用いたプラズマＣＶＤ法によ
り、トレンチ２を埋め込むように全面に酸化膜（ＳｉＯ
2 膜）９を堆積させる。続いて、化学的機械研磨（ＣＭ
Ｐ；ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌ
ｉｓｈｉｎｇ）を行い、表面を平坦化させる。
ングされたＳｉ3 Ｎ4 膜７をマスクとして、ファースト
ポリシリコン層６、トンネル酸化膜５およびシリコン基
板１のエッチングを行う。これにより、素子分離領域に
トレンチ２が形成される。図６（Ｂ）に示すように、例
えばＥＣＲプラズマ装置を用いたプラズマＣＶＤ法によ
り、トレンチ２を埋め込むように全面に酸化膜（ＳｉＯ
2 膜）９を堆積させる。続いて、化学的機械研磨（ＣＭ
Ｐ；ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌ
ｉｓｈｉｎｇ）を行い、表面を平坦化させる。
【０００７】次に、図７（Ａ）に示すように、例えばホ
ットリン酸（７０℃）を用いたウェットエッチングによ
りＳｉ3 Ｎ4 膜７を除去する。図７（Ｂ）に示すよう
に、ファーストポリシリコン層６の上層の全面に、セカ
ンドポリシリコン層１０を形成する。図８（Ａ）に示す
ように、セカンドポリシリコン層１０の上層にマスクＳ
ｉ3Ｎ4 膜１１を形成してから、レジスト１２を用いて
マスクＳｉ3 Ｎ4 膜１１のパターニングを行う。その
後、レジスト１２を除去する。
ットリン酸（７０℃）を用いたウェットエッチングによ
りＳｉ3 Ｎ4 膜７を除去する。図７（Ｂ）に示すよう
に、ファーストポリシリコン層６の上層の全面に、セカ
ンドポリシリコン層１０を形成する。図８（Ａ）に示す
ように、セカンドポリシリコン層１０の上層にマスクＳ
ｉ3Ｎ4 膜１１を形成してから、レジスト１２を用いて
マスクＳｉ3 Ｎ4 膜１１のパターニングを行う。その
後、レジスト１２を除去する。
【０００８】図８（Ｂ）に示すように、マスクＳｉ3 Ｎ
4 膜１１にサイドウォール（スペーサー）１３を設ける
ため、全面にＳｉ3 Ｎ4 膜を形成してから（不図示）、
エッチバックを行う。これにより、サイドウォール１３
が形成され、下地のポリシリコン層１０に狭いパターン
間隔で加工を行うことが可能となる。次に、図９（Ａ）
に示すように、サイドウォール１３を含むマスクＳｉ3
Ｎ4膜１１をマスクとして、セカンドポリシリコン層１
０およびファーストポリシリコン層６のエッチングを行
う。
4 膜１１にサイドウォール（スペーサー）１３を設ける
ため、全面にＳｉ3 Ｎ4 膜を形成してから（不図示）、
エッチバックを行う。これにより、サイドウォール１３
が形成され、下地のポリシリコン層１０に狭いパターン
間隔で加工を行うことが可能となる。次に、図９（Ａ）
に示すように、サイドウォール１３を含むマスクＳｉ3
Ｎ4膜１１をマスクとして、セカンドポリシリコン層１
０およびファーストポリシリコン層６のエッチングを行
う。
【０００９】その後、図９（Ｂ）に示すように、例えば
ホットリン酸を用いたウェットエッチングにより、マス
クＳｉ3 Ｎ4 膜１１およびサイドウォール１３を除去す
る。これにより、周辺回路部３にゲート電極１４が形成
され、メモリセル部４にフローティングゲート１５が形
成される。次に、図１０（Ａ）に示すように、全面にＳ
ｉＯ2 膜／Ｓｉ3 Ｎ4 膜／ＳｉＯ2 膜の３層が積層され
たＯＮＯ膜１６を形成してから、周辺回路部３のＯＮＯ
膜１６を除去する。
ホットリン酸を用いたウェットエッチングにより、マス
クＳｉ3 Ｎ4 膜１１およびサイドウォール１３を除去す
る。これにより、周辺回路部３にゲート電極１４が形成
され、メモリセル部４にフローティングゲート１５が形
成される。次に、図１０（Ａ）に示すように、全面にＳ
ｉＯ2 膜／Ｓｉ3 Ｎ4 膜／ＳｉＯ2 膜の３層が積層され
たＯＮＯ膜１６を形成してから、周辺回路部３のＯＮＯ
膜１６を除去する。
【００１０】続いて、図１０（Ｂ）に示すように、全面
にサードポリシリコン層１７を形成してから、メモリセ
ル部４のサードポリシリコン層１７のみ残してサードポ
リシリコン層１７を除去する。これにより、メモリセル
部４にコントロールゲート１９が形成される。さらに、
図５（Ａ）に示すように、周辺回路部３のセカンドポリ
シリコン層１０の上層、およびメモリセル部４のサード
ポリシリコン層１７の上層にタングステンシリサイド層
１８を形成する。これにより、周辺回路部３のゲート電
極１４およびメモリセル部４のコントロールゲート１９
が低抵抗化される。
にサードポリシリコン層１７を形成してから、メモリセ
ル部４のサードポリシリコン層１７のみ残してサードポ
リシリコン層１７を除去する。これにより、メモリセル
部４にコントロールゲート１９が形成される。さらに、
図５（Ａ）に示すように、周辺回路部３のセカンドポリ
シリコン層１０の上層、およびメモリセル部４のサード
ポリシリコン層１７の上層にタングステンシリサイド層
１８を形成する。これにより、周辺回路部３のゲート電
極１４およびメモリセル部４のコントロールゲート１９
が低抵抗化される。
【００１１】上記の工程により、素子形成間隔が広い周
辺回路部３にゲート電極１４が形成され、素子形成間隔
が狭いメモリセル部４にフローティングゲート型の電界
効果トランジスタが形成される。また、特開平１０−１
２７５０号公報記載の方法によれば、コントロールゲー
トはポリシリコン層からなり、ポリシリコン層の上層に
シリサイド層は形成されないが、上記のＫ．Ｓｈｉｍｉ
ｚｕ，ｅｔ．ａｌ．の方法と同様に、自己整合的にフロ
ーティングゲートとトレンチが形成され、フローティン
グゲートは２層ポリシリコン構造となる。
辺回路部３にゲート電極１４が形成され、素子形成間隔
が狭いメモリセル部４にフローティングゲート型の電界
効果トランジスタが形成される。また、特開平１０−１
２７５０号公報記載の方法によれば、コントロールゲー
トはポリシリコン層からなり、ポリシリコン層の上層に
シリサイド層は形成されないが、上記のＫ．Ｓｈｉｍｉ
ｚｕ，ｅｔ．ａｌ．の方法と同様に、自己整合的にフロ
ーティングゲートとトレンチが形成され、フローティン
グゲートは２層ポリシリコン構造となる。
【００１２】
【発明が解決しようとする課題】上記の従来の半導体記
憶装置の製造方法によれば、周辺回路部３のゲート電極
１４を構成するファーストポリシリコン層６を形成した
後、素子分離用トレンチ２を周辺回路部３およびメモリ
セル部４に同時に形成する。エッチングを行い素子分離
用トレンチ２を形成するには、周辺回路部３のファース
トポリシリコン層６は薄く形成することが好ましい。し
かしながら、メモリセル部４においては、フローティン
グゲート１５とコントロールゲート１９の容量結合を十
分に確保するため、フローティングゲート１５の上端が
素子分離領域２の上端よりも高くなるようにメモリセル
を形成することが好ましい。
憶装置の製造方法によれば、周辺回路部３のゲート電極
１４を構成するファーストポリシリコン層６を形成した
後、素子分離用トレンチ２を周辺回路部３およびメモリ
セル部４に同時に形成する。エッチングを行い素子分離
用トレンチ２を形成するには、周辺回路部３のファース
トポリシリコン層６は薄く形成することが好ましい。し
かしながら、メモリセル部４においては、フローティン
グゲート１５とコントロールゲート１９の容量結合を十
分に確保するため、フローティングゲート１５の上端が
素子分離領域２の上端よりも高くなるようにメモリセル
を形成することが好ましい。
【００１３】これは、メモリセル面積が広い場合には、
フローティングゲート１５の上面のみでフローティング
ゲート１５とコントロールゲート１９の容量結合を十分
に確保することが可能であるが、メモリセルが微細化さ
れるとフローティングゲート１５の上面のみではフロー
ティングゲート１５とコントロールゲート１９の容量結
合を十分に確保することができなくなるためである。こ
の容量結合が不足すると、メモリセルで安定した書き込
み動作を行うことができなくなり、装置の信頼性が低下
する。フローティングゲート１５の上端を素子分離領域
２の上端よりも高くし、中間絶縁膜１６を介してフロー
ティングゲート１５を被覆するようにコントロールゲー
ト１９を形成することにより、フローティングゲート１
５の上面と側面の一部でコントロールゲート１９との容
量結合が確保される。
フローティングゲート１５の上面のみでフローティング
ゲート１５とコントロールゲート１９の容量結合を十分
に確保することが可能であるが、メモリセルが微細化さ
れるとフローティングゲート１５の上面のみではフロー
ティングゲート１５とコントロールゲート１９の容量結
合を十分に確保することができなくなるためである。こ
の容量結合が不足すると、メモリセルで安定した書き込
み動作を行うことができなくなり、装置の信頼性が低下
する。フローティングゲート１５の上端を素子分離領域
２の上端よりも高くし、中間絶縁膜１６を介してフロー
ティングゲート１５を被覆するようにコントロールゲー
ト１９を形成することにより、フローティングゲート１
５の上面と側面の一部でコントロールゲート１９との容
量結合が確保される。
【００１４】上記の要因から必然的に、メモリセル部４
のフローティングゲート１５はファーストポリシリコン
層６に、さらにポリシリコン層（セカンドポリシリコン
層１０）を積層させた２層ポリシリコン構造となる。フ
ローティングゲート１５のファーストポリシリコン層６
は、トレンチ２を形成する際に自己整合的にエッチング
されるが、セカンドポリシリコン層１０のエッチングは
マスクＳｉ3 Ｎ4 膜１１（およびサイドウォール１３）
を用いて、別途に行われる。したがって、セカンドポリ
シリコン層１０にファーストポリシリコン層６と同程度
に高精度で、微細パターンを形成することは困難であ
る。
のフローティングゲート１５はファーストポリシリコン
層６に、さらにポリシリコン層（セカンドポリシリコン
層１０）を積層させた２層ポリシリコン構造となる。フ
ローティングゲート１５のファーストポリシリコン層６
は、トレンチ２を形成する際に自己整合的にエッチング
されるが、セカンドポリシリコン層１０のエッチングは
マスクＳｉ3 Ｎ4 膜１１（およびサイドウォール１３）
を用いて、別途に行われる。したがって、セカンドポリ
シリコン層１０にファーストポリシリコン層６と同程度
に高精度で、微細パターンを形成することは困難であ
る。
【００１５】また、上記の従来の製造方法のように、周
辺回路部３のゲートポリシリコンとメモリセル部４のフ
ローティングゲート（但し、２層ポリシリコンの下層）
とを、ファーストポリシリコン層６として製造工程を共
有化させて形成する場合には、素子分離領域（ＳＴＩ）
を形成する前に周辺回路部３のチャネル形成領域に不純
物を拡散させる。ＳＴＩの形成は数回の熱処理を伴い、
例えば、トレンチ形成時にシリコン基板１に与えられる
ダメージを回復させるための熱酸化工程や、埋め込み酸
化膜９を堆積させた後のアニール工程等が挙げられる。
したがって、周辺回路部３のチャネル形成領域に拡散さ
れた不純物が、ＳＴＩ形成のための熱処理工程によって
再分散し、良好な不純物プロファイルが得られなくなる
という問題もある。
辺回路部３のゲートポリシリコンとメモリセル部４のフ
ローティングゲート（但し、２層ポリシリコンの下層）
とを、ファーストポリシリコン層６として製造工程を共
有化させて形成する場合には、素子分離領域（ＳＴＩ）
を形成する前に周辺回路部３のチャネル形成領域に不純
物を拡散させる。ＳＴＩの形成は数回の熱処理を伴い、
例えば、トレンチ形成時にシリコン基板１に与えられる
ダメージを回復させるための熱酸化工程や、埋め込み酸
化膜９を堆積させた後のアニール工程等が挙げられる。
したがって、周辺回路部３のチャネル形成領域に拡散さ
れた不純物が、ＳＴＩ形成のための熱処理工程によって
再分散し、良好な不純物プロファイルが得られなくなる
という問題もある。
【００１６】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、フローティングゲート
と素子分離用トレンチ（ＳＴＩ）が自己整合的に形成さ
れ、メモリセルが微細化された不揮発性半導体記憶装置
を提供することを目的とする。また、本発明は、周辺回
路部のチャネル形成領域あるいは不純物拡散領域の不純
物拡散プロファイルが良好である不揮発性半導体記憶装
置を提供することを目的とする。本発明は、同一基板上
に素子形成間隔の広い周辺回路部と、素子形成間隔が狭
く微細化されたメモリセル部を、より簡略化された製造
工程で製造することができる不揮発性半導体記憶装置の
製造方法を提供することを目的とする。
のであり、したがって本発明は、フローティングゲート
と素子分離用トレンチ（ＳＴＩ）が自己整合的に形成さ
れ、メモリセルが微細化された不揮発性半導体記憶装置
を提供することを目的とする。また、本発明は、周辺回
路部のチャネル形成領域あるいは不純物拡散領域の不純
物拡散プロファイルが良好である不揮発性半導体記憶装
置を提供することを目的とする。本発明は、同一基板上
に素子形成間隔の広い周辺回路部と、素子形成間隔が狭
く微細化されたメモリセル部を、より簡略化された製造
工程で製造することができる不揮発性半導体記憶装置の
製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体記憶装置は、半導体基板上に形成さ
れた複数の素子形成領域と、前記素子形成領域を相互に
隔離する、絶縁膜が埋め込まれた素子分離用溝（トレン
チ）と、前記素子形成領域の上層に形成されたトンネル
絶縁膜と、前記トンネル絶縁膜の上層に形成された、導
電体からなるフローティングゲートと、前記フローティ
ングゲートの上面および側面を被覆する中間絶縁膜と、
前記中間絶縁膜の上層に形成された、導電体からなるコ
ントロールゲートと、前記素子形成領域の表面に所定の
間隔をあけて形成された、ソース領域およびドレイン領
域とを有する半導体記憶装置において、前記フローティ
ングゲートは単層の導電体層からなり、前記フローティ
ングゲートの上端は、前記素子分離用溝に埋め込まれた
前記絶縁膜の上端よりも高い位置にあることを特徴とす
る。
め、本発明の半導体記憶装置は、半導体基板上に形成さ
れた複数の素子形成領域と、前記素子形成領域を相互に
隔離する、絶縁膜が埋め込まれた素子分離用溝（トレン
チ）と、前記素子形成領域の上層に形成されたトンネル
絶縁膜と、前記トンネル絶縁膜の上層に形成された、導
電体からなるフローティングゲートと、前記フローティ
ングゲートの上面および側面を被覆する中間絶縁膜と、
前記中間絶縁膜の上層に形成された、導電体からなるコ
ントロールゲートと、前記素子形成領域の表面に所定の
間隔をあけて形成された、ソース領域およびドレイン領
域とを有する半導体記憶装置において、前記フローティ
ングゲートは単層の導電体層からなり、前記フローティ
ングゲートの上端は、前記素子分離用溝に埋め込まれた
前記絶縁膜の上端よりも高い位置にあることを特徴とす
る。
【００１８】本発明の半導体記憶装置は、好適には、前
記フローティングゲートはポリシリコンからなることを
特徴とする。また、本発明の半導体記憶装置は、好適に
は、前記コントロールゲートはポリシリコンからなるこ
とを特徴とする。あるいは、本発明の半導体記憶装置
は、好適には、前記コントロールゲートは、ポリシリコ
ン層と、前記ポリシリコン層の上層に積層された高融点
金属シリサイド層からなることを特徴とする。
記フローティングゲートはポリシリコンからなることを
特徴とする。また、本発明の半導体記憶装置は、好適に
は、前記コントロールゲートはポリシリコンからなるこ
とを特徴とする。あるいは、本発明の半導体記憶装置
は、好適には、前記コントロールゲートは、ポリシリコ
ン層と、前記ポリシリコン層の上層に積層された高融点
金属シリサイド層からなることを特徴とする。
【００１９】これにより、２層ポリシリコン構造のフロ
ーティングゲートを形成しなくても、トレンチにより相
互に素子分離されたメモリセル部を形成することが可能
となる。また、本発明の半導体記憶装置によれば、フロ
ーティングゲートの上面および側面で、コントロールゲ
ートとの容量結合が確保されるため、メモリセルを微細
化することができる。
ーティングゲートを形成しなくても、トレンチにより相
互に素子分離されたメモリセル部を形成することが可能
となる。また、本発明の半導体記憶装置によれば、フロ
ーティングゲートの上面および側面で、コントロールゲ
ートとの容量結合が確保されるため、メモリセルを微細
化することができる。
【００２０】さらに、上記の目的を達成するため、本発
明の半導体記憶装置の製造方法は、半導体基板上にトン
ネル絶縁膜を形成する工程と、前記トンネル絶縁膜の上
層に第１の導電体層を形成する工程と、前記第１の導電
体層の上層にストッパー層を形成する工程と、前記スト
ッパー層、前記第１の導電体層および前記半導体基板に
エッチングを行い、前記第１の導電体層からなるフロー
ティングゲートを自己整合的に形成しながら、素子分離
用溝（トレンチ）を形成する工程と、前記トレンチを埋
め込むように全面に絶縁膜を堆積させる工程と、前記絶
縁膜に前記ストッパー層が露出するまで化学的機械研磨
を行い、表面を平坦化させる工程と、前記トレンチ内の
前記絶縁膜にエッチバックを行い、前記絶縁膜の上端を
前記フローティングゲートの上端よりも低くする工程
と、少なくとも１つの前記素子形成領域上の前記第１の
導電体層を除去する工程と、前記ストッパー層を除去す
る工程と、前記フローティングゲートの上面および側面
を被覆する中間絶縁膜を形成する工程と、全面に第２の
導電体層を形成する工程と、前記第２の導電体層にエッ
チングを行い、前記フローティングゲートの上部にコン
トロールゲートを形成し、かつ、前記第１の導電体層が
除去された前記素子形成領域上にゲート電極を形成する
工程とを有することを特徴とする。
明の半導体記憶装置の製造方法は、半導体基板上にトン
ネル絶縁膜を形成する工程と、前記トンネル絶縁膜の上
層に第１の導電体層を形成する工程と、前記第１の導電
体層の上層にストッパー層を形成する工程と、前記スト
ッパー層、前記第１の導電体層および前記半導体基板に
エッチングを行い、前記第１の導電体層からなるフロー
ティングゲートを自己整合的に形成しながら、素子分離
用溝（トレンチ）を形成する工程と、前記トレンチを埋
め込むように全面に絶縁膜を堆積させる工程と、前記絶
縁膜に前記ストッパー層が露出するまで化学的機械研磨
を行い、表面を平坦化させる工程と、前記トレンチ内の
前記絶縁膜にエッチバックを行い、前記絶縁膜の上端を
前記フローティングゲートの上端よりも低くする工程
と、少なくとも１つの前記素子形成領域上の前記第１の
導電体層を除去する工程と、前記ストッパー層を除去す
る工程と、前記フローティングゲートの上面および側面
を被覆する中間絶縁膜を形成する工程と、全面に第２の
導電体層を形成する工程と、前記第２の導電体層にエッ
チングを行い、前記フローティングゲートの上部にコン
トロールゲートを形成し、かつ、前記第１の導電体層が
除去された前記素子形成領域上にゲート電極を形成する
工程とを有することを特徴とする。
【００２１】本発明の半導体記憶装置の製造方法は、好
適には、前記第１の導電体層を除去する工程は、素子形
成間隔が相対的に広い、周辺回路部にある素子形成領域
上の前記第１の導電体層を除去する工程であることを特
徴とする。また、本発明の半導体記憶装置の製造方法
は、好適には、前記第１の導電体層を形成する工程は、
ポリシリコン層を形成する工程であることを特徴とす
る。
適には、前記第１の導電体層を除去する工程は、素子形
成間隔が相対的に広い、周辺回路部にある素子形成領域
上の前記第１の導電体層を除去する工程であることを特
徴とする。また、本発明の半導体記憶装置の製造方法
は、好適には、前記第１の導電体層を形成する工程は、
ポリシリコン層を形成する工程であることを特徴とす
る。
【００２２】本発明の半導体記憶装置の製造方法は、好
適には、前記第２の導電体層を形成する工程は、ポリシ
リコン層を形成する工程であることを特徴とする。ある
いは、本発明の半導体記憶装置の製造方法は、好適に
は、前記第２の導電体層を形成する工程は、ポリシリコ
ン層を形成する工程と、前記ポリシリコン層の上層に高
融点金属層を積層させる工程と、前記高融点金属層に熱
処理を行い、シリサイド化する工程とを有することを特
徴とする。本発明の半導体記憶装置の製造方法は、好適
には、前記ストッパー層を形成する工程は、シリコン窒
化膜を形成する工程であることを特徴とする。
適には、前記第２の導電体層を形成する工程は、ポリシ
リコン層を形成する工程であることを特徴とする。ある
いは、本発明の半導体記憶装置の製造方法は、好適に
は、前記第２の導電体層を形成する工程は、ポリシリコ
ン層を形成する工程と、前記ポリシリコン層の上層に高
融点金属層を積層させる工程と、前記高融点金属層に熱
処理を行い、シリサイド化する工程とを有することを特
徴とする。本発明の半導体記憶装置の製造方法は、好適
には、前記ストッパー層を形成する工程は、シリコン窒
化膜を形成する工程であることを特徴とする。
【００２３】これにより、周辺回路部のポリサイド構造
のゲート電極と、メモリセル部のフローティングゲート
型電界効果トランジスタとを、より簡略化された製造工
程で製造することが可能となる。本発明の半導体記憶装
置の製造方法によれば、フローティングゲートを形成す
るために２層のポリシリコン層を積層させる必要がな
く、単層のポリシリコン層を形成すればよいため、製造
工程が簡略化される。
のゲート電極と、メモリセル部のフローティングゲート
型電界効果トランジスタとを、より簡略化された製造工
程で製造することが可能となる。本発明の半導体記憶装
置の製造方法によれば、フローティングゲートを形成す
るために２層のポリシリコン層を積層させる必要がな
く、単層のポリシリコン層を形成すればよいため、製造
工程が簡略化される。
【００２４】また、従来の製造方法によれば、フローテ
ィングゲートとして２層のポリシリコン層が形成され、
下層のポリシリコン層はトレンチ形成時に自己整合的に
パターニングされるが、上層のポリシリコン層は別途の
工程でパターニングされていた。したがって、上層のポ
リシリコン層に微細加工を施すことが困難となってい
た。本発明の半導体記憶装置の製造方法によれば、単層
のポリシリコン層からなるフローティングゲートが、ト
レンチ形成時に自己整合的にパターニングされるため、
より微細化されたメモリセルを形成することが可能とな
る。さらに、本発明の半導体記憶装置の製造方法によれ
ば、周辺回路部のチャネル形成領域や、ソース／ドレイ
ン領域等の不純物拡散領域に導入された不純物が、素子
分離用トレンチ形成時の熱処理工程により再拡散するの
を防止することができる。これにより、周辺回路部にお
いて良好な不純物プロファイルが得られ、半導体記憶装
置を微細化することが可能となる。
ィングゲートとして２層のポリシリコン層が形成され、
下層のポリシリコン層はトレンチ形成時に自己整合的に
パターニングされるが、上層のポリシリコン層は別途の
工程でパターニングされていた。したがって、上層のポ
リシリコン層に微細加工を施すことが困難となってい
た。本発明の半導体記憶装置の製造方法によれば、単層
のポリシリコン層からなるフローティングゲートが、ト
レンチ形成時に自己整合的にパターニングされるため、
より微細化されたメモリセルを形成することが可能とな
る。さらに、本発明の半導体記憶装置の製造方法によれ
ば、周辺回路部のチャネル形成領域や、ソース／ドレイ
ン領域等の不純物拡散領域に導入された不純物が、素子
分離用トレンチ形成時の熱処理工程により再拡散するの
を防止することができる。これにより、周辺回路部にお
いて良好な不純物プロファイルが得られ、半導体記憶装
置を微細化することが可能となる。
【００２５】
【発明の実施の形態】以下に、本発明の半導体記憶装置
およびその製造方法の実施の形態について、図面を参照
して説明する。図１（Ａ）は、本実施形態の半導体記憶
装置の断面図である。シリコン基板１の表面に素子分離
用のトレンチ２が形成され、周辺回路部３にはセカンド
ポリシリコン層１０とタングステンシリサイド層１８が
積層されたゲート電極１４が形成されている。メモリセ
ル部４にはシリコン基板１上にトンネル酸化膜５を介し
てフローティングゲート１５、中間絶縁膜としてのＯＮ
Ｏ膜１６、およびセカンドポリシリコン層１０とタング
ステンシリサイド層１８が積層されたコントロールゲー
ト１９が形成されている。本実施形態の半導体記憶装置
においては、フローティングゲート１５は単層のポリシ
リコン層からなり、フローティングゲート１５の上端
は、トレンチ２内のＳｉＯ2 膜９の上端よりも高い位置
に形成されている。
およびその製造方法の実施の形態について、図面を参照
して説明する。図１（Ａ）は、本実施形態の半導体記憶
装置の断面図である。シリコン基板１の表面に素子分離
用のトレンチ２が形成され、周辺回路部３にはセカンド
ポリシリコン層１０とタングステンシリサイド層１８が
積層されたゲート電極１４が形成されている。メモリセ
ル部４にはシリコン基板１上にトンネル酸化膜５を介し
てフローティングゲート１５、中間絶縁膜としてのＯＮ
Ｏ膜１６、およびセカンドポリシリコン層１０とタング
ステンシリサイド層１８が積層されたコントロールゲー
ト１９が形成されている。本実施形態の半導体記憶装置
においては、フローティングゲート１５は単層のポリシ
リコン層からなり、フローティングゲート１５の上端
は、トレンチ２内のＳｉＯ2 膜９の上端よりも高い位置
に形成されている。
【００２６】次に、上記の本実施形態の半導体記憶装置
の製造方法について説明する。まず、図１（Ｂ）に示す
ように、シリコン基板１上に膜厚５〜１０ｎｍ程度の熱
酸化膜を形成する。この熱酸化膜は、メモリセル部４に
おいてトンネル酸化膜５となる。トンネル酸化膜５の上
層に、例えば減圧ＣＶＤ法により、ファーストポリシリ
コン層６を形成する。その上層に、例えば減圧ＣＶＤ法
によりＳｉ3 Ｎ4 膜７を形成する。Ｓｉ3 Ｎ4 膜７の上
層にレジスト８を堆積させ、素子形成領域にレジスト８
が残るようにレジスト８のパターニングを行う。その
後、レジスト８をマスクとしてＳｉ3 Ｎ4 膜７にエッチ
ングを行い、レジスト８を除去する。
の製造方法について説明する。まず、図１（Ｂ）に示す
ように、シリコン基板１上に膜厚５〜１０ｎｍ程度の熱
酸化膜を形成する。この熱酸化膜は、メモリセル部４に
おいてトンネル酸化膜５となる。トンネル酸化膜５の上
層に、例えば減圧ＣＶＤ法により、ファーストポリシリ
コン層６を形成する。その上層に、例えば減圧ＣＶＤ法
によりＳｉ3 Ｎ4 膜７を形成する。Ｓｉ3 Ｎ4 膜７の上
層にレジスト８を堆積させ、素子形成領域にレジスト８
が残るようにレジスト８のパターニングを行う。その
後、レジスト８をマスクとしてＳｉ3 Ｎ4 膜７にエッチ
ングを行い、レジスト８を除去する。
【００２７】次に、図２（Ａ）に示すように、パターニ
ングされたＳｉ3 Ｎ4 膜７をマスクとして、ファースト
ポリシリコン層６、トンネル酸化膜５およびシリコン基
板１のエッチングを行う。これにより、素子分離領域に
トレンチ２が形成される。図２（Ｂ）に示すように、例
えばＥＣＲプラズマ装置を用いたプラズマＣＶＤ法によ
り、トレンチ２を埋め込むように全面にＳｉＯ2 膜９を
堆積させる。ここで、素子形成間隔が広い周辺回路部３
においては、ａで示すように相対的に薄くＳｉＯ2 膜９
が堆積され、素子形成間隔の狭いメモリセル部４におい
ては、ｂで示すように相対的に厚くＳｉＯ2 膜９が堆積
される。そこで、図３（Ａ）に示すように、化学的機械
研磨（ＣＭＰ）を行って、周辺回路部３とメモリセル部
４の表面を平坦化させる。
ングされたＳｉ3 Ｎ4 膜７をマスクとして、ファースト
ポリシリコン層６、トンネル酸化膜５およびシリコン基
板１のエッチングを行う。これにより、素子分離領域に
トレンチ２が形成される。図２（Ｂ）に示すように、例
えばＥＣＲプラズマ装置を用いたプラズマＣＶＤ法によ
り、トレンチ２を埋め込むように全面にＳｉＯ2 膜９を
堆積させる。ここで、素子形成間隔が広い周辺回路部３
においては、ａで示すように相対的に薄くＳｉＯ2 膜９
が堆積され、素子形成間隔の狭いメモリセル部４におい
ては、ｂで示すように相対的に厚くＳｉＯ2 膜９が堆積
される。そこで、図３（Ａ）に示すように、化学的機械
研磨（ＣＭＰ）を行って、周辺回路部３とメモリセル部
４の表面を平坦化させる。
【００２８】次に、図３（Ｂ）に示すように、フッ酸を
用いたウェットエッチング、あるいは等方性のドライエ
ッチングにより、ＳｉＯ2 膜９のエッチングを行う。こ
のエッチングは、ＳｉＯ2 膜９の表面がファーストポリ
シリコン層６の上端よりも低くなり、ファーストポリシ
リコン層６の側面が露出するまで行う。続いて、図３
（Ｃ）に示すように、Ｓｉ3 Ｎ4 膜７を除去してから、
周辺回路部３のファーストポリシリコン層６のみエッチ
ングして除去する。Ｓｉ3 Ｎ4 膜７のエッチングは、例
えばホットリン酸を用いて行うことができる。ファース
トポリシリコン層６のエッチングは、例えばＲＩＥ（リ
アクティブイオンエッチング）等のドライエッチングに
より行うことができる。
用いたウェットエッチング、あるいは等方性のドライエ
ッチングにより、ＳｉＯ2 膜９のエッチングを行う。こ
のエッチングは、ＳｉＯ2 膜９の表面がファーストポリ
シリコン層６の上端よりも低くなり、ファーストポリシ
リコン層６の側面が露出するまで行う。続いて、図３
（Ｃ）に示すように、Ｓｉ3 Ｎ4 膜７を除去してから、
周辺回路部３のファーストポリシリコン層６のみエッチ
ングして除去する。Ｓｉ3 Ｎ4 膜７のエッチングは、例
えばホットリン酸を用いて行うことができる。ファース
トポリシリコン層６のエッチングは、例えばＲＩＥ（リ
アクティブイオンエッチング）等のドライエッチングに
より行うことができる。
【００２９】次に、図４（Ａ）に示すように、全面にＳ
ｉＯ2 膜／Ｓｉ3 Ｎ4 膜／ＳｉＯ2膜の３層が積層され
たＯＮＯ膜１６を形成してから、周辺回路部３のＯＮＯ
膜１６を除去する。この工程で、周辺回路部３のトンネ
ル酸化膜５もエッチング除去されるため、周辺回路部３
の表面に熱酸化によりゲート酸化膜を形成する。続い
て、図４（Ｂ）に示すように、全面にセカンドポリシリ
コン層１０を形成する。さらに、セカンドポリシリコン
層１０の上層の全面に、スパッタリングあるいはＣＶＤ
法によりタングステン層を形成してから、熱処理を行っ
てシリサイド化し、タングステンシリサイド層１８を形
成する。その後、図１に示すように、タングステンシリ
サイド層１８およびセカンドポリシリコン層１０のパタ
ーニングを行い、周辺回路部３にゲート電極１４を、メ
モリセル部４にコントロールゲート１９を形成する。以
上の工程により、本実施形態の半導体記憶装置が形成さ
れる。
ｉＯ2 膜／Ｓｉ3 Ｎ4 膜／ＳｉＯ2膜の３層が積層され
たＯＮＯ膜１６を形成してから、周辺回路部３のＯＮＯ
膜１６を除去する。この工程で、周辺回路部３のトンネ
ル酸化膜５もエッチング除去されるため、周辺回路部３
の表面に熱酸化によりゲート酸化膜を形成する。続い
て、図４（Ｂ）に示すように、全面にセカンドポリシリ
コン層１０を形成する。さらに、セカンドポリシリコン
層１０の上層の全面に、スパッタリングあるいはＣＶＤ
法によりタングステン層を形成してから、熱処理を行っ
てシリサイド化し、タングステンシリサイド層１８を形
成する。その後、図１に示すように、タングステンシリ
サイド層１８およびセカンドポリシリコン層１０のパタ
ーニングを行い、周辺回路部３にゲート電極１４を、メ
モリセル部４にコントロールゲート１９を形成する。以
上の工程により、本実施形態の半導体記憶装置が形成さ
れる。
【００３０】上記の本発明の実施形態の半導体記憶装置
によれば、フローティングゲートとして単層のポリシリ
コン層を用いるため、メモリセルを微細化することがで
きる。また、フローティングゲートの上面および側面
で、コントロールゲートとの容量結合が確保されるた
め、安定した書き込み動作を行うことができる。
によれば、フローティングゲートとして単層のポリシリ
コン層を用いるため、メモリセルを微細化することがで
きる。また、フローティングゲートの上面および側面
で、コントロールゲートとの容量結合が確保されるた
め、安定した書き込み動作を行うことができる。
【００３１】上記の本発明の実施形態の半導体記憶装置
の製造方法によれば、フローティングゲートを単層と
し、また、周辺回路部のゲート電極とメモリセル部のコ
ントロールゲートを同一の工程で形成するため、製造工
程を簡略化することが可能となる。また、本発明の実施
形態の半導体記憶装置の製造方法によれば、トレンチ２
内にＳｉＯ2 膜９を埋め込んだ後、周辺回路部のファー
ストポリシリコン層６を除去し、さらに、ゲート電極と
なるセカンドポリシコン層１０を成膜する。したがっ
て、周辺回路部のチャネル形成領域や、ソース／ドレイ
ン領域等の不純物拡散領域に導入された不純物が、素子
分離用トレンチ形成時の熱処理工程により再拡散するの
を防止することができる。これにより、周辺回路部にお
いて良好な不純物プロファイルが得られ、半導体記憶装
置を微細化することが可能となる。
の製造方法によれば、フローティングゲートを単層と
し、また、周辺回路部のゲート電極とメモリセル部のコ
ントロールゲートを同一の工程で形成するため、製造工
程を簡略化することが可能となる。また、本発明の実施
形態の半導体記憶装置の製造方法によれば、トレンチ２
内にＳｉＯ2 膜９を埋め込んだ後、周辺回路部のファー
ストポリシリコン層６を除去し、さらに、ゲート電極と
なるセカンドポリシコン層１０を成膜する。したがっ
て、周辺回路部のチャネル形成領域や、ソース／ドレイ
ン領域等の不純物拡散領域に導入された不純物が、素子
分離用トレンチ形成時の熱処理工程により再拡散するの
を防止することができる。これにより、周辺回路部にお
いて良好な不純物プロファイルが得られ、半導体記憶装
置を微細化することが可能となる。
【００３２】本発明の半導体記憶装置およびその製造方
法は、上記の実施の形態に限定されない。例えば、トレ
ンチ内に絶縁膜を埋め込む工程には、高密度プラズマを
発生するＣＶＤ装置を用いればよく、上記のＥＣＲプラ
ズマ装置に限定されない。その他、本発明の要旨を逸脱
しない範囲で、種々の変更が可能である。
法は、上記の実施の形態に限定されない。例えば、トレ
ンチ内に絶縁膜を埋め込む工程には、高密度プラズマを
発生するＣＶＤ装置を用いればよく、上記のＥＣＲプラ
ズマ装置に限定されない。その他、本発明の要旨を逸脱
しない範囲で、種々の変更が可能である。
【００３３】
【発明の効果】本発明の半導体記憶装置によれば、フロ
ーティングゲートと素子分離用トレンチ（ＳＴＩ）が自
己整合的に形成され、メモリセルが微細化される。ま
た、本発明の半導体記憶装置によれば、素子分離用トレ
ンチ（ＳＴＩ）形成後に周辺回路部のゲート電極を形成
するため、周辺回路部のチャネル形成領域あるいは不純
物拡散領域の不純物拡散プロファイルが良好となり、装
置の信頼性が向上する。本発明の半導体記憶装置の製造
方法によれば、同一基板上に、素子形成間隔の広い周辺
回路部と、素子形成間隔が狭く微細化されたメモリセル
部を、より簡略化された製造工程で製造することができ
る。
ーティングゲートと素子分離用トレンチ（ＳＴＩ）が自
己整合的に形成され、メモリセルが微細化される。ま
た、本発明の半導体記憶装置によれば、素子分離用トレ
ンチ（ＳＴＩ）形成後に周辺回路部のゲート電極を形成
するため、周辺回路部のチャネル形成領域あるいは不純
物拡散領域の不純物拡散プロファイルが良好となり、装
置の信頼性が向上する。本発明の半導体記憶装置の製造
方法によれば、同一基板上に、素子形成間隔の広い周辺
回路部と、素子形成間隔が狭く微細化されたメモリセル
部を、より簡略化された製造工程で製造することができ
る。
【図１】（Ａ）は本発明の半導体記憶装置の断面図であ
り、（Ｂ）は本発明の半導体記憶装置の製造方法の製造
工程を示す断面図である。
り、（Ｂ）は本発明の半導体記憶装置の製造方法の製造
工程を示す断面図である。
【図２】本発明の半導体記憶装置の製造方法の製造工程
を示す断面図である。
を示す断面図である。
【図３】本発明の半導体記憶装置の製造方法の製造工程
を示す断面図である。
を示す断面図である。
【図４】本発明の半導体記憶装置の製造方法の製造工程
を示す断面図である。
を示す断面図である。
【図５】（Ａ）は従来の半導体記憶装置の断面図であ
り、（Ｂ）は従来の半導体記憶装置の製造方法の製造工
程を示す断面図である。
り、（Ｂ）は従来の半導体記憶装置の製造方法の製造工
程を示す断面図である。
【図６】従来の半導体記憶装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図７】従来の半導体記憶装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図８】従来の半導体記憶装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図９】従来の半導体記憶装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１０】従来の半導体記憶装置の製造方法の製造工程
を示す断面図である。
を示す断面図である。
１…半導体基板（シリコン基板）、２…トレンチ、３…
周辺回路部、４…メモリセル部、５…トンネル酸化膜
（ゲート酸化膜）、６…ファーストポリシリコン層、７
…シリコン窒化膜（Ｓｉ3 Ｎ4 膜）、８…レジスト、９
…酸化膜（ＳｉＯ2 膜）、１０…セカンドポリシリコン
層、１１…マスクＳｉ3 Ｎ4 膜、１２…レジスト、１３
…サイドウォール（スペーサー）、１４…ゲート電極、
１５…フローティングゲート、１６…ＯＮＯ膜、１７…
サードポリシリコン層、１８…タングステンシリサイド
層、１９…コントロールゲート。
周辺回路部、４…メモリセル部、５…トンネル酸化膜
（ゲート酸化膜）、６…ファーストポリシリコン層、７
…シリコン窒化膜（Ｓｉ3 Ｎ4 膜）、８…レジスト、９
…酸化膜（ＳｉＯ2 膜）、１０…セカンドポリシリコン
層、１１…マスクＳｉ3 Ｎ4 膜、１２…レジスト、１３
…サイドウォール（スペーサー）、１４…ゲート電極、
１５…フローティングゲート、１６…ＯＮＯ膜、１７…
サードポリシリコン層、１８…タングステンシリサイド
層、１９…コントロールゲート。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA43 AB02 AD12 AD60 AG07 AG28 AG40 5F032 AA34 AA44 BB06 CA11 CA17 DA24 DA25 DA33 DA78 DA80 5F083 EP13 EP22 EP55 GA22 GA28 JA04 JA35 JA53 NA01 PR05 PR29 PR39 PR40 ZA05 ZA07
Claims (10)
- 【請求項１】半導体基板上に形成された、複数の素子形
成領域と、 前記素子形成領域を相互に隔離する、絶縁膜が埋め込ま
れた素子分離用溝（トレンチ）と、 前記素子形成領域の上層に形成されたトンネル絶縁膜
と、 前記トンネル絶縁膜の上層に形成された、導電体からな
るフローティングゲートと、 前記フローティングゲートの上面および側面を被覆す
る、中間絶縁膜と、 前記中間絶縁膜の上層に形成された、導電体からなるコ
ントロールゲートと、 前記素子形成領域の表面に所定の間隔をあけて形成され
た、ソース領域およびドレイン領域とを有する半導体記
憶装置において、 前記フローティングゲートは単層の導電体層からなり、 前記フローティングゲートの上端は、前記素子分離用溝
に埋め込まれた前記絶縁膜の上端よりも高い位置にある
半導体記憶装置。 - 【請求項２】前記フローティングゲートはポリシリコン
からなる請求項１記載の半導体記憶装置。 - 【請求項３】前記コントロールゲートはポリシリコンか
らなる請求項１記載の半導体記憶装置。 - 【請求項４】前記コントロールゲートは、ポリシリコン
層と、前記ポリシリコン層の上層に積層された高融点金
属シリサイド層からなる請求項１記載の半導体記憶装
置。 - 【請求項５】半導体基板上に、トンネル絶縁膜を形成す
る工程と、 前記トンネル絶縁膜の上層に、第１の導電体層を形成す
る工程と、 前記第１の導電体層の上層に、ストッパー層を形成する
工程と、 前記ストッパー層、前記第１の導電体層および前記半導
体基板にエッチングを行い、前記第１の導電体層からな
るフローティングゲートを自己整合的に形成しながら、
素子分離用溝（トレンチ）を形成する工程と、 前記トレンチを埋め込むように、全面に絶縁膜を堆積さ
せる工程と、 前記絶縁膜に、前記ストッパー層が露出するまで化学的
機械研磨を行い、表面を平坦化させる工程と、 前記トレンチ内の前記絶縁膜にエッチバックを行い、前
記絶縁膜の上端を前記フローティングゲートの上端より
も低くする工程と、 少なくとも１つの前記素子形成領域上の、前記第１の導
電体層を除去する工程と、 前記ストッパー層を除去する工程と、 前記フローティングゲートの上面および側面を被覆す
る、中間絶縁膜を形成する工程と、 全面に第２の導電体層を形成する工程と、 前記第２の導電体層にエッチングを行い、前記フローテ
ィングゲートの上部にコントロールゲートを形成し、か
つ、前記第１の導電体層が除去された前記素子形成領域
上にゲート電極を形成する工程とを有する半導体記憶装
置の製造方法。 - 【請求項６】前記第１の導電体層を除去する工程は、素
子形成間隔が相対的に広い、周辺回路部にある素子形成
領域上の、前記第１の導電体層を除去する工程である請
求項５記載の半導体記憶装置の製造方法。 - 【請求項７】前記第１の導電体層を形成する工程は、ポ
リシリコン層を形成する工程である請求項５記載の半導
体記憶装置の製造方法。 - 【請求項８】前記第２の導電体層を形成する工程は、ポ
リシリコン層を形成する工程である請求項５記載の半導
体記憶装置の製造方法。 - 【請求項９】前記第２の導電体層を形成する工程は、ポ
リシリコン層を形成する工程と、 前記ポリシリコン層の上層に高融点金属層を積層させる
工程と、 前記高融点金属層に熱処理を行い、シリサイド化する工
程とを有する請求項５記載の半導体記憶装置の製造方
法。 - 【請求項１０】前記ストッパー層を形成する工程は、シ
リコン窒化膜を形成する工程である請求項５記載の半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272181A JP2000101052A (ja) | 1998-09-25 | 1998-09-25 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10272181A JP2000101052A (ja) | 1998-09-25 | 1998-09-25 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000101052A true JP2000101052A (ja) | 2000-04-07 |
Family
ID=17510221
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10272181A Abandoned JP2000101052A (ja) | 1998-09-25 | 1998-09-25 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000101052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355532B1 (en) * | 1999-10-06 | 2002-03-12 | Lsi Logic Corporation | Subtractive oxidation method of fabricating a short-length and vertically-oriented channel, dual-gate, CMOS FET |
| JP2005203471A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7635891B2 (en) | 2006-11-30 | 2009-12-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
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1998
- 1998-09-25 JP JP10272181A patent/JP2000101052A/ja not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355532B1 (en) * | 1999-10-06 | 2002-03-12 | Lsi Logic Corporation | Subtractive oxidation method of fabricating a short-length and vertically-oriented channel, dual-gate, CMOS FET |
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