JPH11111936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11111936A JPH11111936A JP9269825A JP26982597A JPH11111936A JP H11111936 A JPH11111936 A JP H11111936A JP 9269825 A JP9269825 A JP 9269825A JP 26982597 A JP26982597 A JP 26982597A JP H11111936 A JPH11111936 A JP H11111936A
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Abstract
(57)【要約】
【課題】 メモリ回路とロジック回路が混載されている
半導体装置の製造方法において、製造工程を増やすこと
なく、ロジック回路部ではより微細なゲート電極を形成
する。 【解決手段】 メモリ回路のトンネル酸化膜とＭＯＳト
ランジスタのゲート酸化膜を同時に形成し、酸化膜の全
面に第１のポリシリコン層を形成し、第１のポリシリコ
ン層のメモリ回路のフローティングゲートを分離する領
域を除去し、第１のポリシリコン層上に第１の絶縁膜を
形成し、第１の絶縁膜の全面に第２のポリシリコン層を
形成し、第２のポリシリコン層上に第２の絶縁膜を形成
し、メモリ回路の所望の領域とキャパシタの上部電極領
域を残して第２の絶縁膜と第２のポリシリコン層を除去
し、全面に第３の絶縁膜を形成し、第３の絶縁膜のキャ
パシタの下部電極領域と抵抗の領域の部分を残して、そ
の他の部分を除去し、全面を異方性エッチングしてスタ
ックゲートのサイドウォールを形成する。
半導体装置の製造方法において、製造工程を増やすこと
なく、ロジック回路部ではより微細なゲート電極を形成
する。 【解決手段】 メモリ回路のトンネル酸化膜とＭＯＳト
ランジスタのゲート酸化膜を同時に形成し、酸化膜の全
面に第１のポリシリコン層を形成し、第１のポリシリコ
ン層のメモリ回路のフローティングゲートを分離する領
域を除去し、第１のポリシリコン層上に第１の絶縁膜を
形成し、第１の絶縁膜の全面に第２のポリシリコン層を
形成し、第２のポリシリコン層上に第２の絶縁膜を形成
し、メモリ回路の所望の領域とキャパシタの上部電極領
域を残して第２の絶縁膜と第２のポリシリコン層を除去
し、全面に第３の絶縁膜を形成し、第３の絶縁膜のキャ
パシタの下部電極領域と抵抗の領域の部分を残して、そ
の他の部分を除去し、全面を異方性エッチングしてスタ
ックゲートのサイドウォールを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にＥ
ＥＰＲＯＭ等のメモリ回路とＭＯＳトランジスタが混載
されている半導体装置の製造方法に関する。
ＥＰＲＯＭ等のメモリ回路とＭＯＳトランジスタが混載
されている半導体装置の製造方法に関する。
【０００２】
【従来の技術】高電圧トランジスタ（ＭＯＳトランジス
タ）を備えたＥＥＰＲＯＭの製造方法が、例えば米国特
許第４，８５１，３６１号に記載されている。この従来
法によれば、半導体基板にアクティブ領域を形成し、メ
モリ回路の薄いトンネル領域を形成した後、第１のポリ
シリコン層を半導体基板の全面に堆積する。次いで、第
１のポリシリコン層を加工してメモリ回路のフローティ
ングゲート電極を形成する。さらに、容量絶縁膜、高電
圧トランジスタのゲート酸化膜、およびロジック回路部
分のゲート酸化膜を生成した後、酸化膜の全面に第２の
ポリシリコン層を堆積し、この第２のポリシリコン層を
加工してメモリ回路のコントロールゲートと高電圧トラ
ンジスタのゲート電極およびロジック回路のゲート電極
を形成する。
タ）を備えたＥＥＰＲＯＭの製造方法が、例えば米国特
許第４，８５１，３６１号に記載されている。この従来
法によれば、半導体基板にアクティブ領域を形成し、メ
モリ回路の薄いトンネル領域を形成した後、第１のポリ
シリコン層を半導体基板の全面に堆積する。次いで、第
１のポリシリコン層を加工してメモリ回路のフローティ
ングゲート電極を形成する。さらに、容量絶縁膜、高電
圧トランジスタのゲート酸化膜、およびロジック回路部
分のゲート酸化膜を生成した後、酸化膜の全面に第２の
ポリシリコン層を堆積し、この第２のポリシリコン層を
加工してメモリ回路のコントロールゲートと高電圧トラ
ンジスタのゲート電極およびロジック回路のゲート電極
を形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ような、ＥＥＰＲＯＭ等のメモリ回路とロジック回路が
混載されている半導体装置の従来の製造方法では、堆積
された第２のポリシリコン層には第１のポリシリコン層
による段差が生じており、第２のポリシリコン層のエッ
チング加工時に、第１のポリシリコン層の段差側壁部に
堆積した第２のポリシリコンを除去する必要があり、従
って、過剰なエッチングを行ってサイドエッチが生じる
ように条件を設定しなければならない。しかし、この場
合、第２のポリシリコン層で形成するゲートの寸法精度
が低下し、微細なゲートの形成が困難である。
ような、ＥＥＰＲＯＭ等のメモリ回路とロジック回路が
混載されている半導体装置の従来の製造方法では、堆積
された第２のポリシリコン層には第１のポリシリコン層
による段差が生じており、第２のポリシリコン層のエッ
チング加工時に、第１のポリシリコン層の段差側壁部に
堆積した第２のポリシリコンを除去する必要があり、従
って、過剰なエッチングを行ってサイドエッチが生じる
ように条件を設定しなければならない。しかし、この場
合、第２のポリシリコン層で形成するゲートの寸法精度
が低下し、微細なゲートの形成が困難である。
【０００４】また、高電圧トランジスタのゲート酸化膜
とロジック回路部のゲート酸化膜を同時に形成するた
め、ゲート酸化膜を比較的厚く形成する必要があり、ロ
ジック回路部の微細化が困難である。そのために、高電
圧ＭＯＳトランジスタのゲート酸化膜に比較的厚い酸化
膜を形成し、ロジック回路部のゲート酸化膜を薄く形成
する方法も考えられるが、この方法では工程が増加する
ので好ましくない。
とロジック回路部のゲート酸化膜を同時に形成するた
め、ゲート酸化膜を比較的厚く形成する必要があり、ロ
ジック回路部の微細化が困難である。そのために、高電
圧ＭＯＳトランジスタのゲート酸化膜に比較的厚い酸化
膜を形成し、ロジック回路部のゲート酸化膜を薄く形成
する方法も考えられるが、この方法では工程が増加する
ので好ましくない。
【０００５】従って、本発明は、ＥＥＰＲＯＭ等のメモ
リ回路とロジック回路が混載されている半導体装置の製
造方法において、製造工程を増やすことなく、ロジック
回路部ではより微細なゲート電極を形成する方法を提供
することを目的とする。
リ回路とロジック回路が混載されている半導体装置の製
造方法において、製造工程を増やすことなく、ロジック
回路部ではより微細なゲート電極を形成する方法を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置の製造方法は、少なくとも
スタックゲート部と高電圧トランジスタのゲート部を有
するメモリ回路とロジック回路とを備える半導体装置の
製造方法において、前記メモリ回路のトンネル酸化膜と
高電圧トランジスタのゲート部の酸化膜および前記ロジ
ック回路のＭＯＳトランジスタのゲート酸化膜を形成す
る工程、形成された酸化膜の全面に第１のポリシリコン
層を形成する工程、該第１のポリシリコン層の前記メモ
リ回路のフローティングゲートを分離する領域を除去す
る工程、前記第１のポリシリコン層上に第１の絶縁膜を
形成する工程、および該第１の絶縁膜の全面に第２のポ
リシリコン層を形成する工程を有することを特徴とす
る。
に、本発明による半導体装置の製造方法は、少なくとも
スタックゲート部と高電圧トランジスタのゲート部を有
するメモリ回路とロジック回路とを備える半導体装置の
製造方法において、前記メモリ回路のトンネル酸化膜と
高電圧トランジスタのゲート部の酸化膜および前記ロジ
ック回路のＭＯＳトランジスタのゲート酸化膜を形成す
る工程、形成された酸化膜の全面に第１のポリシリコン
層を形成する工程、該第１のポリシリコン層の前記メモ
リ回路のフローティングゲートを分離する領域を除去す
る工程、前記第１のポリシリコン層上に第１の絶縁膜を
形成する工程、および該第１の絶縁膜の全面に第２のポ
リシリコン層を形成する工程を有することを特徴とす
る。
【０００７】ここで、好適には前記トンネル酸化膜と前
記ＭＯＳトランジスタのゲートを同時に形成する。
記ＭＯＳトランジスタのゲートを同時に形成する。
【０００８】また、好適には、前記第２のポリシリコン
層の上に第２の絶縁膜を形成する工程、前記メモリ回路
のスタックゲート部の上部の領域以外の前記第２の絶縁
膜と第２のポリシリコン層および第１の絶縁膜を除去す
る工程、前記第１のポリシリコン層をパターンエッチし
て前記メモリ回路の高電圧トランジスタと前記ロジック
回路のＭＯＳトランジスタのゲート部を形成し、その
際、残された前記第２のポリシリコン層をマスクとして
前記第１のポリシリコン層をエッチング除去して前記メ
モリ回路のスタックゲート部を前記第２のポリシリコン
層によって自己整合的に形成する工程、をさらに有す
る。
層の上に第２の絶縁膜を形成する工程、前記メモリ回路
のスタックゲート部の上部の領域以外の前記第２の絶縁
膜と第２のポリシリコン層および第１の絶縁膜を除去す
る工程、前記第１のポリシリコン層をパターンエッチし
て前記メモリ回路の高電圧トランジスタと前記ロジック
回路のＭＯＳトランジスタのゲート部を形成し、その
際、残された前記第２のポリシリコン層をマスクとして
前記第１のポリシリコン層をエッチング除去して前記メ
モリ回路のスタックゲート部を前記第２のポリシリコン
層によって自己整合的に形成する工程、をさらに有す
る。
【０００９】前記第２の絶縁膜と第２のポリシリコン層
および第１の絶縁膜の除去工程の後、前記メモリ回路の
スタックゲート部の上部にサイドウォールを形成する工
程をさらに有することも好ましいことである。
および第１の絶縁膜の除去工程の後、前記メモリ回路の
スタックゲート部の上部にサイドウォールを形成する工
程をさらに有することも好ましいことである。
【００１０】さらに、好ましくは、前記第２のポリシリ
コン層の形成工程と、前記第２の絶縁膜を形成する工程
の間に前記第２のポリシリコン層上に第１の金属シリサ
イド層を形成する工程をさらに有し、前記第２の絶縁膜
を前記第１の金属シリサイド層上に形成する。
コン層の形成工程と、前記第２の絶縁膜を形成する工程
の間に前記第２のポリシリコン層上に第１の金属シリサ
イド層を形成する工程をさらに有し、前記第２の絶縁膜
を前記第１の金属シリサイド層上に形成する。
【００１１】前記第２の絶縁膜を形成した後、前記メモ
リ回路のスタックゲート部に相当する部分以外の前記第
２の絶縁膜、前記第１の金属シリサイド層および前記第
２のポリシリコン層および前記第１の絶縁膜を除去して
前記メモリ回路のスタックゲート部の上部構造を形成す
る工程、および前記メモリ回路のスタックゲート部の上
部構造にサイドウォールを形成する工程をさらに有する
こともできる。
リ回路のスタックゲート部に相当する部分以外の前記第
２の絶縁膜、前記第１の金属シリサイド層および前記第
２のポリシリコン層および前記第１の絶縁膜を除去して
前記メモリ回路のスタックゲート部の上部構造を形成す
る工程、および前記メモリ回路のスタックゲート部の上
部構造にサイドウォールを形成する工程をさらに有する
こともできる。
【００１２】また、前記サイドウォールの形成工程に続
いて、露出された第１のポリシリコン層上に第２の金属
シリサイド層を形成する工程、該第２の金属シリサイド
層上に第３の絶縁膜を形成する工程、および前記第３の
絶縁膜、第２の金属シリサイド層および第１のポリシリ
コン層をパターンエッチして前記メモリ回路の高電圧ト
ランジスタのゲート部と前記ロジック回路のゲート部を
形成し、その際、前記スタックゲート部の上部構造をマ
スクとして下部の第１のポリシリコン層をエッチングす
ることによってスタックゲート部のフローティングゲー
トを自己整合的に形成する工程をさらに有することもで
きる。
いて、露出された第１のポリシリコン層上に第２の金属
シリサイド層を形成する工程、該第２の金属シリサイド
層上に第３の絶縁膜を形成する工程、および前記第３の
絶縁膜、第２の金属シリサイド層および第１のポリシリ
コン層をパターンエッチして前記メモリ回路の高電圧ト
ランジスタのゲート部と前記ロジック回路のゲート部を
形成し、その際、前記スタックゲート部の上部構造をマ
スクとして下部の第１のポリシリコン層をエッチングす
ることによってスタックゲート部のフローティングゲー
トを自己整合的に形成する工程をさらに有することもで
きる。
【００１３】さらに、本発明による半導体装置の製造方
法は、メモリセルとキャパシタおよび／または抵抗とロ
ジック回路とを有する半導体装置の製造法において、前
記メモリ回路のトンネル酸化膜と前記ロジック回路のＭ
ＯＳトランジスタのゲート酸化膜を同時に形成する工
程、前記酸化膜の全面に第１のポリシリコン層を形成す
る工程、該第１のポリシリコン層の前記メモリ回路のフ
ローティングゲートを分離する領域を除去する工程、前
記第１のポリシリコン層上に第１の絶縁膜を形成する工
程、該第１の絶縁膜の全面に第２のポリシリコン層を形
成する工程、該第２のポリシリコン層上に第２の絶縁膜
を形成する工程、前記メモリ回路の所望の領域と前記キ
ャパシタの下部電極領域を残して前記第２の絶縁膜と第
２のポリシリコン層および第１の絶縁膜を除去する工
程、全面に第３の絶縁膜を形成する工程、該第３の絶縁
膜の前記キャパシタの上部電極領域と抵抗の領域の部分
を残して、その他の部分を除去する工程、および全面を
異方性エッチングして前記メモリ回路のスタックゲート
のサイドウォールを形成することを特徴とする。
法は、メモリセルとキャパシタおよび／または抵抗とロ
ジック回路とを有する半導体装置の製造法において、前
記メモリ回路のトンネル酸化膜と前記ロジック回路のＭ
ＯＳトランジスタのゲート酸化膜を同時に形成する工
程、前記酸化膜の全面に第１のポリシリコン層を形成す
る工程、該第１のポリシリコン層の前記メモリ回路のフ
ローティングゲートを分離する領域を除去する工程、前
記第１のポリシリコン層上に第１の絶縁膜を形成する工
程、該第１の絶縁膜の全面に第２のポリシリコン層を形
成する工程、該第２のポリシリコン層上に第２の絶縁膜
を形成する工程、前記メモリ回路の所望の領域と前記キ
ャパシタの下部電極領域を残して前記第２の絶縁膜と第
２のポリシリコン層および第１の絶縁膜を除去する工
程、全面に第３の絶縁膜を形成する工程、該第３の絶縁
膜の前記キャパシタの上部電極領域と抵抗の領域の部分
を残して、その他の部分を除去する工程、および全面を
異方性エッチングして前記メモリ回路のスタックゲート
のサイドウォールを形成することを特徴とする。
【００１４】
【発明の実施の形態】図１〜図８を参照して本発明の半
導体装置の製造方法の一実施形態を説明する。この方法
は、ＥＥＰＲＯＭ等のメモリ回路とＭＯＳトランジスタ
が混載されている半導体装置の製造方法である。メモリ
回路はトンネル酸化膜上にフローティングゲートとコン
トロールゲートが絶縁膜を介して積層されたスタックゲ
ートと希望するスタックゲートを選択する高電圧トラン
ジスタから成る選択ゲートとを有し、トンネル酸化膜を
通して強制的に電荷を注入することによって、スタック
ゲートのトランジスタのしきい値電圧を制御してデータ
を記憶する。別途、高電圧トランジスタから成る高電圧
を発生し、さらに制御する回路を内蔵する場合もある。
本発明の方法は、ゲートの形成法に特に特徴があるの
で、アクティブ領域における公知のチャネル、ソース、
ドレインなどの形成については説明を省略する。
導体装置の製造方法の一実施形態を説明する。この方法
は、ＥＥＰＲＯＭ等のメモリ回路とＭＯＳトランジスタ
が混載されている半導体装置の製造方法である。メモリ
回路はトンネル酸化膜上にフローティングゲートとコン
トロールゲートが絶縁膜を介して積層されたスタックゲ
ートと希望するスタックゲートを選択する高電圧トラン
ジスタから成る選択ゲートとを有し、トンネル酸化膜を
通して強制的に電荷を注入することによって、スタック
ゲートのトランジスタのしきい値電圧を制御してデータ
を記憶する。別途、高電圧トランジスタから成る高電圧
を発生し、さらに制御する回路を内蔵する場合もある。
本発明の方法は、ゲートの形成法に特に特徴があるの
で、アクティブ領域における公知のチャネル、ソース、
ドレインなどの形成については説明を省略する。
【００１５】図１に示すように、半導体基板１の表面に
フィールド酸化膜２および比較的厚いゲート酸化膜３を
熱酸化によって形成する。フィールド酸化膜の厚さは４
５００Å、ゲート酸化膜の厚さは、例えば４１５Åであ
る。この段階で、図示を省略するが、メモリ回路のスタ
ックゲートのソース、ドレインおよびスタックゲート、
選択ゲートおよびＭＯＳトランジスタのチャネル領域は
すでに形成されている。次いで、マスクを用いてゲート
酸化膜のうち、メモリ回路のトンネル酸化膜に相当する
位置およびロジック回路のゲート酸化膜に相当する位置
の酸化膜をエッチング除去し、さらに、トンネル酸化膜
４およびＭＯＳトランジスタのゲート酸化膜５をそれぞ
れ１００Åの厚さに形成する。図１において、領域Ｉは
メモリ回路の領域であり、領域ＩＩはＭＯＳトランジス
タの領域である。次に、図２に示すように、基板の全面
に第１のポリシリコン層６を堆積する。次に、メモリ回
路のフローティングゲートを構成する第１のポリシリコ
ン層を分離する。図３は、図１、図２と直角方向の断面
図で、第１のポリシリコン層の所定の位置をエッチング
して溝を形成し、溝の底部にフィールド酸化膜２が露出
した様子を示したものである。次いで、図４に示すよう
に、第１のポリシリコン層６上に第１の絶縁膜７をＳｉ
Ｏ2 、Ｓｉ3 Ｎ4 、ＳｉＯ2 の３層構成として形成し、
その上に図５に示すように、第２のポリシリコン層８を
堆積する。図６はその状態での図３と同じ方向の断面図
である。図７は、第２のポリシリコン層８の全面に第２
の絶縁膜１０を形成し、さらに、メモリ回路のスタック
ゲートに相当する部分にマスクを設け、反応性イオンエ
ッチングによって第２の絶縁層と第２のポリシリコン層
および第１の絶縁膜のその他の部分をエッチング除去し
て第２のポリシリコン層（コントロールゲート）１１を
形成した様子を示す。次いで、第３の絶縁膜１２を堆積
し、全面を反応性イオンエッチングすることでコントロ
ールゲート１１の側部にサイドウォール１３を形成し、
このサイドウォールを利用して第１のポリシリコン層を
エッチングすることにより、メモリ回路のスタックゲー
ト９の一部をなすフローティングゲート１４を自己整合
的に形成する。さらに、第４の絶縁膜１５を堆積し、メ
モリセルの選択ゲートおよびＭＯＳトランジスタの電極
に相当する部分にマスクを設け、第４の絶縁層１５をエ
ッチングすることにより、メモリ回路の選択ゲート１６
およびＭＯＳトランジスタのゲート電極１７を形成す
る。そして、選択ゲートおよびＭＯＳトランジスタのソ
ースとドレインを公知の方法によって形成する。このよ
うにして作製された半導体装置を図８に示す。
フィールド酸化膜２および比較的厚いゲート酸化膜３を
熱酸化によって形成する。フィールド酸化膜の厚さは４
５００Å、ゲート酸化膜の厚さは、例えば４１５Åであ
る。この段階で、図示を省略するが、メモリ回路のスタ
ックゲートのソース、ドレインおよびスタックゲート、
選択ゲートおよびＭＯＳトランジスタのチャネル領域は
すでに形成されている。次いで、マスクを用いてゲート
酸化膜のうち、メモリ回路のトンネル酸化膜に相当する
位置およびロジック回路のゲート酸化膜に相当する位置
の酸化膜をエッチング除去し、さらに、トンネル酸化膜
４およびＭＯＳトランジスタのゲート酸化膜５をそれぞ
れ１００Åの厚さに形成する。図１において、領域Ｉは
メモリ回路の領域であり、領域ＩＩはＭＯＳトランジス
タの領域である。次に、図２に示すように、基板の全面
に第１のポリシリコン層６を堆積する。次に、メモリ回
路のフローティングゲートを構成する第１のポリシリコ
ン層を分離する。図３は、図１、図２と直角方向の断面
図で、第１のポリシリコン層の所定の位置をエッチング
して溝を形成し、溝の底部にフィールド酸化膜２が露出
した様子を示したものである。次いで、図４に示すよう
に、第１のポリシリコン層６上に第１の絶縁膜７をＳｉ
Ｏ2 、Ｓｉ3 Ｎ4 、ＳｉＯ2 の３層構成として形成し、
その上に図５に示すように、第２のポリシリコン層８を
堆積する。図６はその状態での図３と同じ方向の断面図
である。図７は、第２のポリシリコン層８の全面に第２
の絶縁膜１０を形成し、さらに、メモリ回路のスタック
ゲートに相当する部分にマスクを設け、反応性イオンエ
ッチングによって第２の絶縁層と第２のポリシリコン層
および第１の絶縁膜のその他の部分をエッチング除去し
て第２のポリシリコン層（コントロールゲート）１１を
形成した様子を示す。次いで、第３の絶縁膜１２を堆積
し、全面を反応性イオンエッチングすることでコントロ
ールゲート１１の側部にサイドウォール１３を形成し、
このサイドウォールを利用して第１のポリシリコン層を
エッチングすることにより、メモリ回路のスタックゲー
ト９の一部をなすフローティングゲート１４を自己整合
的に形成する。さらに、第４の絶縁膜１５を堆積し、メ
モリセルの選択ゲートおよびＭＯＳトランジスタの電極
に相当する部分にマスクを設け、第４の絶縁層１５をエ
ッチングすることにより、メモリ回路の選択ゲート１６
およびＭＯＳトランジスタのゲート電極１７を形成す
る。そして、選択ゲートおよびＭＯＳトランジスタのソ
ースとドレインを公知の方法によって形成する。このよ
うにして作製された半導体装置を図８に示す。
【００１６】メモリ回路のフローティングゲート１４を
自己整合的に形成するには、図９に示すように、コント
ロールゲート１１をマスクとして第１のポリシリコン層
をエッチングしてフローティングゲート１４を形成する
こともできる。
自己整合的に形成するには、図９に示すように、コント
ロールゲート１１をマスクとして第１のポリシリコン層
をエッチングしてフローティングゲート１４を形成する
こともできる。
【００１７】本発明によれば、上述したように、ＭＯＳ
トランジスタのゲート酸化膜をメモリ回路のスタックゲ
ートのトンネル酸化膜とともに薄く形成することがで
き、さらに、スタックゲートのフローティングゲートを
自己整合的に形成するので、工程数を増やすことなく、
ゲートの微細化が可能である。
トランジスタのゲート酸化膜をメモリ回路のスタックゲ
ートのトンネル酸化膜とともに薄く形成することがで
き、さらに、スタックゲートのフローティングゲートを
自己整合的に形成するので、工程数を増やすことなく、
ゲートの微細化が可能である。
【００１８】
【実施例】図１０〜図１９を参照して本発明の他の実施
形態を説明する。本実施例はメモリ回路とロジック回路
のＭＯＳトランジスタと抵抗およびキャパシタを有する
半導体装置の製造例である。メモリ回路のゲートおよび
ＭＯＳトランジスタのゲートの下部の活性領域の形成、
チャネルやソース、ドレインの形成については、公知な
ので説明を省略する。
形態を説明する。本実施例はメモリ回路とロジック回路
のＭＯＳトランジスタと抵抗およびキャパシタを有する
半導体装置の製造例である。メモリ回路のゲートおよび
ＭＯＳトランジスタのゲートの下部の活性領域の形成、
チャネルやソース、ドレインの形成については、公知な
ので説明を省略する。
【００１９】図１０に示すように、半導体基板２１の表
面に厚さ４５００Åのフィールド酸化膜２２および厚さ
４１５Åの厚いゲート酸化膜２３を熱酸化によって形成
した。この段階で、図示を省略するが、メモリ回路のス
タックゲートのソース、ドレインおよびスタックゲー
ト、選択ゲートおよびＭＯＳトランジスタのチャネル領
域はすでに形成されている。次いで、図１１に示すよう
にホトレジスト２４を用いて、メモリ回路のスタックゲ
ートのトンネル酸化膜およびロジック回路のＭＯＳトラ
ンジスタのゲート酸化膜に相当する部分の厚いゲート酸
化膜２３をウェットエッチによって除去した。次いで、
レジスト２４を除去し、必要な洗浄工程を経て、図１２
に示すように厚さ１００Åのトンネル酸化膜およびＭＯ
Ｓトランジスタのゲート酸化膜２５を熱酸化によって形
成した。そして、図１３に示すように、酸化膜の全面に
厚さ２５００Åの第１のポリシリコン層２６をＣＶＤに
よって形成し、リンをドープして第１のポリシリコン層
に所定の伝導性を与えた。その際、生じたリンガラスを
フッ酸液を用いて除去した。次いで、先に説明したよう
に、第１のポリシリコン層２６の所定部分をドライエッ
チングによって除去してフローティングゲートの分離を
行った。次に、図１４に示すように、全面に、厚さ１０
０ÅのＳｉＯ2 、厚さ１００ÅのＳｉ3 Ｎ4 、厚さ５０
ÅのＳｉＯ2 の３層からなるＯＮＯ膜２７を、ＳｉＯ2
は熱酸化で、Ｓｉ3 Ｎ4 はＣＶＤで形成し、その上に厚
さ２５００Åの第２のポリシリコン層２８を形成し、リ
ンをドープして所定の導電性を与えた。その際、表面に
生じたリンガラスをフッ酸液を用いて除去した。必要な
洗浄工程を経て、第２のポリシリコン層２８の上に第１
の金属シリサイド層、本例ではＷシリサイド層２９をス
パッタリングによって、厚さ１５００Å形成した。さら
に、その上にＣＶＤによって厚さ２３００Åの第１のＳ
ｉＯ2 膜をＣＶＤによって形成した（以下、ＣＶＤＳｉ
Ｏ2 膜という）。次に、図１５に示すように、メモリ回
路のスタックゲートおよびキャパシタを形成するため
に、所定の位置にホトレジスト３１を設け、ドライエッ
チングによって第１のＣＶＤＳｉＯ2 膜３０、第１のＷ
シリサイド層２９、第２のポリシリコン層２８およびＯ
ＮＯ膜２７を除去した。この段階でスタックゲートの上
部構造およびキャパシタのための積層構造が形成され
る。次いで、図１６に示すように、全面に厚さ１７００
Åの第２のＣＶＤＳｉＯ2 膜３２を形成した。次に、図
１７に示すように、キャパシタおよび抵抗に相当する位
置にホトレジスト３３を設け、ドライエッチによって第
２のＣＶＤＳｉＯ2 膜３２を除去した。ドライエッチに
よって、第２のＣＶＤＳｉＯ2 膜３２が露出しているス
タックゲート部の上部構造の側壁にはサイドウォール３
４が形成されるが、ホトレジスト３３に被われているキ
ャパシタ部と抵抗部にはサイドウォールは形成されな
い。次に、レジストを除去し、必要な洗浄工程を経て、
図１８に示すように、全面に第２の金属シリサイド層、
この例ではＷシリサイド層３５をスパッタリングによっ
て厚さ１５００Å形成し、その上に、厚さ２３００Åの
第３のＣＶＤＳｉＯ2 膜３６をＣＶＤによって形成し
た。最後に、第３のＣＶＤＳｉＯ2 膜３６上の、選択ゲ
ートおよびロジック回路のＭＯＳトランジスタのゲート
に相当するそれぞれの位置にホトレジストを設け、ドラ
イエッチングして、ホトレジスト下部以外の第３のＣＶ
ＤＳｉＯ2 膜３６、第２のＷシリサイド層３５、第１の
ポリシリコン層２６を除去し、ホトレジストを除去し
た。その結果、図１９に示すように、第１のポリシリコ
ン層（フローティングゲート）２６、ＯＮＯ膜２７、第
２のポリシリコン層（コントロールゲート）２８、第１
のＷシリサイド層２９および第１のＣＶＤＳｉＯ2 膜３
０からなるスタックゲート３７と第１のポリシリコン層
２６、第２のＷシリサイド層３５および第３のＣＶＤＳ
ｉＯ2 膜３６からなる選択ゲート３８を備えたメモリ回
路、第１のポリシリコン層２６、第２のＷシリサイド層
３５および第３のＣＶＤＳｉＯ2 膜３６からなるＭＯＳ
トランジスタのゲート３９、第１のポリシリコン層２
６、ＯＮＯ膜２７、第２のポリシリコン層２８、第１の
Ｗシリサイド層２９、第１のＣＶＤＳｉＯ2 膜３０、お
よび第２のＣＶＤＳｉＯ2膜３２からなるキャパシタ４
０、および第１のポリシリコン層２６と第２のＣＶＤＳ
ｉＯ2 膜３２からなる抵抗４１が同時に形成された。
面に厚さ４５００Åのフィールド酸化膜２２および厚さ
４１５Åの厚いゲート酸化膜２３を熱酸化によって形成
した。この段階で、図示を省略するが、メモリ回路のス
タックゲートのソース、ドレインおよびスタックゲー
ト、選択ゲートおよびＭＯＳトランジスタのチャネル領
域はすでに形成されている。次いで、図１１に示すよう
にホトレジスト２４を用いて、メモリ回路のスタックゲ
ートのトンネル酸化膜およびロジック回路のＭＯＳトラ
ンジスタのゲート酸化膜に相当する部分の厚いゲート酸
化膜２３をウェットエッチによって除去した。次いで、
レジスト２４を除去し、必要な洗浄工程を経て、図１２
に示すように厚さ１００Åのトンネル酸化膜およびＭＯ
Ｓトランジスタのゲート酸化膜２５を熱酸化によって形
成した。そして、図１３に示すように、酸化膜の全面に
厚さ２５００Åの第１のポリシリコン層２６をＣＶＤに
よって形成し、リンをドープして第１のポリシリコン層
に所定の伝導性を与えた。その際、生じたリンガラスを
フッ酸液を用いて除去した。次いで、先に説明したよう
に、第１のポリシリコン層２６の所定部分をドライエッ
チングによって除去してフローティングゲートの分離を
行った。次に、図１４に示すように、全面に、厚さ１０
０ÅのＳｉＯ2 、厚さ１００ÅのＳｉ3 Ｎ4 、厚さ５０
ÅのＳｉＯ2 の３層からなるＯＮＯ膜２７を、ＳｉＯ2
は熱酸化で、Ｓｉ3 Ｎ4 はＣＶＤで形成し、その上に厚
さ２５００Åの第２のポリシリコン層２８を形成し、リ
ンをドープして所定の導電性を与えた。その際、表面に
生じたリンガラスをフッ酸液を用いて除去した。必要な
洗浄工程を経て、第２のポリシリコン層２８の上に第１
の金属シリサイド層、本例ではＷシリサイド層２９をス
パッタリングによって、厚さ１５００Å形成した。さら
に、その上にＣＶＤによって厚さ２３００Åの第１のＳ
ｉＯ2 膜をＣＶＤによって形成した（以下、ＣＶＤＳｉ
Ｏ2 膜という）。次に、図１５に示すように、メモリ回
路のスタックゲートおよびキャパシタを形成するため
に、所定の位置にホトレジスト３１を設け、ドライエッ
チングによって第１のＣＶＤＳｉＯ2 膜３０、第１のＷ
シリサイド層２９、第２のポリシリコン層２８およびＯ
ＮＯ膜２７を除去した。この段階でスタックゲートの上
部構造およびキャパシタのための積層構造が形成され
る。次いで、図１６に示すように、全面に厚さ１７００
Åの第２のＣＶＤＳｉＯ2 膜３２を形成した。次に、図
１７に示すように、キャパシタおよび抵抗に相当する位
置にホトレジスト３３を設け、ドライエッチによって第
２のＣＶＤＳｉＯ2 膜３２を除去した。ドライエッチに
よって、第２のＣＶＤＳｉＯ2 膜３２が露出しているス
タックゲート部の上部構造の側壁にはサイドウォール３
４が形成されるが、ホトレジスト３３に被われているキ
ャパシタ部と抵抗部にはサイドウォールは形成されな
い。次に、レジストを除去し、必要な洗浄工程を経て、
図１８に示すように、全面に第２の金属シリサイド層、
この例ではＷシリサイド層３５をスパッタリングによっ
て厚さ１５００Å形成し、その上に、厚さ２３００Åの
第３のＣＶＤＳｉＯ2 膜３６をＣＶＤによって形成し
た。最後に、第３のＣＶＤＳｉＯ2 膜３６上の、選択ゲ
ートおよびロジック回路のＭＯＳトランジスタのゲート
に相当するそれぞれの位置にホトレジストを設け、ドラ
イエッチングして、ホトレジスト下部以外の第３のＣＶ
ＤＳｉＯ2 膜３６、第２のＷシリサイド層３５、第１の
ポリシリコン層２６を除去し、ホトレジストを除去し
た。その結果、図１９に示すように、第１のポリシリコ
ン層（フローティングゲート）２６、ＯＮＯ膜２７、第
２のポリシリコン層（コントロールゲート）２８、第１
のＷシリサイド層２９および第１のＣＶＤＳｉＯ2 膜３
０からなるスタックゲート３７と第１のポリシリコン層
２６、第２のＷシリサイド層３５および第３のＣＶＤＳ
ｉＯ2 膜３６からなる選択ゲート３８を備えたメモリ回
路、第１のポリシリコン層２６、第２のＷシリサイド層
３５および第３のＣＶＤＳｉＯ2 膜３６からなるＭＯＳ
トランジスタのゲート３９、第１のポリシリコン層２
６、ＯＮＯ膜２７、第２のポリシリコン層２８、第１の
Ｗシリサイド層２９、第１のＣＶＤＳｉＯ2 膜３０、お
よび第２のＣＶＤＳｉＯ2膜３２からなるキャパシタ４
０、および第１のポリシリコン層２６と第２のＣＶＤＳ
ｉＯ2 膜３２からなる抵抗４１が同時に形成された。
【００２０】図１９からわかるように、スタックゲート
３７のフローティングゲート（第１のポリシリコン層）
２６は、ＯＮＯ膜２７以上の上部構造の側壁に形成され
たサイドウォール３４によって、自己整合的に形成され
た。さらに、選択ゲートおよびＭＯＳトランジスタのソ
ースとドレインを公知の方法によって形成した。図２０
に、このようにして作製された半導体装置の断面図を示
す。図２０において、ｃｈはチャネル、ｄはドレイン、
ｓはソースを示す。なお、図示を省略したが、図９に示
した半導体装置の各ゲートの下部のチャネル、ソース、
ドレインの構成も図２０と同様である。
３７のフローティングゲート（第１のポリシリコン層）
２６は、ＯＮＯ膜２７以上の上部構造の側壁に形成され
たサイドウォール３４によって、自己整合的に形成され
た。さらに、選択ゲートおよびＭＯＳトランジスタのソ
ースとドレインを公知の方法によって形成した。図２０
に、このようにして作製された半導体装置の断面図を示
す。図２０において、ｃｈはチャネル、ｄはドレイン、
ｓはソースを示す。なお、図示を省略したが、図９に示
した半導体装置の各ゲートの下部のチャネル、ソース、
ドレインの構成も図２０と同様である。
【００２１】図１０〜図１９に示した実施例に変えて、
メモリ回路とロジック回路のＭＯＳトランジスタと抵抗
およびキャパシタを有する半導体装置の製造に際して、
第１および第２の金属シリサイド層を用いず、第１のポ
リシリコン層２６および第２のポリシリコン層２８を電
極とすることができる。すなわち、第１および第２のＷ
シリサイド層の形成工程なしで、メモリ回路、ＭＯＳト
ランジスタ、キャパシタおよび抵抗に対応する位置に、
図２１に示すような、第１のポリシリコン層２６、ＯＮ
Ｏ膜２７、第２のポリシリコン層２８および第１のＣＶ
ＤＳｉＯ2 膜３０からなる積層構造を作る。図２０は前
の実施例の図１５に対応する。次いで、その全体構造上
に第２のＣＶＤＳｉＯ2 膜３２を形成し、図２２に示す
ように、キャパシタの下部電極領域と抵抗の領域の第２
のＣＶＤＳｉＯ2 膜３２を残した状態で全面を異方性エ
ッチングすることによってスタックゲートの上部構造の
側面にサイドウォール３４を形成しても良い。この方法
によっても、フローティングゲートを自己整合的に形成
することができる。以後の工程は前の実施例と同じであ
る。
メモリ回路とロジック回路のＭＯＳトランジスタと抵抗
およびキャパシタを有する半導体装置の製造に際して、
第１および第２の金属シリサイド層を用いず、第１のポ
リシリコン層２６および第２のポリシリコン層２８を電
極とすることができる。すなわち、第１および第２のＷ
シリサイド層の形成工程なしで、メモリ回路、ＭＯＳト
ランジスタ、キャパシタおよび抵抗に対応する位置に、
図２１に示すような、第１のポリシリコン層２６、ＯＮ
Ｏ膜２７、第２のポリシリコン層２８および第１のＣＶ
ＤＳｉＯ2 膜３０からなる積層構造を作る。図２０は前
の実施例の図１５に対応する。次いで、その全体構造上
に第２のＣＶＤＳｉＯ2 膜３２を形成し、図２２に示す
ように、キャパシタの下部電極領域と抵抗の領域の第２
のＣＶＤＳｉＯ2 膜３２を残した状態で全面を異方性エ
ッチングすることによってスタックゲートの上部構造の
側面にサイドウォール３４を形成しても良い。この方法
によっても、フローティングゲートを自己整合的に形成
することができる。以後の工程は前の実施例と同じであ
る。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
メモリ回路とロジック回路を有する半導体装置の製造に
際し、ロジック回路のゲート電極のエッチング時に過剰
なエッチングを必要としないため、より微細なゲート電
極を形成できる。さらに、メモリ回路のスタックゲート
のトンネル酸化膜と、ロジック回路のＭＯＳトランジス
タのゲート酸化膜を薄く形成することができ、また、ス
タックゲートのフローティングゲートを自己整合的に形
成できるので、ＥＥＰＲＯＭ等のメモリ回路とＭＯＳト
ランジスタが混載されている半導体装置の寸法精度を高
め、微細化を向上させることができる。
メモリ回路とロジック回路を有する半導体装置の製造に
際し、ロジック回路のゲート電極のエッチング時に過剰
なエッチングを必要としないため、より微細なゲート電
極を形成できる。さらに、メモリ回路のスタックゲート
のトンネル酸化膜と、ロジック回路のＭＯＳトランジス
タのゲート酸化膜を薄く形成することができ、また、ス
タックゲートのフローティングゲートを自己整合的に形
成できるので、ＥＥＰＲＯＭ等のメモリ回路とＭＯＳト
ランジスタが混載されている半導体装置の寸法精度を高
め、微細化を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例の工程を説明する図である。
【図２】本発明の実施例の工程を説明する図である。
【図３】本発明の実施例の工程を説明する図である。
【図４】本発明の実施例の工程を説明する図である。
【図５】本発明の実施例の工程を説明する図である。
【図６】本発明の実施例の工程を説明する図である。
【図７】本発明の実施例の工程を説明する図である。
【図８】本発明の実施例の工程を説明する図である。
【図９】本発明の実施例の工程を説明する図である。
【図１０】本発明の他の実施例の工程を説明する図であ
る。
る。
【図１１】本発明の他の実施例の工程を説明する図であ
る。
る。
【図１２】本発明の他の実施例の工程を説明する図であ
る。
る。
【図１３】本発明の他の実施例の工程を説明する図であ
る。
る。
【図１４】本発明の他の実施例の工程を説明する図であ
る。
る。
【図１５】本発明の他の実施例の工程を説明する図であ
る。
る。
【図１６】本発明の他の実施例の工程を説明する図であ
る。
る。
【図１７】本発明の他の実施例の工程を説明する図であ
る。
る。
【図１８】本発明の他の実施例の工程を説明する図であ
る。
る。
【図１９】本発明の他の実施例の工程を説明する図であ
る。
る。
【図２０】本発明の製造方法による半導体装置の断面図
である。
である。
【図２１】本発明のさらに他の実施例の工程を説明する
図である。
図である。
【図２２】本発明の他の実施例の工程を説明する図であ
る。
る。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ トンネル酸化膜 ５ ＭＯＳのゲート酸化膜 ６ 第１のポリシリコン層 ７ 第１の絶縁膜 ８ 第２のポリシリコン層 ９ スタックゲート １０ 第２の絶縁膜 １１ コントロールゲート １２ 第３の絶縁膜 １３ サイドウォール １４ フローティングゲート １５ 第４の絶縁膜 １６ 選択ゲート １７ ＭＯＳトランジスタのゲート ２１ 半導体基板 ２２ フィールド酸化膜 ２３ ゲート酸化膜 ２４ ホトレジスト ２５ トンネル酸化膜およびＭＯＳのゲート酸化膜 ２６ 第１のポリシリコン層 ２７ ＯＮＯ膜 ２８ 第２のポリシリコン層 ２９ 第１の金属シリサイド層 ３０ 第１のＣＶＤＳｉＯ2 膜 ３１ ホトレジスト ３２ 第２のＣＶＤＳｉＯ2 膜 ３３ ホトレジスト ３４ サイドウォール ３５ 第２の金属シリサイド層 ３６ 第３のＣＶＤＳｉＯ2 膜 ３７ スタックゲート ３８ 選択ゲート ３９ ＭＯＳトランジスタのゲート ４０ キャパシタ ４１ 抵抗
Claims (8)
- 【請求項１】 少なくともトンネル酸化膜を含むスタッ
クゲート部と高電圧トランジスタを有するメモリ回路と
ロジック回路とを備える半導体装置の製造方法におい
て、前記メモリ回路のトンネル酸化膜と高電圧トランジ
スタのゲート部の酸化膜および前記ロジック回路のＭＯ
Ｓトランジスタのゲート酸化膜を形成する工程、形成さ
れた酸化膜の全面に第１のポリシリコン層を形成する工
程、該第１のポリシリコン層の前記スタックゲート部の
フローティングゲートを分離する領域を除去する工程、
前記第１のポリシリコン層上に第１の絶縁膜を形成する
工程、および該第１の絶縁膜の全面に第２のポリシリコ
ン層を形成する工程を有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記トンネル酸化膜と前記ＭＯＳトラン
ジスタのゲートを同時に形成することを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第２のポリシリコン層の上に第２の
絶縁膜を形成する工程、前記スタックゲート部の上部の
領域以外の前記第２の絶縁膜と第２のポリシリコン層と
第１の絶縁膜を除去する工程、前記第１のポリシリコン
層をパターンエッチして前記メモリ回路の高電圧トラン
ジスタと前記ロジック回路のＭＯＳトランジスタのゲー
ト部を形成し、その際、残された前記第２のポリシリコ
ン層をマスクとして前記第１のポリシリコン層をエッチ
ング除去して前記メモリ回路のスタックゲート部を前記
第２のポリシリコン層によって自己整合的に形成する工
程、をさらに有することを特徴とする請求項１または２
に記載の半導体装置の製造方法。 - 【請求項４】 前記第２の絶縁膜と第２のポリシリコン
層と第１の絶縁膜の除去工程の後、前記メモリ回路のス
タックゲート部の上部の側部にサイドウォールを形成す
る工程をさらに有することを特徴とする請求項３に記載
の半導体装置の製造方法。 - 【請求項５】 前記第２のポリシリコン層の形成工程
と、前記第２の絶縁膜を形成する工程の間に前記第２の
ポリシリコン層上に第１の金属シリサイド層を形成する
工程をさらに有し、前記第２の絶縁膜を前記第１の金属
シリサイド層上に形成することを特徴とする請求項１ま
たは２に記載の半導体装置の製造方法。 - 【請求項６】 前記第２の絶縁膜を形成した後、前記メ
モリ回路のスタックゲート部に相当する部分以外の前記
第２の絶縁膜、前記第１の金属シリサイド層、前記第２
のポリシリコン層および第１の絶縁膜を除去して前記メ
モリ回路のスタックゲート部の上部構造を形成する工
程、および前記メモリ回路のスタックゲート部の上部構
造にサイドウォールを形成する工程をさらに有すること
を特徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記サイドウォールの形成工程に続い
て、露出された第１のポリシリコン層上に第２の金属シ
リサイド層を形成する工程、該第２の金属シリサイド層
上に第３の絶縁膜を形成する工程、および前記第３の絶
縁膜、第２の金属シリサイド層および第１のポリシリコ
ン層をパターンエッチして前記メモリ回路の高電圧トラ
ンジスタのゲート部と前記ロジック回路のゲート部を形
成し、その際、前記スタックゲート部の上部構造をマス
クとして下部の第１のポリシリコン層をエッチングする
ことによってスタックゲート部のフローティングゲート
を自己整合的に形成する工程をさらに有することを特徴
とする請求項５に記載の半導体装置の製造方法。 - 【請求項８】 メモリ回路とキャパシタおよび／または
抵抗とロジック回路とを有する半導体装置の製造方法に
おいて、前記メモリ回路のトンネル酸化膜と前記ロジッ
ク回路のＭＯＳトランジスタのゲート酸化膜を同時に形
成する工程、前記酸化膜の全面に第１のポリシリコン層
を形成する工程、該第１のポリシリコン層の前記メモリ
回路のフローティングゲートを分離する領域を除去する
工程、前記第１のポリシリコン層上に第１の絶縁膜を形
成する工程、該第１の絶縁膜の全面に第２のポリシリコ
ン層を形成する工程、該第２のポリシリコン層上に第２
の絶縁膜を形成する工程、前記メモリ回路の所望の領域
と前記キャパシタの上部電極領域を残して前記第２の絶
縁膜と第２のポリシリコン層および第１の絶縁膜を除去
する工程、全面に第３の絶縁膜を形成する工程、該第３
の絶縁膜の前記キャパシタの下部電極領域と抵抗の領域
の部分を残して、その他の部分を除去する工程、および
全面を異方性エッチングして前記メモリ回路のスタック
ゲートのサイドウォールを形成することを特徴とする半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26982597A JP3556079B2 (ja) | 1997-10-02 | 1997-10-02 | 半導体装置の製造方法 |
| PCT/JP1999/001731 WO2000060661A1 (fr) | 1997-10-02 | 1999-04-01 | Procede de production d'un dispositif a semi-conducteur |
| TW88105346A TW409369B (en) | 1997-10-02 | 1999-04-01 | Manufacture of semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26982597A JP3556079B2 (ja) | 1997-10-02 | 1997-10-02 | 半導体装置の製造方法 |
| PCT/JP1999/001731 WO2000060661A1 (fr) | 1997-10-02 | 1999-04-01 | Procede de production d'un dispositif a semi-conducteur |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111936A true JPH11111936A (ja) | 1999-04-23 |
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ID=26440116
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26982597A Expired - Fee Related JP3556079B2 (ja) | 1997-10-02 | 1997-10-02 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP3556079B2 (ja) |
| WO (1) | WO2000060661A1 (ja) |
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| US6472259B1 (en) | 1999-04-01 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method of manufacturing semiconductor device |
| KR20030030947A (ko) * | 2001-10-11 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 장치 및 그 제조 방법 |
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| JP2005026696A (ja) * | 2003-07-01 | 2005-01-27 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍ素子およびその製造方法 |
| US7361553B2 (en) | 2005-10-06 | 2008-04-22 | Sanyo Electric Co., Ltd. | Semiconductor device manufacturing method |
| CN105938838A (zh) * | 2015-03-03 | 2016-09-14 | 瑞萨电子株式会社 | 半导体装置的制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| JPS6223150A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6276668A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体記憶装置 |
| JPS63144577A (ja) * | 1986-12-09 | 1988-06-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
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