JP2003037190A - 半導体記憶装置の製造方法及び半導体記憶装置 - Google Patents
半導体記憶装置の製造方法及び半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 セルフアラインソース構造を用いたフラッシ
ュメモリ等の半導体記憶装置の製造方法において、ソー
ス配線及びゲート配線の高抵抗化を防止した製造方法を
提供する。 【解決手段】 セルフアラインソース構造を有する半導
体記憶装置の製造方法において、シリコン基板上にソー
ス領域とゲート領域とを通る略直線状の素子分離領域を
形成する分離領域形成工程が、ソース領域の素子分離領
域の幅を、ゲート領域の素子分離領域の幅より狭く形成
する工程を含む。
ュメモリ等の半導体記憶装置の製造方法において、ソー
ス配線及びゲート配線の高抵抗化を防止した製造方法を
提供する。 【解決手段】 セルフアラインソース構造を有する半導
体記憶装置の製造方法において、シリコン基板上にソー
ス領域とゲート領域とを通る略直線状の素子分離領域を
形成する分離領域形成工程が、ソース領域の素子分離領
域の幅を、ゲート領域の素子分離領域の幅より狭く形成
する工程を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法及びその構造に関し、特に、セルフアラインソ
ース構造を用いたフラッシュメモリの製造方法及びその
構造に関する。
製造方法及びその構造に関し、特に、セルフアラインソ
ース構造を用いたフラッシュメモリの製造方法及びその
構造に関する。
【０００２】
【従来の技術】フラッシュメモリの高集積化のために、
ソース配線を共通にしてソース領域の面積を小さくした
セルフアラインソース（Self Align Source）構造（以
下、「ＳＡＳ構造」という。）が用いられる。図８〜１
０は、従来のＳＡＳ構造のフラッシュメモリの製造工程
の斜視図である。
ソース配線を共通にしてソース領域の面積を小さくした
セルフアラインソース（Self Align Source）構造（以
下、「ＳＡＳ構造」という。）が用いられる。図８〜１
０は、従来のＳＡＳ構造のフラッシュメモリの製造工程
の斜視図である。
【０００３】かかる製造方法では、まず、図８に示すよ
うに、シリコン基板１０１を準備し、その表面に酸化シ
リコンからなる素子分離領域１０２を形成する。素子分
離領域１０２は、略直線上に形成され、図８ではＹ軸方
向に形成する。また、素子分離領域１０２は、通常のＬ
ＯＣＯＳ法を用いて形成する。
うに、シリコン基板１０１を準備し、その表面に酸化シ
リコンからなる素子分離領域１０２を形成する。素子分
離領域１０２は、略直線上に形成され、図８ではＹ軸方
向に形成する。また、素子分離領域１０２は、通常のＬ
ＯＣＯＳ法を用いて形成する。
【０００４】次に、シリコン基板１０１の表面に熱酸化
膜１０３を形成し、更に、多結晶シリコン膜を堆積させ
る。次に、一般的な、リソグラフィ技術、エッチング技
術を用いて、素子分離領域１０２上の多結晶シリコン膜
をＹ軸方向に除去して分離溝を形成する。
膜１０３を形成し、更に、多結晶シリコン膜を堆積させ
る。次に、一般的な、リソグラフィ技術、エッチング技
術を用いて、素子分離領域１０２上の多結晶シリコン膜
をＹ軸方向に除去して分離溝を形成する。
【０００５】次に、例えば、ＯＮＯ膜（酸化シリコン／
窒化シリコン／酸化シリコンの３層膜）からなる絶縁膜
を形成し、更に、ＷＳｉ膜を形成する。
窒化シリコン／酸化シリコンの３層膜）からなる絶縁膜
を形成し、更に、ＷＳｉ膜を形成する。
【０００６】次に、ＷＳｉ膜上にＴＥＯＳ膜（図示せ
ず）を形成した後、ＴＥＯＳ膜をパターニングする。続
いて、ＴＥＯＳ膜をマスクに用いて、ＷＳｉ膜、絶縁
膜、多結晶シリコン膜をエッチングする。これにより、
図９に示すような、Ｘ軸方向に並置された複数のフロー
ティング電極１０４と、フローティング電極１０４を覆
う絶縁膜１０５、コントロールゲート電極１０６が形成
される。なお、シリコン基板１０１の表面上にも熱酸化
膜１０３が形成されていても構わない。
ず）を形成した後、ＴＥＯＳ膜をパターニングする。続
いて、ＴＥＯＳ膜をマスクに用いて、ＷＳｉ膜、絶縁
膜、多結晶シリコン膜をエッチングする。これにより、
図９に示すような、Ｘ軸方向に並置された複数のフロー
ティング電極１０４と、フローティング電極１０４を覆
う絶縁膜１０５、コントロールゲート電極１０６が形成
される。なお、シリコン基板１０１の表面上にも熱酸化
膜１０３が形成されていても構わない。
【０００７】次に、図１０に示すように、ソース領域１
２０上の素子分離領域１０２をエッチングで除去する。
図１１は、図１０のIII−III方向の断面図であり、図１
０には図示されていない、手前側にあるゲート領域１３
０も併せて記載している。
２０上の素子分離領域１０２をエッチングで除去する。
図１１は、図１０のIII−III方向の断面図であり、図１
０には図示されていない、手前側にあるゲート領域１３
０も併せて記載している。
【０００８】ソース領域１２０上の素子分離領域１０２
の除去工程では、まず、図１１に示すように、ゲート領
域１３０、ドレイン領域１４０を覆うレジストマスク１
０８を形成する。ＴＥＯＳ膜１０７の一部がレジストマ
スク１０８に覆われていないのは、レジストマスク１０
８がソース領域１２０上に形成されないように、マージ
ンを設けたためである。かかるレジストマスク１０８を
用いたドライエッチングにより、ソース領域１２０上の
素子分離領域１０２を除去する。
の除去工程では、まず、図１１に示すように、ゲート領
域１３０、ドレイン領域１４０を覆うレジストマスク１
０８を形成する。ＴＥＯＳ膜１０７の一部がレジストマ
スク１０８に覆われていないのは、レジストマスク１０
８がソース領域１２０上に形成されないように、マージ
ンを設けたためである。かかるレジストマスク１０８を
用いたドライエッチングにより、ソース領域１２０上の
素子分離領域１０２を除去する。
【０００９】最後に、レジスマスク１０８でゲート領域
１３０、ドレイン領域１４０を覆った状態で、イオン注
入法を用いて砒素等のイオンをソース領域１２０に注入
し、ソース配線１１０（図１３参照）を形成する。ビッ
ト線、保護膜等は、一般的な工程で作製される。以上の
工程により、全体が２００で示される、図１０のフラッ
シュメモリが完成する。
１３０、ドレイン領域１４０を覆った状態で、イオン注
入法を用いて砒素等のイオンをソース領域１２０に注入
し、ソース配線１１０（図１３参照）を形成する。ビッ
ト線、保護膜等は、一般的な工程で作製される。以上の
工程により、全体が２００で示される、図１０のフラッ
シュメモリが完成する。
【００１０】
【発明が解決しようとする課題】しかし、従来の製造方
法では、ソース領域上１２０の素子分離領域１０２の除
去工程において、図１２のようにＴＥＯＳ膜１０７、更
には、コントロールゲート電極１０６の一部がエッチン
グにより除去されていた。コントロールゲート電極１０
６が除去されることは、ゲート配線（ワード線）の高抵
抗化を招き問題であった。
法では、ソース領域上１２０の素子分離領域１０２の除
去工程において、図１２のようにＴＥＯＳ膜１０７、更
には、コントロールゲート電極１０６の一部がエッチン
グにより除去されていた。コントロールゲート電極１０
６が除去されることは、ゲート配線（ワード線）の高抵
抗化を招き問題であった。
【００１１】特に、フラッシュメモリ２００の微細化、
高集積化に伴い、ＴＥＯＳ膜１０７が相対的に薄くな
り、コントロールゲート電極１０６の除去量が更に大き
くなっていた。これに対して、ＴＥＯＳ膜１０７を厚く
することも考えられるが、素子分離領域１０２のエッチ
ング用パターンのアスペクト比が大きくなり、素子分離
領域１０２のエッチングが不充分になってしまう。
高集積化に伴い、ＴＥＯＳ膜１０７が相対的に薄くな
り、コントロールゲート電極１０６の除去量が更に大き
くなっていた。これに対して、ＴＥＯＳ膜１０７を厚く
することも考えられるが、素子分離領域１０２のエッチ
ング用パターンのアスペクト比が大きくなり、素子分離
領域１０２のエッチングが不充分になってしまう。
【００１２】また、図１３は、図１０のIV−IV方向の断
面図であり、シリコン基板１０１の表面には、素子分離
領域１０２を除去した除去部１０９が形成されている。
また、シリコン基板１０１には、イオンが注入されてソ
ース配線１１０が形成されている。しかし、このような
従来の構造では除去部１０９が深くなるため、隅部１１
１近傍で、ソース配線１１０の膜厚が薄くなり、ソース
配線が高抵抗化していた。
面図であり、シリコン基板１０１の表面には、素子分離
領域１０２を除去した除去部１０９が形成されている。
また、シリコン基板１０１には、イオンが注入されてソ
ース配線１１０が形成されている。しかし、このような
従来の構造では除去部１０９が深くなるため、隅部１１
１近傍で、ソース配線１１０の膜厚が薄くなり、ソース
配線が高抵抗化していた。
【００１３】そこで、本発明は、高集積化されたＳＡＳ
構造の半導体記憶装置において、ゲート配線、ソース配
線の高抵抗化を防止した製造方法及びその構造を提供す
ることを目的とする。
構造の半導体記憶装置において、ゲート配線、ソース配
線の高抵抗化を防止した製造方法及びその構造を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明は、セルフアライ
ンソース構造を有する半導体記憶装置の製造方法であっ
て、シリコン基板を準備し、該シリコン基板上にソース
領域とゲート領域とを規定する工程と、該シリコン基板
上に、該ソース領域と該ゲート領域とを通る略直線状の
素子分離領域を形成する分離領域形成工程と、該シリコ
ン基板上にフローティングゲート電極層、絶縁膜、コン
トロールゲート電極層を積層する工程と、該ゲート領域
上に酸化シリコン層を形成し、該酸化シリコン層で該ゲ
ート領域を覆いながら、該ソース領域上の該コントロー
ルゲート電極層、該絶縁膜、及び該フローティングゲー
ト電極層を除去する除去工程と、該酸化シリコン層で該
ゲート領域を覆いながら、該ソース領域の該素子分離領
域を選択的に除去する工程と、該ソース領域に導電性イ
オンを注入し、ソース配線層を形成する工程とを含み、
該分離領域形成工程が、該ソース領域の該素子分離領域
の幅を、該ゲート領域の該素子分離領域の幅より狭く形
成する工程であることを特徴とする半導体記憶装置の製
造方法である。かかる製造方法を用いることにより、素
子分離領域の幅及び膜厚が、ソース領域においてゲート
領域より小さくなる。従って、ソース領域の素子分離領
域のエッチング量が少なくなり、エッチングマスクであ
る酸化シリコン層のエッチング量も少なくなる。これに
より、酸化シリコン層の下部のコントロールゲート電極
層のエッチングを防止できる。また、酸化シリコン層の
膜厚を薄くして、アスペクト比を小さくできる。また、
ソース領域の素子分離領域をエッチングしてできた除去
部も浅くなり、イオン注入で均一な膜厚のソース配線を
形成できる。なお、素子分離領域の幅とは、図１のＸ軸
方向における、素子分離領域の大きさをいう。
ンソース構造を有する半導体記憶装置の製造方法であっ
て、シリコン基板を準備し、該シリコン基板上にソース
領域とゲート領域とを規定する工程と、該シリコン基板
上に、該ソース領域と該ゲート領域とを通る略直線状の
素子分離領域を形成する分離領域形成工程と、該シリコ
ン基板上にフローティングゲート電極層、絶縁膜、コン
トロールゲート電極層を積層する工程と、該ゲート領域
上に酸化シリコン層を形成し、該酸化シリコン層で該ゲ
ート領域を覆いながら、該ソース領域上の該コントロー
ルゲート電極層、該絶縁膜、及び該フローティングゲー
ト電極層を除去する除去工程と、該酸化シリコン層で該
ゲート領域を覆いながら、該ソース領域の該素子分離領
域を選択的に除去する工程と、該ソース領域に導電性イ
オンを注入し、ソース配線層を形成する工程とを含み、
該分離領域形成工程が、該ソース領域の該素子分離領域
の幅を、該ゲート領域の該素子分離領域の幅より狭く形
成する工程であることを特徴とする半導体記憶装置の製
造方法である。かかる製造方法を用いることにより、素
子分離領域の幅及び膜厚が、ソース領域においてゲート
領域より小さくなる。従って、ソース領域の素子分離領
域のエッチング量が少なくなり、エッチングマスクであ
る酸化シリコン層のエッチング量も少なくなる。これに
より、酸化シリコン層の下部のコントロールゲート電極
層のエッチングを防止できる。また、酸化シリコン層の
膜厚を薄くして、アスペクト比を小さくできる。また、
ソース領域の素子分離領域をエッチングしてできた除去
部も浅くなり、イオン注入で均一な膜厚のソース配線を
形成できる。なお、素子分離領域の幅とは、図１のＸ軸
方向における、素子分離領域の大きさをいう。
【００１５】上記分離領域形成工程は、上記シリコン基
板上に、窒化シリコン膜を形成する工程と、該窒化シリ
コン膜を略直線状に除去して、上記ゲート領域と上記ソ
ース領域とのシリコン基板を露出させる工程であって、
該露出したシリコン基板の幅を、該ゲート領域より該ソ
ース領域において狭くする工程と、露出した該シリコン
基板を酸化して酸化シリコンからなる該素子分離領域を
形成する工程とを含むものでもある。かかる工程を用い
ることにより、素子分離領域の厚み及び幅を容易に制御
することができる。
板上に、窒化シリコン膜を形成する工程と、該窒化シリ
コン膜を略直線状に除去して、上記ゲート領域と上記ソ
ース領域とのシリコン基板を露出させる工程であって、
該露出したシリコン基板の幅を、該ゲート領域より該ソ
ース領域において狭くする工程と、露出した該シリコン
基板を酸化して酸化シリコンからなる該素子分離領域を
形成する工程とを含むものでもある。かかる工程を用い
ることにより、素子分離領域の厚み及び幅を容易に制御
することができる。
【００１６】上記ソース領域は、略平行に形成された２
つの上記ゲート領域に挟まれた領域であることが好まし
い。このように、ソース領域を共通領域として用いるこ
とにより、半導体記憶装置の小型化が可能となる。
つの上記ゲート領域に挟まれた領域であることが好まし
い。このように、ソース領域を共通領域として用いるこ
とにより、半導体記憶装置の小型化が可能となる。
【００１７】上記素子分離領域の幅は、上記ゲート領域
と上記ソース領域との境界近傍から該ソース領域の中央
に向って、漸次狭くなるように形成することが好まし
い。
と上記ソース領域との境界近傍から該ソース領域の中央
に向って、漸次狭くなるように形成することが好まし
い。
【００１８】上記除去工程は、更に、上記酸化シリコン
層上にフォトレジスト層を形成し、該酸化シリコン層と
該フォトレジスト層で該ゲート領域を覆いながら、該ソ
ース領域の該素子分離領域を除去する工程でも良い。
層上にフォトレジスト層を形成し、該酸化シリコン層と
該フォトレジスト層で該ゲート領域を覆いながら、該ソ
ース領域の該素子分離領域を除去する工程でも良い。
【００１９】上記分離領域形成工程は、露出した上記シ
リコン基板を選択的に酸化するＬＯＣＯＳ工程であるこ
とが好ましい。
リコン基板を選択的に酸化するＬＯＣＯＳ工程であるこ
とが好ましい。
【００２０】上記酸化シリコン層は、ＴＥＯＳ層からな
ることが好ましい。
ることが好ましい。
【００２１】また、本発明は、セルフアラインソース構
造を有する半導体記憶装置であって、略平行に延びたソ
ース領域とゲート領域とを表面上に有するシリコン基板
と、該ゲート領域に設けられた、該ゲート領域の長手方
向に並置された複数のフローティングゲート電極と、該
フローティングゲートの間に設けられた素子分離領域
と、該フローティングゲート電極と該素子分離領域との
上に積層された絶縁膜とコントロールゲート電極と、該
ソース領域に設けられた、該シリコン基板上の素子分離
領域を除去して形成された凹部と、該シリコン基板にイ
オンを注入して形成されたソース配線層とを含み、該ソ
ース領域に設けられた該凹部の該シリコン基板表面から
の深さが、該ゲート領域に設けられた該素子分離領域の
該シリコン基板表面からの深さより小さいことを特徴と
する半導体記憶装置でもある。かかる半導体記憶装置で
は、従来のようにソース配線、ゲート配線（ワード線）
が高抵抗化しないため、良好な素子特性を得ることがで
きる。
造を有する半導体記憶装置であって、略平行に延びたソ
ース領域とゲート領域とを表面上に有するシリコン基板
と、該ゲート領域に設けられた、該ゲート領域の長手方
向に並置された複数のフローティングゲート電極と、該
フローティングゲートの間に設けられた素子分離領域
と、該フローティングゲート電極と該素子分離領域との
上に積層された絶縁膜とコントロールゲート電極と、該
ソース領域に設けられた、該シリコン基板上の素子分離
領域を除去して形成された凹部と、該シリコン基板にイ
オンを注入して形成されたソース配線層とを含み、該ソ
ース領域に設けられた該凹部の該シリコン基板表面から
の深さが、該ゲート領域に設けられた該素子分離領域の
該シリコン基板表面からの深さより小さいことを特徴と
する半導体記憶装置でもある。かかる半導体記憶装置で
は、従来のようにソース配線、ゲート配線（ワード線）
が高抵抗化しないため、良好な素子特性を得ることがで
きる。
【００２２】また、隣り合った上記凹部の間隔が、隣り
合った上記素子分離領域の間隔より大きいことを特徴と
する半導体記憶装置でもある。
合った上記素子分離領域の間隔より大きいことを特徴と
する半導体記憶装置でもある。
【００２３】上記ソース配線層の膜厚は、略一定であ
る。
る。
【００２４】
【発明の実施の形態】図１〜３は、本実施の形態にかか
るセルフアラインソース（ＳＡＳ）構造のフラッシュメ
モリの製造工程の斜視図である。
るセルフアラインソース（ＳＡＳ）構造のフラッシュメ
モリの製造工程の斜視図である。
【００２５】本実施の形態にかかる製造方法では、ま
ず、図１に示すように、シリコン基板１を準備する。図
１中、符号１２０で示された領域はソース領域、符号１
３０で示された領域はゲート配線領域となる。
ず、図１に示すように、シリコン基板１を準備する。図
１中、符号１２０で示された領域はソース領域、符号１
３０で示された領域はゲート配線領域となる。
【００２６】次に、シリコン基板１の表面に酸化シリコ
ンからなる素子分離領域２を形成する。素子分離領域２
は、略直線上に形成され、図１ではＹ軸方向に形成され
る。素子分離領域２は、例えばＬＯＣＯＳ法を用いて形
成する。図４は、素子分離領域２形成後の、シリコン基
板１の上面図である。図４に示すように、素子分離領域
２は、ソース領域１２０におけるＸ軸方向の幅が、ゲー
ト配線領域１３０の幅より狭くなるように形成される。
これは、ＬＯＣＯＳ法を用いて素子分離領域２を形成す
る場合に、シリコン基板１上に形成された窒化シリコン
マスク（図示せず）の開口部の幅を、ゲート領域１３０
よりソース領域１２０の方が狭くなるように形成し、シ
リコン基板１の表面を酸化して行なわれる。
ンからなる素子分離領域２を形成する。素子分離領域２
は、略直線上に形成され、図１ではＹ軸方向に形成され
る。素子分離領域２は、例えばＬＯＣＯＳ法を用いて形
成する。図４は、素子分離領域２形成後の、シリコン基
板１の上面図である。図４に示すように、素子分離領域
２は、ソース領域１２０におけるＸ軸方向の幅が、ゲー
ト配線領域１３０の幅より狭くなるように形成される。
これは、ＬＯＣＯＳ法を用いて素子分離領域２を形成す
る場合に、シリコン基板１上に形成された窒化シリコン
マスク（図示せず）の開口部の幅を、ゲート領域１３０
よりソース領域１２０の方が狭くなるように形成し、シ
リコン基板１の表面を酸化して行なわれる。
【００２７】図１に示すように、窒化シリコンマスクの
開口部の幅を狭くした領域では、ＬＯＣＯＳ法で形成し
た素子分離領域２の膜厚（Ｚ軸方向の厚み）が、他の領
域に比べて小さくなる。なお、図１に示すように、素子
分離領域２の幅（Ｘ軸方向の大きさ）は、ソース領域１
２０とゲート領域との境界から中央部に向ってＹ軸方向
に、漸次小さくなるように形成することが好ましい。
開口部の幅を狭くした領域では、ＬＯＣＯＳ法で形成し
た素子分離領域２の膜厚（Ｚ軸方向の厚み）が、他の領
域に比べて小さくなる。なお、図１に示すように、素子
分離領域２の幅（Ｘ軸方向の大きさ）は、ソース領域１
２０とゲート領域との境界から中央部に向ってＹ軸方向
に、漸次小さくなるように形成することが好ましい。
【００２８】次に、シリコン基板１の表面に熱酸化膜３
を形成し、更に、多結晶シリコン膜を堆積させる。続い
て、一般的な、リソグラフィ技術、エッチング技術を用
いて、素子分離領域２上の多結晶シリコン膜をＹ軸方向
に除去して分離溝を形成する。
を形成し、更に、多結晶シリコン膜を堆積させる。続い
て、一般的な、リソグラフィ技術、エッチング技術を用
いて、素子分離領域２上の多結晶シリコン膜をＹ軸方向
に除去して分離溝を形成する。
【００２９】次に、例えば、ＯＮＯ膜（酸化シリコン／
窒化シリコン／酸化シリコンの３層膜）からなる絶縁膜
を形成し、更に、ＷＳｉ膜を形成する。ＯＮＯ膜の代わ
りに、ＯＮＯＮ膜等を用いても良い。
窒化シリコン／酸化シリコンの３層膜）からなる絶縁膜
を形成し、更に、ＷＳｉ膜を形成する。ＯＮＯ膜の代わ
りに、ＯＮＯＮ膜等を用いても良い。
【００３０】次に、ＷＳｉ膜上にＴＥＯＳ膜（図示せ
ず）を形成した後、ＴＥＯＳ膜をパターニングする。続
いて、ＴＥＯＳ膜をマスクに用いて、ＷＳｉ膜、絶縁
膜、多結晶シリコン膜をエッチングする。これにより、
図２に示すような、Ｘ軸方向に並置された複数のフロー
ティング電極４と、フローティング電極４を覆う絶縁膜
５とコントロールゲート電極６とが形成される。なお、
シリコン基板１の表面上にも熱酸化膜３が形成されてい
ても構わない。
ず）を形成した後、ＴＥＯＳ膜をパターニングする。続
いて、ＴＥＯＳ膜をマスクに用いて、ＷＳｉ膜、絶縁
膜、多結晶シリコン膜をエッチングする。これにより、
図２に示すような、Ｘ軸方向に並置された複数のフロー
ティング電極４と、フローティング電極４を覆う絶縁膜
５とコントロールゲート電極６とが形成される。なお、
シリコン基板１の表面上にも熱酸化膜３が形成されてい
ても構わない。
【００３１】次に、図３に示すように、ソース領域１２
０上の素子分離領域２をエッチングで除去して除去部９
を形成する。図５は、図３のI−I方向の断面図であり、
図３には図示されていない手前側にあるゲート領域１３
０も併せて記載している。
０上の素子分離領域２をエッチングで除去して除去部９
を形成する。図５は、図３のI−I方向の断面図であり、
図３には図示されていない手前側にあるゲート領域１３
０も併せて記載している。
【００３２】ソース領域１２０の素子分離領域２の除去
工程では、まず、図５に示すように、ゲート領域１３
０、ドレイン領域１４０を覆うレジストマスク８を形成
する。ＴＥＯＳ膜７の一部がレジストマスク８に覆われ
ていないのは、レジストマスク８がソース領域１２０上
に形成されないように、マージンを設けたためである。
かかるレジストマスク８を用いたドライエッチングによ
り、ソース領域１２０上の素子分離領域２を選択的に除
去する。
工程では、まず、図５に示すように、ゲート領域１３
０、ドレイン領域１４０を覆うレジストマスク８を形成
する。ＴＥＯＳ膜７の一部がレジストマスク８に覆われ
ていないのは、レジストマスク８がソース領域１２０上
に形成されないように、マージンを設けたためである。
かかるレジストマスク８を用いたドライエッチングによ
り、ソース領域１２０上の素子分離領域２を選択的に除
去する。
【００３３】上述のように、ソース領域１２０では、素
子分離領域２の幅及び膜厚がゲート領域１３０より小さ
くなっている。従って、素子分離領域２のエッチング量
も従来より少なくなるため、レジストマスク８やＴＥＯ
Ｓ膜７がエッチング工程中にエッチングされる量も減少
する。図６は、ソース領域１２０の素子分離領域２を除
去した後の断面図である。図６に示すように、ＴＥＯＳ
膜７の一部がエッチングされるだけで、コントロールゲ
ート電極６はエッチングされない。このため、コントロ
ールゲート電極６（ワード線）の一部がエッチングされ
高抵抗化するのを防止できる。
子分離領域２の幅及び膜厚がゲート領域１３０より小さ
くなっている。従って、素子分離領域２のエッチング量
も従来より少なくなるため、レジストマスク８やＴＥＯ
Ｓ膜７がエッチング工程中にエッチングされる量も減少
する。図６は、ソース領域１２０の素子分離領域２を除
去した後の断面図である。図６に示すように、ＴＥＯＳ
膜７の一部がエッチングされるだけで、コントロールゲ
ート電極６はエッチングされない。このため、コントロ
ールゲート電極６（ワード線）の一部がエッチングされ
高抵抗化するのを防止できる。
【００３４】最後に、レジスマスク８でゲート領域１２
０、ドレイン領域１４０を覆った状態で、イオン注入法
を用いて砒素等のイオンをソース領域１２０に注入す
る。図７は、図３のII−II方向の断面図である。シリコ
ン基板１の表面には、素子分離領域２を除去して形成し
た除去部９が形成されている。除去部９の幅、深さとも
に、図１３に示す従来構造よりも小さくなっている。シ
リコン基板１の表面近傍には、導電性イオンが注入され
て、ソース配線１０が形成されている。
０、ドレイン領域１４０を覆った状態で、イオン注入法
を用いて砒素等のイオンをソース領域１２０に注入す
る。図７は、図３のII−II方向の断面図である。シリコ
ン基板１の表面には、素子分離領域２を除去して形成し
た除去部９が形成されている。除去部９の幅、深さとも
に、図１３に示す従来構造よりも小さくなっている。シ
リコン基板１の表面近傍には、導電性イオンが注入され
て、ソース配線１０が形成されている。
【００３５】図７では、除去部９が浅いため、隅部１１
においてもソース配線１０の膜厚が薄くなることがな
く、従来構造のようなソース配線の高抵抗化を防止でき
る。なお、ビット線、保護膜等は、一般的な工程で作製
される。これにより、全体が１００で示される、図３の
フラッシュメモリが完成する。
においてもソース配線１０の膜厚が薄くなることがな
く、従来構造のようなソース配線の高抵抗化を防止でき
る。なお、ビット線、保護膜等は、一般的な工程で作製
される。これにより、全体が１００で示される、図３の
フラッシュメモリが完成する。
【００３６】
【発明の効果】以上の説明から明らかなように、本発明
にかかる半導体記憶装置の製造方法では、ソース配線、
ゲート配線の高抵抗化を防止しながら、高集積化された
ＳＡＳ型半導体記憶装置の作製が可能となる。
にかかる半導体記憶装置の製造方法では、ソース配線、
ゲート配線の高抵抗化を防止しながら、高集積化された
ＳＡＳ型半導体記憶装置の作製が可能となる。
【００３７】また、本実施の形態にかかる半導体記憶装
置では、ソース配線、ゲート配線の抵抗を小さくし、素
子特性に優れたＳＡＳ型半導体記憶装置を得ることがで
きる。
置では、ソース配線、ゲート配線の抵抗を小さくし、素
子特性に優れたＳＡＳ型半導体記憶装置を得ることがで
きる。
【図１】 本発明の実施の形態にかかるフラッシュメモ
リの製造工程の斜視図である。
リの製造工程の斜視図である。
【図２】 本発明の実施の形態にかかるフラッシュメモ
リの製造工程の斜視図である。
リの製造工程の斜視図である。
【図３】 本発明の実施の形態にかかるフラッシュメモ
リの製造工程の斜視図である。
リの製造工程の斜視図である。
【図４】 本発明の実施の形態にかかるフラッシュメモ
リの製造工程の上面図である。
リの製造工程の上面図である。
【図５】 本発明の実施の形態にかかるフラッシュメモ
リの製造工程の断面図である。
リの製造工程の断面図である。
【図６】 本発明の実施の形態にかかるフラッシュメモ
リの製造工程の断面図である。
リの製造工程の断面図である。
【図７】 本発明の実施の形態にかかるフラッシュメモ
リの製造工程の断面図である。
リの製造工程の断面図である。
【図８】 従来のフラッシュメモリの製造工程の斜視図
である。
である。
【図９】 従来のフラッシュメモリの製造工程の斜視図
である。
である。
【図１０】 従来のフラッシュメモリの製造工程の斜視
図である。
図である。
【図１１】 従来のフラッシュメモリの製造工程の断面
図である。
図である。
【図１２】 従来のフラッシュメモリの製造工程の断面
図である。
図である。
【図１３】 従来のフラッシュメモリの製造工程の断面
図である。
図である。
１ シリコン基板、２ 素子分離領域、３ 熱酸化膜、
４ フローティングゲート電極、５ 絶縁膜、６ コン
トロールゲート電極、７ ＴＥＯＳ膜、８ フォトレジ
スト、９ 除去部、１０ ソース配線、１１ 隅部、１
００ フラッシュメモリ。
４ フローティングゲート電極、５ 絶縁膜、６ コン
トロールゲート電極、７ ＴＥＯＳ膜、８ フォトレジ
スト、９ 除去部、１０ ソース配線、１１ 隅部、１
００ フラッシュメモリ。
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フロントページの続き
Ｆターム(参考） 5F083 EP02 EP23 EP55 EP56 EP67
ER22 GA02 GA09 JA04 JA35
LA20 MA02 MA19 NA02 PR03
PR12 PR29 PR36
5F101 BA01 BA29 BA36 BB05 BD04
BD10 BD37 BH03 BH09 BH14
BH19
Claims (10)
- 【請求項１】 セルフアラインソース構造を有する半導
体記憶装置の製造方法であって、 シリコン基板を準備し、該シリコン基板上にソース領域
とゲート領域とを規定する工程と、 該シリコン基板上に、該ソース領域と該ゲート領域とを
通る略直線状の素子分離領域を形成する分離領域形成工
程と、 該シリコン基板上にフローティングゲート電極層、絶縁
膜、コントロールゲート電極層を積層する工程と、 該ゲート領域上に酸化シリコン層を形成し、該酸化シリ
コン層で該ゲート領域を覆いながら、該ソース領域上の
該コントロールゲート電極層、該絶縁膜、及び該フロー
ティングゲート電極層を除去する除去工程と、 該酸化シリコン層で該ゲート領域を覆いながら、該ソー
ス領域の該素子分離領域を選択的に除去する工程と、 該ソース領域に導電性イオンを注入し、ソース配線層を
形成する工程とを含み、 該分離領域形成工程が、該ソース領域の該素子分離領域
の幅を、該ゲート領域の該素子分離領域の幅より狭く形
成する工程であることを特徴とする半導体記憶装置の製
造方法。 - 【請求項２】 上記分離領域形成工程が、 上記シリコン基板上に、窒化シリコン膜を形成する工程
と、 該窒化シリコン膜を略直線状に除去して、上記ゲート領
域と上記ソース領域とのシリコン基板を露出させる工程
であって、該露出したシリコン基板の幅を、該ゲート領
域より該ソース領域において狭くする工程と、 露出した該シリコン基板を酸化して酸化シリコンからな
る該素子分離領域を形成する工程とを含むことを特徴と
する請求項１に記載の半導体記憶装置の製造方法。 - 【請求項３】 上記ソース領域が、略平行に形成された
２つの上記ゲート領域に挟まれた領域であることを特徴
とする請求項１又は２に記載の半導体記憶装置の製造方
法。 - 【請求項４】 上記素子分離領域の幅が、上記ゲート領
域と上記ソース領域との境界近傍から該ソース領域の中
央に向って、漸次狭くなるように形成することを特徴と
する請求項３に記載の半導体記憶装置の製造方法。 - 【請求項５】 上記除去工程が、更に、上記酸化シリコ
ン層上にフォトレジスト層を形成し、該酸化シリコン層
と該フォトレジスト層で該ゲート領域を覆いながら、該
ソース領域の該素子分離領域を除去する工程であること
を特徴とする請求項１に記載の半導体記憶装置の製造方
法。 - 【請求項６】 上記分離領域形成工程が、露出した上記
シリコン基板を選択的に酸化するＬＯＣＯＳ工程である
ことを特徴とする請求項１〜５のいずれかに記載の半導
体記憶装置の製造方法。 - 【請求項７】 上記酸化シリコン層が、ＴＥＯＳ層から
なることを特徴とする請求項１〜５のいずれかに記載の
半導体記憶装置の製造方法。 - 【請求項８】 セルフアラインソース構造を有する半導
体記憶装置であって、 略平行に延びたソース領域とゲート領域とを表面上に有
するシリコン基板と、 該ゲート領域に設けられた、該ゲート領域の長手方向に
並置された複数のフローティングゲート電極と、該フロ
ーティングゲートの間に設けられた素子分離領域と、該
フローティングゲート電極と該素子分離領域との上に積
層された絶縁膜とコントロールゲート電極と、 該ソース領域に設けられた、該シリコン基板上の素子分
離領域を除去して形成された凹部と、該シリコン基板に
イオンを注入して形成されたソース配線層とを含み、 該ソース領域に設けられた該凹部の該シリコン基板表面
からの深さが、該ゲート領域に設けられた該素子分離領
域の該シリコン基板表面からの深さより小さいことを特
徴とする半導体記憶装置。 - 【請求項９】 隣り合った上記凹部の間隔が、隣り合っ
た上記素子分離領域の間隔より大きいことを特徴とする
請求項８に記載の半導体記憶装置。 - 【請求項１０】 上記ソース配線層の膜厚が、略一定で
あることを特徴とする請求項８に記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001221468A JP2003037190A (ja) | 2001-07-23 | 2001-07-23 | 半導体記憶装置の製造方法及び半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001221468A JP2003037190A (ja) | 2001-07-23 | 2001-07-23 | 半導体記憶装置の製造方法及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037190A true JP2003037190A (ja) | 2003-02-07 |
Family
ID=19055132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001221468A Pending JP2003037190A (ja) | 2001-07-23 | 2001-07-23 | 半導体記憶装置の製造方法及び半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003037190A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207947A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007311802A (ja) * | 2006-05-19 | 2007-11-29 | Samsung Electronics Co Ltd | 不揮発性メモリ集積回路装置およびその製造方法 |
-
2001
- 2001-07-23 JP JP2001221468A patent/JP2003037190A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207947A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8153487B2 (en) | 2006-01-31 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2007311802A (ja) * | 2006-05-19 | 2007-11-29 | Samsung Electronics Co Ltd | 不揮発性メモリ集積回路装置およびその製造方法 |
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