JPH0334578A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH0334578A JPH0334578A JP16954689A JP16954689A JPH0334578A JP H0334578 A JPH0334578 A JP H0334578A JP 16954689 A JP16954689 A JP 16954689A JP 16954689 A JP16954689 A JP 16954689A JP H0334578 A JPH0334578 A JP H0334578A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体記憶装置とその製
造方法に関する。
なメモリセルを用いた不揮発性半導体記憶装置とその製
造方法に関する。
（従来の技術）
不揮発性半導体記憶装置として、浮遊ゲートと制御ゲー
トを持つＭＯＳトランジスタ構造のメモリセルを用いた
ものが知られている。そのなかで電気的書き替えを可能
としたものは、ＥＥＰＲＯＭとして知られている。
トを持つＭＯＳトランジスタ構造のメモリセルを用いた
ものが知られている。そのなかで電気的書き替えを可能
としたものは、ＥＥＰＲＯＭとして知られている。
第９図は、従来のＥＥＰＲＯＭのメモリセルの一つであ
るＦ Ｅ ＴＭＯＳ型メモリセルの構造を示す。（ａ）
は平面図であり、（ｂ） （ｃ）はそれぞれ（ａ）のＡ
−Ａ’およびＢ−Ｂ’断面図である。ｐ型シリコン基板
３１に素子分離絶縁膜３２が形成され、その下にはチャ
ネルストッパとしてｐ＋型層３３が形成されている。こ
の様な素子分離された基板上のチャネル領域全面にトン
ネル電流が流れ得る薄い第１ゲート絶縁膜３４が形成さ
れ、この上に浮遊ゲート３５が形成され、この上に更に
第２ゲート絶縁膜３６を介して制御ゲート３７が形成さ
れている。浮遊ゲート３５と制御ゲート３７とは、チャ
ネル長方向には同じマスクを用いて連続的にエツチング
することによりそのエツジが揃えられる。そしてこれら
の積層ゲートをマスクとして不純物をイオン注入してソ
ース、ドレインとなるｎ＋型層３８．３９が形成されて
いる。
るＦ Ｅ ＴＭＯＳ型メモリセルの構造を示す。（ａ）
は平面図であり、（ｂ） （ｃ）はそれぞれ（ａ）のＡ
−Ａ’およびＢ−Ｂ’断面図である。ｐ型シリコン基板
３１に素子分離絶縁膜３２が形成され、その下にはチャ
ネルストッパとしてｐ＋型層３３が形成されている。こ
の様な素子分離された基板上のチャネル領域全面にトン
ネル電流が流れ得る薄い第１ゲート絶縁膜３４が形成さ
れ、この上に浮遊ゲート３５が形成され、この上に更に
第２ゲート絶縁膜３６を介して制御ゲート３７が形成さ
れている。浮遊ゲート３５と制御ゲート３７とは、チャ
ネル長方向には同じマスクを用いて連続的にエツチング
することによりそのエツジが揃えられる。そしてこれら
の積層ゲートをマスクとして不純物をイオン注入してソ
ース、ドレインとなるｎ＋型層３８．３９が形成されて
いる。
このＦＥＴＭＯＳ型メモリセルは、制御ゲート。
浮遊ゲートおよびソース、ドレインが自己整合されて形
成されるため、微細化が可能であるが、次のような問題
がある。
成されるため、微細化が可能であるが、次のような問題
がある。
第１０図は、ＦＥＴＭＯＳ型メモリセルの容量関係を示
している。図示のようにこのメモリセルは、主として制
御ゲートと浮遊ゲート間の容量ＣＧＧ＋浮遊ゲートと基
板間の容量ＣＣＨ＋浮遊ゲートとソース、ドレイン間の
容量ＣＤｓを有している。
している。図示のようにこのメモリセルは、主として制
御ゲートと浮遊ゲート間の容量ＣＧＧ＋浮遊ゲートと基
板間の容量ＣＣＨ＋浮遊ゲートとソース、ドレイン間の
容量ＣＤｓを有している。
いま、浮遊ゲートに基板から電子を注入するため、制御
ゲートに正の高電圧を印加する場合を考える。
ゲートに正の高電圧を印加する場合を考える。
簡単のため浮遊ゲートに電荷がないとして、基板を零電
位、制御ゲートに与えられる電位をＶＣＣとすると、浮
遊ゲートの電位ｖＦＧは、 Ｖ、ＧａＯ２，・Ｖ ｃａ／ （ＣＤＳ＋ ＣＣＨ＋
Ｃｃａ）となる。この式から明らかなように、容量結合
比Ｃａａ／ （Ｃｏｓ＋Ｃｃｓ＋ Ｃｃａ）の値が大き
い程、浮遊ゲートの電位ｖＦＧは高いものとなる。すな
わち、制御ゲートに与える電位ＶＣＣを小さくして効率
よく書き込みを行うためには、上述の容量比をできるだ
け大きいものとすることが望ましい。ところが現在実用
化されている微細化されたＦ Ｅ ＴＭＯＳ型メモリセ
ルにおいては、上述の容量比は１７２程度であり、書き
込みを行うためには制御ゲートに約２０Ｖという高電圧
を印加することが必要である。浮遊ゲートと制御ゲート
間の結合容量を大きくするため、第９図（ａ） （ｂ）
にも示されるように通常、浮遊ゲートは素子分離絶縁膜
上にまで一部延在するようにパターン形成される。しか
しメモリセルを高密度に集積するためには、それ程素子
分離領域に延ばすことはできず、したがってこの方法で
浮遊ゲートと制御ゲート間の結合容量を大きくすること
には限界がある。そして制御ゲートに２０Ｖという高電
圧を必要とするために、素子分離耐圧および周辺回路の
素子分離耐圧にも２０Ｖ以上が要求され、その結果メモ
リセルを例えばサブμｍの寸法で加エしても、素子分離
領域に数μｍを必要とし、これがメモリアレイ全体とし
ての高集積化を妨げる原因となっている。また、２０ｖ
という高電圧を必要とするために、周辺回路のＭＯＳ）
ランジスタや選択ゲートの信頼性にも問題がある。ざら
にＥＥＦＲＯＭについて、これまで広く用いられている
紫外線消去型ＥＦＲＯＭの使用電源（５ｖ。
位、制御ゲートに与えられる電位をＶＣＣとすると、浮
遊ゲートの電位ｖＦＧは、 Ｖ、ＧａＯ２，・Ｖ ｃａ／ （ＣＤＳ＋ ＣＣＨ＋
Ｃｃａ）となる。この式から明らかなように、容量結合
比Ｃａａ／ （Ｃｏｓ＋Ｃｃｓ＋ Ｃｃａ）の値が大き
い程、浮遊ゲートの電位ｖＦＧは高いものとなる。すな
わち、制御ゲートに与える電位ＶＣＣを小さくして効率
よく書き込みを行うためには、上述の容量比をできるだ
け大きいものとすることが望ましい。ところが現在実用
化されている微細化されたＦ Ｅ ＴＭＯＳ型メモリセ
ルにおいては、上述の容量比は１７２程度であり、書き
込みを行うためには制御ゲートに約２０Ｖという高電圧
を印加することが必要である。浮遊ゲートと制御ゲート
間の結合容量を大きくするため、第９図（ａ） （ｂ）
にも示されるように通常、浮遊ゲートは素子分離絶縁膜
上にまで一部延在するようにパターン形成される。しか
しメモリセルを高密度に集積するためには、それ程素子
分離領域に延ばすことはできず、したがってこの方法で
浮遊ゲートと制御ゲート間の結合容量を大きくすること
には限界がある。そして制御ゲートに２０Ｖという高電
圧を必要とするために、素子分離耐圧および周辺回路の
素子分離耐圧にも２０Ｖ以上が要求され、その結果メモ
リセルを例えばサブμｍの寸法で加エしても、素子分離
領域に数μｍを必要とし、これがメモリアレイ全体とし
ての高集積化を妨げる原因となっている。また、２０ｖ
という高電圧を必要とするために、周辺回路のＭＯＳ）
ランジスタや選択ゲートの信頼性にも問題がある。ざら
にＥＥＦＲＯＭについて、これまで広く用いられている
紫外線消去型ＥＦＲＯＭの使用電源（５ｖ。
１２．５Ｖ）とのコンパチビリティがあることが利用者
にとっては望ましいのであるが、これもない。
にとっては望ましいのであるが、これもない。
（発明が解決しようとする課題）
以上のように従来のＦ Ｅ ＴＭＯＳ型メモリセルは、
書込みに高電圧を必要とするために高集積化が難しく、
また信頼性上も問題があった。
書込みに高電圧を必要とするために高集積化が難しく、
また信頼性上も問題があった。
本発明は、効果的に浮遊ゲートと制御ゲート間の結合容
量を大きくしてこの様な問題を解決した不揮発性半導体
記憶装置とその製造方法を提供することを目的とする。
量を大きくしてこの様な問題を解決した不揮発性半導体
記憶装置とその製造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明に係る不揮発性半導体記憶装置のメモリセルは、
浮遊ゲートの上面に凹部が形成され、制御ゲートは少な
くともその一部がこの凹部に埋め込まれた状態で浮遊ゲ
ートに対向させたことを特徴とする。
浮遊ゲートの上面に凹部が形成され、制御ゲートは少な
くともその一部がこの凹部に埋め込まれた状態で浮遊ゲ
ートに対向させたことを特徴とする。
本発明の方法はこの様な不揮発性半導体記憶装置を製造
するに当たって、まず素子分離された基板上に第１ゲー
ト絶縁膜を介して第１層多結晶シリコン膜と絶縁膜を順
次堆積形成し、この積層体をゲート領域に所定パターン
で残置する。次いで第２層多結晶シリコン膜を堆積して
これを異方性エツチングにより積層体の側壁にのみ残置
させて、第１層多結晶シリコン膜と第２層多結晶シリコ
ン膜によって中央部に凹部が形成された状態の浮遊ゲー
トを得る。この後積層体を構成した絶縁膜を除去して浮
遊ゲート表面に第２ゲート絶縁膜を形成した後、一部間
部に埋め込まれる状態でこの浮遊ゲートに対向する制御
ゲートを形成する。
するに当たって、まず素子分離された基板上に第１ゲー
ト絶縁膜を介して第１層多結晶シリコン膜と絶縁膜を順
次堆積形成し、この積層体をゲート領域に所定パターン
で残置する。次いで第２層多結晶シリコン膜を堆積して
これを異方性エツチングにより積層体の側壁にのみ残置
させて、第１層多結晶シリコン膜と第２層多結晶シリコ
ン膜によって中央部に凹部が形成された状態の浮遊ゲー
トを得る。この後積層体を構成した絶縁膜を除去して浮
遊ゲート表面に第２ゲート絶縁膜を形成した後、一部間
部に埋め込まれる状態でこの浮遊ゲートに対向する制御
ゲートを形成する。
（作用）
本発明によれば、浮遊ゲートの上部に凹部を設けてその
内壁面にも制御ゲートを対向させることによって、制御
ゲートと浮遊ゲート間の結合容量を大きいものとするこ
とができる。これにより、書込み或いは消去時に制御ゲ
ートに印加する制御電位を低くすることができ、素子分
離領域の縮小などにより高集積化を実現することができ
る。また周辺回路を含めて記憶装置の信頼性向上が図ら
れる。ＥＥＰＲＯＭを構成した場合に、紫外線消去型Ｅ
Ｅ Ｆ ＲＯＭとの使用電源のコンパチビリティも実
現できる。
内壁面にも制御ゲートを対向させることによって、制御
ゲートと浮遊ゲート間の結合容量を大きいものとするこ
とができる。これにより、書込み或いは消去時に制御ゲ
ートに印加する制御電位を低くすることができ、素子分
離領域の縮小などにより高集積化を実現することができ
る。また周辺回路を含めて記憶装置の信頼性向上が図ら
れる。ＥＥＰＲＯＭを構成した場合に、紫外線消去型Ｅ
Ｅ Ｆ ＲＯＭとの使用電源のコンパチビリティも実
現できる。
本発明の方法によれば、浮遊ゲート表面の凹部形成を選
択エツチングによらず、側壁残しの技術を用いて周辺に
塀を立てるように突出部を形成する方法を用いている。
択エツチングによらず、側壁残しの技術を用いて周辺に
塀を立てるように突出部を形成する方法を用いている。
これにより、小さい面積の浮遊ゲートであってもこれに
自己整合的に確実に凹部を形成することができ、制御ゲ
ートと浮遊ゲートとの結合面積の増大を図り、上述のよ
うな優れた利点を有するメモリセルを得ることができる
。
自己整合的に確実に凹部を形成することができ、制御ゲ
ートと浮遊ゲートとの結合面積の増大を図り、上述のよ
うな優れた利点を有するメモリセルを得ることができる
。
（実施例）
以下本発明の詳細な説明する。
第１図は一実施例のＥＥＰＲＯＭの
ＦＥＴＭＯ３Ｅメモリセルの構造を示す。（ａ）は平面
図であり、（ｂ） （ｅ）はそれぞれ（ａ）のＡ−Ａ′
およびＢ−Ｂ’断面図である。ｐ型シリコン基板１の素
子分離領域には厚い素子分離絶縁１１％２が形成され、
その下にはチャネルストッパとしてｐ＋＋層３が形成さ
れている。素子分離された基板領域にトンネル電流が流
れ得る薄い第１ゲート絶縁膜４が形成され、この上に浮
遊ゲート５が形成されている。浮遊ゲート５の上面は、
その周囲に突出部が形成され、したがって中央部に凹部
１０が形成された状態となっている。この浮遊ゲート５
の表面に第２ゲート絶縁膜６が形成され、制御ゲート７
は浮遊ゲート５の凹部１０に一部埋め込まれた状態で第
２ゲート絶縁膜６を介して浮遊ゲート５に対向させて形
成されている。これらゲート領域を挟んで基板にはドレ
イン、ソースとなるｎ＋型型数散層８９が形成されてい
る。図では、一つのメモリセル部のみ示しているが、こ
のようなメモリセルが多数配列形成されてメモリセルア
レイを構成している。浮遊ゲート５は各メモリセル毎に
独立であり、制御ゲート７は通常一方向のメモリセルに
共通に連続的に配設されてワード線を構成する。
図であり、（ｂ） （ｅ）はそれぞれ（ａ）のＡ−Ａ′
およびＢ−Ｂ’断面図である。ｐ型シリコン基板１の素
子分離領域には厚い素子分離絶縁１１％２が形成され、
その下にはチャネルストッパとしてｐ＋＋層３が形成さ
れている。素子分離された基板領域にトンネル電流が流
れ得る薄い第１ゲート絶縁膜４が形成され、この上に浮
遊ゲート５が形成されている。浮遊ゲート５の上面は、
その周囲に突出部が形成され、したがって中央部に凹部
１０が形成された状態となっている。この浮遊ゲート５
の表面に第２ゲート絶縁膜６が形成され、制御ゲート７
は浮遊ゲート５の凹部１０に一部埋め込まれた状態で第
２ゲート絶縁膜６を介して浮遊ゲート５に対向させて形
成されている。これらゲート領域を挟んで基板にはドレ
イン、ソースとなるｎ＋型型数散層８９が形成されてい
る。図では、一つのメモリセル部のみ示しているが、こ
のようなメモリセルが多数配列形成されてメモリセルア
レイを構成している。浮遊ゲート５は各メモリセル毎に
独立であり、制御ゲート７は通常一方向のメモリセルに
共通に連続的に配設されてワード線を構成する。
第２図（ａ） 〜（ｒ）および第３図（ａ） 〜（ｆ’
）は、この実施例のメモリセルの製造工程を示す、それ
ぞれ第１図（ｂ） 、 （ｅ）に対応する断面図である
。
）は、この実施例のメモリセルの製造工程を示す、それ
ぞれ第１図（ｂ） 、 （ｅ）に対応する断面図である
。
これらの図を参照して具体的な製造工程を説明すると、
まずｐ型シリコン基板１に通常のＬＯＣＯＳ法を用いて
素子分離絶縁膜２を形成する。素子分離絶縁膜２の下に
は、チャネルストッパとなるｐ＋型層３を形成する。こ
うして素子分離された基板に、熱酸化によって膜厚５０
〜２００Åの第１ゲート絶縁膜４を形成する（第２図（
ａ）、第３図（ａ〉）。次に、全面に厚さ２００ｎｓ程
度の第１層多結晶シリコン膜５．を堆積し、これにリン
または砒素などの不純物をドーピングした後、続いて絶
縁膜１１として例えばＣＶＤ法による１１００ｎ程度の
シリコン酸化膜１１を堆積形成する（第２図（ｂ）、第
３図〈ｂ〉）。
まずｐ型シリコン基板１に通常のＬＯＣＯＳ法を用いて
素子分離絶縁膜２を形成する。素子分離絶縁膜２の下に
は、チャネルストッパとなるｐ＋型層３を形成する。こ
うして素子分離された基板に、熱酸化によって膜厚５０
〜２００Åの第１ゲート絶縁膜４を形成する（第２図（
ａ）、第３図（ａ〉）。次に、全面に厚さ２００ｎｓ程
度の第１層多結晶シリコン膜５．を堆積し、これにリン
または砒素などの不純物をドーピングした後、続いて絶
縁膜１１として例えばＣＶＤ法による１１００ｎ程度の
シリコン酸化膜１１を堆積形成する（第２図（ｂ）、第
３図〈ｂ〉）。
その後、第１層多結晶シリコン膜５１と絶縁膜１１の積
層体をＰＥＰ工程と反応性イオンエツチング工程により
選択エツチングして、所定パターンでゲート領域に残す
（第２図（Ｃ）、第３図（Ｃ））。こうしてパターン形
成された積層体の側壁に、第２層多結晶シリコン膜５□
を選択的に形成する（第２図（ｄ）、第３図（ｄ））。
層体をＰＥＰ工程と反応性イオンエツチング工程により
選択エツチングして、所定パターンでゲート領域に残す
（第２図（Ｃ）、第３図（Ｃ））。こうしてパターン形
成された積層体の側壁に、第２層多結晶シリコン膜５□
を選択的に形成する（第２図（ｄ）、第３図（ｄ））。
この構造は、全面に２００ ｒｖ程度の第２層多結晶シ
リコン膜を堆積し、これに不純物をドーピングした後、
全面を異方性ドライエツチング法でエツチングすること
により得られる。そして積層体を構成していた絶縁膜１
１を弗化アンモニウムによりエツチング除去して、中央
部に凹部１０が形成された状態の浮遊ゲート５を得る（
第２図（ｅ〉、第３図（ｅ））。
リコン膜を堆積し、これに不純物をドーピングした後、
全面を異方性ドライエツチング法でエツチングすること
により得られる。そして積層体を構成していた絶縁膜１
１を弗化アンモニウムによりエツチング除去して、中央
部に凹部１０が形成された状態の浮遊ゲート５を得る（
第２図（ｅ〉、第３図（ｅ））。
この後、浮遊ゲート５の表面に第２ゲート絶縁膜６を形
成し、多結晶シリコン膜を堆積、バターニングして制御
ゲート７を形成する。第２ゲート絶縁膜６は耐圧を考慮
して酸化膜−窒化膜一酸化膜の三重層とすることが望ま
しい。具体的には例えば、９５０℃の水蒸気雰囲気中で
３０分酸化し、その上にＣＶＤにより１０ｎ１１程度の
シリコン窒化膜を堆積した後、さらに９５０℃の水蒸気
雰囲気中で３０分の熱酸化を行う。そしてこの後これら
のゲートをマスクとして基板に不純物をイオン注入して
ドレイン、ソース拡散層８，９を形成する（第２図（ｒ
〉、第３図〈ｒ〉）。なおこれらの拡散層８．９は第２
図（Ｃ）、第３図（ｃ）の積層体をパターン形成した後
に形成してもよい。
成し、多結晶シリコン膜を堆積、バターニングして制御
ゲート７を形成する。第２ゲート絶縁膜６は耐圧を考慮
して酸化膜−窒化膜一酸化膜の三重層とすることが望ま
しい。具体的には例えば、９５０℃の水蒸気雰囲気中で
３０分酸化し、その上にＣＶＤにより１０ｎ１１程度の
シリコン窒化膜を堆積した後、さらに９５０℃の水蒸気
雰囲気中で３０分の熱酸化を行う。そしてこの後これら
のゲートをマスクとして基板に不純物をイオン注入して
ドレイン、ソース拡散層８，９を形成する（第２図（ｒ
〉、第３図〈ｒ〉）。なおこれらの拡散層８．９は第２
図（Ｃ）、第３図（ｃ）の積層体をパターン形成した後
に形成してもよい。
最後に、図示しないが制御ゲート７をマスクとして不要
な第２ゲート絶縁膜を除去し、全面にＣＶＤにより層間
絶縁膜を堆積形成したのち、コンタクト孔を開けてビッ
ト線などの金属配線を形成して、ＥＥＦＲＯＭメモリセ
ルアレイが完成する。
な第２ゲート絶縁膜を除去し、全面にＣＶＤにより層間
絶縁膜を堆積形成したのち、コンタクト孔を開けてビッ
ト線などの金属配線を形成して、ＥＥＦＲＯＭメモリセ
ルアレイが完成する。
この実施例によれば、浮遊ゲート５の表面に凹部１０が
形成されており、この凹部１０の内面にも対向する形で
制御ゲート７が積層されるため、従来構造に比べて浮遊
ゲートと制御ゲートの対向面積が大きくなり、これらの
間の結合容量が大きくなる。したがって、制御ゲートに
対して従来に比べて低い電圧を印加して電気的書き替え
を行うことが可能になり、メモリセルの高集積化および
信頼性の向上が図られる。
形成されており、この凹部１０の内面にも対向する形で
制御ゲート７が積層されるため、従来構造に比べて浮遊
ゲートと制御ゲートの対向面積が大きくなり、これらの
間の結合容量が大きくなる。したがって、制御ゲートに
対して従来に比べて低い電圧を印加して電気的書き替え
を行うことが可能になり、メモリセルの高集積化および
信頼性の向上が図られる。
またこの実施例の方法では、浮遊ゲートの中央に凹部を
形成する方法として、ＰＥＰを用いた選択エツチングで
はなく、多結晶シリコン膜の側壁残し残しの技術を用い
ている。このため、小さいメモリセルの浮遊ゲートの表
面に自己整合的に凹部を形成することができる。これに
より、ＥＥＰＲＯＭの信頼性向上および歩留まり向上が
図られる。
形成する方法として、ＰＥＰを用いた選択エツチングで
はなく、多結晶シリコン膜の側壁残し残しの技術を用い
ている。このため、小さいメモリセルの浮遊ゲートの表
面に自己整合的に凹部を形成することができる。これに
より、ＥＥＰＲＯＭの信頼性向上および歩留まり向上が
図られる。
ところでＦＥＴＭＯ３型メモリセ型金モリセルする場合
、一般に浮遊ゲートと制御ゲートは間に絶縁膜を挟んで
二層の多結晶シリコン膜を積層形成した後に一つのマス
クを用いて連続的にエツチングしてチャネル長方向につ
いてバターニングする。チャネル幅方向すなわちワード
線方向には、第２層多結晶シリコン膜は連続的に残され
てワード線を構成するから、この第２層多結晶シリコン
膜を形成する前に浮遊ゲートを分離する必要があり、こ
のため第１層多結晶シリコン膜について予め素子分離領
域上に分離用溝を形成する。この工程を用いた場合、浮
遊ゲートの側壁が露出するのは、チャネル長方向につい
ては制御ゲートと同時であるから、浮遊ゲートに凹部を
形成するための側壁残しはチャネル幅方向しかできない
。したがって浮遊ゲート上の凹部は、チャネル長方向に
溝状に走る形になる。
、一般に浮遊ゲートと制御ゲートは間に絶縁膜を挟んで
二層の多結晶シリコン膜を積層形成した後に一つのマス
クを用いて連続的にエツチングしてチャネル長方向につ
いてバターニングする。チャネル幅方向すなわちワード
線方向には、第２層多結晶シリコン膜は連続的に残され
てワード線を構成するから、この第２層多結晶シリコン
膜を形成する前に浮遊ゲートを分離する必要があり、こ
のため第１層多結晶シリコン膜について予め素子分離領
域上に分離用溝を形成する。この工程を用いた場合、浮
遊ゲートの側壁が露出するのは、チャネル長方向につい
ては制御ゲートと同時であるから、浮遊ゲートに凹部を
形成するための側壁残しはチャネル幅方向しかできない
。したがって浮遊ゲート上の凹部は、チャネル長方向に
溝状に走る形になる。
第４図はその様な実施例のメモリセル構造を示す。（ａ
）は平面図であり、（ｂ） （ｃ）はそれぞれ（ａ）の
Ａ−Ａ’およびＢ−Ｂ’断面図である。第１図と対応す
る部分には第１図と同一符号を付して詳細な説明は省略
する。第１図と比較して明らかなようにこの実施例では
、浮遊ゲート５上の凹部１０がチャネル長方向に横切る
溝状になっている。
）は平面図であり、（ｂ） （ｃ）はそれぞれ（ａ）の
Ａ−Ａ’およびＢ−Ｂ’断面図である。第１図と対応す
る部分には第１図と同一符号を付して詳細な説明は省略
する。第１図と比較して明らかなようにこの実施例では
、浮遊ゲート５上の凹部１０がチャネル長方向に横切る
溝状になっている。
第５図（ａ）〜（ｆ’）および第６図（ａ）〜＜ｒ＞は
、この実施例のメモリセルの製造工程断面図である。
、この実施例のメモリセルの製造工程断面図である。
簡単にその製造工程を説明すると、先の実施例と同様に
して素子分離された基板に第１ゲート絶縁膜４を形成す
る（第５図（ａ）、第６図（ａ））。次に、全面に厚さ
２００ｎ１１程度の第１層多結晶シリコン膜５．を堆積
し、これにリンまたは砒素などの不純物をドーピングし
た後、続いて絶縁膜１１として例えばＣＶＤ法による１
００１程度のシリコン酸化膜１１を堆積形成する（第５
図（ｂ）、第６図（ｂ））。
して素子分離された基板に第１ゲート絶縁膜４を形成す
る（第５図（ａ）、第６図（ａ））。次に、全面に厚さ
２００ｎ１１程度の第１層多結晶シリコン膜５．を堆積
し、これにリンまたは砒素などの不純物をドーピングし
た後、続いて絶縁膜１１として例えばＣＶＤ法による１
００１程度のシリコン酸化膜１１を堆積形成する（第５
図（ｂ）、第６図（ｂ））。
その後、第１層多結晶シリコン膜５．と絶縁膜１１の積
層体をＰＥＰ工程と反応性イオンエツチング工程により
選択エツチングして、所定パターンで素子分離領域上に
浮遊ゲートの分離用溝を形成する（第５図（Ｃ）、第６
図（Ｃ））。第５図（ｃ）の断面ではこの段階では浮遊
ゲートの分離は行われず、第５図（ｂ）の断面と変わら
ない。こうしてパターン形成された積層体の側壁に、第
２層多結晶シリコン膜５□を選択的に形成する（第５図
（ｄ）、第６図（ｄ））。この構造も先の実施例と同様
には、全面に２００ ｎｓ程度の第２層多結晶シリコン
膜を堆積し、これに不純物をドーピングした後、全面を
異方性ドライエツチング法でエツチングすることにより
得られる。そして積層体を構成していた絶縁膜１１を弗
化アンモニウムによりエツチング除去して、分離領域溝
に沿って溝状の凹部１０が形成された未分離状態の浮遊
ゲート５を得る（第５図（ｅ）、第６図（ｅ〉）。
層体をＰＥＰ工程と反応性イオンエツチング工程により
選択エツチングして、所定パターンで素子分離領域上に
浮遊ゲートの分離用溝を形成する（第５図（Ｃ）、第６
図（Ｃ））。第５図（ｃ）の断面ではこの段階では浮遊
ゲートの分離は行われず、第５図（ｂ）の断面と変わら
ない。こうしてパターン形成された積層体の側壁に、第
２層多結晶シリコン膜５□を選択的に形成する（第５図
（ｄ）、第６図（ｄ））。この構造も先の実施例と同様
には、全面に２００ ｎｓ程度の第２層多結晶シリコン
膜を堆積し、これに不純物をドーピングした後、全面を
異方性ドライエツチング法でエツチングすることにより
得られる。そして積層体を構成していた絶縁膜１１を弗
化アンモニウムによりエツチング除去して、分離領域溝
に沿って溝状の凹部１０が形成された未分離状態の浮遊
ゲート５を得る（第５図（ｅ）、第６図（ｅ〉）。
この後、浮遊ゲート５の表面に第２ゲート絶縁膜６を形
成し、第３層多結晶シリコン膜を堆積し、これをパター
ニングして制御ゲート７を形成する。
成し、第３層多結晶シリコン膜を堆積し、これをパター
ニングして制御ゲート７を形成する。
制御ゲートバターニングのマスクをそのまま用いて、第
２層および第１層多結晶シリコン膜を順次選択エツチン
グして、チャネル長方向に分離された浮遊ゲート５を得
る。そしてこの後これらのゲートをマスクとして基板に
不純物をイオン注入してドレイン、ソース拡散層８，９
を形成する（第５図（ｒ）、第６図（ｒ））。
２層および第１層多結晶シリコン膜を順次選択エツチン
グして、チャネル長方向に分離された浮遊ゲート５を得
る。そしてこの後これらのゲートをマスクとして基板に
不純物をイオン注入してドレイン、ソース拡散層８，９
を形成する（第５図（ｒ）、第６図（ｒ））。
この実施例によっても、先の実施例と同様の効果が得ら
れる。
れる。
第７図（ａ） （ｂ） （ｃ）はさらに他の実施例のメ
モリセル構造を示す平面図とそのＡ−Ａ’およびＢ−Ｂ
’断面図である。やはり先の実施例と対応する部分には
同一符号を付しである。この実施例では、浮遊ゲート５
上に設けられる凹部１０を、チャネル幅方向に横切るよ
うな溝状にパターン形成している。
モリセル構造を示す平面図とそのＡ−Ａ’およびＢ−Ｂ
’断面図である。やはり先の実施例と対応する部分には
同一符号を付しである。この実施例では、浮遊ゲート５
上に設けられる凹部１０を、チャネル幅方向に横切るよ
うな溝状にパターン形成している。
本発明によるＥ Ｅ Ｐ ＲＯＭは、ワード線に接続さ
れる複数のメモリセルがそれぞれ異なるビット線に接続
されるＮＯＲ型の場合は勿論、複数のメモリセルをＮＡ
ＮＤ型に直列接続してビット線に接続する方式の場合に
も適用できる。
れる複数のメモリセルがそれぞれ異なるビット線に接続
されるＮＯＲ型の場合は勿論、複数のメモリセルをＮＡ
ＮＤ型に直列接続してビット線に接続する方式の場合に
も適用できる。
第８図はＮＡＮＤ型としたＥＥＦＲＯＭに本発明を適用
した場合の一つのＮＡＮＤセル部の断面構造を示す。こ
こでは８個のメモリセルＭｌ〜Ｍ８をソース、ドレイン
を隣接するもので共用して直列接続して一つのＮＡＮＤ
セルを構成した例を示している。各メモリセルは例えば
第１図の実施例により得られるものと同じ構造である。
した場合の一つのＮＡＮＤセル部の断面構造を示す。こ
こでは８個のメモリセルＭｌ〜Ｍ８をソース、ドレイン
を隣接するもので共用して直列接続して一つのＮＡＮＤ
セルを構成した例を示している。各メモリセルは例えば
第１図の実施例により得られるものと同じ構造である。
ＮＡＮＤセルの両端部には、選択ゲート２１゜２２が設
けられ、その外側にＮＡＮＤセルのドレイン、ソースと
なるｎ＋＋散層２３．２４が形成されている。全体はＣ
ＶＤ絶縁膜２５で覆わ札、これにコンタクト孔が開けら
れてＡｌｌによるビット線２６が配設されている。
けられ、その外側にＮＡＮＤセルのドレイン、ソースと
なるｎ＋＋散層２３．２４が形成されている。全体はＣ
ＶＤ絶縁膜２５で覆わ札、これにコンタクト孔が開けら
れてＡｌｌによるビット線２６が配設されている。
本発明は上記した実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することが可
能である。
趣旨を逸脱しない範囲で種々変形して実施することが可
能である。
［発明の効果］
以上述べたように本発明によれば、微細構造であっても
効果的に浮遊ゲートと制御ゲートの結合容量を大きくし
て、書替え時に制御ゲートに印加する電位を下げること
を可能とし、もって高集積化して信頼性向上を図った不
揮発性半導体記憶装置を得ることができる。
効果的に浮遊ゲートと制御ゲートの結合容量を大きくし
て、書替え時に制御ゲートに印加する電位を下げること
を可能とし、もって高集積化して信頼性向上を図った不
揮発性半導体記憶装置を得ることができる。
第１図（ａ） （ｂ） （ｃ）は本発明の一実施例によ
るＥＥＰＲＯＭのメモリセル構造を示す平面図と断面図
、 第２図（ａ）〜（ｒ）はその具体的な製造工程を示す第
１図（ｂ）に対応する断面図、 第３図（ａ）〜（ｒ〉は同じくその具体的な製造工程を
示す第１図（Ｃ）に対応する断面図、第４図（ａ） （
ｂ） （ｅ）は他の実施例によるＥＥＰＲＯＭのメモリ
セル構造を示す平面図と断面図、 第５図（ａ）〜（ｆ）はその具体的な製造工程を示す第
４図（ｂ）に対応する断面図、 第６図（ａ）〜（ｒ）は同じくその具体的な製造工程を
示す第４図（Ｃ）に対応する断面図、第７図（ａ） （
ｂ） （ｅ）はさらに他の実施例によるＥＥＦＲＯＭの
メモリセル構造を示す平面図と断面図、 第８図は本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用し
た実施例のＮＡＮＤセル部の構造を示す断面図、 第９図（ａ） （ｂ） （ｃ）は従来のＥＥＰＲＯＭの
メモリセル構造を示す平面図とその断面図、第１０図は
従来のメモリセルの問題を説明するための容量関係を示
す図である。 １・・・ｐ型シリコン基板、２・・・素子分離絶縁膜、
３・・・ｐ＋型層、４・・・第１ゲート絶縁膜、５・・
・浮遊ゲート、５□・・・第１層多結晶シリコン膜、５
２・・・第２層多結晶シリコン膜、６・・・第２ゲート
絶縁膜、７・・・制御ゲート、８，９・・・ｎ＋型型数
散層１０・・・凹部、１１・・・ＣＶＤ絶縁膜。
るＥＥＰＲＯＭのメモリセル構造を示す平面図と断面図
、 第２図（ａ）〜（ｒ）はその具体的な製造工程を示す第
１図（ｂ）に対応する断面図、 第３図（ａ）〜（ｒ〉は同じくその具体的な製造工程を
示す第１図（Ｃ）に対応する断面図、第４図（ａ） （
ｂ） （ｅ）は他の実施例によるＥＥＰＲＯＭのメモリ
セル構造を示す平面図と断面図、 第５図（ａ）〜（ｆ）はその具体的な製造工程を示す第
４図（ｂ）に対応する断面図、 第６図（ａ）〜（ｒ）は同じくその具体的な製造工程を
示す第４図（Ｃ）に対応する断面図、第７図（ａ） （
ｂ） （ｅ）はさらに他の実施例によるＥＥＦＲＯＭの
メモリセル構造を示す平面図と断面図、 第８図は本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用し
た実施例のＮＡＮＤセル部の構造を示す断面図、 第９図（ａ） （ｂ） （ｃ）は従来のＥＥＰＲＯＭの
メモリセル構造を示す平面図とその断面図、第１０図は
従来のメモリセルの問題を説明するための容量関係を示
す図である。 １・・・ｐ型シリコン基板、２・・・素子分離絶縁膜、
３・・・ｐ＋型層、４・・・第１ゲート絶縁膜、５・・
・浮遊ゲート、５□・・・第１層多結晶シリコン膜、５
２・・・第２層多結晶シリコン膜、６・・・第２ゲート
絶縁膜、７・・・制御ゲート、８，９・・・ｎ＋型型数
散層１０・・・凹部、１１・・・ＣＶＤ絶縁膜。
Claims (5)
- （１）半導体基板上に第１ゲート絶縁膜を介して浮遊ゲ
ートが形成され、この浮遊ゲート上に第２ゲート絶縁膜
を介して制御ゲートが積層形成され、浮遊ゲートと基板
の間の電荷の授受により電気的書き替えを行うメモリセ
ルが集積形成された不揮発性半導体記憶装置において、
前記浮遊ゲートの上面に凹部が形成されており、前記制
御ゲートは少なくともその一部がこの凹部に埋め込まれ
て浮遊ゲートに対向していることを特徴とする不揮発性
半導体記憶装置。 - （２）前記凹部は、浮遊ゲートの全周に渡って突出部を
設けて形成されている請求項１記載の不揮発性半導体記
憶装置。 - （３）前記凹部は、チャネル長方向またはチャネル幅方
向に横切る溝状に形成されている請求項１記載の不揮発
性半導体記憶装置。 - （４）素子分離された半導体基板上に第１ゲート絶縁膜
を介して第１層多結晶シリコン膜と絶縁膜を順次堆積し
これらの積層体を選択エッチングしてゲート領域に積層
体の所定パターンを形成する工程と、 全面に第２層多結晶シリコン膜を堆積し異方性エッチン
グによりこれを前記積層体の側壁に残置させて第１層多
結晶シリコン膜と第２層多結晶シリコン膜からなる浮遊
ゲートを形成する工程と、浮遊ゲート上の前記絶縁膜を
除去した後、浮遊ゲート表面に第２ゲート絶縁膜を介し
て対向する制御ゲートを形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - （５）素子分離された半導体基板上に第１ゲート絶縁膜
を介して第１層多結晶シリコン膜と絶縁膜を順次堆積し
これらの積層体を選択エッチングして素子分離領域に浮
遊ゲート分離用溝を形成する工程と、 全面に第２層多結晶シリコン膜を堆積し異方性エッチン
グによりこれを分離用溝の前記積層体側壁に残置させる
工程、 前記絶縁膜を除去した後、前記第１層多結晶シリコン膜
および第２層多結晶シリコン膜表面に第２ゲート絶縁膜
を形成してこの上に第３層多結晶シリコン膜を堆積形成
する工程と、 前記第３層多結晶シリコン膜上に形成したマスクを用い
て第３層多結晶シリコン膜を選択エッチングして制御ゲ
ートを形成し、引き続き前記第２層多結晶シリコン膜お
よび第１層多結晶シリコン膜を選択エッチングして浮遊
ゲートを分離形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16954689A JPH0334578A (ja) | 1989-06-30 | 1989-06-30 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16954689A JPH0334578A (ja) | 1989-06-30 | 1989-06-30 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334578A true JPH0334578A (ja) | 1991-02-14 |
Family
ID=15888484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16954689A Pending JPH0334578A (ja) | 1989-06-30 | 1989-06-30 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334578A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389808A (en) * | 1993-02-25 | 1995-02-14 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory with increased capacitance between floating and control gates |
| US6204122B1 (en) | 1996-10-05 | 2001-03-20 | Samsung Electronics Co., Ltd. | Methods of forming nonvolatile integrated circuit memory devices having high capacitive coupling ratios |
| US6373095B1 (en) | 1998-02-25 | 2002-04-16 | International Business Machines Corporation | NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area |
| US6372617B1 (en) | 1997-12-17 | 2002-04-16 | Nec Corporation | Method of manufacturing non-volatile memory |
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
| KR100509828B1 (ko) * | 2002-09-19 | 2005-08-24 | 동부아남반도체 주식회사 | 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조방법 |
| JP2005530357A (ja) * | 2002-06-20 | 2005-10-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 導電スペーサで拡張されたフローティングゲート |
| JP2007013171A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | ナンドフラッシュメモリ素子の製造方法 |
| JP2008227509A (ja) * | 2007-03-14 | 2008-09-25 | Korea Advanced Inst Of Sci Technol | 非揮発性メモリセルおよびその製造方法 |
-
1989
- 1989-06-30 JP JP16954689A patent/JPH0334578A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389808A (en) * | 1993-02-25 | 1995-02-14 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory with increased capacitance between floating and control gates |
| US6204122B1 (en) | 1996-10-05 | 2001-03-20 | Samsung Electronics Co., Ltd. | Methods of forming nonvolatile integrated circuit memory devices having high capacitive coupling ratios |
| US6372617B1 (en) | 1997-12-17 | 2002-04-16 | Nec Corporation | Method of manufacturing non-volatile memory |
| US6373095B1 (en) | 1998-02-25 | 2002-04-16 | International Business Machines Corporation | NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area |
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
| JP2005530357A (ja) * | 2002-06-20 | 2005-10-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 導電スペーサで拡張されたフローティングゲート |
| KR100509828B1 (ko) * | 2002-09-19 | 2005-08-24 | 동부아남반도체 주식회사 | 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조방법 |
| JP2007013171A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | ナンドフラッシュメモリ素子の製造方法 |
| JP2008227509A (ja) * | 2007-03-14 | 2008-09-25 | Korea Advanced Inst Of Sci Technol | 非揮発性メモリセルおよびその製造方法 |
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