JP2001284555A - 不揮発性半導体記憶装置、その読み出し及び書き込み方法、その製造方法 - Google Patents
不揮発性半導体記憶装置、その読み出し及び書き込み方法、その製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 高信頼性、高速書き込み可能な不揮発性半導
体記憶装置を提供することを課題とする。 【解決手段】 半導体基板上に、第１絶縁膜を介して形
成されたＦＧと、第２絶縁膜を介してＦＧと所定の間隔
おいて形成されたＳＰＧと、少なくともＦＧ上に第３絶
縁膜を介して形成されたＣＧと、チャネル方向における
ＳＰＧと反対側のＦＧの端部においてＦＧと容量結合す
る半導体基板表面層に形成された不純物拡散層とからな
るセルを少なくとも２つ有し、ＦＧとＳＰＧが、チャネ
ル方向において交互に配置されており、かつ、一のセル
の不純物拡散層が、隣接する他のセルのＳＰＧと容量結
合していることを特徴とする不揮発性半導体記憶装置に
より上記の課題を解決する。
体記憶装置を提供することを課題とする。 【解決手段】 半導体基板上に、第１絶縁膜を介して形
成されたＦＧと、第２絶縁膜を介してＦＧと所定の間隔
おいて形成されたＳＰＧと、少なくともＦＧ上に第３絶
縁膜を介して形成されたＣＧと、チャネル方向における
ＳＰＧと反対側のＦＧの端部においてＦＧと容量結合す
る半導体基板表面層に形成された不純物拡散層とからな
るセルを少なくとも２つ有し、ＦＧとＳＰＧが、チャネ
ル方向において交互に配置されており、かつ、一のセル
の不純物拡散層が、隣接する他のセルのＳＰＧと容量結
合していることを特徴とする不揮発性半導体記憶装置に
より上記の課題を解決する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、その読み出し及び書き込み方法、その製造方法
に関する。更に詳しくは、本発明は、スプリットゲート
（ＳＰＧ）構造セルを有する高集積可能な不揮発性半導
体記憶装置、その読み出し及び書き込み方法、その製造
方法に関する。
憶装置、その読み出し及び書き込み方法、その製造方法
に関する。更に詳しくは、本発明は、スプリットゲート
（ＳＰＧ）構造セルを有する高集積可能な不揮発性半導
体記憶装置、その読み出し及び書き込み方法、その製造
方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置のメモリセルサ
イズを縮小する手法として、仮想接地型構造が提案され
ている。この仮想接地型構造はビットラインとドレイン
としての不純物拡散層へのコンタクトを必要としない
上、あるセルのソースとそのセルと隣接するセルのドレ
インを共有できることから、ビットラインを１本セーブ
することができる。そのため、セルスケーリングが容易
であり、ＮＯＲ構造で最もセル面積を小さくできるの
で、大容量化に適している。仮想接地型構造の従来技術
の一例が、特開平６−１９６７１１号公報に記載されて
いる。以下に図２２を用いて従来技術を説明する。
イズを縮小する手法として、仮想接地型構造が提案され
ている。この仮想接地型構造はビットラインとドレイン
としての不純物拡散層へのコンタクトを必要としない
上、あるセルのソースとそのセルと隣接するセルのドレ
インを共有できることから、ビットラインを１本セーブ
することができる。そのため、セルスケーリングが容易
であり、ＮＯＲ構造で最もセル面積を小さくできるの
で、大容量化に適している。仮想接地型構造の従来技術
の一例が、特開平６−１９６７１１号公報に記載されて
いる。以下に図２２を用いて従来技術を説明する。
【０００３】図２２では、第１導電型半導体基板５０に
形成された埋め込み拡散ビットライン５１が、第２導電
型の低濃度の不純物拡散層５２と第２導電型の高濃度の
不純物拡散層５３とからなる非対称な構造を有してい
る。不純物拡散層５２は、隣接する２個のメモリセルの
浮遊ゲートの内、５４ａとオーバーラップし、不純物拡
散層５３は、５４ｂとオーバーラップしている。つま
り、拡散ビットライン５１を、あるセルのソースとその
セルに隣接するセルのドレインとして共有化させてい
る。
形成された埋め込み拡散ビットライン５１が、第２導電
型の低濃度の不純物拡散層５２と第２導電型の高濃度の
不純物拡散層５３とからなる非対称な構造を有してい
る。不純物拡散層５２は、隣接する２個のメモリセルの
浮遊ゲートの内、５４ａとオーバーラップし、不純物拡
散層５３は、５４ｂとオーバーラップしている。つま
り、拡散ビットライン５１を、あるセルのソースとその
セルに隣接するセルのドレインとして共有化させてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような仮想接地型構造は、あるセルの読み出し時にその
セルに隣接するセルの影響を受けやすいことが知られて
いる。そのため、読み出し精度が悪く、また多値化が困
難であるという問題があった。
ような仮想接地型構造は、あるセルの読み出し時にその
セルに隣接するセルの影響を受けやすいことが知られて
いる。そのため、読み出し精度が悪く、また多値化が困
難であるという問題があった。
【０００５】この問題に対しては、ＳＰＧ構造セルを用
いた仮想接地型構造が知られている（特開平５−１５２
５７９号公報参照）。具体的には、図２３に示すように
ＳＰＧ６１のチャネル方向の両側壁にサイドウォールス
ペーサとして浮遊ゲート６２ａ及び６２ｂが設けられ、
チャネル方向に制御ゲート６３が設けられている。更
に、半導体基板６４の表面層には、浮遊ゲート６２ａと
容量結合する不純物拡散層６５ａと、浮遊ゲート６２ｂ
及びＳＰＧ６１と容量結合する不純物拡散層６５ｂが設
けられている。なお、不純物拡散層６５ｂは、隣接する
セルの浮遊ゲート６２ａとも容量結合している。
いた仮想接地型構造が知られている（特開平５−１５２
５７９号公報参照）。具体的には、図２３に示すように
ＳＰＧ６１のチャネル方向の両側壁にサイドウォールス
ペーサとして浮遊ゲート６２ａ及び６２ｂが設けられ、
チャネル方向に制御ゲート６３が設けられている。更
に、半導体基板６４の表面層には、浮遊ゲート６２ａと
容量結合する不純物拡散層６５ａと、浮遊ゲート６２ｂ
及びＳＰＧ６１と容量結合する不純物拡散層６５ｂが設
けられている。なお、不純物拡散層６５ｂは、隣接する
セルの浮遊ゲート６２ａとも容量結合している。
【０００６】ここで、メモリセルの書き換え方法とし
て、種々の方法が知られており、例えば、ファウラーノ
ルドハイム（ＦＮ）トンネル電流を利用して基板から浮
遊ゲートに又は浮遊ゲートからドレインに電子を注入す
る方法、チャネルホットエレクトロン（ＣＨＥ）を利用
してソースから浮遊ゲートに又はドレインから浮遊ゲー
トに電子を注入する方法が挙げられる。これら方法の
内、図２３に示す構造のメモリセルでは、ＳＰＧの両側
壁に浮遊ゲートが形成されているため、ＦＮトンネル電
流を利用して浮遊ゲートからドレインに電子を注入する
方法により書き換えを行うことができず、メモリセルの
適用範囲が狭いという問題があった。また、更に微細化
が進み、ゲート長を短くしていくと、ソース／ドレイン
間耐圧が低下し、誤書き込みを生じるためセル面積の縮
小が困難であるという課題もある。
て、種々の方法が知られており、例えば、ファウラーノ
ルドハイム（ＦＮ）トンネル電流を利用して基板から浮
遊ゲートに又は浮遊ゲートからドレインに電子を注入す
る方法、チャネルホットエレクトロン（ＣＨＥ）を利用
してソースから浮遊ゲートに又はドレインから浮遊ゲー
トに電子を注入する方法が挙げられる。これら方法の
内、図２３に示す構造のメモリセルでは、ＳＰＧの両側
壁に浮遊ゲートが形成されているため、ＦＮトンネル電
流を利用して浮遊ゲートからドレインに電子を注入する
方法により書き換えを行うことができず、メモリセルの
適用範囲が狭いという問題があった。また、更に微細化
が進み、ゲート長を短くしていくと、ソース／ドレイン
間耐圧が低下し、誤書き込みを生じるためセル面積の縮
小が困難であるという課題もある。
【０００７】図２４（ａ）は上記従来例においてセル面
積の縮小が困難であることを説明するための平面図であ
り、図２４（ｂ）は図２４（ａ）のＡ−Ａ′断面図を、
図２４（ｃ）は図２４（ａ）のＢ−Ｂ′断面図を示すも
のである。図２４（ａ）〜（ｃ）において７１は拡散ビ
ットライン、７２は低濃度の不純物拡散層、７３は高濃
度の不純物拡散層、７４は浮遊ゲート、７５は制御ゲー
トを示している。また図２４（ｂ）は制御ゲートに平行
な方向の断面図、図２４（ｃ）は制御ゲートに対し垂直
な方向の断面図を示している。
積の縮小が困難であることを説明するための平面図であ
り、図２４（ｂ）は図２４（ａ）のＡ−Ａ′断面図を、
図２４（ｃ）は図２４（ａ）のＢ−Ｂ′断面図を示すも
のである。図２４（ａ）〜（ｃ）において７１は拡散ビ
ットライン、７２は低濃度の不純物拡散層、７３は高濃
度の不純物拡散層、７４は浮遊ゲート、７５は制御ゲー
トを示している。また図２４（ｂ）は制御ゲートに平行
な方向の断面図、図２４（ｃ）は制御ゲートに対し垂直
な方向の断面図を示している。
【０００８】今、図２４（ａ）〜（ｃ）の半導体不揮発
性記憶装置を作製する時の最小加工寸法をＦ（例えば
０．１５μｍプロセスとするとＦ＝０．１５μｍとな
る）とすると、制御ゲートに平行なメモリセル寸法はＬ
ｇ（ソース／ドレイン間のチャンネル長）＋Ｆ（ビット
ライン幅）となる。
性記憶装置を作製する時の最小加工寸法をＦ（例えば
０．１５μｍプロセスとするとＦ＝０．１５μｍとな
る）とすると、制御ゲートに平行なメモリセル寸法はＬ
ｇ（ソース／ドレイン間のチャンネル長）＋Ｆ（ビット
ライン幅）となる。
【０００９】ところで、このようなメモリセルに対し、
一般的に用いられる書き込み動作電圧を隣接するビット
ラインに印加すると、ソース／ドレインの耐圧を確保す
るためには上記Ｌｇの値は約０．３μｍ程度必要とな
る。言い換えれば最小加工寸法のＦ値を０．１５μｍと
するとＬｇ＝２Ｆとなる。その結果、メモリセルのＸ方
向（制御ゲートに平行な方向）寸法は３Ｆとなる。一
方、Ｙ方向（制御ゲートに垂直な方向）寸法は、浮遊ゲ
ートと制御ゲートが２層重なっている領域がＦ、メモリ
セル間の分離領域がＦとなり、メモリセルのＹ方向寸法
は２Ｆとなる。従って、この従来技術における仮想接地
型アレイ構造のメモリセル面積は６Ｆ 2となり、物理的
な最小値であるセル面積４Ｆ2の実現は困難である。
一般的に用いられる書き込み動作電圧を隣接するビット
ラインに印加すると、ソース／ドレインの耐圧を確保す
るためには上記Ｌｇの値は約０．３μｍ程度必要とな
る。言い換えれば最小加工寸法のＦ値を０．１５μｍと
するとＬｇ＝２Ｆとなる。その結果、メモリセルのＸ方
向（制御ゲートに平行な方向）寸法は３Ｆとなる。一
方、Ｙ方向（制御ゲートに垂直な方向）寸法は、浮遊ゲ
ートと制御ゲートが２層重なっている領域がＦ、メモリ
セル間の分離領域がＦとなり、メモリセルのＹ方向寸法
は２Ｆとなる。従って、この従来技術における仮想接地
型アレイ構造のメモリセル面積は６Ｆ 2となり、物理的
な最小値であるセル面積４Ｆ2の実現は困難である。
【００１０】一方、図２３の構造でも、ソース・ドレイ
ン間に余分にトランジスタ（ＳＰＧトランジスタ）が必
要となるため、このトランジスタ面積が、スケーリング
をする上で大きな妨げとなっていた。従って、このよう
なＳＰＧ構造セルを用いる限り、ＳＰＧ領域が存在する
ため、先に述べた構造と同様、物理的な最小値であるセ
ル面積４Ｆ2の実現は困難であった。
ン間に余分にトランジスタ（ＳＰＧトランジスタ）が必
要となるため、このトランジスタ面積が、スケーリング
をする上で大きな妨げとなっていた。従って、このよう
なＳＰＧ構造セルを用いる限り、ＳＰＧ領域が存在する
ため、先に述べた構造と同様、物理的な最小値であるセ
ル面積４Ｆ2の実現は困難であった。
【００１１】
【課題を解決するための手段】かくして本発明によれ
ば、半導体基板上に、第１絶縁膜を介して形成された浮
遊ゲートと、第２絶縁膜を介して浮遊ゲートと所定の間
隔おいて形成されたＳＰＧと、少なくとも浮遊ゲート上
に第３絶縁膜を介して形成された制御ゲートと、チャネ
ル方向におけるＳＰＧと反対側の浮遊ゲートの端部にお
いて浮遊ゲートと容量結合する半導体基板表面層に形成
された不純物拡散層とからなるセルを少なくとも２つ有
し、浮遊ゲートとＳＰＧが、チャネル方向において交互
に配置されており、かつ、一のセルの不純物拡散層が、
隣接する他のセルのＳＰＧと容量結合していることを特
徴とする不揮発性半導体記憶装置が提供される。
ば、半導体基板上に、第１絶縁膜を介して形成された浮
遊ゲートと、第２絶縁膜を介して浮遊ゲートと所定の間
隔おいて形成されたＳＰＧと、少なくとも浮遊ゲート上
に第３絶縁膜を介して形成された制御ゲートと、チャネ
ル方向におけるＳＰＧと反対側の浮遊ゲートの端部にお
いて浮遊ゲートと容量結合する半導体基板表面層に形成
された不純物拡散層とからなるセルを少なくとも２つ有
し、浮遊ゲートとＳＰＧが、チャネル方向において交互
に配置されており、かつ、一のセルの不純物拡散層が、
隣接する他のセルのＳＰＧと容量結合していることを特
徴とする不揮発性半導体記憶装置が提供される。
【００１２】更に、本発明によれば、上記不揮発性半導
体記憶装置の読み出し方法であって、一のセルの不純物
拡散層を接地電位とし、隣接する他のセルの不純物拡散
層に電圧を印加するか、又は一のセルの不純物拡散層に
電圧を印加し、隣接する他のセルの不純物拡散層を接地
電位とすることにより一のセルの読み出しを行うことを
特徴とする不揮発性半導体記憶装置の読み出し方法が提
供される。
体記憶装置の読み出し方法であって、一のセルの不純物
拡散層を接地電位とし、隣接する他のセルの不純物拡散
層に電圧を印加するか、又は一のセルの不純物拡散層に
電圧を印加し、隣接する他のセルの不純物拡散層を接地
電位とすることにより一のセルの読み出しを行うことを
特徴とする不揮発性半導体記憶装置の読み出し方法が提
供される。
【００１３】また、本発明によれば、上記不揮発性半導
体記憶装置の読み出し方法であって、一のセルのＳＰＧ
に電圧を印加し、隣接する他のセルのＳＰＧに電圧を印
加しないことにより一のセルを他のセルから電気的に分
離することで、一のセルの読み出しを行うことを特徴と
する不揮発性半導体記憶装置の読み出し方法が提供され
る。
体記憶装置の読み出し方法であって、一のセルのＳＰＧ
に電圧を印加し、隣接する他のセルのＳＰＧに電圧を印
加しないことにより一のセルを他のセルから電気的に分
離することで、一のセルの読み出しを行うことを特徴と
する不揮発性半導体記憶装置の読み出し方法が提供され
る。
【００１４】更に、本発明によれば、上記不揮発性半導
体記憶装置の書き込み方法／消去方法であって、浮遊ゲ
ートと半導体基板間又は同一セル内の浮遊ゲートと不純
物拡散層間に流れるＦＮトンネル電流を用いて書き込み
を行い、浮遊ゲートと半導体基板間又は同一セル内の浮
遊ゲートと不純物拡散層間に流れるＦＮトンネル電流を
用いて消去を行うことを特徴とする不揮発性半導体記憶
装置の書き込み／消去方法が提供される。
体記憶装置の書き込み方法／消去方法であって、浮遊ゲ
ートと半導体基板間又は同一セル内の浮遊ゲートと不純
物拡散層間に流れるＦＮトンネル電流を用いて書き込み
を行い、浮遊ゲートと半導体基板間又は同一セル内の浮
遊ゲートと不純物拡散層間に流れるＦＮトンネル電流を
用いて消去を行うことを特徴とする不揮発性半導体記憶
装置の書き込み／消去方法が提供される。
【００１５】また、本発明によれば、上記不揮発性半導
体記憶装置の書き込み方法であって、一のセルの不純物
拡散層に所定の電圧を印加し、他のセルの不純物拡散層
を接地することにより電流を流し、かつＳＰＧに第１の
電圧を印加することにより、ＳＰＧと対向するチャネル
領域を弱反転状態にし、ホットエレクトロンによりＳＰ
Ｇ端より一のセルに書き込みを行うことを特徴とする不
揮発性半導体記憶装置の書き込み方法が提供される。
体記憶装置の書き込み方法であって、一のセルの不純物
拡散層に所定の電圧を印加し、他のセルの不純物拡散層
を接地することにより電流を流し、かつＳＰＧに第１の
電圧を印加することにより、ＳＰＧと対向するチャネル
領域を弱反転状態にし、ホットエレクトロンによりＳＰ
Ｇ端より一のセルに書き込みを行うことを特徴とする不
揮発性半導体記憶装置の書き込み方法が提供される。
【００１６】更に、本発明によれば、上記不揮発性半導
体記憶装置の書き込み方法であって、一のセルの不純物
拡散層に所定の電圧を印加し、他のセルの不純物拡散層
を接地することにより電流を流し、かつＳＰＧに第２の
電圧を印加することにより、ＳＰＧと対向するチャネル
領域を強反転状態にし、ホットエレクトロンにより一の
セルの不純物拡散層より一のセルに書き込みを行うこと
を特徴とする不揮発性半導体記憶装置の書き込み方法が
提供される。
体記憶装置の書き込み方法であって、一のセルの不純物
拡散層に所定の電圧を印加し、他のセルの不純物拡散層
を接地することにより電流を流し、かつＳＰＧに第２の
電圧を印加することにより、ＳＰＧと対向するチャネル
領域を強反転状態にし、ホットエレクトロンにより一の
セルの不純物拡散層より一のセルに書き込みを行うこと
を特徴とする不揮発性半導体記憶装置の書き込み方法が
提供される。
【００１７】また、本発明によれば、（ａ１）半導体基
板上に少なくとも２つのセルを形成するための浮遊ゲー
トを、第１絶縁膜を介して、浮遊ゲートのチャネル方向
に少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ１）各浮遊ゲートの少なくとも一方側の半導体基板
上で、チャネル方向に、第２絶縁膜を介してＳＰＧを形
成する工程と、（ｃ１）一のセルの浮遊ゲートと、該一
のセルと隣接する他のセルのＳＰＧとの間の半導体基板
表面層に、一のセルの浮遊ゲート及び他のセルのＳＰＧ
の双方と容量結合するように不純物拡散層を形成する工
程と、（ｄ１）浮遊ゲート上に第３絶縁膜を介して制御
ゲートを形成する工程とからなることを特徴とする不揮
発性半導体記憶装置の製造方法が提供される。
板上に少なくとも２つのセルを形成するための浮遊ゲー
トを、第１絶縁膜を介して、浮遊ゲートのチャネル方向
に少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ１）各浮遊ゲートの少なくとも一方側の半導体基板
上で、チャネル方向に、第２絶縁膜を介してＳＰＧを形
成する工程と、（ｃ１）一のセルの浮遊ゲートと、該一
のセルと隣接する他のセルのＳＰＧとの間の半導体基板
表面層に、一のセルの浮遊ゲート及び他のセルのＳＰＧ
の双方と容量結合するように不純物拡散層を形成する工
程と、（ｄ１）浮遊ゲート上に第３絶縁膜を介して制御
ゲートを形成する工程とからなることを特徴とする不揮
発性半導体記憶装置の製造方法が提供される。
【００１８】また、本発明によれば、（ａ２）半導体基
板上に少なくとも２つのセルを形成するための浮遊ゲー
トを、第１絶縁膜を介して、浮遊ゲートのチャネル方向
に、少なくとも２組所定の間隔をおいて形成する工程
と、（ｂ２）浮遊ゲートをマスクとして用いて、又は浮
遊ゲート上に形成されたマスクを用いて、不純物を斜め
方向からイオン注入することで、各浮遊ゲートの一方側
の半導体基板表面層に不純物拡散層を形成する工程と、
（ｃ２）各浮遊ゲートをマスクとして用いて、又は浮遊
ゲート上に形成されたマスクを用いて、半導体基板の少
なくとも不純物拡散層形成領域を一部に含む領域にトレ
ンチを形成する工程と、（ｄ２）トレンチの側面及び底
面に第２絶縁膜を形成する工程と、（ｅ２）トレンチを
導電材で埋め込むことによりＳＰＧを形成する工程と、
（ｆ２）浮遊ゲート上に第３絶縁膜を介して制御ゲート
を形成する工程とからなることを特徴とする不揮発性半
導体記憶装置の製造方法が提供される。
板上に少なくとも２つのセルを形成するための浮遊ゲー
トを、第１絶縁膜を介して、浮遊ゲートのチャネル方向
に、少なくとも２組所定の間隔をおいて形成する工程
と、（ｂ２）浮遊ゲートをマスクとして用いて、又は浮
遊ゲート上に形成されたマスクを用いて、不純物を斜め
方向からイオン注入することで、各浮遊ゲートの一方側
の半導体基板表面層に不純物拡散層を形成する工程と、
（ｃ２）各浮遊ゲートをマスクとして用いて、又は浮遊
ゲート上に形成されたマスクを用いて、半導体基板の少
なくとも不純物拡散層形成領域を一部に含む領域にトレ
ンチを形成する工程と、（ｄ２）トレンチの側面及び底
面に第２絶縁膜を形成する工程と、（ｅ２）トレンチを
導電材で埋め込むことによりＳＰＧを形成する工程と、
（ｆ２）浮遊ゲート上に第３絶縁膜を介して制御ゲート
を形成する工程とからなることを特徴とする不揮発性半
導体記憶装置の製造方法が提供される。
【００１９】更に、本発明によれば、（ａ２）半導体基
板上に少なくとも２つのセルを形成するための浮遊ゲー
トを、第１絶縁膜を介して、浮遊ゲートのチャネル方向
に、少なくとも２組所定の間隔をおいて形成する工程
と、（ｂ２）浮遊ゲートをマスクとして用いて、又は浮
遊ゲート上に形成されたマスクを用いて、不純物を斜め
方向からイオン注入することで、各浮遊ゲートの一方側
の半導体基板表面層に不純物拡散層を形成する工程と、
（ｃ２）′各浮遊ゲートの側壁にサイドウォールスペー
サーを形成し、サイドウォールスペーサーをマスクとし
て、半導体基板の少なくとも不純物拡散層形成領域を一
部に含む領域にトレンチを形成する工程と、（ｄ２）ト
レンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりＳＰＧ
を形成する工程と、（ｆ２）浮遊ゲート上に第３絶縁膜
を介して制御ゲートを形成する工程とからなることを特
徴とする不揮発性半導体記憶装置の製造方法が提供され
る。
板上に少なくとも２つのセルを形成するための浮遊ゲー
トを、第１絶縁膜を介して、浮遊ゲートのチャネル方向
に、少なくとも２組所定の間隔をおいて形成する工程
と、（ｂ２）浮遊ゲートをマスクとして用いて、又は浮
遊ゲート上に形成されたマスクを用いて、不純物を斜め
方向からイオン注入することで、各浮遊ゲートの一方側
の半導体基板表面層に不純物拡散層を形成する工程と、
（ｃ２）′各浮遊ゲートの側壁にサイドウォールスペー
サーを形成し、サイドウォールスペーサーをマスクとし
て、半導体基板の少なくとも不純物拡散層形成領域を一
部に含む領域にトレンチを形成する工程と、（ｄ２）ト
レンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりＳＰＧ
を形成する工程と、（ｆ２）浮遊ゲート上に第３絶縁膜
を介して制御ゲートを形成する工程とからなることを特
徴とする不揮発性半導体記憶装置の製造方法が提供され
る。
【００２０】また、本発明によれば、（ａ２）半導体基
板上に少なくとも２つのセルを形成するための浮遊ゲー
トを、第１絶縁膜を介して、浮遊ゲートのチャネル方向
に、少なくとも２組所定の間隔をおいて形成する工程
と、（ｂ２）″浮遊ゲートをマスクとして用いて、又は
浮遊ゲート上に形成されたマスクを用いて、少なくとも
各浮遊ゲート間領域に不純物をイオン注入しアニールす
る工程と、（ｃ２）″各浮遊ゲートの側壁にサイドウォ
ールスペーサーを形成し、該サイドウォールスペーサー
をマスクとしてトレンチを形成することにより、サイド
ウォールスペーサー下の半導体基板表面層に浮遊不純物
拡散層と不純物拡散層を形成する工程と、（ｄ２）トレ
ンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりＳＰＧ
を形成する工程と、（ｆ２）浮遊ゲート上に第３絶縁膜
を介して制御ゲートを形成する工程とからなることを特
徴とする不揮発性半導体記憶装置の製造方法が提供され
る。
板上に少なくとも２つのセルを形成するための浮遊ゲー
トを、第１絶縁膜を介して、浮遊ゲートのチャネル方向
に、少なくとも２組所定の間隔をおいて形成する工程
と、（ｂ２）″浮遊ゲートをマスクとして用いて、又は
浮遊ゲート上に形成されたマスクを用いて、少なくとも
各浮遊ゲート間領域に不純物をイオン注入しアニールす
る工程と、（ｃ２）″各浮遊ゲートの側壁にサイドウォ
ールスペーサーを形成し、該サイドウォールスペーサー
をマスクとしてトレンチを形成することにより、サイド
ウォールスペーサー下の半導体基板表面層に浮遊不純物
拡散層と不純物拡散層を形成する工程と、（ｄ２）トレ
ンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりＳＰＧ
を形成する工程と、（ｆ２）浮遊ゲート上に第３絶縁膜
を介して制御ゲートを形成する工程とからなることを特
徴とする不揮発性半導体記憶装置の製造方法が提供され
る。
【００２１】更に、本発明によれば、（ａ２）半導体基
板上に少なくとも２つのセルを形成するための浮遊ゲー
トを、第１絶縁膜を介して、浮遊ゲートのチャネル方向
に少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ２）″浮遊ゲートをマスクとして用いて、又は浮遊
ゲート上に形成されたマスクを用いて、少なくとも各浮
遊ゲート間領域に不純物をイオン注入し、アニールする
工程と、（ｃ２）″′少なくとも各浮遊ゲート間にトレ
ンチを形成することにより、各浮遊ゲートの両端部下の
それぞれからトレンチ側面にかけて、浮遊不純物拡散層
と不純物拡散層とを形成する工程と、（ｄ２）トレンチ
の側面及び底面に第２絶縁膜を形成する工程と、（ｅ
２）トレンチを導電材で埋め込むことによりＳＰＧを形
成する工程と、（ｆ２）浮遊ゲート上に第３絶縁膜を介
して制御ゲートを形成する工程とからなることを特徴と
する不揮発性半導体記憶装置の製造方法が提供される。
板上に少なくとも２つのセルを形成するための浮遊ゲー
トを、第１絶縁膜を介して、浮遊ゲートのチャネル方向
に少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ２）″浮遊ゲートをマスクとして用いて、又は浮遊
ゲート上に形成されたマスクを用いて、少なくとも各浮
遊ゲート間領域に不純物をイオン注入し、アニールする
工程と、（ｃ２）″′少なくとも各浮遊ゲート間にトレ
ンチを形成することにより、各浮遊ゲートの両端部下の
それぞれからトレンチ側面にかけて、浮遊不純物拡散層
と不純物拡散層とを形成する工程と、（ｄ２）トレンチ
の側面及び底面に第２絶縁膜を形成する工程と、（ｅ
２）トレンチを導電材で埋め込むことによりＳＰＧを形
成する工程と、（ｆ２）浮遊ゲート上に第３絶縁膜を介
して制御ゲートを形成する工程とからなることを特徴と
する不揮発性半導体記憶装置の製造方法が提供される。
【００２２】
【発明の実施の形態】上述したように本発明によれば、
ＳＰＧ構造セルを用いた仮想接地型構造において、書き
換え方法として、ＦＮトンネル電流を用いる方法やＣＨ
Ｅを用いる方法を利用することができ、高信頼性、高速
書き込み可能な不揮発性半導体記憶装置を提供すること
ができる。また、ＳＰＧと不純物拡散層とからなるＳＰ
Ｇトランジスタをトレンチに埋め込むことにより、ＳＰ
Ｇに影響を受けることなく、メモリセル面積を物理的最
小値である４Ｆ2とすることが可能となり大容量の不揮
発性半導体記憶装置を提供することができる。以下、本
発明を更に具体的に説明するが、本発明はこれらに限定
されるものではない。
ＳＰＧ構造セルを用いた仮想接地型構造において、書き
換え方法として、ＦＮトンネル電流を用いる方法やＣＨ
Ｅを用いる方法を利用することができ、高信頼性、高速
書き込み可能な不揮発性半導体記憶装置を提供すること
ができる。また、ＳＰＧと不純物拡散層とからなるＳＰ
Ｇトランジスタをトレンチに埋め込むことにより、ＳＰ
Ｇに影響を受けることなく、メモリセル面積を物理的最
小値である４Ｆ2とすることが可能となり大容量の不揮
発性半導体記憶装置を提供することができる。以下、本
発明を更に具体的に説明するが、本発明はこれらに限定
されるものではない。
【００２３】実施の形態１ 図１（ａ）は本発明の不揮発性半導体記憶装置のメモリ
セルの１例の概略平面図である。また、図１（ｂ）はＸ
１−Ｘ１′面（チャネル方向に平行な面）の断面図であ
り、図１（ｃ）はＹ１−Ｙ１′面（チャネル方向に垂直
な面）の断面図であり、図１（ｄ）はＹ２−Ｙ２′面
（チャネル方向に垂直な方向）の断面図である。また、
図２は図１（ａ）のメモリセルの等価回路である。
セルの１例の概略平面図である。また、図１（ｂ）はＸ
１−Ｘ１′面（チャネル方向に平行な面）の断面図であ
り、図１（ｃ）はＹ１−Ｙ１′面（チャネル方向に垂直
な面）の断面図であり、図１（ｄ）はＹ２−Ｙ２′面
（チャネル方向に垂直な方向）の断面図である。また、
図２は図１（ａ）のメモリセルの等価回路である。
【００２４】図１（ａ）〜（ｄ）において、不揮発性半
導体記憶装置のメモリセルは、Ｐ型シリコンからなる半
導体基板１の表面層にＮ+不純物拡散層２及び３が形成
されている。不純物拡散層２及び３間の半導体基板１上
には、トンネル酸化膜（第１絶縁膜）４を介してポリシ
リコンからなる浮遊ゲート５と、ＳｉＯ2からなるゲー
ト酸化膜（第２絶縁膜）６を介してポリシリコンからな
るＳＰＧ７が形成されている。また、浮遊ゲート上にＯ
ＮＯ膜８からなる第３絶縁膜を介して制御ゲート９が形
成されている。なお、第１〜第３絶縁膜は、上記例示以
外に、酸化膜、窒化膜及びそれらの積層体であってもよ
い。また、半導体基板及び不純物拡散層の導電型は、上
記と逆であってもよい。更に、メモリセル自体がウエル
中に形成されていてもよい。
導体記憶装置のメモリセルは、Ｐ型シリコンからなる半
導体基板１の表面層にＮ+不純物拡散層２及び３が形成
されている。不純物拡散層２及び３間の半導体基板１上
には、トンネル酸化膜（第１絶縁膜）４を介してポリシ
リコンからなる浮遊ゲート５と、ＳｉＯ2からなるゲー
ト酸化膜（第２絶縁膜）６を介してポリシリコンからな
るＳＰＧ７が形成されている。また、浮遊ゲート上にＯ
ＮＯ膜８からなる第３絶縁膜を介して制御ゲート９が形
成されている。なお、第１〜第３絶縁膜は、上記例示以
外に、酸化膜、窒化膜及びそれらの積層体であってもよ
い。また、半導体基板及び不純物拡散層の導電型は、上
記と逆であってもよい。更に、メモリセル自体がウエル
中に形成されていてもよい。
【００２５】ここで、不純物拡散層２は、一のセル内で
はソースとして機能し、隣接する他のセルにおいて、ド
レインとして機能する。更に、トンネル酸化膜の膜厚は
３〜１０ｎｍ（例えば、９ｎｍ）、ゲート酸化膜の膜厚
は５〜３０ｎｍ（例えば、２０ｎｍ）とすることができ
る。以下、図１（ａ）の不揮発性半導体記憶装置のメモ
リセルの製造方法について図３（ａ）〜図４（ｇ）を用
いて説明する。
はソースとして機能し、隣接する他のセルにおいて、ド
レインとして機能する。更に、トンネル酸化膜の膜厚は
３〜１０ｎｍ（例えば、９ｎｍ）、ゲート酸化膜の膜厚
は５〜３０ｎｍ（例えば、２０ｎｍ）とすることができ
る。以下、図１（ａ）の不揮発性半導体記憶装置のメモ
リセルの製造方法について図３（ａ）〜図４（ｇ）を用
いて説明する。
【００２６】まず、第１導電型の半導体基板１上に熱酸
化によってトンネル酸化膜４を形成する。次いで、トン
ネル酸化膜４上の全面に１０〜２００ｎｍ（例えば、５
０ｎｍ）のポリシリコン層５ａ、５〜５０ｎｍ（例え
ば、２０ｎｍ）の酸化膜１０、１０〜５００ｎｍ（例え
ば、２００ｎｍ）の窒化膜１１を順次積層する。更にレ
ジストマスク１２を形成した後、窒化膜１１、酸化膜１
０、ポリシリコン層５ａ、トンネル酸化膜４の所定部分
をエッチング除去する（図３（ａ）参照）。
化によってトンネル酸化膜４を形成する。次いで、トン
ネル酸化膜４上の全面に１０〜２００ｎｍ（例えば、５
０ｎｍ）のポリシリコン層５ａ、５〜５０ｎｍ（例え
ば、２０ｎｍ）の酸化膜１０、１０〜５００ｎｍ（例え
ば、２００ｎｍ）の窒化膜１１を順次積層する。更にレ
ジストマスク１２を形成した後、窒化膜１１、酸化膜１
０、ポリシリコン層５ａ、トンネル酸化膜４の所定部分
をエッチング除去する（図３（ａ）参照）。
【００２７】レジストマスク１２を除去した後、６００
〜１１００℃で熱酸化を行うことでポリシリコン層５ａ
の側壁にシリコン酸化膜からなるサイドウォールスペー
サー１３を形成する。サイドウォールスペーサー１３間
にＳＰＧ形成用のポリシリコン層７ａを堆積した後、窒
化膜１１が露出するまでエッチバックを行うことで平坦
化する（図３（ｂ）参照）。なお、窒化膜１１はエッチ
ストッパとして機能する。
〜１１００℃で熱酸化を行うことでポリシリコン層５ａ
の側壁にシリコン酸化膜からなるサイドウォールスペー
サー１３を形成する。サイドウォールスペーサー１３間
にＳＰＧ形成用のポリシリコン層７ａを堆積した後、窒
化膜１１が露出するまでエッチバックを行うことで平坦
化する（図３（ｂ）参照）。なお、窒化膜１１はエッチ
ストッパとして機能する。
【００２８】次に、一のセルのポリシリコン層７ａとチ
ャネル方向に隣接する他のセルのポリシリコン層５ａ間
のサイドウォールスペーサー１３上に開口を有するレジ
ストマスク１４を形成する。このレジストマスク１４を
マスクとしてサイドウォールスペーサー１３を除去する
ことで半導体基板１を露出させる。次いで、例えば砒素
のイオン注入を行い、半導体基板表面層に不純物拡散層
２及び３を形成する（図３（ｃ）参照）。このときのイ
オン注入の条件としては、加速電圧は５〜３０ｋｅｖ
（例えば、１５ｋｅｖ）、注入量は１×１０13〜１×１
０16ｃｍ-2（例えば、１×１０14ｃｍ-2）である。
ャネル方向に隣接する他のセルのポリシリコン層５ａ間
のサイドウォールスペーサー１３上に開口を有するレジ
ストマスク１４を形成する。このレジストマスク１４を
マスクとしてサイドウォールスペーサー１３を除去する
ことで半導体基板１を露出させる。次いで、例えば砒素
のイオン注入を行い、半導体基板表面層に不純物拡散層
２及び３を形成する（図３（ｃ）参照）。このときのイ
オン注入の条件としては、加速電圧は５〜３０ｋｅｖ
（例えば、１５ｋｅｖ）、注入量は１×１０13〜１×１
０16ｃｍ-2（例えば、１×１０14ｃｍ-2）である。
【００２９】次いで、レジストマスク１４を除去した
後、６００〜１１００℃（例えば、８００℃）の熱処理
を行うことで、上記工程でサイドウォールスペーサー１
３を除去した部分及びポリシリコン層７ａ上にシリコン
酸化膜（絶縁膜）１５を形成する（図４（ｄ）参照）。
この熱処理により、注入領域の結晶性回復及び注入され
た不純物の活性化も行うことができる。また、ポリシリ
コン層７ａはＳＰＧ７となる。
後、６００〜１１００℃（例えば、８００℃）の熱処理
を行うことで、上記工程でサイドウォールスペーサー１
３を除去した部分及びポリシリコン層７ａ上にシリコン
酸化膜（絶縁膜）１５を形成する（図４（ｄ）参照）。
この熱処理により、注入領域の結晶性回復及び注入され
た不純物の活性化も行うことができる。また、ポリシリ
コン層７ａはＳＰＧ７となる。
【００３０】次に、窒化膜１１及び酸化膜１０をエッチ
ングにより順次除去する（図４（ｅ）参照）。このエッ
チングにより絶縁膜１５の角が軽くエッチングされ丸く
なる。これは段差の軽減に役立つので好ましい。更に、
４０〜４００ｎｍ（例えば、１００ｎｍ）ポリシリコン
層５ｂを堆積し、レジストマスク１６により、パターニ
ングをおこなう（図４（ｆ）参照）。これは、浮遊ゲー
トと制御ゲートのオーバーラップ面積を増やすためにお
こなったもので、その結果、ゲート容量カップリングレ
シオが増大し低電圧化が可能となる。なお、この実施の
形態では、ポリシリコン層５ｂを上記理由から形成した
が、このポリシリコン層５ｂはかならずしも必要ではな
い。
ングにより順次除去する（図４（ｅ）参照）。このエッ
チングにより絶縁膜１５の角が軽くエッチングされ丸く
なる。これは段差の軽減に役立つので好ましい。更に、
４０〜４００ｎｍ（例えば、１００ｎｍ）ポリシリコン
層５ｂを堆積し、レジストマスク１６により、パターニ
ングをおこなう（図４（ｆ）参照）。これは、浮遊ゲー
トと制御ゲートのオーバーラップ面積を増やすためにお
こなったもので、その結果、ゲート容量カップリングレ
シオが増大し低電圧化が可能となる。なお、この実施の
形態では、ポリシリコン層５ｂを上記理由から形成した
が、このポリシリコン層５ｂはかならずしも必要ではな
い。
【００３１】レジストマスク１６を除去する。次いで、
ＯＮＯ膜８からなる第３絶縁膜及びポリシリコン層９ａ
を堆積後、ワードラインパターンのパターニングを行う
ことで、ポリシリコン層５ａ、５ｂ及び９ａとＯＮＯ膜
８とを連続してエッチングし、自己整合的に浮遊ゲート
及び制御ゲートを作製する（図４（ｇ））。最後にＢＰ
ＳＧ（Boron Phosphorus Silicate Glass）のような保
護膜（図示せず）を堆積する。以上の工程を経て、本発
明の不揮発性半導体記憶装置が提供される。次に、メモ
リセル単体での動作について図５、表１及び表２を用い
て説明する。表中、ＣＧは制御ゲート、ＦＧは浮遊ゲー
トを意味する。
ＯＮＯ膜８からなる第３絶縁膜及びポリシリコン層９ａ
を堆積後、ワードラインパターンのパターニングを行う
ことで、ポリシリコン層５ａ、５ｂ及び９ａとＯＮＯ膜
８とを連続してエッチングし、自己整合的に浮遊ゲート
及び制御ゲートを作製する（図４（ｇ））。最後にＢＰ
ＳＧ（Boron Phosphorus Silicate Glass）のような保
護膜（図示せず）を堆積する。以上の工程を経て、本発
明の不揮発性半導体記憶装置が提供される。次に、メモ
リセル単体での動作について図５、表１及び表２を用い
て説明する。表中、ＣＧは制御ゲート、ＦＧは浮遊ゲー
トを意味する。
【００３２】
【表１】
【００３３】
【表２】
【００３４】表１は読み出し動作を、表２は書き換え動
作を示す。これらの各動作は、複数の異なったモードが
可能であるため、以下にそれらのモードについて説明す
る。
作を示す。これらの各動作は、複数の異なったモードが
可能であるため、以下にそれらのモードについて説明す
る。
【００３５】１）読み出し方法 表１のＲＥＡＤ１に示すように、ドレインは接地し、ソ
ースに１Ｖ、ＳＰＧに３Ｖ、基板を接地した状態で制御
ゲートにセンス電圧３Ｖを印加すると、制御ゲートトラ
ンジスタの閾値が３Ｖ以上ならばＯＦＦ状態、３Ｖ以下
ならばＯＮ状態となり、メモリセルの状態を読み出すこ
とができる。また、表１のＲＥＡＤ２に示すように、ド
レインとソースに印加する電圧を逆にしても、同様な読
み出しが可能になる。
ースに１Ｖ、ＳＰＧに３Ｖ、基板を接地した状態で制御
ゲートにセンス電圧３Ｖを印加すると、制御ゲートトラ
ンジスタの閾値が３Ｖ以上ならばＯＦＦ状態、３Ｖ以下
ならばＯＮ状態となり、メモリセルの状態を読み出すこ
とができる。また、表１のＲＥＡＤ２に示すように、ド
レインとソースに印加する電圧を逆にしても、同様な読
み出しが可能になる。
【００３６】２）書き換え方法 本発明によるメモリセルは、浮遊ゲートへの電子の注
入、或いは注出させることにより、トランジスタの閾値
電圧を変化させ、データの記憶をさせている。また、こ
のメモリセルでのデータの書き換えのメカニズムにおい
ては、ＦＮトンネル電流を用いる場合や、ＣＨＥを用い
る場合についても対応可能である。まず最初にＦＮトン
ネル電流を用いた書き換え方法について以下に説明す
る。
入、或いは注出させることにより、トランジスタの閾値
電圧を変化させ、データの記憶をさせている。また、こ
のメモリセルでのデータの書き換えのメカニズムにおい
ては、ＦＮトンネル電流を用いる場合や、ＣＨＥを用い
る場合についても対応可能である。まず最初にＦＮトン
ネル電流を用いた書き換え方法について以下に説明す
る。
【００３７】２−１）浮遊ゲート−基板間 このモードでの動作については、表２のＷＲＩＴＥ１に
示すように、ドレイン及び基板は接地し、制御ゲートに
正の高電圧（２０Ｖ）を印加すると、浮遊ゲート下部の
チャンネル領域（基板表面）はドレイン電圧（接地電
位）と同電位となり、浮遊ゲートと基板間に１０ＭＶ／
ｃｍ程度の高電界が印加され、基板から浮遊ゲートに電
子が注入される。一方、ソースには０Ｖが印加されてい
るため、浮遊ゲートへの電子の注入は行われない。その
結果、選択されたメモリセルのみ、制御ゲート、浮遊ゲ
ート及び不純物拡散層とからなる制御ゲートトランジス
タの閾値電圧が高くなる。なお、この時ＳＰＧは隣接セ
ルへの誤書き込みを防止するために接地電位にしてお
く。
示すように、ドレイン及び基板は接地し、制御ゲートに
正の高電圧（２０Ｖ）を印加すると、浮遊ゲート下部の
チャンネル領域（基板表面）はドレイン電圧（接地電
位）と同電位となり、浮遊ゲートと基板間に１０ＭＶ／
ｃｍ程度の高電界が印加され、基板から浮遊ゲートに電
子が注入される。一方、ソースには０Ｖが印加されてい
るため、浮遊ゲートへの電子の注入は行われない。その
結果、選択されたメモリセルのみ、制御ゲート、浮遊ゲ
ート及び不純物拡散層とからなる制御ゲートトランジス
タの閾値電圧が高くなる。なお、この時ＳＰＧは隣接セ
ルへの誤書き込みを防止するために接地電位にしてお
く。
【００３８】一方、表２のＷＲＩＴＥ２に示すように、
ドレイン、ソース及び基板を接地し、制御ゲートに負の
高電圧（−２０Ｖ）を印加すると、浮遊ゲートと基板間
に１０ＭＶ／ｃｍ程度の高電界が印加され、浮遊ゲート
から基板に電子が注入され、制御ゲートトランジスタの
閾値電圧が低くなる。
ドレイン、ソース及び基板を接地し、制御ゲートに負の
高電圧（−２０Ｖ）を印加すると、浮遊ゲートと基板間
に１０ＭＶ／ｃｍ程度の高電界が印加され、浮遊ゲート
から基板に電子が注入され、制御ゲートトランジスタの
閾値電圧が低くなる。
【００３９】２−２）浮遊ゲート−ドレイン間 このモードでの動作については、表２のＷＲＩＴＥ３に
示すように、ドレインに４Ｖ、ソース、及び基板を接地
電位にし、制御ゲートに負の高電圧（−１２Ｖ）を印加
すると浮遊ゲートとドレイン間に１０ＭＶ／ｃｍ程度の
高電界が印加され、浮遊ゲートからドレインに電子が注
入され、制御ゲートトランジスタの閾値電圧が低くな
る。なお、この時ＳＰＧは隣接セルへの誤書き込みを防
止するために接地電位にしておく。次に、ＣＨＥを用い
た書き換え方法について以下に説明する。
示すように、ドレインに４Ｖ、ソース、及び基板を接地
電位にし、制御ゲートに負の高電圧（−１２Ｖ）を印加
すると浮遊ゲートとドレイン間に１０ＭＶ／ｃｍ程度の
高電界が印加され、浮遊ゲートからドレインに電子が注
入され、制御ゲートトランジスタの閾値電圧が低くな
る。なお、この時ＳＰＧは隣接セルへの誤書き込みを防
止するために接地電位にしておく。次に、ＣＨＥを用い
た書き換え方法について以下に説明する。
【００４０】２−３）ソース側−浮遊ゲート間 表２のＷＲＩＴＥ４に示すように、ドレインに４Ｖ印加
し、基板及びソースは接地電位とし、制御ゲートに正の
高電圧（１２Ｖ）を印加した状態で、ＳＰＧにその閾値
電圧に近い電圧（２Ｖ）を印加し、ＳＰＧ下部のチャン
ネル領域を弱反転状態にすることにより、制御ゲートト
ランジスタのソース側に高電界が発生し、ソース側より
浮遊ゲートにホットエレクトロンが注入され、制御ゲー
トトランジスタの閾値電圧が高くなる。
し、基板及びソースは接地電位とし、制御ゲートに正の
高電圧（１２Ｖ）を印加した状態で、ＳＰＧにその閾値
電圧に近い電圧（２Ｖ）を印加し、ＳＰＧ下部のチャン
ネル領域を弱反転状態にすることにより、制御ゲートト
ランジスタのソース側に高電界が発生し、ソース側より
浮遊ゲートにホットエレクトロンが注入され、制御ゲー
トトランジスタの閾値電圧が高くなる。
【００４１】２−４）ドレイン側−浮遊ゲート間 表２のＷＲＩＴＥ５に示すように、ドレインに６Ｖ印加
し、基板及びソースは接地電位とし、制御ゲートに正の
高電圧（１２Ｖ）を印加した状態で、ＳＰＧにその閾値
電圧より十分高い電圧（８Ｖ）を印加すると、制御ゲー
トトランジスタのドレイン側に高電界が発生し、ドレイ
ン側より浮遊ゲートにホットエレクトロンが注入され、
制御ゲートトランジスタの閾値電圧が高くなる。以上、
いくつかの動作モードについて説明したが、その動作モ
ードより下記のような特徴を有することになる。
し、基板及びソースは接地電位とし、制御ゲートに正の
高電圧（１２Ｖ）を印加した状態で、ＳＰＧにその閾値
電圧より十分高い電圧（８Ｖ）を印加すると、制御ゲー
トトランジスタのドレイン側に高電界が発生し、ドレイ
ン側より浮遊ゲートにホットエレクトロンが注入され、
制御ゲートトランジスタの閾値電圧が高くなる。以上、
いくつかの動作モードについて説明したが、その動作モ
ードより下記のような特徴を有することになる。
【００４２】例えば、上記ＷＲＩＴＥ１とＷＲＩＴＥ２
のモードを組み合わせた書き込みと消去の方法は、バイ
ポラリティ書き込み／消去方式と呼ばれ、信頼性が非常
に優れるという特徴を有する。また、 ＷＲＩＴＥ３の
モードを用いた場合には、低電圧化が可能となる。更
に、 ＷＲＩＴＥ４のモードを用いた場合には、超高速
の書き込みが可能となる。なお、 ＷＲＩＴＥ５につい
ては最も標準的な動作方法であり、従来のノウハウが使
用可能である。このように１つのデバイスで必要とされ
るデバイス性能を満足させることができるため、デバイ
スの適用範位が拡大するという特徴を有することにな
る。次に、アレイ状に配置された場合の各動作について
以下に説明する。
のモードを組み合わせた書き込みと消去の方法は、バイ
ポラリティ書き込み／消去方式と呼ばれ、信頼性が非常
に優れるという特徴を有する。また、 ＷＲＩＴＥ３の
モードを用いた場合には、低電圧化が可能となる。更
に、 ＷＲＩＴＥ４のモードを用いた場合には、超高速
の書き込みが可能となる。なお、 ＷＲＩＴＥ５につい
ては最も標準的な動作方法であり、従来のノウハウが使
用可能である。このように１つのデバイスで必要とされ
るデバイス性能を満足させることができるため、デバイ
スの適用範位が拡大するという特徴を有することにな
る。次に、アレイ状に配置された場合の各動作について
以下に説明する。
【００４３】図５はこの実施例のメモリセルの３×２ビ
ットアレイの場合を示す。メモリセルはＣ１１〜Ｃ２３
の６セルで構成されており、今、セルＣ１２が選択され
ているとする。アレイ状に配置された場合においては、
隣接セルによる誤読み出し、隣接セルへの誤書き込みが
問題となる。ここでは、選択セルと非選択セルのバイア
ス条件について以下に説明する。読み出し条件を表３
に、書き換え条件を表４に示す。
ットアレイの場合を示す。メモリセルはＣ１１〜Ｃ２３
の６セルで構成されており、今、セルＣ１２が選択され
ているとする。アレイ状に配置された場合においては、
隣接セルによる誤読み出し、隣接セルへの誤書き込みが
問題となる。ここでは、選択セルと非選択セルのバイア
ス条件について以下に説明する。読み出し条件を表３
に、書き換え条件を表４に示す。
【００４４】
【表３】
【００４５】
【表４】
【００４６】３）隣接セルによる誤読み出し 選択セル（Ｃ１２）及び隣接セルとして（Ｃ１１、Ｃ１
３、Ｃ２２）の非選択セルのバイアス条件を表３に示
す。表３のＲＥＡＤ１に示すように、ワードラインＷＬ
２に接続された非選択セル（Ｃ２２）に対しては、ワー
ドラインＷＬ２を接地することにより、選択セル（Ｃ１
２）への影響をなくすことができる。一方ワードライン
ＷＬ１に接続された非選択セル（Ｃ１１、Ｃ１３）に対
しては、ＳＰＧ１及びＳＰＧ３を接地することにより、
隣接セルによる誤読み出しの問題はなくなる。また、表
３のＲＥＡＤ２に示すように、ＢＬ２とＢＬ３に印加す
る電圧を逆にしても、同様な読み出しが可能であり、隣
接セルによる誤読み出しを防止できる。
３、Ｃ２２）の非選択セルのバイアス条件を表３に示
す。表３のＲＥＡＤ１に示すように、ワードラインＷＬ
２に接続された非選択セル（Ｃ２２）に対しては、ワー
ドラインＷＬ２を接地することにより、選択セル（Ｃ１
２）への影響をなくすことができる。一方ワードライン
ＷＬ１に接続された非選択セル（Ｃ１１、Ｃ１３）に対
しては、ＳＰＧ１及びＳＰＧ３を接地することにより、
隣接セルによる誤読み出しの問題はなくなる。また、表
３のＲＥＡＤ２に示すように、ＢＬ２とＢＬ３に印加す
る電圧を逆にしても、同様な読み出しが可能であり、隣
接セルによる誤読み出しを防止できる。
【００４７】４）隣接セルへの誤書き込み（ＦＮトンネ
リングモード） ４−１）浮遊ゲート基板間 表４のＷＲＩＴＥ１（基板から浮遊ゲートへの電子注
入）に示すように、選択セル（Ｃ１２）及び隣接セルと
して（Ｃ１１、Ｃ１３、Ｃ２２）の非選択セルのバイア
ス条件を表４に示す。ワードラインＷＬ２に接続された
非選択セル（Ｃ２２）に対しては、ワードラインＷＬ２
を接地することにより、選択セル（Ｃ１２）への誤書き
込みを防ぐことができる。一方ワードラインＷＬ１に接
続された非選択セル（Ｃ１１、Ｃ１３）に対しては、Ｓ
ＰＧ１、ＳＰＧ２及びＳＰＧ３を接地することにより、
ＳＰＧトランジスタを全てＯＦＦ状態にするとともに、
ＢＬ２のみ接地電位とし、他のＢＬ１、ＢＬ３、ＢＬ４
には正の電圧（６Ｖ）を印加することにより、非選択セ
ル（Ｃ１１、Ｃ１３）のドレイン領域のトンネル電界が
緩和され浮遊ゲートへの電子注入を防ぐことができる。
以上のバイアス印加により、誤書き込みの問題は解決で
きる。
リングモード） ４−１）浮遊ゲート基板間 表４のＷＲＩＴＥ１（基板から浮遊ゲートへの電子注
入）に示すように、選択セル（Ｃ１２）及び隣接セルと
して（Ｃ１１、Ｃ１３、Ｃ２２）の非選択セルのバイア
ス条件を表４に示す。ワードラインＷＬ２に接続された
非選択セル（Ｃ２２）に対しては、ワードラインＷＬ２
を接地することにより、選択セル（Ｃ１２）への誤書き
込みを防ぐことができる。一方ワードラインＷＬ１に接
続された非選択セル（Ｃ１１、Ｃ１３）に対しては、Ｓ
ＰＧ１、ＳＰＧ２及びＳＰＧ３を接地することにより、
ＳＰＧトランジスタを全てＯＦＦ状態にするとともに、
ＢＬ２のみ接地電位とし、他のＢＬ１、ＢＬ３、ＢＬ４
には正の電圧（６Ｖ）を印加することにより、非選択セ
ル（Ｃ１１、Ｃ１３）のドレイン領域のトンネル電界が
緩和され浮遊ゲートへの電子注入を防ぐことができる。
以上のバイアス印加により、誤書き込みの問題は解決で
きる。
【００４８】また、表４のＷＲＩＴＥ２（浮遊ゲートか
ら基板への電子注出）に示すように、非選択セル（Ｃ２
２）に対しては、ＷＬ２を接地することにより、選択セ
ル（Ｃ１２）への誤書き込みを防ぐことができる。 し
かしながら、ワードラインＷＬ１に接続された非選択セ
ル（Ｃ１１、Ｃ１３）に対しては、ワードラインが共通
であり、同じワードライン上のすべてのセルに関して浮
遊ゲートから基板への電子抽出が生じる。この場合は一
括消去しか適用できない。
ら基板への電子注出）に示すように、非選択セル（Ｃ２
２）に対しては、ＷＬ２を接地することにより、選択セ
ル（Ｃ１２）への誤書き込みを防ぐことができる。 し
かしながら、ワードラインＷＬ１に接続された非選択セ
ル（Ｃ１１、Ｃ１３）に対しては、ワードラインが共通
であり、同じワードライン上のすべてのセルに関して浮
遊ゲートから基板への電子抽出が生じる。この場合は一
括消去しか適用できない。
【００４９】４−２）浮遊ゲート−ドレイン間 表４のＷＲＩＴＥ３（浮遊ゲートからドレインへの電子
注出）に示すように、非選択セル（Ｃ２２）に対して
は、ＷＬ２を接地することにより誤書き込みを防ぐこと
ができる。またワードラインＷＬ１に接続された非選択
セル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ１、ＳＰＧ
２及びＳＰＧ３を接地し、ＳＰＧトランジスタをＯＦＦ
状態にし、ＢＬ２に４Ｖを印加し、他のＢＬ１、ＢＬ３
及びＢＬ４を接地することにより、非選択セル（Ｃ１
１、Ｃ１３）のドレイン領域のトンネル電界が緩和さ
れ、浮遊ゲートへの電子注入を防ぐ。以上のバイアス印
加により、誤書き込みの問題は解決できる。この場合は
ビット単位での消去が可能となる。
注出）に示すように、非選択セル（Ｃ２２）に対して
は、ＷＬ２を接地することにより誤書き込みを防ぐこと
ができる。またワードラインＷＬ１に接続された非選択
セル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ１、ＳＰＧ
２及びＳＰＧ３を接地し、ＳＰＧトランジスタをＯＦＦ
状態にし、ＢＬ２に４Ｖを印加し、他のＢＬ１、ＢＬ３
及びＢＬ４を接地することにより、非選択セル（Ｃ１
１、Ｃ１３）のドレイン領域のトンネル電界が緩和さ
れ、浮遊ゲートへの電子注入を防ぐ。以上のバイアス印
加により、誤書き込みの問題は解決できる。この場合は
ビット単位での消去が可能となる。
【００５０】４−３）ソース側−浮遊ゲート間（ＣＨＥ
モード） 表４のＷＲＩＴＥ４（ソースから浮遊ゲートへの電子注
入）に示すように、非選択セル（Ｃ２２）に対しては、
ＷＬ２を接地することにより誤書き込みを防ぐことがで
きる。また、ワードラインＷＬ１に接続された非選択セ
ル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ２に２Ｖ、Ｓ
ＰＧ１及びＳＰＧ３を接地電位にすることにより、非選
択セルＣ１１、及びＣ１３のＳＰＧトランジスタをＯＦ
Ｆ状態にすることにより、ソースとドレイン間電流が阻
止され、浮遊ゲートへの電子注入を防ぐ。以上のバイア
ス印加により、誤書き込みの問題は解決できる。
モード） 表４のＷＲＩＴＥ４（ソースから浮遊ゲートへの電子注
入）に示すように、非選択セル（Ｃ２２）に対しては、
ＷＬ２を接地することにより誤書き込みを防ぐことがで
きる。また、ワードラインＷＬ１に接続された非選択セ
ル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ２に２Ｖ、Ｓ
ＰＧ１及びＳＰＧ３を接地電位にすることにより、非選
択セルＣ１１、及びＣ１３のＳＰＧトランジスタをＯＦ
Ｆ状態にすることにより、ソースとドレイン間電流が阻
止され、浮遊ゲートへの電子注入を防ぐ。以上のバイア
ス印加により、誤書き込みの問題は解決できる。
【００５１】４−４）ドレイン側−浮遊ゲート間（ＣＨ
Ｅモード） 表４のＷＲＩＴＥ５（ドレインから浮遊ゲートへの電子
注入）に示すように、非選択セル（Ｃ２２）に対して
は、ＷＬ２を接地することにより誤書き込みを防ぐこと
ができる。また、ワードラインＷＬ１に接続された非選
択セル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ２に８
Ｖ、ＳＰＧ１及びＳＰＧ３を接地電位にすることによ
り、非選択セルＣ１１、及びＣ１３のＳＰＧトランジス
タをＯＦＦ状態にすることにより、ソースとドレイン間
電流が阻止され、浮遊ゲートへの電子注入を防ぐ。以上
のバイアス印加により、誤書き込みの問題は解決でき
る。
Ｅモード） 表４のＷＲＩＴＥ５（ドレインから浮遊ゲートへの電子
注入）に示すように、非選択セル（Ｃ２２）に対して
は、ＷＬ２を接地することにより誤書き込みを防ぐこと
ができる。また、ワードラインＷＬ１に接続された非選
択セル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ２に８
Ｖ、ＳＰＧ１及びＳＰＧ３を接地電位にすることによ
り、非選択セルＣ１１、及びＣ１３のＳＰＧトランジス
タをＯＦＦ状態にすることにより、ソースとドレイン間
電流が阻止され、浮遊ゲートへの電子注入を防ぐ。以上
のバイアス印加により、誤書き込みの問題は解決でき
る。
【００５２】実施の形態２ 図１（ａ）の不揮発性半導体記憶装置に更に浮遊不純物
拡散層を設けた場合のの製造方法について図６（ａ）〜
図７（ｇ）を用いて説明する。まず、図３（ａ）及び
（ｂ）と同様の工程を繰り返す（図６（ａ）及び（ｂ）
参照）。次に、ポリシリコン層７ａとポリシリコン層５
ａ間のサイドウォールスペーサー１３を除去することで
半導体基板１を露出させる。次いで、図３（ｃ）と同様
の条件で不純物のイオン注入を行い、半導体基板表面層
に不純物拡散層２及び３、浮遊不純物拡散層１７を形成
する（図６（ｃ）参照）。
拡散層を設けた場合のの製造方法について図６（ａ）〜
図７（ｇ）を用いて説明する。まず、図３（ａ）及び
（ｂ）と同様の工程を繰り返す（図６（ａ）及び（ｂ）
参照）。次に、ポリシリコン層７ａとポリシリコン層５
ａ間のサイドウォールスペーサー１３を除去することで
半導体基板１を露出させる。次いで、図３（ｃ）と同様
の条件で不純物のイオン注入を行い、半導体基板表面層
に不純物拡散層２及び３、浮遊不純物拡散層１７を形成
する（図６（ｃ）参照）。
【００５３】以降、図４（ｄ）〜（ｇ）と同様の工程を
繰り返すことで、浮遊不純物拡散層１７を有する本発明
の不揮発性半導体記憶装置が提供される（図７（ｄ）〜
（ｇ）参照）。なお、この実施の形態２の不揮発性半導
体記憶装置も、上記実施の形態１と同様の書き込み及び
読み出し法を使用することができる。
繰り返すことで、浮遊不純物拡散層１７を有する本発明
の不揮発性半導体記憶装置が提供される（図７（ｄ）〜
（ｇ）参照）。なお、この実施の形態２の不揮発性半導
体記憶装置も、上記実施の形態１と同様の書き込み及び
読み出し法を使用することができる。
【００５４】実施の形態３ 図８（ａ）は本発明の不揮発性半導体記憶装置のメモリ
セルの１例の概略平面図である。また、図８（ｂ）はＸ
１−Ｘ１′面（チャネル方向（Ｘ方向）に平行な面）の
断面図であり、図８（ｃ）はＹ１−Ｙ１′面（チャネル
方向に垂直な面）の断面図であり、図８（ｄ）はＹ２−
Ｙ２′面（チャネル方向に垂直な面）の断面図である。
セルの１例の概略平面図である。また、図８（ｂ）はＸ
１−Ｘ１′面（チャネル方向（Ｘ方向）に平行な面）の
断面図であり、図８（ｃ）はＹ１−Ｙ１′面（チャネル
方向に垂直な面）の断面図であり、図８（ｄ）はＹ２−
Ｙ２′面（チャネル方向に垂直な面）の断面図である。
【００５５】図８（ａ）〜（ｄ）において、不揮発性半
導体記憶装置のメモリセルは、Ｐ型シリコンからなる半
導体基板１上に、トレンチ１８が形成され、トレンチ１
８の側壁にはＮ+不純物拡散層２及び３が形成されてい
る。トレンチ１８上部及び側壁部にはＳｉＯ2からなる
ゲート酸化膜６を介してポリシリコンからなるＳＰＧ７
が埋め込まれている。また、トレンチ１８に挟まれた平
坦な半導体基板１の表面上には、トンネル酸化膜４を介
してポリシリコンからなる浮遊ゲート５と、浮遊ゲート
上にＯＮＯ膜８からなる第３絶縁膜を介して制御ゲート
９が形成されている。
導体記憶装置のメモリセルは、Ｐ型シリコンからなる半
導体基板１上に、トレンチ１８が形成され、トレンチ１
８の側壁にはＮ+不純物拡散層２及び３が形成されてい
る。トレンチ１８上部及び側壁部にはＳｉＯ2からなる
ゲート酸化膜６を介してポリシリコンからなるＳＰＧ７
が埋め込まれている。また、トレンチ１８に挟まれた平
坦な半導体基板１の表面上には、トンネル酸化膜４を介
してポリシリコンからなる浮遊ゲート５と、浮遊ゲート
上にＯＮＯ膜８からなる第３絶縁膜を介して制御ゲート
９が形成されている。
【００５６】なお、第１〜第３絶縁膜は、上記例示以外
に、酸化膜、窒化膜及びそれらの積層体であってもよ
い。また、半導体基板及び不純物拡散層の導電型は、上
記と逆であってもよい。更に、メモリセル自体がウエル
中に形成されていてもよい。ここで、一のセルの不純物
拡散層２はソースとして機能し、隣接する他のセルにお
いてドレインとして機能する。更に、トンネル酸化膜の
膜厚は３〜１０ｎｍ（例えば、９ｎｍ）、ゲート酸化膜
の膜厚は５〜３０ｎｍ（例えば、２０ｎｍ）とすること
ができる。次に、このメモリセルの面積について図９を
用いて説明する。
に、酸化膜、窒化膜及びそれらの積層体であってもよ
い。また、半導体基板及び不純物拡散層の導電型は、上
記と逆であってもよい。更に、メモリセル自体がウエル
中に形成されていてもよい。ここで、一のセルの不純物
拡散層２はソースとして機能し、隣接する他のセルにお
いてドレインとして機能する。更に、トンネル酸化膜の
膜厚は３〜１０ｎｍ（例えば、９ｎｍ）、ゲート酸化膜
の膜厚は５〜３０ｎｍ（例えば、２０ｎｍ）とすること
ができる。次に、このメモリセルの面積について図９を
用いて説明する。
【００５７】図９からも分かるように、メモリセルのＸ
方向の寸法は、浮遊ゲートが位置する領域Ｆと埋め込み
ＳＰＧが位置する領域のＦからなり、Ｘ方向の寸法２Ｆ
となる。一方、Ｙ方向の寸法は、例えば図２４（ａ）の
従来のメモリセル寸法と同様、浮遊ゲートと制御ゲート
が２層重なっている領域Ｆと、メモリセル間の分離領域
がＦとなり、メモリセルのＹ方向寸法は２Ｆとなる。従
って、本発明のメモリセル構造にすることにより、物理
的な最小値であるメモリセル面積４Ｆ2の実現が可能と
なる。
方向の寸法は、浮遊ゲートが位置する領域Ｆと埋め込み
ＳＰＧが位置する領域のＦからなり、Ｘ方向の寸法２Ｆ
となる。一方、Ｙ方向の寸法は、例えば図２４（ａ）の
従来のメモリセル寸法と同様、浮遊ゲートと制御ゲート
が２層重なっている領域Ｆと、メモリセル間の分離領域
がＦとなり、メモリセルのＹ方向寸法は２Ｆとなる。従
って、本発明のメモリセル構造にすることにより、物理
的な最小値であるメモリセル面積４Ｆ2の実現が可能と
なる。
【００５８】以下、実施の形態１の不揮発性半導体記憶
装置の製造方法について図１０（ａ）〜図１４（ｉ）を
用いて説明する。まず、第１導電型の半導体基板１上に
６００〜１１００℃で熱酸化によってトンネル酸化膜４
を形成する。次いで、トンネル酸化膜４上の全面に１０
〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン層５
ａ、５〜５０ｎｍ（例えば、２０ｎｍ）の酸化膜１０、
１０〜５００ｎｍ（例えば、２００ｎｍ）の窒化膜１１
を順次積層する。更にレジストマスク１２を形成した
後、窒化膜１１、ポリシリコン層５ａ、酸化膜１０をエ
ッチング除去する（図１０（ａ）参照）。
装置の製造方法について図１０（ａ）〜図１４（ｉ）を
用いて説明する。まず、第１導電型の半導体基板１上に
６００〜１１００℃で熱酸化によってトンネル酸化膜４
を形成する。次いで、トンネル酸化膜４上の全面に１０
〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン層５
ａ、５〜５０ｎｍ（例えば、２０ｎｍ）の酸化膜１０、
１０〜５００ｎｍ（例えば、２００ｎｍ）の窒化膜１１
を順次積層する。更にレジストマスク１２を形成した
後、窒化膜１１、ポリシリコン層５ａ、酸化膜１０をエ
ッチング除去する（図１０（ａ）参照）。
【００５９】トンネル酸化膜４をエッチング除去し、レ
ジストマスク１２を除去した後、更に例えば砒素の斜め
イオン注入をおこない、少なくともＸ方向で片側のポリ
シリコン層５ａとオフセットになるように不純物拡散層
２ａ及び３ａを形成する（図１０（ｂ）参照）。このと
きの注入条件としては、加速電圧は５〜３０ｋｅｖ（例
えば、１５ｋｅｖ）、注入量は１×１０13〜１×１０16
ｃｍ-2（例えば、１×１０14ｃｍ-2）である。
ジストマスク１２を除去した後、更に例えば砒素の斜め
イオン注入をおこない、少なくともＸ方向で片側のポリ
シリコン層５ａとオフセットになるように不純物拡散層
２ａ及び３ａを形成する（図１０（ｂ）参照）。このと
きの注入条件としては、加速電圧は５〜３０ｋｅｖ（例
えば、１５ｋｅｖ）、注入量は１×１０13〜１×１０16
ｃｍ-2（例えば、１×１０14ｃｍ-2）である。
【００６０】次いで、６００〜１１００℃（例えば、８
００℃）の熱処理をし、注入領域の再結晶化を図る。な
お、浮遊ゲート上の絶縁膜として酸化膜／窒化膜の積層
膜を用いたが、窒化膜のみであってもよい。窒化膜１１
をマスクとして、半導体基板をエッチングすることでト
レンチ１８を形成する。このとき、不純物拡散層は、ゲ
ートとオーバーラップした領域のみ残存し不純物拡散層
２及び３となる（図１１（ｃ）参照）。
００℃）の熱処理をし、注入領域の再結晶化を図る。な
お、浮遊ゲート上の絶縁膜として酸化膜／窒化膜の積層
膜を用いたが、窒化膜のみであってもよい。窒化膜１１
をマスクとして、半導体基板をエッチングすることでト
レンチ１８を形成する。このとき、不純物拡散層は、ゲ
ートとオーバーラップした領域のみ残存し不純物拡散層
２及び３となる（図１１（ｃ）参照）。
【００６１】トレンチ１８の表面を熱酸化してゲート酸
化膜６を形成した後、先に形成したトレンチ１８が埋ま
る程度（例えば１００ｎｍ）のポリシリコン層７ａを堆
積した後、ＣＭＰ法により平坦化を図る（図１１（ｄ）
参照）。なお、ゲート酸化膜６形成時にポリシリコン層
５ａの側壁も酸化され絶縁部６ａが形成される。この絶
縁部６ａは浮遊ゲートとＳＰＧ間にリーク電流が流れる
ことを防止する役割を果たす。
化膜６を形成した後、先に形成したトレンチ１８が埋ま
る程度（例えば１００ｎｍ）のポリシリコン層７ａを堆
積した後、ＣＭＰ法により平坦化を図る（図１１（ｄ）
参照）。なお、ゲート酸化膜６形成時にポリシリコン層
５ａの側壁も酸化され絶縁部６ａが形成される。この絶
縁部６ａは浮遊ゲートとＳＰＧ間にリーク電流が流れる
ことを防止する役割を果たす。
【００６２】その後、エッチバックによりトレンチ１８
に埋められたポリシリコン層７ａの除去を行うが、この
時の除去量は、残存するポリシリコン層７ａが半導体基
板１の表面と同一高さかそれより高くなるように行うこ
とが好ましい（図１２（ｅ）参照）。その後、６００〜
１１００℃（例えば、８００℃）にてＳＰＧ端を熱酸化
した後、ＨＤＰ酸化膜（絶縁膜）１５を堆積し、ＣＭＰ
法あるいはエッチバック法により浮遊ゲートパターン上
の酸化膜を取り除く。この時、窒化膜１１はエッチスト
ッパとなる。なお、この酸化膜除去方法として、ＣＭＰ
法やエッチバック法以外にウエットエッチ法も使用する
ことができる（図１２（ｆ）参照）。
に埋められたポリシリコン層７ａの除去を行うが、この
時の除去量は、残存するポリシリコン層７ａが半導体基
板１の表面と同一高さかそれより高くなるように行うこ
とが好ましい（図１２（ｅ）参照）。その後、６００〜
１１００℃（例えば、８００℃）にてＳＰＧ端を熱酸化
した後、ＨＤＰ酸化膜（絶縁膜）１５を堆積し、ＣＭＰ
法あるいはエッチバック法により浮遊ゲートパターン上
の酸化膜を取り除く。この時、窒化膜１１はエッチスト
ッパとなる。なお、この酸化膜除去方法として、ＣＭＰ
法やエッチバック法以外にウエットエッチ法も使用する
ことができる（図１２（ｆ）参照）。
【００６３】次いで、熱リン酸又はケミカルドライエッ
チングにより窒化膜１１を除去した後、浮遊ゲート５上
の酸化膜１０をＨＦ溶液に軽く浸すことにより除去す
る。このとき、絶縁膜１５は熱酸化膜等に比べ、エッチ
レートが大きいため、テーパー角を大きくすることがで
きる（図１３（ｇ）参照）。この処理は浮遊ゲートパタ
ーン間に埋め込んだ酸化膜エッジの垂直な段差を斜めに
することにより、後に形成する制御ゲートと浮遊ゲート
を加工しやすくするために行うものである。
チングにより窒化膜１１を除去した後、浮遊ゲート５上
の酸化膜１０をＨＦ溶液に軽く浸すことにより除去す
る。このとき、絶縁膜１５は熱酸化膜等に比べ、エッチ
レートが大きいため、テーパー角を大きくすることがで
きる（図１３（ｇ）参照）。この処理は浮遊ゲートパタ
ーン間に埋め込んだ酸化膜エッジの垂直な段差を斜めに
することにより、後に形成する制御ゲートと浮遊ゲート
を加工しやすくするために行うものである。
【００６４】その後、１０〜２００ｎｍ（例えば、５０
ｎｍ）のポリシリコン層５ｂを堆積し、レジストマスク
１６により、パターニングをおこなう（図１３（ｈ）参
照）。これは、浮遊ゲートと制御ゲートのオーバーラッ
プ面積を増やすためにおこなったもので、その結果、ゲ
ート容量カップリングレシオが増大し低電圧化が可能と
なる。なお、この実施の形態では、ポリシリコン層５ｂ
を上記理由から形成したが、このポリシリコン層５ｂは
必ずしも必要ではない。
ｎｍ）のポリシリコン層５ｂを堆積し、レジストマスク
１６により、パターニングをおこなう（図１３（ｈ）参
照）。これは、浮遊ゲートと制御ゲートのオーバーラッ
プ面積を増やすためにおこなったもので、その結果、ゲ
ート容量カップリングレシオが増大し低電圧化が可能と
なる。なお、この実施の形態では、ポリシリコン層５ｂ
を上記理由から形成したが、このポリシリコン層５ｂは
必ずしも必要ではない。
【００６５】レジストマスク１６を除去する。次いで、
ＯＮＯ膜８からなる第３絶縁膜及びポリシリコン層９ａ
を堆積後、ワードラインパターンのパターニングを行う
ことで、ポリシリコン層５ａ、５ｂ及び９ａとＯＮＯ膜
８とを連続してエッチングし、自己整合的に浮遊ゲート
及び制御ゲートを作製する（図１４（ｉ）参照）。最後
にＢＰＳＧのような保護膜（図示せず）を堆積する。以
上の工程を経て、本発明の不揮発性半導体記憶装置が提
供される。なお、この実施の形態３の不揮発性半導体記
憶装置も、上記実施の形態１と同様の書き込み及び読み
出し法を使用することができる。
ＯＮＯ膜８からなる第３絶縁膜及びポリシリコン層９ａ
を堆積後、ワードラインパターンのパターニングを行う
ことで、ポリシリコン層５ａ、５ｂ及び９ａとＯＮＯ膜
８とを連続してエッチングし、自己整合的に浮遊ゲート
及び制御ゲートを作製する（図１４（ｉ）参照）。最後
にＢＰＳＧのような保護膜（図示せず）を堆積する。以
上の工程を経て、本発明の不揮発性半導体記憶装置が提
供される。なお、この実施の形態３の不揮発性半導体記
憶装置も、上記実施の形態１と同様の書き込み及び読み
出し法を使用することができる。
【００６６】実施の形態４ 浮遊ゲートと制御ゲートのオーバーラップ面積を増やす
ことで、ゲート容量カップリングレシオを増大させ、そ
の結果低電圧化が可能となる。そのため、上記実施の形
態１〜３では、図１４（ｉ）等において、ポリシリコン
層５ａの上に５ｂを積層している。しかし、この製造方
法ではポリシリコン層５ｂが、ポリシリコン層５ａに対
してミスアライメントをおこす場合があるため、フォト
リソにてサブルール（レジストマスクの開口幅がＦより
狭いルール）を用いることにより、４Ｆ2が実現されて
いる。
ことで、ゲート容量カップリングレシオを増大させ、そ
の結果低電圧化が可能となる。そのため、上記実施の形
態１〜３では、図１４（ｉ）等において、ポリシリコン
層５ａの上に５ｂを積層している。しかし、この製造方
法ではポリシリコン層５ｂが、ポリシリコン層５ａに対
してミスアライメントをおこす場合があるため、フォト
リソにてサブルール（レジストマスクの開口幅がＦより
狭いルール）を用いることにより、４Ｆ2が実現されて
いる。
【００６７】本実施の形態４では、サブルールを用いる
ことなく４Ｆ2を実現する方法が提供される。まず、図
１０（ａ）〜図１３（ｇ）までは実施の形態３と同様の
工程を繰り返す。次に、ポリシリコン層５ｂを堆積後、
更にその上に窒化膜１８ａを堆積しサブルールを用いる
ことなく形成したレジストマスク１９で窒化膜１８ａを
パターニングする（図１５（ａ）参照）。
ことなく４Ｆ2を実現する方法が提供される。まず、図
１０（ａ）〜図１３（ｇ）までは実施の形態３と同様の
工程を繰り返す。次に、ポリシリコン層５ｂを堆積後、
更にその上に窒化膜１８ａを堆積しサブルールを用いる
ことなく形成したレジストマスク１９で窒化膜１８ａを
パターニングする（図１５（ａ）参照）。
【００６８】次に、レジストマスク１９を取り除き、更
に窒化膜を堆積しエッチバックすることにより窒化膜１
８ａの側壁にスぺーサ１８ｂを形成する。このスペーサ
１８ｂの幅がミスアライメントを防ぐ。次に、窒化膜１
８ａとスペーサ１８ｂをマスクとしてポリシリコン層５
ｂをパターニングする（図１５（ｂ）参照）。次いで、
図１４（ｉ）と同様にして、ポリシリコン層９ａを堆積
後、ワードラインパターンのパターニングを行うこと
で、ポリシリコン層５ａ、５ｂ及び９ａと窒化膜１８
ａ、スペーサ１８ｂとを連続してエッチングし、自己整
合的に浮遊ゲート及び制御ゲートを作製する。
に窒化膜を堆積しエッチバックすることにより窒化膜１
８ａの側壁にスぺーサ１８ｂを形成する。このスペーサ
１８ｂの幅がミスアライメントを防ぐ。次に、窒化膜１
８ａとスペーサ１８ｂをマスクとしてポリシリコン層５
ｂをパターニングする（図１５（ｂ）参照）。次いで、
図１４（ｉ）と同様にして、ポリシリコン層９ａを堆積
後、ワードラインパターンのパターニングを行うこと
で、ポリシリコン層５ａ、５ｂ及び９ａと窒化膜１８
ａ、スペーサ１８ｂとを連続してエッチングし、自己整
合的に浮遊ゲート及び制御ゲートを作製する。
【００６９】最後にＢＰＳＧのような保護膜（図示せ
ず）を堆積する。以上の工程を経て、本発明の不揮発性
半導体記憶装置が提供される。なお、この実施の形態４
の不揮発性半導体記憶装置も、上記実施の形態１と同様
の書き込み及び読み出し法を使用することができる。
ず）を堆積する。以上の工程を経て、本発明の不揮発性
半導体記憶装置が提供される。なお、この実施の形態４
の不揮発性半導体記憶装置も、上記実施の形態１と同様
の書き込み及び読み出し法を使用することができる。
【００７０】実施の形態５ 実施の形態５では、実施の形態４と同様、サブルールを
用いることなく４Ｆ2を実現する方法が提供される。ま
ず、図１０（ａ）〜図１３（ｇ）までは実施の形態３と
同様の工程を繰り返す（図１６（ａ）参照）。次に、ポ
リシリコン層５ｂを堆積後、絶縁膜１５が露出するまで
ＣＭＰにより平坦化を行うことで、積層浮遊ゲート構造
を自己整合的に形成することができる（図１６（ｂ）参
照）。
用いることなく４Ｆ2を実現する方法が提供される。ま
ず、図１０（ａ）〜図１３（ｇ）までは実施の形態３と
同様の工程を繰り返す（図１６（ａ）参照）。次に、ポ
リシリコン層５ｂを堆積後、絶縁膜１５が露出するまで
ＣＭＰにより平坦化を行うことで、積層浮遊ゲート構造
を自己整合的に形成することができる（図１６（ｂ）参
照）。
【００７１】次いで、図１４（ｉ）と同様にして、ＯＮ
Ｏ膜８及びポリシリコン層９ａを堆積後、ワードライン
パターンのパターニングを行うことで、ポリシリコン層
５ａ、５ｂ及び９ａとＯＮＯ膜８とを連続してエッチン
グし、自己整合的に浮遊ゲート及び制御ゲートを作製す
る。最後にＢＰＳＧのような保護膜（図示せず）を堆積
する。以上の工程を経て、本発明の不揮発性半導体記憶
装置が提供される。なお、この実施の形態５の不揮発性
半導体記憶装置も、上記実施の形態１と同様の書き込み
及び読み出し法を使用することができる。
Ｏ膜８及びポリシリコン層９ａを堆積後、ワードライン
パターンのパターニングを行うことで、ポリシリコン層
５ａ、５ｂ及び９ａとＯＮＯ膜８とを連続してエッチン
グし、自己整合的に浮遊ゲート及び制御ゲートを作製す
る。最後にＢＰＳＧのような保護膜（図示せず）を堆積
する。以上の工程を経て、本発明の不揮発性半導体記憶
装置が提供される。なお、この実施の形態５の不揮発性
半導体記憶装置も、上記実施の形態１と同様の書き込み
及び読み出し法を使用することができる。
【００７２】実施の形態６ 上記実施の形態１〜５では、不純物拡散層は、浮遊ゲー
トとオーバーラップする部分のみに設けられている。不
純物拡散層の抵抗の増大は、読み出し時のＣＲ（復帰）
遅延及び基板バイアス効果によるアレイノイズの増大さ
せる要因となるため、不純物拡散層の抵抗を減少させる
ことが望まれている。以下では、不純物拡散層の抵抗を
減少させうる構成の製造方法を説明する。まず、図１０
（ａ）及び（ｂ）は実施の形態３と同様の工程を繰り返
す。
トとオーバーラップする部分のみに設けられている。不
純物拡散層の抵抗の増大は、読み出し時のＣＲ（復帰）
遅延及び基板バイアス効果によるアレイノイズの増大さ
せる要因となるため、不純物拡散層の抵抗を減少させる
ことが望まれている。以下では、不純物拡散層の抵抗を
減少させうる構成の製造方法を説明する。まず、図１０
（ａ）及び（ｂ）は実施の形態３と同様の工程を繰り返
す。
【００７３】次に、レジストマスク１２を除去した後、
ＣＶＤ法を用いてシリコン酸化膜を堆積してエッチバッ
クによりチャネル方向の側壁にサイドウォールスペーサ
ー２０を形成する。この後、ポリシリコン層５ａ及びサ
イドウォールスペーサー２０をマスクとして、自己整合
的にトレンチを形成する（図１７参照）。ここで、サイ
ドウォールスペーサー２０が形成されている分、実施の
形態３と比べて、不純物拡散層２及び３の幅を大きくす
ることができる。その結果、不純物拡散層の抵抗を減少
させることができる。以降の工程は、実施の形態３と同
様に繰り返すことで、４Ｆ2が実現された本発明の不揮
発性半導体記憶装置が提供される。なお、この実施の形
態６の不揮発性半導体記憶装置も、上記実施の形態１と
同様の書き込み及び読み出し法を使用することができ
る。
ＣＶＤ法を用いてシリコン酸化膜を堆積してエッチバッ
クによりチャネル方向の側壁にサイドウォールスペーサ
ー２０を形成する。この後、ポリシリコン層５ａ及びサ
イドウォールスペーサー２０をマスクとして、自己整合
的にトレンチを形成する（図１７参照）。ここで、サイ
ドウォールスペーサー２０が形成されている分、実施の
形態３と比べて、不純物拡散層２及び３の幅を大きくす
ることができる。その結果、不純物拡散層の抵抗を減少
させることができる。以降の工程は、実施の形態３と同
様に繰り返すことで、４Ｆ2が実現された本発明の不揮
発性半導体記憶装置が提供される。なお、この実施の形
態６の不揮発性半導体記憶装置も、上記実施の形態１と
同様の書き込み及び読み出し法を使用することができ
る。
【００７４】実施の形態７ この実施の形態７は上記実施の形態６の変形例である。
まず、図１０（ａ）は実施の形態３と同様の工程を繰り
返す。次に、レジストマスク１２を除去した後、更に例
えば砒素のイオン注入をおこない、浮遊ゲート間に不純
物拡散層を形成する。このときの注入条件としては、加
速電圧は５〜３０ｋｅｖ（例えば、１５ｋｅｖ）、注入
量は１×１０13〜１×１０16ｃｍ-2（例えば、１×１０
14ｃｍ-2）である。この後、６００〜１１００℃（例え
ば、８００℃）でアニール処理に付す。
まず、図１０（ａ）は実施の形態３と同様の工程を繰り
返す。次に、レジストマスク１２を除去した後、更に例
えば砒素のイオン注入をおこない、浮遊ゲート間に不純
物拡散層を形成する。このときの注入条件としては、加
速電圧は５〜３０ｋｅｖ（例えば、１５ｋｅｖ）、注入
量は１×１０13〜１×１０16ｃｍ-2（例えば、１×１０
14ｃｍ-2）である。この後、６００〜１１００℃（例え
ば、８００℃）でアニール処理に付す。
【００７５】次に、６００〜１１００℃（例えば、８０
０℃）で熱酸化して、チャネル方向の凸部の側壁にサイ
ドウォールスペーサーを形成する。この後、凸部及びサ
イドウォールスペーサーをマスクとして、自己整合的に
トレンチを形成する。同時に、ソース及びドレインとし
ての不純物拡散層を形成することができる。以降の工程
は、実施の形態３と同様に繰り返すことで、４Ｆ2が実
現された本発明の不揮発性半導体記憶装置が提供され
る。なお、この実施の形態７の不揮発性半導体記憶装置
も、上記実施の形態１と同様の書き込み及び読み出し法
を使用することができる。
０℃）で熱酸化して、チャネル方向の凸部の側壁にサイ
ドウォールスペーサーを形成する。この後、凸部及びサ
イドウォールスペーサーをマスクとして、自己整合的に
トレンチを形成する。同時に、ソース及びドレインとし
ての不純物拡散層を形成することができる。以降の工程
は、実施の形態３と同様に繰り返すことで、４Ｆ2が実
現された本発明の不揮発性半導体記憶装置が提供され
る。なお、この実施の形態７の不揮発性半導体記憶装置
も、上記実施の形態１と同様の書き込み及び読み出し法
を使用することができる。
【００７６】実施の形態８ この実施の形態８では、ＳＰＧがトレンチ内に形成され
た構造と浮遊不純物拡散層を備えた４Ｆ2が実現された
不揮発性半導体記憶装置が提供される。実施の形態８の
不揮発性半導体記憶装置の製造方法について図１８
（ａ）〜図２１（ｈ）を用いて説明する。
た構造と浮遊不純物拡散層を備えた４Ｆ2が実現された
不揮発性半導体記憶装置が提供される。実施の形態８の
不揮発性半導体記憶装置の製造方法について図１８
（ａ）〜図２１（ｈ）を用いて説明する。
【００７７】まず、第１導電型の半導体基板１上に熱酸
化によってトンネル酸化膜４を形成する。次いで、トン
ネル酸化膜４上の全面に１０〜２００ｎｍ（例えば、５
０ｎｍ）のポリシリコン層５ａ、５〜５０ｎｍ（例え
ば、２０ｎｍ）の酸化膜１０、１０〜２００ｎｍ（例え
ば、２００ｎｍ）の窒化膜１１を順次積層する。更にレ
ジストマスク１２を形成した後、窒化膜１１、ポリシリ
コン層５ａ、酸化膜１０をエッチング除去する（図１８
（ａ）参照）。
化によってトンネル酸化膜４を形成する。次いで、トン
ネル酸化膜４上の全面に１０〜２００ｎｍ（例えば、５
０ｎｍ）のポリシリコン層５ａ、５〜５０ｎｍ（例え
ば、２０ｎｍ）の酸化膜１０、１０〜２００ｎｍ（例え
ば、２００ｎｍ）の窒化膜１１を順次積層する。更にレ
ジストマスク１２を形成した後、窒化膜１１、ポリシリ
コン層５ａ、酸化膜１０をエッチング除去する（図１８
（ａ）参照）。
【００７８】トンネル酸化膜４をエッチング除去し、レ
ジストマスク１２を除去した後、半導体基板１に対して
垂直方向から例えば砒素のイオン注入をおこない、露出
する半導体基板１の表面層に不純物拡散層２１を形成す
る（図１８（ｂ）参照）。この不純物拡散層２１は、ト
ンネル酸化膜４の端部下の半導体基板表面層にも延在し
ている。このときの注入条件としては、加速電圧は５〜
３０ｋｅｖ（例えば、１５ｋｅｖ）、注入量は１×１０
13〜１×１０16ｃｍ-2（例えば、１×１０14ｃｍ-2）で
ある。次いで、６００〜１１００℃（例えば、８００
℃）の熱処理をし、注入領域の再結晶化を図る。なお、
浮遊ゲート上の絶縁膜として酸化膜／窒化膜膜の積層膜
を用いたが、窒化膜のみであってもよい。
ジストマスク１２を除去した後、半導体基板１に対して
垂直方向から例えば砒素のイオン注入をおこない、露出
する半導体基板１の表面層に不純物拡散層２１を形成す
る（図１８（ｂ）参照）。この不純物拡散層２１は、ト
ンネル酸化膜４の端部下の半導体基板表面層にも延在し
ている。このときの注入条件としては、加速電圧は５〜
３０ｋｅｖ（例えば、１５ｋｅｖ）、注入量は１×１０
13〜１×１０16ｃｍ-2（例えば、１×１０14ｃｍ-2）で
ある。次いで、６００〜１１００℃（例えば、８００
℃）の熱処理をし、注入領域の再結晶化を図る。なお、
浮遊ゲート上の絶縁膜として酸化膜／窒化膜膜の積層膜
を用いたが、窒化膜のみであってもよい。
【００７９】窒化膜１１をマスクとして、半導体基板を
エッチングすることでトレンチ１８を形成する。このと
き、不純物拡散層は、ゲートとオーバーラップした領域
のみ残存して不純物拡散層２及び３、浮遊不純物拡散層
２２となる（図１９（ｃ）参照）。トレンチ１８の表面
を熱酸化してゲート酸化膜６を形成した後、先に形成し
たトレンチ１８が埋まる程度（例えば１００ｎｍ）のポ
リシリコン層７ａを堆積した後、ＣＭＰ法により平坦化
を図る（図１９（ｄ）参照）。その後、エッチバックに
よりトレンチ１８に埋められたポリシリコン層７ａの除
去を行うが、この時の除去量は、残存するポリシリコン
層７ａが半導体基板１の表面と同一高さかそれより高く
なるように行うことがこのましい（図２０（ｅ）参
照）。
エッチングすることでトレンチ１８を形成する。このと
き、不純物拡散層は、ゲートとオーバーラップした領域
のみ残存して不純物拡散層２及び３、浮遊不純物拡散層
２２となる（図１９（ｃ）参照）。トレンチ１８の表面
を熱酸化してゲート酸化膜６を形成した後、先に形成し
たトレンチ１８が埋まる程度（例えば１００ｎｍ）のポ
リシリコン層７ａを堆積した後、ＣＭＰ法により平坦化
を図る（図１９（ｄ）参照）。その後、エッチバックに
よりトレンチ１８に埋められたポリシリコン層７ａの除
去を行うが、この時の除去量は、残存するポリシリコン
層７ａが半導体基板１の表面と同一高さかそれより高く
なるように行うことがこのましい（図２０（ｅ）参
照）。
【００８０】次に、６００〜１１００℃（例えば、８０
０℃）にてＳＰＧ端を熱酸化した後、ＨＤＰ酸化膜（絶
縁膜）１５を堆積し、ＣＭＰ法あるいはエッチバック法
によりポリシリコン層５ａ上の酸化膜を取り除く。この
時、窒化膜１１はエッチングストッパとなる。なお、こ
の酸化膜除去方法として、ＣＭＰ法やエッチバック法を
用いなくともウエットエッチでも実現することができる
（図２０（ｆ）参照）。
０℃）にてＳＰＧ端を熱酸化した後、ＨＤＰ酸化膜（絶
縁膜）１５を堆積し、ＣＭＰ法あるいはエッチバック法
によりポリシリコン層５ａ上の酸化膜を取り除く。この
時、窒化膜１１はエッチングストッパとなる。なお、こ
の酸化膜除去方法として、ＣＭＰ法やエッチバック法を
用いなくともウエットエッチでも実現することができる
（図２０（ｆ）参照）。
【００８１】次いで、熱リン酸又はケミカルドライエッ
チングにより窒化膜１１を除去した後、ポリシリコン層
５ａ上の酸化膜１０をＨＦ溶液に軽く浸すことにより除
去する。このとき、絶縁膜１５は熱酸化膜等に比べ、エ
ッチレートが大きいため、テーパー角を大きくすること
ができる（図２１（ｇ）参照）。この処理は浮遊ゲート
パターン間に埋め込んだ酸化膜エッジの垂直な段差を斜
めにすることにより、後に形成する制御ゲートと浮遊ゲ
ートの加工しやすくするために行うものである
チングにより窒化膜１１を除去した後、ポリシリコン層
５ａ上の酸化膜１０をＨＦ溶液に軽く浸すことにより除
去する。このとき、絶縁膜１５は熱酸化膜等に比べ、エ
ッチレートが大きいため、テーパー角を大きくすること
ができる（図２１（ｇ）参照）。この処理は浮遊ゲート
パターン間に埋め込んだ酸化膜エッジの垂直な段差を斜
めにすることにより、後に形成する制御ゲートと浮遊ゲ
ートの加工しやすくするために行うものである
【００８２】その後、１０〜２００ｎｍ（例えば、５０
ｎｍ）のポリシリコン５ｂを堆積し、レジストマスク１
６により、パターニングをおこなう（図２１（ｈ）参
照）。これは、浮遊ゲートと制御ゲートのオーバーラッ
プ面積を増やすためにおこなったもので、その結果、ゲ
ート容量カップリングレシオが増大し低電圧化が可能と
なる。なお、この実施の形態では、ポリシリコン層５ｂ
を上記理由から形成したが、このポリシリコン層５ｂは
必ずしも必要ではない。この後、図１４（ｉ）と同様に
して、浮遊ゲート５及び制御ゲート９を作製する。以上
の工程を経て、本発明の不揮発性半導体記憶装置が提供
される。なお、この実施の形態８の不揮発性半導体記憶
装置も、上記実施の形態１と同様の書き込み及び読み出
し法を使用することができる。
ｎｍ）のポリシリコン５ｂを堆積し、レジストマスク１
６により、パターニングをおこなう（図２１（ｈ）参
照）。これは、浮遊ゲートと制御ゲートのオーバーラッ
プ面積を増やすためにおこなったもので、その結果、ゲ
ート容量カップリングレシオが増大し低電圧化が可能と
なる。なお、この実施の形態では、ポリシリコン層５ｂ
を上記理由から形成したが、このポリシリコン層５ｂは
必ずしも必要ではない。この後、図１４（ｉ）と同様に
して、浮遊ゲート５及び制御ゲート９を作製する。以上
の工程を経て、本発明の不揮発性半導体記憶装置が提供
される。なお、この実施の形態８の不揮発性半導体記憶
装置も、上記実施の形態１と同様の書き込み及び読み出
し法を使用することができる。
【００８３】
【発明の効果】本発明によれば、書き換えメカニズムと
して、ＦＮトンネル電流を用いる場合やＣＨＥを用いる
ことができ、高信頼性、高速書き込み可能な不揮発性半
導体記憶装置を提供可能となる。また、ＳＰＧ構造セル
を用いた仮想接地型構造において、ＳＰＧトランジスタ
をトレンチに埋め込むことにより、メモリセル面積を物
理的最小値である４Ｆ2が可能となる。
して、ＦＮトンネル電流を用いる場合やＣＨＥを用いる
ことができ、高信頼性、高速書き込み可能な不揮発性半
導体記憶装置を提供可能となる。また、ＳＰＧ構造セル
を用いた仮想接地型構造において、ＳＰＧトランジスタ
をトレンチに埋め込むことにより、メモリセル面積を物
理的最小値である４Ｆ2が可能となる。
【図1】本発明の実施の形態１の不揮発性半導体記憶装
置のメモリセルの概略平面図及びその断面図である。
置のメモリセルの概略平面図及びその断面図である。
【図２】図１のメモリセルの等価回路図である。
【図３】図１のメモリセルの製造方法の概略工程断面図
である。
である。
【図４】図１のメモリセルの製造方法の概略工程断面図
である。
である。
【図５】図１のメモリセルを３×２ビットアレイとした
場合の等価回路図である。
場合の等価回路図である。
【図６】本発明の実施の形態２のメモリセルの製造方法
の概略工程断面図である。
の概略工程断面図である。
【図７】本発明の実施の形態２のメモリセルの製造方法
の概略工程断面図である。
の概略工程断面図である。
【図８】本発明の実施の形態３の不揮発性半導体記憶装
置のメモリセルの概略平面図及びその断面図である。
置のメモリセルの概略平面図及びその断面図である。
【図９】図８のメモリセルの面積について説明するため
の概略図である。
の概略図である。
【図１０】本発明の実施の形態３のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図１１】本発明の実施の形態３のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図１２】本発明の実施の形態３のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図１３】本発明の実施の形態３のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図１４】本発明の実施の形態３のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図１５】本発明の実施の形態４のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図１６】本発明の実施の形態５のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図１７】本発明の実施の形態６のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図１８】本発明の実施の形態８のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図１９】本発明の実施の形態８のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図２０】本発明の実施の形態８のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図２１】本発明の実施の形態８のメモリセルの製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図２２】従来の不揮発性半導体記憶装置のメモリセル
の概略断面図である。
の概略断面図である。
【図２３】従来の不揮発性半導体記憶装置のメモリセル
の概略断面図である。
の概略断面図である。
【図２４】従来の不揮発性半導体記憶装置のメモリセル
の概略平面図及びその断面図である。
の概略平面図及びその断面図である。
１、５０、６４ 半導体基板 ２、３、２ａ、３ａ、２１、５２、５３、６５ａ、６５
ｂ、７２、７３ 不純物拡散層 ４ トンネル酸化膜 ５、５４ａ、５４ｂ、６２ａ、６２ｂ、７４ 浮遊ゲー
ト ５ａ、５ｂ、７ａ、９ａ ポリシリコン層 ６ ゲート酸化膜 ６ａ 絶縁部 ７、６１ ＳＰＧ ８ ＯＮＯ膜 ９、６３、７５ 制御ゲート １０ 酸化膜 １１、１８ａ 窒化膜 １２、１４、１６、１９ レジストマスク １３、２０ サイドウォールスペーサー １５ 絶縁膜 １７、２２ 浮遊不純物拡散層 １８ トレンチ １８ｂ スペーサー ５１、７１ 拡散ビットライン
ｂ、７２、７３ 不純物拡散層 ４ トンネル酸化膜 ５、５４ａ、５４ｂ、６２ａ、６２ｂ、７４ 浮遊ゲー
ト ５ａ、５ｂ、７ａ、９ａ ポリシリコン層 ６ ゲート酸化膜 ６ａ 絶縁部 ７、６１ ＳＰＧ ８ ＯＮＯ膜 ９、６３、７５ 制御ゲート １０ 酸化膜 １１、１８ａ 窒化膜 １２、１４、１６、１９ レジストマスク １３、２０ サイドウォールスペーサー １５ 絶縁膜 １７、２２ 浮遊不純物拡散層 １８ トレンチ １８ｂ スペーサー ５１、７１ 拡散ビットライン
Claims (34)
- 【請求項１】 半導体基板上に、第１絶縁膜を介して形
成された浮遊ゲートと、 第２絶縁膜を介して浮遊ゲートと所定の間隔おいて形成
されたスプリットゲートと、 少なくとも浮遊ゲート上に第３絶縁膜を介して形成され
た制御ゲートと、 チャネル方向におけるスプリットゲートと反対側の浮遊
ゲートの端部において浮遊ゲートと容量結合する半導体
基板表面層に形成された不純物拡散層とからなるセルを
少なくとも２つ有し、 浮遊ゲートとスプリットゲートが、チャネル方向におい
て交互に配置されており、かつ、一のセルの不純物拡散
層が、隣接する他のセルのスプリットゲートと容量結合
していることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 スプリットゲートが、浮遊ゲートと所定
の間隔をおいて自己整合的に形成されている請求項１に
記載の不揮発性半導体記憶装置。 - 【請求項３】 一のセルの不純物拡散層が、同一セル内
で浮遊ゲートと容量結合されているが、スプリットゲー
トとは容量結合されていない請求項１又は２に記載の不
揮発性半導体記憶装置。 - 【請求項４】 スプリットゲートが、互いに隣接する浮
遊ゲート間の半導体基板に形成されたトレンチ内に、第
２絶縁膜を介して形成されている請求項１〜３のいずれ
か１つに記載の不揮発性半導体記憶装置。 - 【請求項５】 一のセルの不純物拡散層が、該不純物拡
散層と隣接するスプリットゲートが形成された半導体基
板表面層からトレンチの側面にわたって形成されている
請求項４に記載の不揮発性半導体記憶装置。 - 【請求項６】 浮遊ゲートが、その側壁にサイドウォー
ルスペーサーを有し、トレンチがサイドウォールスペー
サー間の半導体基板に形成され、不純物拡散層が、サイ
ドウォールスペーサーの下の半導体基板表面層に形成さ
れている請求項１〜５のいずれか１つに記載の不揮発性
半導体記憶装置。 - 【請求項７】 セルが、前記チャネル方向に複数個連接
され、一のセルの不純物拡散層が、そのセルのドレイン
として働きかつ隣接する他のセルのソースとして働く請
求項１〜６のいずれか１つに記載の不揮発性半導体記憶
装置。 - 【請求項８】 セルが、前記チャネル方向に複数個連接
され、複数個のセルの制御ゲートが、同一の制御ゲート
によりなる請求項１〜７のいずれか１つに記載の不揮発
性半導体記憶装置。 - 【請求項９】 セルが、前記チャネル方向に直交するＹ
方向に複数個連接され、複数個のセルが、同一の不純物
拡散層により電気的に接続されている請求項１〜８のい
ずれか１つに記載の不揮発性半導体記憶装置。 - 【請求項１０】 セルが、前記チャネル方向に直交する
Ｙ方向に複数個連接され、複数個のセルが、同一のスプ
リットゲートにより電気的に接続されている請求項１〜
９のいずれか１つに記載の不揮発性半導体記憶装置。 - 【請求項１１】 半導体基板が、同一のセル内の浮遊ゲ
ートとスプリットゲート間の表面層に浮遊不純物拡散層
を有する請求項１〜１０のいずれか１つに記載の不揮発
性半導体記憶装置。 - 【請求項１２】 一のセルの不純物拡散層が、ドレイン
として働き、隣接する他のセルの不純物拡散層が、一の
セルのソースとして働き、一のセルの浮遊不純物拡散層
が、そのセルの書き込み時に、そのセルのドレインの延
長として働く請求項１１に記載の不揮発性半導体記憶装
置。 - 【請求項１３】 一のセルの不純物拡散層が、ドレイン
として働き、隣接する他のセルの不純物拡散層が、一の
セルのソースとして働き、一のセルの浮遊不純物拡散層
が、そのセルの読み出し時に、そのセルのソースの延長
として働く請求項１１に記載の不揮発性半導体記憶装
置。 - 【請求項１４】 請求項１〜１３のいずれか１つに記載
の不揮発性半導体記憶装置の読み出し方法であって、一
のセルの不純物拡散層を接地電位とし、隣接する他のセ
ルの不純物拡散層に電圧を印加するか、又は一のセルの
不純物拡散層に電圧を印加し、隣接する他のセルの不純
物拡散層を接地電位とすることにより一のセルの読み出
しを行うことを特徴とする不揮発性半導体記憶装置の読
み出し方法。 - 【請求項１５】 請求項１〜１３のいずれか１つに記載
の不揮発性半導体記憶装置の読み出し方法であって、一
のセルのスプリットゲートに電圧を印加し、隣接する他
のセルのスプリットゲートに電圧を印加しないことによ
り一のセルを他のセルから電気的に分離することで、一
のセルの読み出しを行うことを特徴とする不揮発性半導
体記憶装置の読み出し方法。 - 【請求項１６】 請求項１〜１３のいずれか１つに記載
の不揮発性半導体記憶装置の書き込み方法であって、浮
遊ゲートと半導体基板間又は同一セル内の浮遊ゲートと
不純物拡散層間に流れるＦＮトンネル電流を用いて書き
込みを行うことを特徴とする不揮発性半導体記憶装置の
書き込み方法。 - 【請求項１７】 請求項１〜１０のいずれか１つに記載
の不揮発性半導体記憶装置の書き込み方法であって、一
のセルの不純物拡散層に所定の電圧を印加し、他のセル
の不純物拡散層を接地することにより電流を流し、かつ
スプリットゲートに第１の電圧を印加することにより、
スプリットゲートと対向するチャネル領域を弱反転状態
にし、ホットエレクトロンによりスプリットゲート端よ
り一のセルに書き込みを行うことを特徴とする不揮発性
半導体記憶装置の書き込み方法。 - 【請求項１８】 請求項１〜１３のいずれか１つに記載
の不揮発性半導体記憶装置の書き込み方法であって、一
のセルの不純物拡散層に所定の電圧を印加し、他のセル
の不純物拡散層を接地することにより電流を流し、かつ
スプリットゲートに第２の電圧を印加することにより、
スプリットゲートと対向するチャネル領域を強反転状態
にし、ホットエレクトロンにより一のセルの不純物拡散
層より一のセルに書き込みを行うことを特徴とする不揮
発性半導体記憶装置の書き込み方法。 - 【請求項１９】 請求項１６〜１８のいずれか１つに記
載の方法で書き込んだ後、所望する選択セルの浮遊ゲー
トと半導体基板間、又は選択セルの浮遊ゲートと不純物
拡散層間に流れるＦＮトンネル電流を用いて消去を行う
ことを特徴とする不揮発性半導体記憶装置の消去方法。 - 【請求項２０】 （ａ１）半導体基板上に少なくとも２
つのセルを形成するための浮遊ゲートを、第１絶縁膜を
介して、浮遊ゲートのチャネル方向に少なくとも２組所
定の間隔をおいて形成する工程と、（ｂ１）各浮遊ゲー
トの少なくとも一方側の半導体基板上で、チャネル方向
に、第２絶縁膜を介してスプリットゲートを形成する工
程と、（ｃ１）一のセルの浮遊ゲートと、該一のセルと
隣接する他のセルのスプリットゲートとの間の半導体基
板表面層に、一のセルの浮遊ゲート及び他のセルのスプ
リットゲートの双方と容量結合するように不純物拡散層
を形成する工程と、（ｄ１）浮遊ゲート上に第３絶縁膜
を介して制御ゲートを形成する工程とからなることを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２１】 工程（ｃ１）が、不純物拡散層を形成
すると同時に、同一セル内の浮遊ゲートとスプリットゲ
ートとの間の半導体基板表面層に、同一セル内の浮遊ゲ
ートとスプリットゲートの双方と容量結合するように浮
遊不純物拡散層を形成する工程である請求項２０に記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項２２】 （ａ２）半導体基板上に少なくとも２
つのセルを形成するための浮遊ゲートを、第１絶縁膜を
介して、浮遊ゲートのチャネル方向に、少なくとも２組
所定の間隔をおいて形成する工程と、（ｂ２）浮遊ゲー
トをマスクとして用いて、又は浮遊ゲート上に形成され
たマスクを用いて、不純物を斜め方向からイオン注入す
ることで、各浮遊ゲートの一方側の半導体基板表面層に
不純物拡散層を形成する工程と、（ｃ２）各浮遊ゲート
をマスクとして用いて、又は浮遊ゲート上に形成された
マスクを用いて、半導体基板の少なくとも不純物拡散層
形成領域を一部に含む領域にトレンチを形成する工程
と、（ｄ２）トレンチの側面及び底面に第２絶縁膜を形
成する工程と、（ｅ２）トレンチを導電材で埋め込むこ
とによりスプリットゲートを形成する工程と、（ｆ２）
浮遊ゲート上に第３絶縁膜を介して制御ゲートを形成す
る工程とからなることを特徴とする不揮発性半導体記憶
装置の製造方法。 - 【請求項２３】 （ａ２）半導体基板上に少なくとも２
つのセルを形成するための浮遊ゲートを、第１絶縁膜を
介して、浮遊ゲートのチャネル方向に、少なくとも２組
所定の間隔をおいて形成する工程と、（ｂ２）浮遊ゲー
トをマスクとして用いて、又は浮遊ゲート上に形成され
たマスクを用いて、不純物を斜め方向からイオン注入す
ることで、各浮遊ゲートの一方側の半導体基板表面層に
不純物拡散層を形成する工程と、（ｃ２）′各浮遊ゲー
トの側壁にサイドウォールスペーサーを形成し、該サイ
ドウォールスペーサーをマスクとして、半導体基板の少
なくとも不純物拡散層形成領域を一部に含む領域にトレ
ンチを形成する工程と、（ｄ２）トレンチの側面及び底
面に第２絶縁膜を形成する工程と、（ｅ２）トレンチを
導電材で埋め込むことによりスプリットゲートを形成す
る工程と、（ｆ２）浮遊ゲート上に第３絶縁膜を介して
制御ゲートを形成する工程とからなることを特徴とする
不揮発性半導体記憶装置の製造方法。 - 【請求項２４】 （ａ２）半導体基板上に少なくとも２
つのセルを形成するための浮遊ゲートを、第１絶縁膜を
介して、浮遊ゲートのチャネル方向に、少なくとも２組
所定の間隔をおいて形成する工程と、（ｂ２）″浮遊ゲ
ートをマスクとして用いて、又は浮遊ゲート上に形成さ
れたマスクを用いて、少なくとも各浮遊ゲート間領域に
不純物をイオン注入し、アニールする工程と、（ｃ
２）″各浮遊ゲートの側壁にサイドウォールスペーサー
を形成し、該サイドウォールスペーサーをマスクとして
トレンチを形成することにより、サイドウォールスペー
サー下の半導体基板表面層に浮遊不純物拡散層と不純物
拡散層を形成する工程と、（ｄ２）トレンチの側面及び
底面に第２絶縁膜を形成する工程と、（ｅ２）トレンチ
を導電材で埋め込むことによりスプリットゲートを形成
する工程と、（ｆ２）浮遊ゲート上に第３絶縁膜を介し
て制御ゲートを形成する工程とからなることを特徴とす
る不揮発性半導体記憶装置の製造方法。 - 【請求項２５】 （ａ２）半導体基板上に少なくとも２
つのセルを形成するための浮遊ゲートを、第１絶縁膜を
介して、浮遊ゲートのチャネル方向に、少なくとも２組
所定の間隔をおいて形成する工程と、（ｂ２）″浮遊ゲ
ートをマスクとして用いて、又は浮遊ゲート上に形成さ
れたマスクを用いて、少なくとも各浮遊ゲート間領域に
不純物をイオン注入し、アニールする工程と、（ｃ
２）″′少なくとも各浮遊ゲート間にトレンチを形成す
ることにより、各浮遊ゲートの両端部下のそれぞれから
トレンチ側面にかけて、浮遊不純物拡散層と不純物拡散
層とを形成する工程と、（ｄ２）トレンチの側面及び底
面に第２絶縁膜を形成する工程と、（ｅ２）トレンチを
導電材で埋め込むことによりスプリットゲートを形成す
る工程と、（ｆ２）浮遊ゲート上に第３絶縁膜を介して
制御ゲートを形成する工程とからなることを特徴とする
不揮発性半導体記憶装置の製造方法。 - 【請求項２６】 トレンチが、浮遊ゲートをマスクとし
て自己整合的に形成される請求項２２又は２５に記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項２７】 スプリットゲートが、浮遊ゲートをマ
スクとして自己整合的に形成される請求項２２又は２５
に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項２８】 トレンチが、浮遊ゲート及びサイドウ
ォールスペーサーをマスクとして自己整合的に形成され
る請求項２３又は２４に記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項２９】 スプリットゲートが、浮遊ゲート及び
サイドウォールスペーサーをマスクとして自己整合的に
形成される請求項２３又は２４に記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項３０】 工程（ｆ２）が、トレンチに埋め込ま
れた導電材を所定深さ除去してスプリットゲートを形成
し、除去部に絶縁膜を埋め込むことによりスプリットゲ
ートの上面を絶縁膜で覆うことからなる請求項２２〜２
９のいずれか１つに記載の不揮発性半導体記憶装置の製
造方法。 - 【請求項３１】 浮遊ゲートの表面の高さが、スプリッ
トゲート上の絶縁膜の表面と略同一であり、絶縁膜が浮
遊ゲートとオーバーラップしない請求項２２〜２９のい
ずれか１つに記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項３２】 スプリットゲートの表面が、半導体基
板の表面より低い請求項２２〜３１のいずれか１つに記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項３３】 浮遊ゲートが、２層の導電層の積層構
造からなり、 １層目の導電層を形成する工程と、 少なくとも１層目の導電層上に導電材料層を堆積させる
工程と、 導電材料層の上部に所定の形状の窒化膜を形成した後、
窒化膜の側壁にサイドウォールスペーサーを形成する工
程と、 窒化膜及びサイドウォールスペーサーをマスクとして、
導電材料層をエッチングすることで２層目の導電層を自
己整合的に形成する請求項２０〜３２のいずれか１つに
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項３４】 浮遊ゲートが、２層の導電層の積層構
造からなり、 １層目の導電材料層、酸化膜及び窒化膜を順次形成し、
マスクを用いて所定の形状に各層をエッチングすること
で１層目の導電層を形成する工程と、 １層目の導電層間を絶縁膜で埋め込んだ後、酸化膜及び
窒化膜を除去する工程と、 除去部に導電材料を埋め込むことで、２層目の導電層を
自己整合的に形成する請求項２０〜３２のいずれか１つ
に記載の不揮発性半導体記憶装置の製造方法。
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| JP2000094339A JP4117998B2 (ja) | 2000-03-30 | 2000-03-30 | 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法 |
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