KR20010095188A - 비휘발성 반도체 기억장치, 그의 독출 및 서입 방법, 그의제조방법 - Google Patents

비휘발성 반도체 기억장치, 그의 독출 및 서입 방법, 그의제조방법 Download PDF

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KR20010095188A
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Abstract

본 발명은, 반도체기판상에, 제1절연막을 개재하여 형성된 부유게이트; 제2절연막을 개재하여 부유게이트와 소정의 간격을 두고 형성된 스프릿트게이트; 적어도 부유게이트상에 제3절연막을 개재하여 형성된 제어게이트; 및 채널방향으로 스프릿트게이트와 반대측의 부유게이트의 단부에서 부유게이트와 용량결합하는 반도체기판 표면층에 형성된 불순물확산층을 포함하는 셀을 적어도 2개 갖는 비휘발성반도체 기억장치에 있어서, 한 셀의 부유게이트 및 스프릿트게이트가 인접한 다른 셀의 부유게이트 및 스프릿트게이트와 채널방향을 따라 교대로 배치되고, 또한 한 셀의 불순물확산층이 인접한 다른 셀의 스프릿트게이트와 용량결합함을 특징으로 하는 비휘발성 반도체 기억장치를 제공한다.

Description

비휘발성 반도체 기억장치, 그의 독출 및 서입 방법, 그의 제조방법{Nonvolatile Semiconductor Memory, Method of Reading from and Writing to the Same and Method of Manufacturing the Same}
본 발명은 비휘발성 반도체 기억장치, 그의 독출 및 서입 방법 및 그의 제조방법에 관한 것이다. 보다 구체적으로는, 본 발명은, 스프릿트게이트(split gate)(SPG) 구조셀을 갖는 고집적가능한 비휘발성 반도체 기억장치, 그의 독출 및 서입 방법 및 그의 제조방법에 관한 것이다.
비휘발성 반도체 기억장치의 메모리셀 사이즈를 축소하는 방법으로서, 가상 접지형 구조(virtual grounding structure)가 제안되어 있다. 이 가상접지형 구조는 비트 라인(bit line)과 드레인으로서의 불순물확산층과의 접속을 필요로 하지 않고, 다른 셀의 소스와 그 셀과 인접하는 셀의 드레인을 공유할 수 있어서, 하나의 비트 라인을 생략할 수 있다. 그로 인해서, 셀 스케일링이 용이하고, NOR구조에서 셀 영역을 최소로 할 수 있다. 따라서, 가상접지형 구조는 대용량화에 적합하다. 가상접지형 구조의 종래기술의 일례가, 일본국 공개 특허 공보 제 94-196711호 공보에 기재되어 있다. 이하 도 22를 참조하여 종래기술을 설명한다.
도 22에는, 제1도전형 반도체기판(50)에 형성된 매장된 비트 라인(51)이, 제2도전형 저농도 불순물확산층과 제2도전형 고농도 불순물확산층(53)으로 이루어진 비대칭구조를 가지고 있다. 불순물확산층(52)은 인접하는 2개의 메모리셀의 부유게이트의 내부(54a)와 겹쳐 있고, 불순물확산층(53)은 부유게이트(54b)와 겹쳐 있다. 요컨대, 매장된 비트 라인(51)은, 어떤 셀의 소스 및 그 셀에 인접한 셀의 드레인으로서 작용한다.
그러나, 상기와 같은 가상접지형 구조는, 어떤 셀의 독출시에 그 셀에 인접한 셀의 영향을 받기 쉽다고 알려져 있다. 그 때문에, 독출 정밀도가 악화되고, 또한 다치화가 곤란하다는 문제가 있다.
이러한 문제점에 대해서는, SPG 구조셀을 이용한 가상접지형 구조가 알려져 있다(특개평 5-152579호 공보 참조). 구체적으로는, 도 23에 나타낸 바와 같이, SPG(61)의 채널방향의 양 측벽에 측벽 스페이서로서 부유게이트(62a,62b)가 설치되고, 채널방향에 제어게이트(63)가 설치되어 있다. 또한, 반도체기판(64)의 표면층에는, 부유게이트(62a)와 용량결합하는 불순물확산층(65a)과, 부유게이트(62b) 및 SPG(61)과 용량결합하는 불순물확산층(65b)이 설치되어 있다. 또한, 불순물확산층(65b)은, 인접하는 셀의 부유게이트(62a)와도 용량결합하고 있다.
여기서, 메모리셀의 재서입 방법으로서, 다양한 방법이 알려져 있는데, 예컨대, 파울러-노드하임(Fowler Nordheim)(FN) 터널전류를 이용하여 기판으로부터 부유게이트에, 또는 부유게이트로부터 드레인에 전자를 주입하는 방법,채널열전자(CHE)를 이용하여 소스로부터 부유게이트에, 또는 드레인으로부터 부유게이트에 전자를 주입하는 방법을 들 수 있다. 이들 방법중, 도23에 나타낸 구조의 메모리셀에서는, SPG의 양 측벽에 부유게이트가 형성되어 있기 때문에, FN 터널전류를 이용하여 부유게이트로부터 드레인에 전자를 주입하는 방법에 의해서 재서입을 행할 수 없어서 메모리셀의 적용범위가 좁아지는 문제가 있었다.
또한, 미세화가 더욱 진행되어 게이트 길이가 보다 짧아지면, 소스/드레인 사이의 내압이 저하되어 서입 에러가 발생한다. 따라서 셀 영역의 축소가 어렵게 된다.
도 24a는, 상기 종래예에 있어서 셀면적의 축소가 곤란하다는 것을 설명하기 위한 평면도이고, 도 24b는 도 24a의 A-A' 단면도를, 도 24c는 도 24a의 B-B' 단면도를 나타내는 것이다. 도 24a - 24c에 있어서, 71은 확산 비트 라인, 72는 저농도의 불순물확산층, 73은 고농도의 불순물확산층, 74는 부유게이트, 75는 제어게이트를 나타내고 있다. 또한, 도 24b는 제어게이트에 평행한 방향의 단면도, 도 24c는 제어게이트에 대하여 수직한 방향의 단면도를 나타내고 있다.
도 24a-24c의 반도체 비휘발성 기억장치를 제작할 때의 최소가공치수를 F(예컨대, 0.15㎛ 프로세스라고 할 때, F = 0.15㎛가 된다)라 하면, 제어게이트에 평행한 메모리셀 치수는 Lg(소스/드레인 사이의 채널길이) + F(비트라인 폭)이 된다. 이러한 메모리셀에 대하여, 일반적으로 쓰이는 서입 동작전압을 인접한 비트 라인에 인가할 때, 소스/드레인의 내압을 확보하기 위해서는 상기 Lg의 값은 약 0.3㎛ 정도 필요하게 된다. 즉, 최소가공치수 F값을 0.15㎛으로 할 때, Lg = 2F가 된다.그 결과, 메모리셀의 X 방향(제어게이트에 평행한 방향)치수는 3F가 된다. 한편, Y 방향(제어게이트에 수직한 방향)치수는, 부유게이트와 제어게이트가 2층으로 겹쳐져 있는 영역이 F, 메모리셀 사이의 분리영역이 F가 되어, 메모리셀의 Y 방향치수는 2F가 된다.
따라서, 이 종래 기술에 있어서의 가상접지형 어레이 구조의 메모리셀 영역은 6F2가 되고, 물리적인 최소치인 셀면적 4F2의 실현은 곤란하다.
한편, 도23의 구조에서도, 소스˙드레인 사이에 추가적으로 트랜지스터(SPG 트랜지스터)를 필요로 하기 때문에, 이 트랜지스터 면적이 스켈링(scaling)을 하는데 있어서 큰 방해가 되었다.
따라서, 이러한 SPG 구조셀을 쓰는 한, SPG 영역이 존재하기 위해서, 전술한 구조와 같이, 물리적인 최소치인 셀면적 4F2의 실현은 곤란하였다.
도 1a 내지 도 1d는 각각 본 발명의 실시예 1의 비휘발성 반도체 기억장치의 메모리셀의 개략 평면도 및 단면도.
도 2는 도 1의 메모리셀의 등가회로도.
도 3a 내지 도 3c는 도 1의 메모리셀의 제조방법의 개략공정단면도.
도 4a 내지 도 4d는 도 1의 메모리셀의 제조방법의 개략공정단면도.
도 5는 도 1의 메모리셀을 3 x 2 비트 어레이로 한 경우의 등가회로도.
도 6a 내지 도 6c는 본 발명의 실시예 2의 메모리셀의 제조방법의 개략공정단면도.
도 7a 내지 도 7d는 본 발명의 실시예 2의 메모리셀의 제조방법의 개략공정단면도.
도 8a 내지 도 8d는 각각 본 발명의 실시예 3의 비휘발성 반도체 기억장치의 메모리셀의 개략 평면도 및 단면도.
도 9는 도 8의 메모리셀 영역을 설명하기 위한 개략도.
도 10a 및 도 10b는 본 발명의 실시예 3의 메모리셀의 제조방법의 개략공정단면도.
도 11a 및 도 11b는 본 발명의 실시예 3의 메모리셀의 제조방법의 개략공정단면도.
도 12a 및 도 12b는 본 발명의 실시예 3의 메모리셀의 제조방법의 개략공정단면도.
도 13a 및 도 13b는 본 발명의 실시예 3의 메모리셀의 제조방법의 개략공정단면도.
도 14는 본 발명의 실시예 3의 메모리셀의 제조방법의 개략공정단면도.
도 15a 및 도 15b는 본 발명의 실시예 4의 메모리셀의 제조방법의 개략공정단면도.
도 16a 및 도 16b는 본 발명의 실시예 5의 메모리셀의 제조방법의 개략공정단면도.
도 17은 본 발명의 실시예 6의 메모리셀의 제조방법의 개략공정단면도.
도 18a 및 도 18b는 본 발명의 실시예 8의 메모리셀의 제조방법의 개략공정단면도.
도 19a 및 도 19b는 본 발명의 실시예 8의 메모리셀의 제조방법의 개략공정단면도.
도 20a 및 도 20b는 본 발명의 실시예 8의 메모리셀의 제조방법의 개략공정단면도.
도 21a 및 도 21b는 본 발명의 실시예 8의 메모리셀의 제조방법의 개략공정단면도.
도 22는 종래의 비휘발성 반도체 기억장치의 메모리셀의 개략단면도.
도 23은 종래의 비휘발성 반도체 기억장치의 메모리셀의 개략단면도.
도 24a 및 도 24b는 각각 종래의 비휘발성 반도체 기억장치의 메모리셀의 개략평면도 및 단면도.
그리하여, 본 발명에 의하면, 반도체 기판상에, 제1절연막을 개재하여 형성된 부유게이트; 제2절연막을 개재하여 부유게이트와 소저으이 간격을 두고 형성된 스프릿트게이트(SPG); 적어도 부유게이트상에 제3절연막을 개재하여 형성된 제어게이트; 및 채널방향으로 스프릿트게이트와 반대측의 부유게이트의 단부에서 부유게이트와 용량결합하는 반도체기판 표면층에 형성된 불순물확산층을 포함하는 셀을 적어도 2개 갖는 비휘발성 반도체 기억장치에 있어서, 한 셀의 부유게이트 및 스프릿트게이트가 인접한 다른 셀의 부유게이트 및 스프릿트게이트와 채널방향을 따라교대로 배치되고, 또한 한 셀의 불순물 확산층이 인접한 다른 셀의 스프릿트게이트와 용량결함함을 특징으로 하는 비휘발성 반도체 기억장치가 제공된다.
또한 본 발명은, 상기 비휘발성 반도체 기억장치로부터 데이터를 독출하는 방법에 있어서, 한 셀의 분순물확산층을 접지하고, 인접한 다른 셀의 불순물확산층에 전위를 인가하거나 또는 상기 한 셀의 분순물확산층에 전위를 인가하여, 상기 인접한 다른 셀의 불순물확산층을 접지함으로써, 한 셀로부터 데이터를 독출하는 방법을 제공한다.
또한, 본 발명에 따르면, 제1항의 비휘발성 반도체 기억장치로부터 데이터를 독출하는 방법에 있어서, 한 셀의 스프릿트게이트에 전위를 인가하고 인접한 다른 셀의 스프릿트게이트에 전위를 인가하지 않음에 의해 상기 인접한 다른 셀로부터 상기 한 셀을 격리함으로써, 한 셀로부터 데이터를 독출하는 방법이 제공된다.
또한, 본 발명에 의하면, 상기 비휘발성 반도체 기억장치로 또는 그로부터 데이트를 서입/소가하는 방법에 있어서, 부유게이트와 반도체기판 사이 또는 한 셀의 부유게이트와 불순물확산층 사이에 흐르는 FN 터널전류를 이용하여 데이터를 서입/소거하는 방법이 제공된다.
또한, 본 발명에 의하면, 상기 비휘발성 반도체 기억장치에 데이터를 서입하는 방법에 있어서, 한 셀의 불순물확산층에 소정의 전위를 인가하고, 다른 셀의 분순물확산층을 접지함에 의해 전류를 흐르게 하고, 또한 스프릿트게이트에 제1전류를 인가하여 스프릿트게이트와 대향하는 채널영역을 약반전상태로 하여 스프릿트게이트의 단부로부터 열전자를 주사함으로써, 한 셀에 데이터를 서입하는 방법이 제공된다.
또한, 본 발명에 의하면, 제1항의 비휘발성 반도체 기억장치에 데이터를 서입하는 방법에 있어서, 한 셀의 불순물확산층에 소정의 전위를 인가하고, 다른 셀의 불순물확산층을 접지함에 의해 전류를 흐르게 하고, 또한 스프릿트게이트에 제2전류를 인가하여 스프릿트게이트와 대향하는 채널영역을 강번전상태로하여 상기 한 셀의 불순물확산층으로부터 열전자를 주사함으로써, 한 셀의 데이터를 서입하는 방법이 제공된다.
또한, 본 발명에 의하면, (a1) 반도체기판상에 적어도 2개의 셀을 형성하기 위하여, 제1절연막을 개재하여, 채널방향으로 소정의 간경을 두고 적어도 2개의 부유게이트를 형성하는 단계; (b1) 반도체기판상에서, 각각의 부유게이트의 일측에, 채널방향으로, 제2절연막을 개재하여 2개의 스프릿트게이트를 형성하는 단계; (c1) 한 셀의 부유게이트 및 인접한 다른 셀의 스프릿트게이트와의 사이의 반도체기판 표면층에 불순물확산층을 형성함으로써, 그 불순물확산층이 한 셀의 부유게이트 및 인접한 다른 셀의 스프릿트게이트의 쌍방과 용량결합되도록 하는 단계; (d1) 각각의 부유게이트상에 제3절연막을 개재하여 제어게이트를 형성하는 단계를 포함하는, 비휘발성 반도체 기억장치의 제조방법이 제공된다.
또한, 본 발명에 의하면, (a2) 반도체 기판 상에 적어도 2개의 셀을 형성하기 위하여, 제1 절연막을 개재하여, 채널 방향으로 소정의 간격을 두고 적어도 2개의 부유 게이트를 형성하는 단계; (b2) 부유 게이트를 마스크로서 이용하거나 또는 부유 게이트 상에 형성된 마스크를 이용하여, 불순물을 비스듬한 방향으로부터 이온주입함으로써, 각각의 부유 게이트의 일측의 반도체 기판 표면층에 불순물확산층을 형성하는 단계; (c2) 각각의 부유 게이트를 마스크로서 이용하거나 또는 부유게이트 상에 형성된 마스크를 이용하여, 불순물 확산층의 일부를 포함하는 반도체 기판에 2개의 트렌치를 형성하는 단계; (d2) 트렌치의 측면 및 저면에 제2 절연막을 형성하는 단계; (e2) 트렌치를 도전성 물질로 매립함으로써 스프릿트 게이트 2개를 형성하는 단계; 및 (f2) 각각의 부유 게이트 상에 제3 절연막을 개재하여 제어 게이트를 형성하는 단계를 포함하는, 비위발성 반도체 기억장치의 제조방법이 제공된다.
또한, 본 발명에 의하면, (a2) 반도체 기판상에 적어도 2개의 셀을 형성하기 위하여, 제1 절연막을 개재하여, 채널방향으로 소정의 간격을 두고 적어도 2개의 부유 게이트를 형성하는 단계; (b2) 부유 게이트를 마스크로서 이용하거나 또는 부유 게이트 상에 형성된 마스크를 이용하여, 불순물을 비스듬한 방향으로부터 이온주입함으로써, 각각의 부유 게이트의 일측의 반도체 기판 표면층에 불순물화산층을 형성하는 단계; (c2)' 각각의 부유 게이트의 측벽 상에 측벽 스페이서를 형성하고, 또한 부유 게이트 및 측벽 스페이서를 마스크로서 이용하여, 불순물 확산층의 일부를 포함하는 반도체기판에 2개의 트렌치를 형성하는 단계; (d2) 트렌치의 측면 및 저면에 제2 절연막을 형성하는 단계; (e2) 트렌치를 도전성 물질로 매립함으로써 스프릿트게이트 2개를 형성하는 단계; 및 (f2) 각각의 부유게이트 상에 제3 절연막을 개재하여 제어 게이트를 형성하는 단계를 포함하는, 비휘발성 반도체 기억장치의 제조방법이 제공된다.
또한, 본 발명에 의하면, (a2) 반도체 기판상에 적어도 2개의 셀을 형성하기 위하여, 제1 절연막을 개재하여, 채널방향으로 소정의 간격을 두고 적어도 2개의 부유 게이트를 형성하는 단계; (b2)" 부유 게이트를 마스크로서 이용하거나 또는 부유 게이트 상에 형성된 마스크를 이용하여, 적어도 부유 게이트 사이의 영역에 이온을 주입하고 어닐링하는 단계; (c2)" 각각의 부유 게이트의 측벽상에 측벽 스페이서를 형성하고, 또한 부유게이트 및 측벽 스페이서를 마스크로서 이용하여, 2개의 트렌치를 형성함으로써, 각각의 측벽 스페이서의 아래의 반도체기판 표면층에 부유 불순물확산층 및 불순물확산층을 제공하는 단계; (d2) 트렌치의 측면 및 저면에 제2절연막을 형성하는 단계; (e2) 트렌치를 도전성물질로 매립함으로써 스프릿트게이트 2개를 형성하는 단계; 및 (f2) 각각의 부유 게이트 상에 제3 절연막을 개재하여 제어게이트를 형성하는 단계를 포함하는, 비휘발성 반도체 기억장치의 제조방법이 제공된다.
또한, 본 발명에 의하면, (a2) 반도체 기판상에 적어도 2개의 셀을 형성하기 위하여, 제1절연막을 개재하여, 채널방향으로 소정의 간격을 두고 적어도 2개의 부유게이트를 형성하는 단계; (b2)" 부유게이트를 마스크로서 이용하거나 또는 부유게이트 상에 형성된 마스크를 이용하여, 적어도 부유게이트 사이의 영역에 이온을 주입하고 어닐링하는 단계; (c2)"' 적어도 부유 게이트 사이에 2개의 트렌치를 형성함으로써, 트렌치의 측면을 따라 연장된 부유게이트의 단부 아래로, 부유불순물확산층 및 불순물확산층을 각각 제공하는 단계; (d2) 트렌치의 측면 및 저면에 제2절연막을 형성하는 단계; (e2) 트렌치를 도전성물질로 매립함으로써 스프릿트 게이트 2개를 형성하는 단계; 및 (f2) 각각의 부유게이트 상에 제3절연막을 개재하여 제어게이트를 형성하는 단계를 포함하는, 비휘발성 반도체 기억장치의 제조방법이 제공된다.
본 발명의 상기 및 기타의 목적들은 이하의 상세한 설명으로부터 보다 쉽게 이해될 수 있을 것이다. 그러나, 상세한 설명 및 구체적인 실시예들은 단지 예시를 위한 것일 뿐으로서, 본 발명의 기술사상 및 범위를 벗어나지 않는 범위내에서 다양한 개변과 변형이 가능함을 당업자라면 쉽게 알 수 있을 것이다.
상기한 본 발명에 따르면, SPG 구조셀을 이용한 가상접지형 구조에 있어서, 데이터의 서입을 위해서, FN 터널전류를 이용한 방법 및 CHE를 이용한 방법을 이용할 수 있다. 따라서, 고신뢰성, 고속 서입이 가능한 비휘발성 반도체 기억장치를 제공할 수 있다.
또한, SPG와 불순물확산층으로 이루어진 SPG 트랜지스터를 트렌치에 매립함에 의해서, SPG에 영향을 받지 않고, 메모리셀 영역을 물리적 최소치인 4F2로 하는 것이 가능해지고, 따라서 대용량의 비휘발성 반도체 기억장치를 제공할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기로 하겠으나, 본 발명이 이에 한정되는 것은 아니다.
실시예 1
도 1a는 본 발명의 비휘발성 반도체 기억장치의 메모리셀의 일례의 개략평면도이다. 또한, 도 1b는 X1-X1'면(채널방향에 평행한 면)의 단면도이고, 도 1c는 Y1-Y1'면(채널방향에 수직한 면)의 단면도이며, 도 1d는 Y2-Y2'면(채널방향과 수직방향)의 단면도이다. 또한, 도 2는 도 1a의 메모리셀의 등가회로이다.
도 1a∼ 도 1d에 있어서, 비휘발성 반도체 기억장치의 메모리셀은, P형 실리콘으로 이루어지는 반도체기판(1)의 표면층에 N+불순물확산층(2,3)이 형성되어 있다. 불순물확산층(2,3) 사이의 반도체기판(1) 상에는, 터널산화막(제1절연막)(4)을 개재하여 폴리실리콘으로 이루어진 부유게이트(5)와, SiO2로 이루어진 게이트산화막(제2 절연막)(6)을 개재하여 폴리실리콘으로 이루어진 SPG(7)이 형성되어 있다. 또한, 부유 게이트 상에 ONO막(8)으로 이루어진 제3절연막을 개재하여 제어 게이트(9)가 형성되어 있다.
또, 제1∼제3절연막은, 상기 예시 외에, 산화막, 질화막 및 그것들의 적층체이더라도 좋다. 또한, 반도체기판 및 불순물확산층의 도전형은, 상기와 반대이더라도 좋다. 더욱이, 메모리셀 자체가 웰(well)중에 형성되어 있더라도 좋다.
여기서, 불순물확산층(2)은 한 셀내에서는 소스로서의 기능을 갖고, 인접한 다른 셀에서는 드레인으로서의 기능을 갖는다. 더욱이 터널산화막의 막두께는 3∼10nm(예컨대, 9nm), 게이트산화막의 막두께는 5∼30nm(예컨대, 20nm)로 할 수 있다.
이하, 도 1a의 비휘발성 반도체 기억장치의 메모리셀의 제조방법에 있어서, 도 3a∼ 도 4d를 이용하여 설명한다.
우선, 제1도전형의 반도체기판(1)상에 열산화에 의해 터널산화막(4)을 형성한다. 이어서, 터널산화막(4)상의 전체면에 10∼200nm(예컨대, 50nm)의 폴리실리콘층(5a), 5∼50nm(예컨대, 20nm)의 산화막(10), 10∼500nm(예컨대, 200nm)의 질화막(11)을 순차로 적층한다. 또한, 레지스트 마스크(12)를 형성한 후, 질화막(11), 산화막(10), 폴리실리콘층(5a), 터널산화막(4)의 소정 부분을 에칭제거한다(도 3(a) 참조).
레지스트 마스크(12)를 제거한 후, 600∼1100℃에서 열산화를 행하여 폴리실리콘층(5a)의 측벽에 실리콘산화막으로 이루어진 측벽 스페이서(13)를 형성한다. 측벽 스페이서(13) 사이에 SPG 형성용의 폴리실리콘층(7a)을 퇴적한 후, 질화막(11)이 노출할 때까지 에칭백(etch back)을 행하여 평탄화시킨다(도 3(b) 참조). 또한, 질화막(11)은 에칭 스토퍼(etch stopper)로서 기능한다.
다음으로, 한 셀의 폴리실리콘층(7a)과 채널방향으로 인접한 다른 셀의 폴리실리콘층(5a) 사이의 측벽 스페이서(13) 위에 개구를 갖는 레지스트 마스크(14)를 형성한다. 이 레지스트 마스크(14)를 마스크로 하여 측벽 스페이서(13)를 제거함으로써 반도체기판(1)을 노출시킨다. 다음에, 예컨대 비소(As)를 이온주입하여, 반도체기판 표면층에 불순물확산층(2,3)을 형성한다(도 3c 참조). 이 때의 이온주입의 조건으로서, 가속전압은 5∼30 kev(예컨대, 15 kev), 주입량은 1x1013∼1 ×1016㎝-2(예컨대, 1×1014㎝-2)이다.
이어서, 레지스트 마스크(14)를 제거한 후, 600∼1100℃(예컨대, 800℃)로 열처리하여, 상기 공정에서 측벽 스페이서(13)를 제거한 부분 및 폴리실리콘층(7a)위에 실리콘산화막(절연막)(15)을 형성한다(도 4d 참조). 이 열처리에 의해, 주입영역의 결정성 회복 및 주입된 불순물의 활성화도 기할 수 있다. 또한, 폴리실리콘층(7a)은 SPG(7)로 된다.
다음으로, 질화막(11) 및 산화막(10)을 에칭에 의해서 순차로 제거한다(도 4e 참조). 이 에칭에 의해 절연막(15)의 각이 가볍게 에칭되어 완만해진다. 이는 단차(level difference)의 경감에 도움이 되므로 바람직하다.
이어서, 40∼400 nm(예컨대, 100 nm) 폴리실리콘층(5b)을 퇴적하여, 레지스트 마스크(16)에 의해 패터닝한다(도 4f 참조). 이 단계로 인해, 부유게이트와 제어게이트의 오버랩 면적(overlapping area)이 증가한다. 그 결과, 게이트용량 커플링비(gate capacitance coupling ratio)가 증대하여 저전압화가 가능해진다. 또한 이러한 실시형태에서는, 폴리실리콘층(5b)을 그러한 이유 때문에 현성하지만, 이 폴리실리콘층(5b)이 반드시 필요한 것은 아니다.
레지스트 마스크(16)를 제거한다. 이어서, ONO막(8)으로 이루어진 제3절연막 및 폴리실리콘층(9a)을 퇴적한 후, 워드라인(word line)을 형성하기 위해서 패터닝을 실시한다. 따라서, 폴리실리콘층(5a, 5b 및 9a)과 ONO막(8)을 연속하여 에칭하여, 자기정합적으로 부유게이트 및 제어게이트를 제작한다(도 4d 참조).
최후에, BPSG(Boron Phosphorus Silicate Glass)와 같은 보호막(미도시)을 퇴적한다.
이상의 공정을 경유한 후에, 본 발명의 비휘발성 반도체 기억장치가 완성된다.
다음에, 메모리셀 단위체에서의 동작에 관해서, 도 5, 표 1 및 표 2를 이용하여 설명한다. 표에서, CG는 제어게이트, FG는 부유게이트를 의미한다.
표 1은 독출 동작을, 표 2는 재서입(재서입) 동작을 나타낸다. 이들 각각의 동작은 복수의 다른 모드가 가능하므로, 이하에 그러한 모드에 관하여 설명한다.
1) 독출 방법
표 1의 독출 1에 나타낸 바와 같이, 드레인은 접지되어 있고, 소스에 1V, SPG에 3V, 기판을 접지한 상태로 제어게이트에 센스전압 3V를 인가할 때, 제어게이트 트랜지스트의 임계치(threshold value)가 3V 이상이면 OFF 상태, 3V 이하이면 ON 상태가 되어, 메모리셀의 상태를 독출할 수 있다.
또한, 표 1의 독출 2에 나타낸 바와 같이, 드레인과 소스에 인가하는 전압을 반대로 하더라도 마찬가지로 독출이 가능하다.
2) 재서입 방법(Rewreiing)
본 발명에 의한 메모리셀은, 부유게이트로의 전자의 주입, 혹은 배출에 의해서 트랜지스터의 역치전압을 변화시켜서 데이터를 기록시킬 수 있다. 또한, 이러한 메모리셀에서의 데이터의 재서입 메카니즘에 있어서는, FN 터널전류를 이용하거나 또는 CHE를 이용하는 것 모두 적용가능하다.
우선 FN 터널전류를 이용하는 재서입에 대하여 이하에 설명한다.
2-1) 부유게이트-기판 사이
이 모드에서의 동작에 관해서는, 표 2의 서입 1에 나타낸 바와 같이, 드레인 및 기판은 접지되어 있고, 제어게이트에 양의(positive) 고전압(20 V)을 인가하면, 부유게이트 하부의 채널영역(기판 표면)은 드레인전압(접지전위)과 동전위가 되고, 부유게이트와 기판 사이에 10 MV/㎝ 정도의 고전계가 인가되어, 기판으로부터 부유게이트로 전자가 주입된다. 한편, 소스에는 0 V가 인가되기 때문에, 부유게이트로의 전자의 주입은 행하여지지 않는다. 그 결과, 선택된 메모리셀에서만, 제어게이트, 부유게이트 및 불순물확산층으로 이루어진 제어게이트 트랜지스터의 임계전압이 높게 된다. 또한, 이 때 SPG는 인접셀로의 서입 에러를 방지하기 위해서 접지되어 있다.
한편, 표 2의 서입 2에 나타낸 바와 같이, 드레인, 소스 및 기판을 접지하고, 제어게이트에 음의(negative) 고전압(-20 V)을 인가하면, 부유게이트와 기판 사이에 10 MV/㎝ 정도의 고전계가 인가되고, 부유게이트로부터 기판에 전자가 주입되어, 제어게이트 트랜지스터의 임계전압이 낮아지게 된다.
2-2) 부유게이트-드레인 사이
이 모드에서의 동작에 관해서는, 표 2의 서입 3에 나타낸 바와 같이, 드레인에 4 V, 소스 및 기판을 접지전위로 하고, 제어게이트에 음의 고전압(-12 V)을 인가하면, 부유게이트와 드레인 사이에 10 MV/㎝ 정도의 고전계가 인가되고, 부유게이트로부터 드레인에 전자가 주입되어, 제어게이트 트랜지스트의 임계전압이 낮아지게 된다. 또한, 이 때 SPG는 인접셀에의 서입 에러를 방지하기 위해서 접지시켜 놓는다.
다음에, CHE를 이용한 재서입에 대하여 이하에 설명한다.
2-3) 소스측-부유게이트 사이
표 2의 서입 4에 나타낸 바와 같이, 드레인에 4 V를 인가하고, 기판 및 소스는 접지전위로 하고, 제어게이트에 양의 고전압(12 V)을 인가한 상태에서, SPG에 그 임계전압에 가까운 전압(2 V)을 인가하고, SPG 하부의 채널영역을 약반전상태로 함으로써, 제어게이트 트랜지스터의 소스측에 고전계가 발생하여 소스측보다 부유게이트에 열전자가 주입되어, 제어게이트 트랜지스터의 임계전압이 높아지게 된다.
2-4) 드레인측-부유게이트 사이
표 2의 서입 5에 나타낸 바와 같이, 드레인에 6 V를 인가하고, 기판 및 소스는 접지전위로 하고, 제어게이트에 양의 고전압(12 V)을 인가한 상태에서, SPG에 그 임계전압보다 충분히 높은 전압(8 V)을 인가하면, 제어게이트 트랜지스터의 드레인측에 고전계가 발생하여, 드레인측보다 부유게이트에 열전자가 주입되어, 제어게이트 트랜지스터의 임계전압이 높아지게 된다.
이상, 몇가지 동작모드에 관해서 설명하였는바, 그 동작모드는 하기와 같은 특징을 갖는다.
예를 들어, 상기 서입 1과 서입 2의 모드를 조합한 서입/소거 방법은, 극성 서입/소거 시스템(bipolarity writing/erasing system)이라 일컬어지고, 신뢰성이 매우 우수하다는 특징을 갖는다. 또한, 서입 3의 모드를 이용한 경우에는 저전압화가 가능해진다. 더욱이, 서입 4의 모드를 이용한 경우에는, 초고속의 서입이 가능해진다. 서입 5는 가장 표준적인 동작시스템이고, 종래의 기술이 사용가능하다.
이와 같이 1개의 디바이스로, 필요로 하는 디바이스 성능을 만족시킬 수 있어서, 디바이스의 적용 준위가 확대된다는 특징을 갖는다.
다음에, 어레이 상(array configuration)에 배치된 경우의 각각의 동작에 관하여 이하에 설명한다.
도 5는 이 실시예의 메모리셀의 3 × 2 비트 어레이의 경우를 나타내고 있다. 메모리셀은 C11∼C23의 6개의 셀로 구성되어 있다. 셀 C12를 선택한다. 어레이 상에 배치된 경우에 있어서는, 인접셀에 의한 독출 에러 및 서입 에러가 문제시된다. 여기서는, 선택셀과 비선택셀의 바이어스 조건에 관해서 이하에 설명한다. 독출 조건을 표 3에, 재서입 조건을 표 4에 나타내었다.
3) 인접셀에 의한 독출 에러
선택셀(C12) 및 비선택 인접셀(C11, C13, C22)의 바이어스 조건을 표 3에 나타내었다. 표 3의 독출 1에 나타낸 바와 같이, 워드라인 WL2에 접속된 비선택셀(C22)에 대하여는 워드라인 WL2를 접지함에 의해서, 선택셀(C12)에의 영향을 없앨 수 있다. 한편, 워드라인 WL1에 접속된 비선택셀(C11, C13)에 대하여는, SPG(1) 및 SPG(3)DMF 접지함으로써, 인접셀에 의한 독출 에러의 문제를 피할 수 있다.
또한, 표 3의 독출 2에 나타낸 바와 같이, BL2와 BL3에 인가하는 전압을 반대로 하더라도, 마찬가지로 독출이 가능하고, 인접셀에 의한 독출 에러를 방지할 수 있다.
4) 인접셀에의 서입 에러(FN 터널링 모드)
4-1) 부유게이트와 기판 사이
표 4의 서입 1(기판으로부터 부유게이트로의 전자 주입)에 나타낸 바와 같이, 선택셀(C12) 및 비선택 인접셀(C11, C13, C22)의 바이어스 조건을 표 4에 나타내었다. 워드라인 WL2에 접속된 비선택셀(C22)에 대하여는, 워드라인 WL2을 접지함에 의해서, 선택셀(C12)에의 서입 에러를 방지할 수 있다. 한편 워드라인 WL1에 접속된 비선택셀(C11,C13)에 대하여는, SPC(1), SPG(2) 및 SPG(3)을 접지함으로써 SPG 트랜지스터를 모두 OFF 상태로 함과 동시에, BL2만을 접지단위로 하여, 다른 BL1, BL3, BL4에는 양의 전압(6 V)을 인가함으로써 비선택셀(C11, C13)의 드레인영역의 터널전계가 완화되어 부유게이트에의 전자 주입을 막을 수 있다. 이상의 바이어스 인가에 의해 서입 에러의 문제를 해결할 수 있다.
또한, 표 4의 서입 2(부유게이트로부터 기판으로의 전자 배출)에 나타낸 바와 같이, 비선택셀(C22)에 대하여는, WL2을 접지함에 의해서, 선택셀(C12)에의 서입 에러를 방지할 수 있다. 그러나, 워드라인 WL1에 접속된 비선택셀(C11, C13)에 대하여는, 워드라인이 공통이고, 같은 워드라인상의 모든 셀에 관해서 부유게이트로부터 기판으로의 전자 배출이 발생한다. 이 경우는 일괄소거(batch erasing)만이 적용가능하다.
4-2) 부유게이트-드레인 사이
표 4의 서입 3(부유게이트로부터 드레인에의 전자 배출)에 나타낸 바와 같이, 비선택셀(C22)에 대하여는, WL2을 접지함에 의해서 서입 에러를 방지할 수 있다. 또한, 워드라인 WL1에 접속된 비선택셀(C11, C13)에 대하여는, SPG(1), SPG(2) 및 SPG(3)을 접지하고, SPG 트랜지스터를 OFF 상태로 하고, BL2에 4 V를 인가하고, 다른 BL1, BL3 및 BL4를 접지함으로써, 비선택셀(C11, C13)의 드레인영역의 터널전계가 완화되어, 부유게이트에의 전자주입을 막는다. 이상의 바이어스 인가에 의해서 서입 에러의 문제를 해결할 수 있다. 이 경유는 비트 단위에서의 소거가 가능하게 된다.
4-3) 소스측-부유게이트 사이(CHE 모드)
표 4의 서입 4(소스로부터 부유게이트로의 전자 주입)에 나타낸 바와 같이, 비선택셀(C22)에 대하여는, WL2를 접지함에 의해 독출 에러를 방지할 수 있다.
또한, 워드라인 WL1에 접속된 비선택셀(C11, C13)에 대하여는, SPG(2)에 2 V, SPG(1) 및 SPG(3)을 접지전위로 함으로써, 비선택셀(C11 및 C13)의 SPG 트랜지스터를 OFF 상태로 하여, 소스와 드레인간의 전류가 저지되어, 부유게이트로의 전자 주입을 막는다. 이상의 바이어스 인가에 의해 독출 에러의 문제를 해결할 수 있다.
4-4) 드레인측-부유게이트 사이(CHE 모드)
표 4의 서입 5(드레인으로부터 부유게이트로의 전자 주입)에 나타낸 바와 같이, 비선택셀(C22)에 대하여는, WL2를 접지함에 의해 독출 에러를 방지할 수 있다.
또한, 워드라인 WL1에 접속된 비선택셀(C11, C13)에 대하여는, SPG (2)에 8V, SPG(1) 및 SPG(3)을 접지전위로 함에 의해서, 비선택셀(C11 및 C13)의 SPG 트랜지스터를 OFF 상태로 하여, 소스와 드레인 사이의 전류가 저지되어, 부유게이트로의 전자 주입을 막는다. 이상의 바이어스 인가에 의해서 서입 에러의 문제를 해결할 수 있다.
실시예 2
도 1(a)의 비휘발성 반도체 기억장치에 추가적으로 부유불순물확산층을 설치한 경우의 제조방법에 관해서 도 6(a) ∼도 7(d)를 이용하여 설명한다.
우선, 도 3(a) 및 (b)에서와 같은 공정을 반복한다(도 6(a) 및 (b) 참조).
다음에, 폴리실리콘층(7a)과 폴리실리콘층(5a) 사이의 측벽 스페이서(13)를 제거하여 반도체기판(1)을 노출시킨다. 이어서, 도 3(c)에서와 같은 조건에서 불순물의 이온 주입을 행하고, 반도체기판 표면층에 불순물확산층(2 및 3), 부유불순물확산층(17)을 형성한다(도 6(c) 참조).
그 다음, 도 4(a)∼(d)에서와 같은 공정을 반복하여, 부유불순물확산층(17)을 갖는 본 발명의 비휘발성 반도체 기억장치가 제공된다(도 7(a)∼(d) 참조).
실시예 2의 비휘발성 반도체 기억장치 역시, 상기 실시예 1에서와 같은 서입 및 독출 방법을 사용할 수 있다.
실시예 3
도 8(a)는 본 발명의 비휘발성 반도체 기억장치의 메모리셀의 일례의 개략평면도이다. 또한, 도 8b는 X1-X1'면(채널방향(X방향)에 평행한 면)의 단면도이고, 도 8c는 Y1-Y1'면(채널방향에 수직한 면)의 단면도이고, 도 8d는 Y2-Y2'면(채널방향에 수직한 면)의 단면도이다.
도 8a~b에 있어서, 비휘발성 반도체 기억장치의 메모리 셀은, P형 실리콘으로 이루어진 반도체기판(1)상에, 트렌치(18)이 형성되고, 트렌치(18)의 측벽에는 N+불순물확산층(2 및 3)이 형성되어 있다. 트렌치(18) 상부 및 측벽부에는, SiO2으로 이루어진 게이트산화막(6)을 개재하여 폴리실리콘으로 이루어진 SPG(7)이 매립되어 있다. 또한, 트렌치(18)에 끼워져 있는 평탄한 반도체기판(1)의 표면상에는, 터널산화막(4)을 개재하여 폴리실리콘으로 이루어진 부유게이트(5)와, 부유게이트상에 ONO막(8)으로 이루어진 제3절연막을 개재하여 제어게이트(9)가 형성되어 있다.
또한, 제1~제3 절연막은, 상기 예시 이외에, 산화막, 질화막 및 그들의 적층제이더라도 좋다. 또한, 반도체기판 및 불순물확산층의 도전형은, 상기와 반대이더라도 좋다. 더욱이, 메모리셀 자체가 웰중에 형성되어 있더라도 좋다.
여기서, 한 셀의 불순물확산층(2)은 소스로서 가능하고, 인접한 다른 셀에서는 드레인으로서 기능한다. 또한, 터널산화막의 막 두께는 3~10nm(예를 들어, 9nm), 게이트산화막의 막 두께는 5~30nm(예를 들어, 20 nm)로 할 수 있다.
다음에 이 메모리셀의 면적에 관해서 도 9를 이용하여 설명한다.
도 9로부터 알 수 있듯이, 메모리셀의 X 방향의 치수는, 부유게이트가 위치하는 영역 F와 매립된 SPG가 위치하는 영역의 F로 이루어지고, X 방향의 치수 2F가 된다.
따라서, Y방향의 치수는, 예를 들어 도 24a의 종래의 메모리셀 치수와 같이,부유게이트와 제어게이트가 2층으로 겹쳐져 있는 영역 F와, 메모리셀 사이의 분리영역이 F로 되어, 메모리셀 Y 방향치수는 2F가 된다.
따라서, 본 발명의 메모리셀 구조로 함에 의해서, 물리적인 최소치는 메모리셀 영역 4F2의 실현이 가능해진다.
이하, 실시예 3의 비휘발성 반도체 기억장치의 제조방법에 관해서 도 10(a)~도 14를 이용하여 설명한다.
우선, 제1 도전형의 반도체기판(1)상에 600~1100℃에서 열산화를 통해서 터널산화막(4)을 형성한다. 이어서, 터널산화막(4)상의 전체면에 10~200 nm(예를 들면, 50 nm)의 폴리실리콘층(5a), 5~50 nm(예를 들면, 20 nm)의 산화막(10), 10~500 nm(예컨대, 200 nm)의 질화막(11)을 순차로 적층한다. 더욱이, 레지스트 마스크(12)를 형성한 후, 질화막(11), 폴리실리콘층(5a), 산화막(10)을 에칭제거한다(도 10(a)참조).
터널산화막(4)을 에칭제거하고, 레지스트 마스크(12)를 제거한 후에, 추가로 예를 들어 비소를 비스듬하게 이온주입하고, 적어도 X 방향에서 한 쪽의 폴리실리콘층(5a)과 오버랩되도록 불순물확산층(2a 및 3a)을 형성한다(도 10b 참조).
이 때의 주입 조건은, 가속전압 5~30 kev(예를 들어, 15kev), 주입량 1 x 1013- 1 x 1016cm-2(예를 들어, 1 x 1014cm-2)이다.
이어서, 600~1100℃(예를 들어, 800℃)에서 열처리하여 주입영역의 재결정화를 도모한다. 또한, 부유게이트상의 절연막으로서 산화막/질화막의 적층막을 사용했지만, 질화막 만이더라도 좋다.
질화막(11)을 마스크로 하여, 반도체기판을 에칭함에 의해 트렌치(18)를 형성한다. 이 때, 불순물확산층은, 게이트와 오버랩된 영역만 잔존하여 불순물확산층(2 및 3)으로 된다(도 11 a 참조)
트렌치(18)의 표면을 열산화하여 게이트산화막(6)을 형성한 후, 먼저 형성한 트렌치(18)가 메워지는 정도(예를 들면, 100 nm)의 폴리실리콘층(7a)을 퇴적한 후, CMP 법에 의해 평탄화를 도모한다(도 11b 참조). 또한, 게이트산화막(6) 형성시에 폴리실리콘층(5a)의 측벽도 산화되어 절연부(6a)가 형성된다. 이 절연부(6a)는 부유게이트와 SPG 사이의 누전을 방지하는 역할을 한다.
그 다음, 에칭백에 의해 트렌치(18)에 묻힌 폴리실리콘층(7a)을 제거하는데, 이 때의 제거량은, 잔존하는 폴리실리콘층(7a)의 레벨이 반도체기판(1)의 표면 레벨과 동일하거나 혹은 더 높게끔 하는 것이 바람직하다(도 12e 참조).
그 후, 600~1100℃(예를 들어, 800℃)에서, SPG단을 열산화한 후, HDP 산화막(절연막)(15)을 퇴적하고, CMP법 또는 에칭백법에 의해, 부유게이트 패턴상의 산화막을 제거한다. 이 때, 질화막(11)은 에칭 스토퍼로 된다. 또한 산화막 제거방법으로서, CMP법 또는 에칭백법 이회에 건식 에칭법(wet etching)도 사용할 수 있다.
이어서, 열 인산(hot phosphoric acid) 또는 화학 건조 에칭(chemical dry etching)에 의해서 질화막(11)을 제거한 후, 부유 게이트(5)상의 산화막(10)을 HF 용액에 가볍게 담궈서 제거한다. 이때, 절연막(15)은 열 산화막등에 비해서, 에칭 속도(etching rate)가 크므로 테이퍼화시킬 수 있다(도 13a 참조). 이렇게 테이퍼화됨으로써 후속 단계에서 제어 게이트와 부유 게이트의 가공을 촉진할 수 있다.
이어서, 10 내지 200 nm (예를 들면, 50 nm)의 폴리실리콘층(5b)을 퇴적하고, 레지스트 마스크(16)에 의해 패터닝을 실시한다(도 13b 참조). 이 단계는, 부유 게이트와 제어 게이트의 오버랩 면적을 늘리기 위한 것이다. 그 결과, 게이트 용량 커플링비(gate capacitance coupling raio)가 증가하고 전압소모가 낮아진다. 이 실시예에서는 이러한 이유로 폴리실리콘층(5b)을 채용하고 있으나, 생략할 수도 있다.
다음으로, 레지스트 마스크(16)를 제거한다. 이어서, ONO막(8)으로 이루어진 제3 절연막 및 폴리실리콘층(9a)을 퇴적한다. 그 다음, 워드라인의 형성을 위한 패터닝을 실시하여 폴리실리콘층(5a, 5b 및 9a)과 ONO막(8)을 연속하여 에칭하여, 자기정합적으로 부유게이트 및 제어게이트를 형성한다(도 14 참조). 최종적으로, BPSG와 같은 보호막(미도시)을 퇴적한다.
이상의 공정을 통해서, 본 발명의 비휘발성 반도체 기억장치가 완성된다.
실시예 1에서 채용된 것과 같은 서입법 및 독출법은 실시예 3 및 4의 비휘발성 반도체 기억장치에도 역시 적용가능하다.
실시예 4
부유 게이트와 제어게이트의 오버랩 면적을 증가시켜서, 게이트용량 커플링비를 증가시키고, 그 결과 저전압화가 가능해진다. 그 때문에, 상기 실시예 1 내지 3에서는 도 14에 도시한 바와 같이 폴리실리콘층(5a)상에 폴리실리콘층(5b)이 적층되어 있다. 그러나, 이러한 제조방법에서는, 폴리실리콘층(5b)이 폴리실리콘층(5a)에 대하여 자기부정합(misalignment)될 수 있다. 따라서, 포토리소그래피에서 서브룰(sub rule)(레지스트 마스크의 개구폭이 F보다 좁은 룰)을 이용하여, 4F2가 실현된다.
본 발명의 실시예 4에서는, 서브 룰을 이용하지 않고 4F2의 메모리 셀 영역을 실현하는 방법이 제공된다.
우선, 도 10a 내지 도 13a에 설명한 바와 같이 실시예 3의 공정을 반복한다.
다음으로, 폴리실리콘층(5b)을 퇴적한 후, 추가로 그 위에 질화막(18)을 퇴적하고, 서브 룰을 이용하지 않고 형성한 레지스트 마스크(19)를 이용하여 질화막(18)을 패터닝한다(도 15a 참조).
다음에, 레지스트 마스크(19)를 제거하고, 또한 질화막을 퇴적하고 에칭백함으로써 질화막(18a)의 측벽에 스페이서(18b)를 형성한다. 이 스페이서(18b)의 폭으로 인해 자기부정합이 방지된다. 다음에, 질화막(18a)과 스페이서(18b)를 마스크로하여 폴리실리콘층(5b)을 패터닝한다(도 15b 참조).
이어서, 도 14에서와 같은 방법으로, 폴리실리콘층(9a)을 퇴적하고, 워드라인의 형성을 위한 패터닝을 실시함으로써, 폴리실리콘층(5a, 5b 및 9a), 질화막(18a) 및 스페이서(18b)를 연속적으로 에칭한다. 그리하여, 부유게이트와 제어게이트가 자기 정합적으로 형성된다.
마지막으로, BPSG와 같은 보호막(미도시)을 퇴적한다.
이상의 공정을 통해서, 본 발명의 비휘발성 반도체 기억장치가 완성된다.
실시예 1에서 채용된 서입법 및 독출법은, 실시예 4의 비휘발성 반도체 기억장치에도 역시 적용가능하다.
실시예 5
실시예 5에서는 실시예 4에서와 같이, 서브 룰을 이용하지 않고 4F2의 메모리 셀 영역을 실현하는 방법이 제공된다.
우선, 도 10a 내지 도 13a까지는 실시예 3과 같은 공정을 반복한다(도 16a 참조).
다음으로, 폴리실리콘층(5b)을 퇴적한 후, 절연막(15)이 노출될 때 까지 CMP에 의해 평탄화를 수행한다. 그리하여, 적층 부유 게이트 구조를 자기정합적으로 형성할 수 있다(도 16b 참조).
이어서, 도 14에서와 같은 방법으로, ONO막(8) 및 폴리실리콘층(9a)을 퇴적시킨 후, 워드라인의 형성을 위한 패터닝을 실시함으로써, 폴리실리콘층(5a, 5b 및 9a) 및 ONO막(8)을 연속적으로 에칭한다. 그리하여, 부유게이트 및 제어게이트를 자기정합적으로 형성한다.
최종적으로, BPSG와 같은 보호막을 퇴적한다(미도시).
이상의 공정을 통해서, 본 발명의 비휘발성 반도체 기억장치가 완성된다.
실시예 1에서 채용된 독출법 및 서입법은 실시예 5의 비휘발성 반도체 기억장치에도 역시 적용가능하다.
실시예 6
상기 실시예 1 내지 5에서는, 불순물확산층이 부유게이트와 오버랩하는 부분에만 설치되어 있다. 불순물 확산층의 저항이 증대된다는 것은, 독출시의 CR(복귀) 지연 및 기판 바이어스 효과에 의한 어레이 노이즈(array noise)를 증대시키는 요인이 되므로, 불순물 확산층의 저항을 감소시키는 것이 바람직하다. 이하에서는, 불순물 확산층의 저항을 감소시킬 수 있는 구성의 제조방법을 설명한다.
우선, 도 10a 및 도 10b는 실시예 3과 같은 공정을 반복한다.
레지스트 마스크(12)를 제거한 후, CVD법을 사용하여 실리콘 산화막을 퇴적하고, 에칭백하여, 채널 방향으로 적층 구조의 측벽에 측벽 스페이서(20)를 형성한다. 폴리실리콘층(5a) 및 측벽 스페이서(20)를 마스크로 하여, 자기정합적으로 트렌치를 형성한다(도 17 참조). 측벽 스페이서(20)가 형성되기 때문에, 불순물 확산층(2 및 3)의 폭이 실시예 3에 비해 크게된다. 그 결과, 불순물 확산층의 저항이 감소된다.
그 다음, 실시예 3의 공정을 반복하여, 4F2의 메모리 셀 영역이 실현된 본 발명의 비휘발성 반도체 기억장치를 완성한다.
실시예 1에서 채용된 서입법 및 독출법은 실시예 6에 따른 비휘발성 반도체 기억장치에도 역시 적용가능하다.
실시예 7
실시예 7은 상기 실시예 6의 변형예이다.
우선, 도 10a는 실시예 3과 같은 공정을 반복한다.
다음에, 레지스트 마스크(12)를 제거한 후, 추가로 예를 들어 비소의 이온 주입을 행하여, 부유 게이트 사이에 불순물 확산층을 형성한다. 이때의 주입 조건으로서는, 가속 전압 5 내지 30 kev(예를 들면, 15 kev), 주입량 1 x 1013내지 1 x 1016cm-2(예를 들면 1 x 1014cm-2)이다. 그후, 600 내지 1100℃(예를 들면, 800℃)에서 어닐링처리한다.
다음에, 600 내지 1100℃(예를 들면, 800℃)로 열산화하여, 채널 방향으로 기판의 적층구조의 측벽상에 측벽 스페이서를 형성한다. 그 다음, 적층 구조 및 측벽 스페이서를 마스크로 사용하여, 트렌치를 자기정합적으로 형성한다. 동시에, 각각 소스 및 드레인으로서 기능하는 불순물 확산층을 형성한다.
그 이후에, 실시예 3의 공정을 반복하여 4F2의 메모리 셀 영역이 실현된 본 발명의 비휘발성 반도체 기억장치를 완성한다.
실시예 1에서 채용된 서입법 및 독출법은 실시예 7에 따른 비휘발성 반도체 기억장치에도 역시 적용가능하다.
실시예 8
실시예 8에서는, SPG가 트렌치내에 형성된 구조와 부유 불순물 확산층을 구비한, 4F2의 메모리셀 영역이 실현된 비휘발성 반도체 기억장치가 제공된다.
실시예 8의 비휘발성 반도체 기억장치의 제조방법에 있어서 도 18(a)~도21(b)를 참조하여 설명한다.
우선, 제1도전형의 반도체기판(1)상에 열산화에 의해서 터널산화막(4)을 형성한다. 이어서, 터널산화막(4)상의 전체면에 10~200nm(예를 들면, 50 nm)의 폴리실리콘층(5a), 5~5a nm (예를 들면, 20 nm)의 산화막(10), 10~200 nm(예를 들면, 200 nm)의 질화막(11)을 순차적으로 적층한다. 추가로, 레지스트 마스크(20)를 형성한 후, 질화막(11), 폴리실리콘층(5a), 산화막(10)을 에칭제거한다(도 18(a) 참조).
터널산화막(4)을 에칭제거하고, 레지스트 마스크(12)를 제거한 후, 반도체기판(1)에 대하여 수직방향에서, 예를 들면 비소를 이온주입하여, 노출된 반도체기판(1)의 표면층에 불순물확산층(21)을 형성한다(도 18b 참조). 불순물확산층(21)은 반도체기판의 표면층에서 연장되어 터널산화막(4)의 단부와 접속되어 있다.
이 때의 주입조건으로서는, 가속전압 5~30 kev(예를 들면, 15 kev), 주입량 1×1013~1×1016㎝-2(예를 들면, 1×1014㎝-2)이다.
이어서, 600~1100℃(예를 들면, 800℃)의 열처리를 하여, 주입영역의 재결정화를 도모한다. 또한, 부유게이트상의 절연막으로서 산화막/질화막의 적층막을 이용했으나, 질화막만을 사용하더라도 좋다.
질화막(11)을 마스크로서 이용하여 반도체기판을 에칭함에 의해, 트렌치(18)를 형성한다. 이 때, 불순물확산층은, 게이트와 오버랩한 영역에만 잔존하고, 불순물확산층(2,3) 및 부유불순물확산층(22)으로 된다(도 19(a) 참조).
트렌치(18)의 표면을 열산화하여 게이트산화막(6)을 형성한다. 폴리실리콘층(7a)을 퇴적하여 트렌치(18)를 채우고(예를 들어, 100nm), 다음으로 CMP에 의해 평탄화를 수행한다(도 19b 참조).
다음으로, 트렌치(18)에 매립된 폴리실리콘층(7a)을 에칭백하여, 잔존하는 폴리실리콘층(7a)의 레벨이 바람직하기로는, 반도체기판(1)의 그것과 같거나 또는 더 높게 한다(도 20a 참조).
다음으로, 600~1100℃(예를 들면, 800℃)에서 SPG의 표면을 열산화한 후, HDP 산화막(절연막)(15)을 퇴적시킨다. CMP법 또는 에칭백법에 의해 폴리실리콘층(5a)상의 산화막을 제거한다. 이 때, 질화막(11)은 에칭 스트로퍼로서 기능한다. CMP 및 에칭백을 대신하여 습식 에칭에 의해 산화막의 제거를 수행할 수도 있다(도 20(b)참조).
이어서, 열인산 또는 화학 건조 에칭으로 질화막(11)을 제거한 다음, 폴리실리콘층(5a)상의 산화막(10)을 HF 용액에 가볍게 담궈서 제거한다. 이 때, 절연막(15)의 에칭속도가 열산화막보다 크므로, 잔존하는 절연막(15)의 단부가 테이퍼화된다(도 21(a) 참조). 이러한 테이퍼 형상은 후속 단계에서 제어게이트와 부유게이트의 가공을 촉진시킨다.
이어서, 10~200 nm (예를 들면 50 nm)의 폴리실리콘층(5b)을 퇴적하고, 레지스트 마스트(16)를 이용하여 패터닝한다(도 21(a) 참조). 이로써, 부유게이트와 제어게이트의 오버랩 면적을 증대시킬 수 있다. 그 결과, 게이트 용량 커플링비가 증대하고 전압소비가 감소한다. 본 실시예는 이러한 이유로 폴리실리콘층(5b)을 채용하는 것이나, 생략할 수도 있다.
그 다음, 도 14에서와 같은 방법으로 부유게이트(5)와 제어게이트(9)를 형성한다.
이러한 단계를 통해서, 본 발명의 비휘발성 반도체 기억장치가 완성된다.
실시예 1에서 채용된 것과 같은 서입법 및 독출법은 실시예 8의 비휘발성 반도체 기억장치에도 역시 적용가능하다.
본 발명에 의하면, FN 터널전류를 이용하거나 EH는 CHE를 이용하여 데이터 리서입을 수행하므로, 고신뢰성이면서 고속의 데이터 서입이 가능한 비휘발성 반도체 기억장치가 제공된다. 또한, SPG 구조셀을 사용한 가상접지형구조에 있어서, SPg 트랜지스터를 트렌치에 매립함에 의해서, 메모리셀 영역을 물리적으로 최소치인 4F2가 되도록 실현할 수 있다.

Claims (57)

  1. 반도체기판상에, 제1절연막을 개재하여 형성된 부유게이트;
    제2절연막을 개재하여 부유게이트와 소정의 간격을 두고 형성된 스프릿트 게이트;
    적어도 부유게이트상에 제3절연막을 개재하여 형성된 제어게이트; 및
    채널방향으로 스프릿트게이트와 반대측의 부유게이트의 단부에서 부유게이트와 용량결합하는 반도체기판 표면층에 형성된 불순물확산층을 포함하고,
    한 셀의 부유게이트 및 스프릿트게이트가 인접한 다른 셀의 부유게이트 및 스프릿트게이트와 채널방향을 따라 교대로 배치되고, 또한 한 셀의 불순물확산층이 인접한 다른 셀의 스프릿트게이트와 용량결합함을 특징으로 하는, 셀을 적어도 2개 갖는 비휘발성 반도체 기억장치.
  2. 제1항에 있어서, 한 셀의 스프릿트게이트가 부유게이트와 소정의 간격을 두고 자기정합적으로 형성되어 있는 비휘발성 반도체 기억장치.
  3. 제1항에 있어서, 한 셀의 불순물확산층이 동일한 셀내에서, 부유게이트와 용량결합되어 있는 한편, 스프릿트게이트와는 용량결합되어 있지 않은 비휘발성 반도체 기억장치.
  4. 제1항에 있어서, 스프릿트게이트가, 서로 인접한 부유게이트 사이의 반도체 기판에 형성된 트렌치내에, 제2절연막을 개재하여 형성되어 있는 비휘발성 반도체 기억장치.
  5. 제4항에 있어서, 한 셀의 불순물확산층이, 상기 불순물확산층과 인접한 스프릿트게이트가 형성된 반도체기판 표면층으로부터 트렌치의 측면을 따라 형성되어 있는 비휘발성 반도체 기억장치.
  6. 제1항에 있어서, 측벽 스페이서가 한 셀 및 인접한 다른 셀의 부유게이트의 측벽상에 형성되고, 트렌치가 한 셀 및 인접한 다른 셀의 측벽 스페이서 사이에 형성되고 또한 불순물확산층이 각각의 측벽 스페이서 아래의 반도체기판 표면층에 형성되어 있는 비휘발성 반도체 기억장치.
  7. 제1항에 있어서, 복수개의 셀이 채널방향을 따라 형성되고, 한 셀의 불순물확산층이 그 셀의 드레인으로서 또한 인접한 다른 셀의 소스로서 기능하는 비휘발성 반도체 기억장치.
  8. 제1항에 있어서, 복수개의 셀이 채널방향을 따라 형성되고, 상기 복수개의 셀에 있는 제어게이트가 단일 제어게이트로 구성되어 있는 비휘발성 벤도체 기억장치.
  9. 제 1항에 있어서, 복수개의 셀이 채널방향에 직교하는 Y방향을 따라 형성되고, 상기 복수개의 셀이 단일 불순물확산층을 통해 전기적으로 접속되어 있는 비휘발성 반도체 기억장치.
  10. 제 1항에 있어서, 복수개의 셀이 채널방향에 직교하는 Y방향을 따라 형성되고, 상기 복수개의 셀이 단일 스프릿트게이트를 통해 전기적으로 접속되어 있는 비휘발성 반도체 기억장치.
  11. 제 1항에 있어서, 불순물확산층이, 한 셀의 부유게이트 및 스프릿트게이트 사이의 반도체기판 표면층내에 형성되어 있는 비휘발성 반도체 기억장치.
  12. 제 11항에 있어서, 한 셀의 불순물확산층은 드레인으로서 기능하고, 인접한 다른 셀의 불순물확산층은 상기 한 셀의 소스로서 기능하고, 또한 상기 한 셀의 부유불순물확산층은 그 셀로부터 데이터를 독출할때에, 그 셀의 드레인의 연장으로서 기능하는 비휘발성 반도체 기억장치.
  13. 제 11항에 있어서, 한 셀의 불순물확산층은 드레인으로서 기능하고, 인접한 다른 셀의 불순물확산층은 상기 한 셀의 소스로서 기능하고, 또한 상기 한 셀의 부유불순물확산층은 그 셀로부터 데이터를 독출할때에, 그 셀의 소스의 연장으로서기능하는 비휘발성 반도체 기억장치.
  14. 한 셀로부터의 데이터 독출이, 한 셀의 불순물확산층을 접지하고, 인접한 다른 셀의 불순물확산층에 전위를 인가하거나 또는 상기 한 셀의 불순물확산층에 전위를 인가하여, 상기 인접한 다른 셀의 불순물확산층을 접지함으로써 이루어지는 것을 특징으로 하는, 제 1항의 비휘발성 반도체 기억장치로부터 데이터를 독출하는 방법.
  15. 한 셀로부터의 데이터 독출이, 한 셀의 스프릿트게이트에 전위를 인가하고 인접한 다른 셀의 스프릿트게이트에 전위를 인가하지 않음에 의해 상기 인접한 다른 셀로부터 상기 한 셀을 격리함으로써 이루어지는 것을 특징으로 하는, 제 1항의 비휘발성 반도체 기억장치로부터 데이터를 독출하는 방법.
  16. 데이터의 서입이, 부유게이트와 반도체기판 사이 또는 한 셀의 부유게이트와 불순물확산층 사이에 흐르는 FN 터널전류를 이용함으로써 이루어지는 것을 특징으로 하는, 제 1항의 비휘발성 반도체 기억장치에 데이터를 서입하는 방법.
  17. 제 16항의 방법에 의해 데이터를 서입한 후에. 데이터가 부유게이트와 반도체기판 사이 또는 선택된 원하는 셀의 부유게이트와 불순물확산층 사이에 흐르는 FN 터널전류를 이용함으로써 소거되는 것을 것을 특징으로 하는, 비휘발성 반도체기억장치로부터 데이터를 소거하는 방법.
  18. 한 셀로의 데이터 서입이, 한 셀의 불순물확산층에 소정의 전위를 인가하고, 다른 셀의 불순물확산층을 접지함에 의해 전류를 흐르게 하고, 또한 스프릿트게이트에 제 1 전류를 인가하여 스프릿트게이트와 대향하는 채널영역을 약반전상태로 하여 스프릿트게이트의 단부로부터 열전자를 주사함으로써 이루어지는 것을 특징으로 하는, 제 1항의 비휘발성 반도체 기억장치에 데이터를 서입하는 방법.
  19. 제 18항의 방법에 의해 데이터를 서입한 후에, 데이터가 부유게이트와 반도체 기판 사이 또는 선택된 원하는 셀의 부유게이트와 불순물확산층 사이에 흐르는 FN 터널전류를 이용함으로써 소거되는 것을 것을 특징으로 하는 비휘발성 반도체 기억장치로부터 데이터를 소거하는 방법.
  20. 한 셀로의 데이터 서입이, 한 셀의 불순물확산층에 소정의 전위를 인가하고, 다른 셀의 불순물확산층을 접지함에 의해 전류를 흐르게 하고, 또한 스프릿트게이트에 제 2 전류를 인가하여 스프릿트게이트와 대향하는 채널영역을 약반전상태로 하여 스프릿트게이트의 단부로부터 열전자를 주사함으로써 이루어지는 것을 특징으로 하는, 제 1항의 비휘발성 반도체 기억장치에 데이터를 서입하는 방법.
  21. 제 20항의 방법에 의해 데이터를 서입한 후에, 데이터가 부유게이트와 반도체기판 사이 또는 선택된 원하는 셀의 부유게이트와 불순물확산층 사이에 흐르는 FN 터널전류를 이용함으로써 소거되는 것을 특징으로 하는, 비휘발성 반도체 기억장치로부터 데이터를 소거하는 방법.
  22. (a1) 반도체기판상에 적어도 2개의 셀을 형성하기 위하여, 적어도 2개의 부유게이트를, 제 1 절연막을 개재하여, 채널방향으로 그들간에 소정의 간격을 두고 형성하는 단계;
    (b1) 반도체기판상에서, 각각의 부유게이트의 일측에, 채널방향으로, 제 2 절연막을 개재하여 2개의 스프릿트게이트를 형성하는 단계;
    (c1) 한 셀의 부유게이트 및 인접한 다른 셀의 스프릿트게이트와의 사이의 반도체기판 표면층에 불순물확산층을 형성함으로써, 그 불순물확산층이 한 셀의 부유게이트 및 인접한 다른 셀의 스프릿트게이트의 쌍방과 용량결합되도록 하는 단계; 및
    (d1) 각각의 부유게이트상에 제 3 절연막을 개재하여 제어게이트를 형성하는 단계를 포함하는, 비휘발성 반도체 기억장치의 제조방법.
  23. 제 22항에 있어서, 단계(c1)에서 불순물확산층의 형성과 동시에, 한 셀의 부유게이트와 스프릿트게이트 사이의 반도체기판 표면층에 부유불순물확산층을 형성함으로써, 상기 부유불순물확산층이 상기 한 셀의 부유게이트와 스프릿트게이트의 쌍방과 용량결합되도록 하는 것을 특징으로 하는, 비휘발성 반도체 기억장치의 제조방법.
  24. 제 22항에 있어서, 부유게이트는 2개의 도전층으로 이루어진 적층구조이고, 상기 부유게이트가 다음 단계로 형성되는 것을 특징으로 하는 방법:
    제 1 전도층을 형성하는 단계;
    적어도 제 1 전도층상에 전도성물질을 퇴적하는 단계;
    상기 전도성물질층상에 원하는 형태의 질화물막을 형성하고, 상기 질화물막의 측벽상에 측벽 스페이서를 형성하는 단계; 및
    질화물막 및 측벽 스페이서를 마스크로서 이용하여 전도성물질을 에칭함으로써 제 2 전도층을 자기정합적으로 형성하는 단계.
  25. 제 22항에 있어서, 부유게이트는 2개의 전도층으로 이루어진 적층구조이고, 상기 부유게이트가 다음 단계로 형성되는 것을 특징으로 하는 방법:
    제 1 전도성물질층, 산화물막 및 질화물막을 순차적으로 형성하고, 마스크를 이용하여 그들을 원하는 형태로 에칭하여 제 1 전도층을 형성하는 단계;
    제 1 전도층에 형성된 스페이스내에 절연막을 매립하고, 산화물막 및 질화물막을 제거하는 단계; 및
    산화물막 및 질화물막이 제거된 일부분에 전도성물질을 매립하여 제 2전도층을 자기정합적으로 형성하는 단계를 통해 형성하는 방법;
    상기 전도성물질층상에 원하는 형태의 질화물막을 형성하고, 상기 질화물막의 측벽상에 측벽 스페이서를 형성하는 단계; 및
    질화물막 및 측벽 스페이서를 마스크로서 이용하여 전도성물질을 에칭함으로써 제 2 전도층을 자기정합적으로 형성하는 단계.
  26. (a2) 반도체기판상에 적어도 2개의 셀을 형성하기 위하여, 적어도 2개의 부유게이트를, 제 1 절연막을 개재하여, 채널방향으로 그들간에 소정의 간격을 두고 형성하는 단계;
    (b2) 부유게이트를 마스크로서 이용하거나 또는 부유게이트상에 형성된 마스크를 이용하여 불순물을 비스듬한 방향으로부터 이온주입함으로써, 각각의 부유게이트의 일측의 반도체기판 표면층에 불순물확산층을 형성하는 단계;
    (c2) 각각의 부유게이트를 마스크로서 이용하거나 또는 부유게이트상에 형성된 마스크를 이용하여, 불순물확산층의 일부를 포함하는 반도체기판에 2개의 트렌치를 형성하는 단계;
    (d2) 트렌치의 측면 및 저면에 제2절연막을 형성하는 단계;
    (e2) 트렌치를 전도성물질로 매립함으로써 스프릿트게이트 2개를 형성하는 단계; 및
    (f2) 각각의 부유게이트상에 제 3절연막을 개재하여 제어게이트를 형성하는 단계를 포함하는, 비휘발성 반도체 기억장치의 제조방법.
  27. 제 26항에 있어서, 트렌치는 부유게이트를 마스크로서 이용하여 자기정합적으로 형성되는 방법.
  28. 제 26항에 있어서, 스프릿트게이트는 부유게이트를 마스크로서 이용하여 자기정합적으로 형성되는 방법.
  29. 제 26항에 있어서, 단계 (f2)는, 트렌치에 매립된 전도성 물질을 소정의 두께만큼 제거하여 스프릿트게이트를 제공하는 단계 및 전도성물질이 제거된 일부분에 절연막을 매립하여 상기 스프릿트게이트의 상부 표면을 덮는 단계를 포함하는 방법.
  30. 제 26항에 있어서, 부유게이트의 표면레벨이 스프릿트게이트상의 절연막의 표면레벨과 거의 같고 또한 상기 절연막이 부유게이트와 겹쳐지지 않는 방법.
  31. 제 26항에 있어서, 스프릿트게이트의 표면레벨이 반도체기판의 표면레벨보다 낮은 방법.
  32. 제26항에 있어서, 부유게이트는 2개의 전도층으로 이루어진 적층구조이고, 상기 부유게이트가 다음 단계로 형성되는 것을 특징으로 하는 방법:
    제1전도층을 형성하는 단계;
    적어도 제1전도층상에 전도성물질을 퇴적하는 단계;
    상기 전도성물질층상에 원하는 형태의 질화물막을 형성하고, 상기 질화물막의 측벽상에 측벽 스페이서를 형성하는 단계; 및
    질화물막 및 측벽 스페이서를 마이크로서 이용하여 전도성물질을 에칭함으로써 제 2전도층을 자기정합적으로 형성하는 단계.
  33. 제26항에 있어서, 부유게이트는 2개의 전도층으로 이루어진 적층구조이고, 상기 부유게이트가 다음 단계로 형성되는 것을 특징으로 하는 방법:
    제1전도성물질층, 산화물막 및 질화물막을 순차적으로 형성하고, 마스크를 이용하여 그들을 원하는 형태로 에칭하여 제1전도층을 형성하는 단계;
    제1전도층에 형성된 스페이스내에 절연막을 매립하고, 산화물막 및 질화물막을 제거하는 단계; 및
    산화물막 및 질화물막이 제거된 일부분에 전도성물질을 매립하여 제 2전도층을 자기정합적으로 형성하는 단계.
  34. (a2) 반도체기판상에 적어도 2개의 셀을 형성하기 위하여, 적어도 2개의 부유게이트를, 제1절연막을 개재하여, 채널방향으로 그들간에 소정의 간격을 두고 형성하는 단계;
    (b2) 부유게이트를 마스크로서 이용하거나 또는 부유게이트상에 형성된 마스크를 이용하여, 불순물을 비스듬한 방향으로부터 이온주입함으로써, 각각의 부유게이트의 일측의 반도체기판 표면층에 불순물확산층을 형성하는 단계;
    (c2) ' 각각의 부유게이트의 측벽상에 측벽 스페이서를 형성하고, 또한 부유게이트 및 측벽 스페이서를 마스크로서 이용하여, 불순물확산층의 일부를 포함하는 반도체기판에 2개의 트렌치를 형성하는 단계;
    (d2) 트렌치의 측변 및 저면에 제2절연막을 형성하는 단계;
    (e2) 트렌치를 전도성물질로 매립함으로써 스프릿트게이트 2개를 형성하는 단계; 및
    (f2) 각각의 부유게이트상에 제3절연막을 개재하여 제어게이트를 형성하는 단계를 포함하는, 비휘발성 반도체 기억장치의 제조방법.
  35. 제34항에 있어서, 트렌치는 부유게이트 및 측벽 스페이서를 마스크로서 이용하여 자기정합적으로 형성되는 방법.
  36. 제 35항에 있어서, 스프릿트게이트는 부유게이트 및 측벽 스페이서를 마스크로서 이용하여 자기정합적으로 형성되는 방법.
  37. 제35항에 있어서, 단계 (f2)는, 트렌치에 매립된 전도성물질을 소정의 두께만큼 제거하여 스프릿트게이트를 제공하는 단계 및 전도성물질이 제거된 일부분에 절연막을 매립하여 상기 스프릿트게이트의 상부 표면을 덮는 단계를 포함하는 방법.
  38. 제35항에 있어서, 부유게이트의 표면레벨이 스프릿트게이트상의 절연막의 표면레벨과 거의 같고 또한 상기 절연막이 부유게이트와 겹쳐지지 않는 방법.
  39. 제35항에 있어서, 스프릿트게이트의 표면레벨이 반도체기판의 표면레벨보다 낮은 방법.
  40. 제35항에 있어서, 부유게이트는 2개의 전도층으로 이루어진 층구조를 포함하고, 상기 부유게이트가 다음 단계로 형성되는 것을 특징으로 하는 방법:
    제1전도층을 형성하는 단계;
    적어도 제1전도층상에 전도성물질을 퇴적하는 단계;
    상기 전도성물질층상에 원하는 형태의 질화물막을 형성하고, 상기 질화물막의 측벽상에 측벽 스페이서를 형성하는 단계; 및
    질화물막 및 측벽 스페이서를 마스크로서 이용하여 전도성물질을 에칭함으로써 제2전도층을 자기정합적으로 형성하는 단계.
  41. 제35항에 있어서, 부유게이트는 2개의 전도층으로 이루어진 적층구조이고, 상기 부유게이트가 다음 단계로 형성되는 것을 특징으로 하는 방법:
    제1전도성물질층, 산화물막 및 질화물막을 순차적으로 형성하고, 마스크를 이용하여 그들을 원하는 형태로 에칭하여 제1전도층을 형성하는 단계;
    제1전도층에 형성된 스페이스내에 절연막을 매립하고, 산화물막 및 질화물막을 제거하는 단계; 및
    산화물막 및 질화물막이 제거된 일부분에 전도성물질을 매립하여 제2전도층을 자기정합적으로 형성하는 단계.
  42. (a2) 반도체기판상에 적어도 2개의 셀을 형성하기 위하여, 적어도 2개의 부유게이트를, 제1절연막을 개재하여, 채널방향으로 그들간에 소정의 간격을 두고 형성하는 단계;
    (b2) '' 부유게이트를 마스크로서 이용하거나 또는 부유게이트상에 형성된 마스크를 이용하여, 적어도 부유게이트 사이의 영역에 이온을 주입하고 어닐링하는 단계;
    (c2) '' 각각의 부유게이트의 측벽상에 측벽 스페이서를 형성하고, 또한 부유게이트 및 측벽 스페이서를 마스크로서 이용하여, 2개의 트렌치를 형성함으로써, 각각의 측벽 스페이서의 아래의 반도체기판 표면층에 부유불순물확산층 및 불순물확산층을 제공하는 단계;
    (d2) 트렌치의 측면 및 저면에 제2절연막을 형성하는 단계;
    (e2) 트렌치를 전도성물질로 매립함으로써 스프릿트게이트 2개를 형성하는 단계; 및
    (f2) 각각의 부유게이트상에 제3절연막을 개재하여 제어게이트를 형성하는 단계를 포함하는, 비휘발성 반도체 기억장치의 제조방법.
  43. 제42항에 있어서, 트렌치는 부유게이트 및 측벽 스페이서를 마스크로서 이용하여 자기정합적으로 형성되는 방법.
  44. 제42항에 있어서, 스프릿트게이트는 부유게이트 및 측벽 스페이서를 마스크로서 이용하여 자기정합적으로 형성되는 방법.
  45. 제42항에 있어서, 단계 (f2)는, 트렌치에 매립된 전도성물질을 소정의 두께만큼 제거하여 스프릿트게이트를 제공하는 단계 및 전도성물질이 제거된 일부분에 절연막을 매립하여 상기 스프릿트게이트의 상부 표면을 덮는 단계를 포함하는 방법.
  46. 제42항에 있어서, 부유게이트의 표면레벨이 스프릿트게이트상의 절연막의 표면레벨과 거의 같고 또한 상기 절연막이 부유게이트와 겹쳐지지 않는 방법.
  47. 제42항에 있어서, 스프릿트게이트이 표면레벨이 반도체기판의 표면레벨보다 낮은 방법.
  48. 제 42항에 있어서, 부유게이트는 2개의 전도층으로 이루어진 적층구조이고, 상기 부유게이트가 다음 단계로 형성되는 것을 특징으로 하는 방법:
    제1전도층을 형성하는 단계;
    적어도 제1전도층상에 전도성물질을 퇴적하는 단계;
    상기 전도성물질층상에 원하는 형태의 질화물막을 형성하고, 상기 질화물막의 측벽상에 측벽 스페이서를 형성하는 단계; 및
    질화물막 및 측벽 스페이서를 마스크로서 이용하여 전도성물질을 에칭함으로써 제2전도층을 자기정합적으로 형성하는 단계.
  49. 제 42항에 있어서, 부유게이트는 2개의 전도층으로 이루어진 적층구조이고, 상기 부유게이트가 다음 단계로 형성되는 것을 특징으로 하는 방법:
    제1전도성물질층, 산화물막 및 질화물막을 순차적으로 형성하고, 마스크를 이용하여 그들을 원하는 형태로 에칭하여 제1전도층을 형성하는 단계;
    제1전도층에 형성된 스페이스내에 절연막을 매립하고, 산화물막 및 질화물막을 제거하는 단계; 및
    산화물막 및 질화물막이 제거된 일부분에 전도성물질을 매립하여 제2전도층을 자기정합적으로 형성되는 단계.
  50. (a2) 반도체기판상에 적어도 2개의 셀을 형성하기 위하여, 적어도 2개의 부유게이트를, 제1절연막을 개재하여, 채널방향으로 그들간에 소정의 간격을 두고 형성하는 단계;
    (b2) ''' 부유게이트를 마스크로서 이용하거나 또는 부유게이트상에 형성된 마스크를 이용하여, 적어도 부유게이트 사이의 영역에 이온을 주입하고 어닐링하는단계;
    (c2) '' 적어도 부유게이트의 2개의 트렌치를 형성함으로써, 트렌치의 측면을 따라 연장된 부유게이트이 단부 아래로, 부유불순물확산층 및 불순물확산층을 각각 제공하는 단계;
    (d2) 트렌치의 측면 및 저면에 제2절연막을 형성하는 단계;
    (e2) 트렌치를 전도성물질로 매립함으로써 스프릿트게이트 2개를 형성하는 단계; 및
    (f2) 각각의 부유게이트상에 제3절연막을 개재하여 제어게이트를 형성하는 단계를 포함하는, 비휘발성 반도체 기억장치의 제조방법.
  51. 제50항에 있어서, 트렌치는 부유게이트를 마스크로서 이용하여 자기정합적으로 형성되는 방법.
  52. 제50항에 있어서, 스프릿트게이트는 부유게이트를 마스크로서 이용하여 자기정합적으로 형성되는 방법.
  53. 제50항에 있어서, 단계(f2)는, 트렌치에 매립된 전도성물질을 소정의 두께만큼 제거하여 스프릿트게이트를 제공하는 단계 및 전도성물질이 제거된 일부분에 절연막을 매립하여 상기 스프릿트게이트의 상부 표면을 덮는 단계를 포함하는 방법.
  54. 제50항에 있어서, 부유게이트의 표면레벨이 스프릿트게이트상의 절연막의 표면레벨과 거의 같고 또한 상기 절연막이 부유게이트와 겹쳐지지 않는 방법.
  55. 제50항에 있어서, 스프릿트게이트의 표면레벨이 반도체기판의 표면레벨보다 낮은 방법.
  56. 제50항에 있어서, 부유게이트는 2개의 전도층으로 이루어진 적층구조이고, 상기 부유게이트가 다음 단계로 형성되는 것을 특징으로 하는 방법:
    제1전도층을 형성하는 단계;
    적어도 제1전도층상에 전도성물질을 퇴적하는 단계;
    상기 전도성물질층상에 원하는 형태의 질화물막을 형성하고, 상기 질화물막의 측벽상에 측벽 스페이서를 형성하는 단계; 및
    질화물막 및 측벽 스페이서를 마이크로서 이용하여 전도성물질을 에칭함으로써 제 2전도층을 자기정합적으로 형성하는 단계.
  57. 제50항에 있어서, 부유게이트는 2개의 전도층으로 이루어진 적층구조이고, 상기 부유게이트가 다음 단계로 형성되는 것을 특징으로 하는 방법:
    제1전도성 물질층, 산화물막 및 질화물막을 순차적으로 형성하고, 마스크를 이용하여 그들을 원하는 형태로 에칭하여 제1전도층을 형성하는 단계;
    제1전도층에 형성된 스페이스내에 절연막을 매립하고, 산화물막 및 질화물막을 제거하는 단계; 및
    산화물막 및 질화물막이 제거된 일부분에 전도성물질을 매립하여 제2전도층을 자기정합적으로 형성하는 단계.
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