JPH09162374A

JPH09162374A - 不揮発性メモリの製造方法

Info

Publication number: JPH09162374A
Application number: JP7319174A
Authority: JP
Inventors: Yoshimitsu Yamauchi; 祥光山内
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-12-07
Filing date: 1995-12-07
Publication date: 1997-06-20
Anticipated expiration: 2015-12-07
Also published as: JP3630484B2

Abstract

(57)【要約】（修正有）【課題】ＢＬ上の自己整合的酸化膜によりセル微細化
が図れる。【解決手段】半導体基板上に形成されたＴＮ酸化膜、
ＦＧ、絶縁膜、ＣＧ及びＳ／Ｄ領域からなるメモリセル
がマトリックス状に形成され、前記各セルのＣＧがＸ方
向に接続され、前記各セルのＳ／Ｄ領域がＹ方向に不純
物拡散層からなるビットラインによって接続される不揮
発性メモリを製造するに際して、基板上にＳ／Ｄ領域及
びＹ方向に延びる不純物拡散層を形成し、続いて該不純
物拡散層に対して自己整合的に酸化膜を形成し、前記基
板の不純物拡散層間にＴＮ酸化膜を形成し、前記酸化膜
上の一部を覆い、かつＴＮ酸化膜上に第１ゲート層を形
成し、得られた基板上全面に絶縁膜を介して第２ゲート
層を堆積し、所望の形状を有するマスクを用いて前記第
２ゲート層、絶縁膜及び第１ゲート層を順次エッチング
し、ＣＧ及びＦＧを形成する不揮発性メモリの製造方
法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｆ−Ｎトンネル電
流によって、書き込み及び消去を行なう不揮発性半導体
メモリ、特に、仮想接地方式を採用したフラッシュメモ
リの製造方法に関するものである。

【０００２】

【従来の技術】従来のフラッシュメモリにおいて、ホッ
トエレクトロン注入によって書き込みを行うメモリセル
について図９に基づいて以下に説明する。

【０００３】図９はホットエレクトロン注入よって書き
込みを行うメモリセルの断面図であり、図１０は図９の
メモリセルアレイの等価回路図である。なお、図１０に
おいて、ＷＬ１、ＷＬ２はワードライン、ＢＬ１〜ＢＬ
４はビットライン、Ｃ５１〜Ｃ５３、Ｃ６１〜Ｃ６３は
メモリセルを示す。

【０００４】図９において、半導体基板２１上にトンネ
ル絶縁膜２３を介して浮遊ゲート２５が形成され、浮遊
ゲート２５の両端にソース拡散層２９／ドレイン拡散層
３０が形成されている。また、浮遊ゲート２５上を覆っ
て、ＯＮＯ（ＳｉＯ₂／ＳｉＮ／ＳｉＯ₂）膜２６、制御
ゲート２７が配置されている。また、Ｘ方向に隣接する
全てのメモリセルにおいて、制御ゲート２７は、電気的
に接続されており、各メモリセルのソース拡散層２９／
ドレイン拡散層３０は、Ｘ方向に隣接するメモリセルの
ソース拡散層２９／ドレイン拡散層３０と共有されてい
る。

【０００５】更に、ビットライン（図１０においてはＢ
Ｌ１〜ＢＬ４）は、Ｘ方向と直交するＹ方向に延び、Ｙ
方向に並ぶメモリセルのソース拡散層２９及びドレイン
拡散層３０と接続している。各ビットラインは、選択す
るメモリセルによって、ソース配線として働いたり、ド
レイン配線として働くことになる。このように、ソース
配線及びドレイン配線が固定されず、ソース配線（接地
線）とドレイン線とが適宜入れ代わる方式を仮想接地方
式という。

【０００６】この仮想接地方式のメモリセルアレイで
は、Ｘ方向に隣接するメモリセルにおいて、一方のメモ
リセルのソース拡散層２９と他方のメモリセルのドレイ
ン拡散層３０が１つの不純物拡散層からなるため、Ｘ方
向に並ぶメモリセル毎にソース拡散層２９とドレイン拡
散層３０とを分離する必要がなく、更にビットライン
を、ソース拡散層２９及びドレイン拡散層３０となる不
純物拡散層間で不純物拡散層によって接続する拡散配線
を利用して形成することができるため、各メモリセルに
接続するビットライン用のコンタクト領域を形成する必
要もなく、高集積化が可能である。

【０００７】図９及び図１０で示されるメモリの書き込
み方法は、書き込みを行うメモリセル（以下、「選択セ
ル」とする。）と接続するワードラインに高電圧を印加
し、選択セルに接続する一方のビットラインに所定の電
圧を、他方のビットラインに０Ｖをそれぞれ印加して、
チャネル領域で発生したホットエレクロンを浮遊ゲート
に注入することにより行われる。このとき、書き込みを
行わないメモリセル（以下、「非選択セル」とする。）
が接続する２つのビットラインには、両者が同じ電圧と
なるように電圧が印加される。

【０００８】また、消去方法は、ワードラインに負の電
圧を印加し、全てのビットライン又は一部のビットライ
ンに所定の正の電圧を印加し、Ｆ−Ｎトンネル電流を流
すことで、複数のメモリセル（ブロック内の全てのメモ
リセル）を一括に消去できる。

【０００９】更に、読み出し方法は、選択セルが接続す
るワードラインに電圧を印加し、選択セルに接続する一
方のビットラインに所定の電圧を、他方のビットライン
に０Ｖをそれぞれ印加して、ビットライン間に流れる電
流を検出する。また、非選択セルが接続する２つのビッ
トラインには、両者が同じ電圧となるように電圧が印加
される。

【００１０】一方、駆動電圧を低電圧で単一電源化を図
るためには、書き込み電流を低減しなければならない。
上記のようなホットエレクトロン注入による書き込み方
法によれば、書き込み時は１ｍＡ程度の電流が流れる
が、Ｆ−Ｎトンネル電流による書き込み方法では書き込
み電流が１ｎＡ程度と低減することができるため、単一
電源化に適している。

【００１１】以下に、Ｆ−Ｎトンネル電流によって書き
込み及び消去を行うメモリセルについて図１１及び図１
２に基づいて以下に説明する。図１１はＦ−Ｎトンネル
電流によって書き込み・消去を行うメモリセルの断面図
であり、図１２は図１１のメモリセルアレイの等価回路
図である。なお、図１２において、ＷＬ１、ＷＬ２はワ
ードライン、ＢＬ１〜ＢＬ６はビットライン、Ｃ７１〜
Ｃ７３、Ｃ８１〜Ｃ８３はメモリセルを示す。図１１に
示したメモリセルは、Ｘ方向に隣接するメモリセルとの
間に素子分離膜３２を形成して、各セル毎にソース拡散
層２９又はドレイン拡散層３０を分離した以外は基本的
に図９のメモリセルの構成と同様である。このメモリセ
ルにおいて、書き込みは、ワードラインに負の電圧を印
加してドレインへ正の電圧を印加することで浮遊ゲート
とドレインとの間でトンネル電流を流し、電子を浮遊ゲ
ートから引き抜くことにより行われ、消去はワードライ
ンに正の高電圧を、ソース拡散層２９及びドレイン拡散
層３０に０Ｖを印加して、ワードラインに接続される全
メモリセルの浮遊ゲートに電子を注入することで行われ
る。

【００１２】つまり、このメモリセルにおいては、図１
０に示すようなメモリセルアレイを構成すると、Ｆ−Ｎ
トンネル電流による書き込みがトンネル絶縁膜２３に印
加される電界によって行われるので、一つのワードライ
ンと一つのビットラインとで選ばれる選択セルだけでは
なく、同一のワードラインに接続され、且つ、隣接して
ドレイン拡散層３０を共有する非選択セルにも書き込み
が行われてしまう。従って、Ｘ方向に隣接するメモリセ
ル間において、図１１及び図１２に示すように各ビット
ラインを分離する必要があり、よってビットラインＢＬ
１〜ＢＬ６は固定され、仮想接地方式が使用できず、微
細化の妨げになる。

【００１３】なお、図１１に示したメモリセルアレイに
おいて、Ｘ方向に隣接す２つのメモリセルのソース拡散
層２９を共有するメモリセルもあるが（図１３の等価回
路参照）、この場合でも上記と同様の問題がある。な
お、図１３においてＳＬ１及び２はソース配線を示す。

【００１４】そこで、本出願人は、先にＦ−Ｎトンネル
電流による書き込みを行うメモリセルアレイを仮想接地
方式として構成するものとして図８（ａ）〜（ｃ）に示
すような非対称コンタクトレスフラッシュメモリのセル
アレイを提案している。つまり、図８（ａ）〜（ｃ）に
おいては、半導体基板４１上に浮遊ゲート４５、この浮
遊ゲート４５上に制御ゲート４７を有し、半導体基板４
１と浮遊ゲート４５との間にトンネル領域４３を有して
メモリセルが構成されており、このメモリセルがマトリ
クス状に配設されている。また、Ｘ方向に隣接する全て
のメモリセルの制御ゲート４７が接続されてワードライ
ンとして配設され、且つ、Ｘ方向に隣接するメモリセル
間では、一方のメモリセルのドレイン拡散層と他方のメ
モリセルのソース拡散層とが接続されて一体化したソー
ス／ドレイン拡散層４２が形成されている。さらにＸ方
向に対して垂直のＹ方向に隣接する全ての上記メモリセ
ルのソース／ドレイン拡散層４２が接続されてビットラ
インとして配設されている。また、上記各メモリセルの
ソース拡散層４２ａ及びドレイン拡散層４２ｂの不純物
濃度の差は、上記各メモリセルのドレイン拡散層４２ｂ
と浮遊ゲート４５との間でトンネル現象を生じさせる電
圧で、各メモリセルのソース拡散層４２ａと浮遊ゲート
４５との間でトンネル現象が生じないように設定されて
いる。

【００１５】

【発明が解決しようとする課題】しかし、図８（ａ）〜
（ｃ）に示した非対称コンタクトレスフラッシュメモリ
は、図８（ａ）のＡ−Ａ′線方向において、ビットライン
拡散層は、まず、活性領域を規定するマスク４２で規定
され、その後浮遊ゲート４５をマスクとしてビットライ
ンとなる領域への砒素イオン注入を行うことにより形成
される。そのため、ミスアライメントマージンＭが必要
となり、その結果生じる余分な領域だけビットライン幅
が狭くなる。Ｂ−Ｂ′線方向においては、浮遊ゲート−基板間に比
較して、浮遊ゲート−制御ゲート間のカップリング容量
を大きくするために浮遊ゲート−制御ゲート間対向面積
の方がより大きくなるよう、浮遊ゲートのフィールド上
へのはみだしＮ（ＦＧ−ウィング）が必要である。その
ため、セルサイズの縮小が困難である。なお、図９に示
した仮想接地方式フラッシュメモリにおいても、上記と
同様の問題が生じる。

【００１６】

【課題を解決するための手段】本発明によれば、半導体
基板上に形成されたトンネル酸化膜、浮遊ゲート、絶縁
膜及び制御ゲート及び半導体基板内に形成されたソース
／ドレイン領域から構成されるメモリセルがマトリック
ス状に形成され、前記各メモリセルの制御ゲートがＸ方
向において接続されており、前記各メモリセルのソース
／ドレイン領域がＹ方向において不純物拡散層からなる
ビットラインによって接続されている不揮発性メモリを
製造するに際して、(i) 半導体基板上に、ソース／ドレ
イン領域を形成するとともにＹ方向に延びる不純物拡散
層を形成し、続いて該不純物拡散層に対して自己整合的
に酸化膜を形成し、(ii)前記半導体基板の不純物拡散層
間にトンネル酸化膜を形成し、前記酸化膜上の一部を覆
うとともにトンネル酸化膜上に第１ゲート層を形成し、
(iii) 得られた半導体基板上全面に絶縁膜を介して第２
ゲート層を堆積し、所望の形状を有するマスクを用いて
前記第２ゲート層、絶縁膜及び第１ゲート層を順次エッ
チングし、制御ゲート及び浮遊ゲートを形成することか
らなる不揮発性メモリの製造方法が提供される。

【００１７】

【発明の実施の形態】本発明の不揮発性メモリの製造方
法における不揮発性メモリは、半導体基板上に形成され
たトンネル酸化膜、浮遊ゲート、絶縁膜及び制御ゲート
及び半導体基板内に形成されたソース／ドレイン領域か
ら構成されるメモリセルがマトリックス状に形成されて
いる。また、この不揮発性メモリにおいては、各メモリ
セルの制御ゲートがＸ方向において接続されている。さ
らに、各メモリセルのソース／ドレイン領域は、Ｘ方向
に隣接するメモリセルと共有されており、かつＹ方向に
おいて不純物拡散層からなるビットラインによって接続
されている。また、１つのメモリセル内においてはドレ
イン領域の不純物濃度がソース領域の不純物濃度よりも
高く設定されている。隣接するメモリセル間で共有する
ソース／ドレイン領域においては、１つのソース／ドレ
イン領域内で、一方のメモリセルのソース領域及び他方
のメモリセルのドレイン領域に対応して濃度差を有して
いる。

【００１８】かかる不揮発性メモリを製造する方法にお
いて、工程(i) で、まず半導体基板内にソース／ドレイ
ン領域とともに、Ｙ方向に延びる不純物拡散層を形成す
る。これらを形成する方法としては、所望の形状を有す
るレジストパターン等を形成し、これをマスクとして用
いてイオン注入により形成することができる。しかし、
後工程でのソース／ドレイン領域及びビットラインとな
る不純物拡散層上に形成される酸化膜（以下「ビットラ
イン上酸化膜」と称する）の形成を考慮して、まず、少なくともＳｉＯ₂膜／ＳｉＮ膜からなる積層
絶縁膜を形成し、この積層絶縁膜をマスクとして半導体
基板と異なる導電型のイオンを低濃度となるように注入
して、ソース／ドレイン領域及びビットラインとなる不
純物拡散層を形成することが好ましい。なお、この際、
不純物拡散層形成領域には、膜厚１５〜２０ｎｍ程度の
薄いＳｉＯ₂膜を存在させ、このＳｉＯ₂膜を介してイ
オン注入することが好ましい。また、積層絶縁膜を構成
するＳｉＯ₂膜は膜厚１５〜２０ｎｍ程度、ＳｉＮ膜は
１００〜２００ｎｍ程度が好ましい。なお、積層絶縁膜
の他に、さらにその上にレジスト等のマスクを形成して
もよい。イオン注入は、３〜５×１０¹³ｉｏｎｓ／ｃｍ
²程度のドーズで、注入飛程が半導体基板表面に達する
程度の注入エネルギーで行うことが好ましい。

【００１９】次いで、上記積層絶縁膜の上にさらに別
のマスクを形成し、このマスクを用いて、半導体基板と
異なる導電型のイオンをドレイン領域でのみ高濃度とな
るように注入する。この際のイオン注入は、３〜５×１
０¹⁵ｉｏｎｓ／ｃｍ²程度のドーズで、注入飛程が半導
体基板表面に達する程度の注入エネルギーで行うことが
好ましい。なお、上記におけるマスク形成を省略し、
イオン注入を行う場合に、一方向からの斜めイオン注入
を行うことにより、ドレイン領域でのみ高濃度となるよ
うにイオン注入できる。これらのイオン注入により、上
述したように、濃度差を有するソース／ドレイン領域及
び、これらソース／ドレイン領域に接続されてビットラ
インとなる不純物拡散層を形成することができる。

【００２０】なお、におけるイオン注入を行った場合
には、さらに、ビットラインとなる不純物拡散層の抵抗
を下げるために、ソース領域にイオン注入されないよう
に、積層絶縁膜に、さらにＳｉＯ₂膜等からなるサイド
ウォールスペーサを形成し、これらを積層絶縁膜及びサ
イドウォールスペーサをマスクとしてイオン注入するこ
とが好ましい。この際のイオン注入は、０．５〜１×１
０¹⁵ｉｏｎｓ／ｃｍ²程度のドーズで行うことが好まし
い。

【００２１】次いで、得られた不純物拡散層に対して自
己整合的にビットライン上酸化膜を形成する。この際の
自己整合的とは、ほぼ不純物拡散層上にビットライン上
酸化膜が形成されることであり、先の工程で不純物拡散
層を形成するためのマスクとしてＳｉＮ膜を用いた場合
には、公知の選択酸化法により、容易に膜厚５０〜１０
０ｎｍ程度のビットライン上酸化膜を形成することがで
きる。

【００２２】工程(ii)において、半導体基板の不純物拡
散層間、つまりチャネル領域となる領域に膜厚７〜８ｎ
ｍ程度のトンネル酸化膜を形成する。次いで、得られた
半導体基板上全面に、膜厚１００〜２００ｎｍ程度のポ
リシリコンを積層し、このポリシリコンを、ビットライ
ン上酸化膜上の一部を覆うとともにトンネル酸化膜上に
配置するようにパターニングして第１ゲート層を形成す
る。

【００２３】工程(iii) では、得られた半導体基板上全
面に絶縁膜を介して第２ゲート層を堆積し、所望の形状
を有するマスクを用いて第２ゲート層、絶縁膜及び第１
ゲート層を順次エッチングし、制御ゲート及び浮遊ゲー
トを形成する。この際の絶縁膜としては、特に限定され
るものではなく、例えばＳｉＯ₂、ＳｉＮの単層膜、又
はこれらの積層膜、例えばＯＮＯ膜（５〜２０ｎｍ／５
〜２０ｎｍ／１〜１０ｎｍ）等が挙げられる。また、第
２ゲート層は、ポリシリコン単層、高融点金属のシリサ
イド単層又は高融点シリサイドとポリシリコンからなる
ポリサイドにより形成することができ、膜厚は、例えば
ポリサイドの場合には１０００ｎｍ程度以上あればよ
い。

【００２４】以下に本発明の具体的な不揮発性メモリの
製造方法について説明する。まず、図２（ａ）及び
（ｂ）に示したように、シリコン基板１上に膜厚１５ｎ
ｍ程度の第１酸化膜２を形成した後に、順次膜厚１００
ｎｍ程度のＳｉＮ膜３、膜厚２０ｎｍ程度の第２酸化膜
４による積層絶縁膜を堆積する。次いでレジストパター
ン５をマスクとして用いて、ビットラインとなる領域上
の積層絶縁膜（３、４）を除去し、５×１０¹³ｉｏｎｓ
／ｃｍ²程度の低濃度の砒素イオン注入をおこない、ソ
ース／ドレイン領域６を形成するとともに、ビットライ
ンとなる不純物拡散層１０ａを形成する。

【００２５】次いで、レジストパターン５を除去したの
ち、図３（ａ）及び（ｂ）に示したように、別のレジス
トパターン７を形成する。このレジストパターン７をマ
スクとして、ドレインとなる領域にのみ３．５×１０¹⁵
ｉｎｏｓ／ｃｍ²程度の高濃度の砒素イオン注入をおこ
ない、ドレイン領域６ａを形成する。

【００２６】続いて、図４（ａ）及び（ｂ）に示したよ
うに、積層絶縁膜（３、４）の側壁に膜幅０．２μｍ程
度のＳｉＯ₂スペーサ８を形成し、その後、ビットライ
ンの抵抗を下げるため、不純物拡散層１０ａに１×１０
¹⁵ｉｎｏｓ／ｃｍ²程度の砒素イオン注入をおこなう。

【００２７】さらに、図５（ａ）及び（ｂ）に示したよ
うに、ＳｉＯ₂スペーサ８及び第２酸化膜４を除去し、
ＳｉＮ膜３をマスクとしてビットラインとなる領域を８
５０℃、４０分間程度熱処理し、膜厚１００ｎｍ程度の
ビットライン上酸化膜を形成する。この際の熱処理で不
純物拡散層１０ａも活性化される。

【００２８】次いで、図６（ａ）及び（ｂ）に示したよ
うに、ＳｉＮ膜３を除去し、膜厚８ｎｍ程度のトンネル
酸化膜１１を形成し、このトンネル酸化膜１１上に第１
ゲート層として第１ポリシリコンを膜厚１５０ｎｍ程度
で形成し、フォトエッチング技術により第１ポリシリコ
ン１２ａをパターニングする。

【００２９】その後、図７（ａ）及び（ｂ）に示したよ
うに、第１ポリシリコン１２ａを含むシリコン基板１上
全面に膜厚５〜２０ｎｍ／５〜２０ｎｍ／１〜１０ｎｍ
程度のＯＮＯ膜１３及び第２ゲート層としてＷＳｉｘ／
第２ポリシリコン１４ａを堆積し、ＳＡＭＯＳエッチ
（ＷＳｉｘ／第２ポリシリコン／ＯＮＯ／第１ポリシリ
コン）によりワードライン（制御ゲート）１４及び浮遊
ゲート１２を形成する。引き続き、ワードライン１４を
マスクとして１×１０¹³ｉｏｎｓ／ｃｍ²程度のボロン
イオンをシリコン基板１に注入し、８５０℃の熱処理を
行い、素子分離用拡散層１５を形成する。

【００３０】このような方法により形成された不揮発性
メモリにおいては、ビットライン上に自己整合的にビッ
トライン上酸化膜を形成し、このビットライン上酸化膜
に浮遊ゲートをオーバーラップさせるので、ビットライ
ンを形成する際のミスアライメントマージンが不要とな
り、ビットライン幅をより大きくでき（図１中、ＢＷ参
照）、Ａ−Ａ′線方向にサイズを増やすことなくカップ
リングレシオを大きくするためＦＧ−ウィングを形成で
きる。また、ＦＧ−ウィングをビットライン上（Ａ−
Ａ′線方向）に形成することにより、フィールド上（Ｂ
−Ｂ′線方向）へのはみだしをなくすことができるた
め、セルサイズの縮小が可能となる。従って、例えば図
８（ａ）に示した不揮発性メモリと比較した場合、本発
明の方法で製造した不揮発性メモリは、Ａ−Ａ′線方向
のサイズは同じで、かつ、Ｂ−Ｂ′線方向においては、
ＦＧ−ウィングが不必要となるため、３３％程度のサイ
ズダウンを実現することができる。また、従来、Ｂ−
Ｂ′線方向にＦＧ−ウィングを形成するため素子分離は
厚い酸化膜による分離（ＬＯＣＯＳ）が必要であった
が、本発明では、ＬＯＣＯＳ分離は必要なく、拡散層に
よる分離が可能となり、分離幅をより狭く、かつ表面を
平坦に形成することができる。

【００３１】

【発明の効果】本発明の不揮発性メモリの製造方法によ
れば、仮想接地方式が採用されたメモリの製造工程にお
いて、ビットライン上に自己整合的にビットライン上酸
化膜を形成することができるため、セルサイズの微細化
を図ることができるとともに、製造工程を簡略化するこ
とができる。また、ビットラインを形成する際に、特定
の構成を有する層間絶縁膜をマスクとして用いる場合に
は容易にビットライン上に自己整合的にビットライン上
酸化膜を形成することができることとなる。

【図面の簡単な説明】

【図１】本発明の不揮発性メモリを示す概略平面図であ
る。

【図２】図１の不揮発性メモリの製造工程を示す（ａ）
Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。

【図３】図１の不揮発性メモリの製造工程を示す（ａ）
Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。

【図４】図１の不揮発性メモリの製造工程を示す（ａ）
Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。

【図５】図１の不揮発性メモリの製造工程を示す（ａ）
Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。

【図６】図１の不揮発性メモリの製造工程を示す（ａ）
Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。

【図７】図１の不揮発性メモリの製造工程を示す（ａ）
Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。

【図８】従来の不揮発性メモリを示す（ａ）概略平面
図、（ｂ）Ａ−Ａ′線断面図、（ｃ）Ｂ−Ｂ′線断面図
である。

【図９】従来のホットエレクトロン注入よって書き込み
を行う仮想接地方式の不揮発性メモリの概略断面図であ
る。

【図１０】図９の不揮発性メモリの等価回路図である。

【図１１】従来のＦ−Ｎトンネル電流によって書き込み
を行う不揮発性メモリの概略断面図である。

【図１２】図１１の不揮発性メモリの等価回路図であ
る。

【図１３】図１１の不揮発性メモリの別の等価回路図で
ある。

【符号の説明】

１シリコン基板（半導体基板）２第１酸化膜３ＳｉＮ膜４第２酸化膜（ＳｉＯ₂膜）５、７レジストパターン６ソース／ドレイン領域６ａドレイン領域８ＳｉＯ₂サイドウォールスペーサ９ビットライン上酸化膜１０ａ不純物拡散層１０ビットライン１１トンネル酸化膜１２浮遊ゲート１２ａ第１ゲート層１３ＯＮＯ膜（絶縁膜）１４制御ゲート１５素子分離用拡散層

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成されたトンネル酸化
膜、浮遊ゲート、絶縁膜及び制御ゲート及び半導体基板
内に形成されたソース／ドレイン領域から構成されるメ
モリセルがマトリックス状に形成され、前記各メモリセ
ルの制御ゲートがＸ方向において接続されており、前記
各メモリセルのソース／ドレイン領域がＹ方向において
不純物拡散層からなるビットラインによって接続されて
いる不揮発性メモリを製造するに際して、 (i) 半導体基板上に、ソース／ドレイン領域を形成する
とともにＹ方向に延びる不純物拡散層を形成し、続いて
該不純物拡散層に対して自己整合的に酸化膜を形成し、 (ii)前記半導体基板の不純物拡散層間にトンネル酸化膜
を形成し、前記酸化膜上の一部を覆うとともにトンネル
酸化膜上に第１ゲート層を形成し、 (iii) 得られた半導体基板上全面に絶縁膜を介して第２
ゲート層を堆積し、所望の形状を有するマスクを用いて
前記第２ゲート層、絶縁膜及び第１ゲート層を順次エッ
チングし、制御ゲート及び浮遊ゲートを形成することか
らなる不揮発性メモリの製造方法。
【請求項２】工程(i) において、半導体基板上に、所
望の形状を有するとともに少なくともＳｉＯ₂膜／Ｓｉ
Ｎ膜からなる積層絶縁膜を形成し、少なくとも該積層絶
縁膜をマスクとして低濃度不純物を注入して不純物拡散
層とともにソース／ドレイン領域を形成し、さらに一方
向からの斜めイオン注入法により又は所望の形状を有す
るマスクを用いてドレイン領域にのみ高濃度不純物を注
入し、続いて前記ＳｉＮ膜をマスクとして前記不純物拡
散層に対して自己整合的に酸化膜を形成する請求項１記
載の不揮発性メモリの製造方法。