JP2003179167A - 不揮発性半導体記憶装置及びその動作方法 - Google Patents
不揮発性半導体記憶装置及びその動作方法Info
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Abstract
(57)【要約】
【課題】 不純物拡散層とメモリセルの浮遊ゲートとの
間のオーバーラップ領域がなく、ゲート長のスケーラビ
リティを大幅に改善し、大容量・低ビットコストの不揮
発性半導体記憶装置を提供すること。 【解決手段】 半導体基板１表面に形成された一対のト
レンチ内にそれぞれ第１絶縁膜６を介して形成された第
１電極８と、トレンチ間であって半導体基板１上に第２
絶縁膜１０を介して形成された第２電極１２と、第２電
極１２上に第３絶縁膜１４を介して形成された第３電極
１５とからなるメモリセルを有する不揮発性半導体記憶
装置。
間のオーバーラップ領域がなく、ゲート長のスケーラビ
リティを大幅に改善し、大容量・低ビットコストの不揮
発性半導体記憶装置を提供すること。 【解決手段】 半導体基板１表面に形成された一対のト
レンチ内にそれぞれ第１絶縁膜６を介して形成された第
１電極８と、トレンチ間であって半導体基板１上に第２
絶縁膜１０を介して形成された第２電極１２と、第２電
極１２上に第３絶縁膜１４を介して形成された第３電極
１５とからなるメモリセルを有する不揮発性半導体記憶
装置。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置及びその動作方法に関し、より詳細には、高集
積可能なコンタクトレス構造セルを有する不揮発性半導
体記憶装置及びその動作方法に関する。
記憶装置及びその動作方法に関し、より詳細には、高集
積可能なコンタクトレス構造セルを有する不揮発性半導
体記憶装置及びその動作方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置のメモリセルサ
イズを縮小する手法として、コンタクトレスアレイがあ
る。このアレイは、ビット線とドレイン拡散層との間の
コンタクトを必要としないため、セルスケーリングが容
易であり、大容量化に適している。例えば、図１５
（ａ）及び（ｂ）に示すようなコンタクトレスのＡＮＤ
構造セルが提案されている（ＩＥＤＭ９２，ｐ９９１〜
９９３（１９９２））。このセルは、半導体基板２１上
であって、高濃度不純物拡散層２２間に形成されたチャ
ネル上にゲート絶縁膜２３を介して浮遊ゲート２４が形
成され、さらに浮遊ゲート２４上に絶縁膜２５を介して
コントロールゲート（ＣＧ）２６が形成された構造を有
しており、高濃度不純物拡散層２２は、ソース/ドレイ
ン領域のみならず、ビット線としても機能している。
イズを縮小する手法として、コンタクトレスアレイがあ
る。このアレイは、ビット線とドレイン拡散層との間の
コンタクトを必要としないため、セルスケーリングが容
易であり、大容量化に適している。例えば、図１５
（ａ）及び（ｂ）に示すようなコンタクトレスのＡＮＤ
構造セルが提案されている（ＩＥＤＭ９２，ｐ９９１〜
９９３（１９９２））。このセルは、半導体基板２１上
であって、高濃度不純物拡散層２２間に形成されたチャ
ネル上にゲート絶縁膜２３を介して浮遊ゲート２４が形
成され、さらに浮遊ゲート２４上に絶縁膜２５を介して
コントロールゲート（ＣＧ）２６が形成された構造を有
しており、高濃度不純物拡散層２２は、ソース/ドレイ
ン領域のみならず、ビット線としても機能している。
【０００３】
【発明が解決しようとする課題】上述したセルでは、高
濃度不純物拡散層２２をビット線としても機能させるた
めに低抵抗化することが必要であり、通常、リン又は砒
素等のイオン種が高濃度に注入され、この高濃度不純物
拡散層２２を活性化するために、７５０℃以上の高温で
熱処理が行われる。
濃度不純物拡散層２２をビット線としても機能させるた
めに低抵抗化することが必要であり、通常、リン又は砒
素等のイオン種が高濃度に注入され、この高濃度不純物
拡散層２２を活性化するために、７５０℃以上の高温で
熱処理が行われる。
【０００４】しかし、この熱処理により不純物が横方向
にも拡散され、図１５（ｂ）に示すように、浮遊ゲート
２４と高濃度不純物拡散層２２とのオーバーラップ長が
増加する。よって、オーバーラップ長のスケーリングが
困難となる。しかも、セルサイズの微細化が進むと、所
謂短チャネル効果を防止するための実効チャネル長Ｌを
確保するには、浮遊ゲート２４と高濃度不純物拡散層２
２とのオーバーラップ長が無視できなくなる。よって、
ゲート長Ｍをスケーリングする場合には、浮遊ゲート２
４と高濃度不純物拡散層２２とのオーバーラップ長のス
ケーリングが、セルの微細化に対して大きな課題となっ
ている。
にも拡散され、図１５（ｂ）に示すように、浮遊ゲート
２４と高濃度不純物拡散層２２とのオーバーラップ長が
増加する。よって、オーバーラップ長のスケーリングが
困難となる。しかも、セルサイズの微細化が進むと、所
謂短チャネル効果を防止するための実効チャネル長Ｌを
確保するには、浮遊ゲート２４と高濃度不純物拡散層２
２とのオーバーラップ長が無視できなくなる。よって、
ゲート長Ｍをスケーリングする場合には、浮遊ゲート２
４と高濃度不純物拡散層２２とのオーバーラップ長のス
ケーリングが、セルの微細化に対して大きな課題となっ
ている。
【０００５】
【課題を解決するための手段】本発明によれば、半導体
基板表面に、形成された一対のトレンチ内にそれぞれ第
１絶縁膜を介して形成された第１電極と、トレンチ間で
あって半導体基板上に、第２絶縁膜を介して形成された
第２電極と、該第２電極上に、第３絶縁膜を介して形成
された第３電極とからなるメモリセルを有する不揮発性
半導体記憶装置が提供される。
基板表面に、形成された一対のトレンチ内にそれぞれ第
１絶縁膜を介して形成された第１電極と、トレンチ間で
あって半導体基板上に、第２絶縁膜を介して形成された
第２電極と、該第２電極上に、第３絶縁膜を介して形成
された第３電極とからなるメモリセルを有する不揮発性
半導体記憶装置が提供される。
【０００６】また、本発明によれば、一対の第１電極の
それぞれに、該第１電極によって構成される選択トラン
ジスタのしきい値より高い電圧を印加して、これら２つ
の選択トランジスタをＯＮ状態にすることによりメモリ
セルの読み出しを行う上記不揮発性半導体記憶装置の読
み出し方法及び一対の第１電極の一方に、該第１電極に
よって構成される選択トランジスタのしきい値より高い
電圧を印加して、該選択トランジスタをＯＮ状態にし、
一対の第１電極の他方に、該第１電極によって構成され
る選択トランジスタのしきい値より低い電圧を印加し
て、該選択トランジスタをＯＦＦ状態にすることにより
メモリセルの書き込みを行う上記不揮発性半導体記憶装
置の書き込み方法が提供される。
それぞれに、該第１電極によって構成される選択トラン
ジスタのしきい値より高い電圧を印加して、これら２つ
の選択トランジスタをＯＮ状態にすることによりメモリ
セルの読み出しを行う上記不揮発性半導体記憶装置の読
み出し方法及び一対の第１電極の一方に、該第１電極に
よって構成される選択トランジスタのしきい値より高い
電圧を印加して、該選択トランジスタをＯＮ状態にし、
一対の第１電極の他方に、該第１電極によって構成され
る選択トランジスタのしきい値より低い電圧を印加し
て、該選択トランジスタをＯＦＦ状態にすることにより
メモリセルの書き込みを行う上記不揮発性半導体記憶装
置の書き込み方法が提供される。
【０００７】さらに、本発明によれば、（１）ソース領
域に接続される選択トランジスタを構成する第１電極
に、該選択トランジスタのしきい値より低い電圧を印加
し、ドレイン領域に所定の電圧を印加し、ドレイン領域
に接続される選択トランジスタを構成する第１電極の全
てに、該選択トランジスタのしきい値より高い電圧を印
加することにより、メモリセルの第２電極直下のチャン
ネル領域をドレイン電圧により充電する第１ステップ
と、（２）非選択メモリセルのドレイン領域に接続され
る選択トランジスタを構成する第１電極に、該選択トラ
ンジスタのしきい値より低い電圧を印加した後に、選択
メモリセルに接続されたドレイン領域を接地し、選択メ
モリセルを構成する第３電極に、高電圧、例えば、選択
メモリセルのしきい値電圧より高い電圧を印加する第２
のステップとにより、書き込み動作を行う不揮発性半導
体記憶装置の書き込み方法が提供される。
域に接続される選択トランジスタを構成する第１電極
に、該選択トランジスタのしきい値より低い電圧を印加
し、ドレイン領域に所定の電圧を印加し、ドレイン領域
に接続される選択トランジスタを構成する第１電極の全
てに、該選択トランジスタのしきい値より高い電圧を印
加することにより、メモリセルの第２電極直下のチャン
ネル領域をドレイン電圧により充電する第１ステップ
と、（２）非選択メモリセルのドレイン領域に接続され
る選択トランジスタを構成する第１電極に、該選択トラ
ンジスタのしきい値より低い電圧を印加した後に、選択
メモリセルに接続されたドレイン領域を接地し、選択メ
モリセルを構成する第３電極に、高電圧、例えば、選択
メモリセルのしきい値電圧より高い電圧を印加する第２
のステップとにより、書き込み動作を行う不揮発性半導
体記憶装置の書き込み方法が提供される。
【０００８】
【発明の実施の形態】本発明の不揮発性半導体記憶装置
は、半導体基板と、第１電極と、第２電極と、第３電極
とからなるメモリセルを１つ又は複数個有してなる。
は、半導体基板と、第１電極と、第２電極と、第３電極
とからなるメモリセルを１つ又は複数個有してなる。
【０００９】半導体基板としては、通常、半導体装置に
使用されるものであれば特に限定されるものではなく、
例えば、シリコン、ゲルマニウム等の元素半導体、Ｇａ
Ａｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体からな
る基板、さらにＳＯＩ基板又は多層ＳＯＩ基板等が挙げ
られる。なかでもシリコン基板が好ましい。この半導体
基板上には、素子分離領域が形成されていることが好ま
しく、さらにトランジスタ、キャパシタ、抵抗等の素
子、層間絶縁膜、これらによる回路、半導体装置等が組
み合わせられて、シングル又はマルチレイヤー構造で形
成されていてもよい。なお、素子分離領域は、ＬＯＣＯ
Ｓ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜に
より形成することができ、なかでも、ＳＴＩ膜による素
子分離領域を有していることが好ましい。第１電極は、
半導体基板表面に形成されたトレンチ内に第１絶縁膜を
介して形成される。トレンチは、例えば、深さ２０００
〜５０００Å程度の深さで形成される。
使用されるものであれば特に限定されるものではなく、
例えば、シリコン、ゲルマニウム等の元素半導体、Ｇａ
Ａｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体からな
る基板、さらにＳＯＩ基板又は多層ＳＯＩ基板等が挙げ
られる。なかでもシリコン基板が好ましい。この半導体
基板上には、素子分離領域が形成されていることが好ま
しく、さらにトランジスタ、キャパシタ、抵抗等の素
子、層間絶縁膜、これらによる回路、半導体装置等が組
み合わせられて、シングル又はマルチレイヤー構造で形
成されていてもよい。なお、素子分離領域は、ＬＯＣＯ
Ｓ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜に
より形成することができ、なかでも、ＳＴＩ膜による素
子分離領域を有していることが好ましい。第１電極は、
半導体基板表面に形成されたトレンチ内に第１絶縁膜を
介して形成される。トレンチは、例えば、深さ２０００
〜５０００Å程度の深さで形成される。
【００１０】また、第１絶縁膜は特に限定されないが、
例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜、
ＴｉＯ2、Ａｌ2Ｏ3等の高誘電体の単層膜又は積層膜で
形成することができる。第１絶縁膜の膜厚は、例えば、
５０〜３００Å程度が適当であり、トレンチ内で均一の
膜厚で形成されていてもよいし、トレンチの底部と側部
とで異なる膜厚で形成されていてもよい。トレンチ底部
の膜厚は、側部の膜厚よりも厚膜であることが好まし
く、それぞれ５０〜３００Å程度、１００〜５００Å程
度が挙げられる。このように、第１絶縁膜が、トレンチ
の底部と側部とで膜厚が異なる場合には、第１ゲートに
トランジスタの閾値よりも高い電圧を印加してトレンチ
側面にチャネル領域を形成した際、トレンチ底面のオフ
状態を容易に確保することができる。
例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜、
ＴｉＯ2、Ａｌ2Ｏ3等の高誘電体の単層膜又は積層膜で
形成することができる。第１絶縁膜の膜厚は、例えば、
５０〜３００Å程度が適当であり、トレンチ内で均一の
膜厚で形成されていてもよいし、トレンチの底部と側部
とで異なる膜厚で形成されていてもよい。トレンチ底部
の膜厚は、側部の膜厚よりも厚膜であることが好まし
く、それぞれ５０〜３００Å程度、１００〜５００Å程
度が挙げられる。このように、第１絶縁膜が、トレンチ
の底部と側部とで膜厚が異なる場合には、第１ゲートに
トランジスタの閾値よりも高い電圧を印加してトレンチ
側面にチャネル領域を形成した際、トレンチ底面のオフ
状態を容易に確保することができる。
【００１１】なお、第１絶縁膜の膜厚をトレンチの底部
と側部とで異ならせるのに代えて、半導体基板に形成さ
れたトレンチの底部表面及び側部表面の一部において、
不純物濃度が異なるように不純物がドーピングされてい
ても上記と同様の作用を実現させることができる。この
場合の不純物濃度が異なるとは、１つのトレンチにおい
て不純物濃度が異なる領域が左右対称となるように配置
していることが好ましく、トレンチ底部表面のみが高い
不純物濃度としてもよいし、トレンチ底部付近の表面
（側底部付近の表面にまで及ぶ）が高い不純物濃度とし
てもよいし、トレンチの側底部付近のみが高い不純物濃
度としてもよい。この場合の不純物濃度は、低い領域及
び高い領域で、それぞれ１０10〜１０11ｃｍ-3程度、１
０17〜１０ 19ｃｍ-3程度が適当である。
と側部とで異ならせるのに代えて、半導体基板に形成さ
れたトレンチの底部表面及び側部表面の一部において、
不純物濃度が異なるように不純物がドーピングされてい
ても上記と同様の作用を実現させることができる。この
場合の不純物濃度が異なるとは、１つのトレンチにおい
て不純物濃度が異なる領域が左右対称となるように配置
していることが好ましく、トレンチ底部表面のみが高い
不純物濃度としてもよいし、トレンチ底部付近の表面
（側底部付近の表面にまで及ぶ）が高い不純物濃度とし
てもよいし、トレンチの側底部付近のみが高い不純物濃
度としてもよい。この場合の不純物濃度は、低い領域及
び高い領域で、それぞれ１０10〜１０11ｃｍ-3程度、１
０17〜１０ 19ｃｍ-3程度が適当である。
【００１２】第１絶縁膜の膜厚を異ならせる方法として
は、例えば、半導体基板表面にトレンチを形成した後、
得られた半導体基板上に絶縁膜を形成し、エッチバック
することにより、トレンチ底面にのみ絶縁膜を形成し、
さらに得られた半導体基板を熱処理することにより、ト
レンチ側壁にトレンチ底面の絶縁膜よりも薄膜状の熱酸
化膜を形成する方法が挙げられる。
は、例えば、半導体基板表面にトレンチを形成した後、
得られた半導体基板上に絶縁膜を形成し、エッチバック
することにより、トレンチ底面にのみ絶縁膜を形成し、
さらに得られた半導体基板を熱処理することにより、ト
レンチ側壁にトレンチ底面の絶縁膜よりも薄膜状の熱酸
化膜を形成する方法が挙げられる。
【００１３】また、不純物濃度を異ならせる方法として
は、例えば、半導体基板表面にトレンチを形成した後、
トレンチが形成されていない半導体基板上は絶縁膜やフ
ォトレジスト等によってマスクして、垂直方向からイオ
ン注入することにより、トレンチの底面にのみに不純物
を導入する方法、マスクを用いて又は用いずに、複数
回、注入エネルギーを異ならせてイオン注入する方法が
挙げられる。第１電極は、１つのメモリセルに２つ、つ
まり一対形成される。これら第１電極は、いわゆる選択
ゲートとして機能させることができ、第１絶縁膜ととも
に、いわゆる選択トランジスタを構成する。一対の第１
電極（第１電極トランジスタ）のいずれか一方は、ソー
ス領域、他方はドレイン領域に接続されていることが好
ましい。
は、例えば、半導体基板表面にトレンチを形成した後、
トレンチが形成されていない半導体基板上は絶縁膜やフ
ォトレジスト等によってマスクして、垂直方向からイオ
ン注入することにより、トレンチの底面にのみに不純物
を導入する方法、マスクを用いて又は用いずに、複数
回、注入エネルギーを異ならせてイオン注入する方法が
挙げられる。第１電極は、１つのメモリセルに２つ、つ
まり一対形成される。これら第１電極は、いわゆる選択
ゲートとして機能させることができ、第１絶縁膜ととも
に、いわゆる選択トランジスタを構成する。一対の第１
電極（第１電極トランジスタ）のいずれか一方は、ソー
ス領域、他方はドレイン領域に接続されていることが好
ましい。
【００１４】また、メモリセルが複数形成される場合に
は、Ｙ方向において、複数のメモリセルの第１電極が接
続されていることが好ましい。メモリセルが複数形成さ
れている場合、Ｘ方向に隣接する２つのメモリセルの間
で、一方の第１電極（第１電極トランジスタ）が共有さ
れていることが好ましく、この共有された第１電極（第
１電極トランジスタ）がソース領域に接続されているこ
とが好ましい。
は、Ｙ方向において、複数のメモリセルの第１電極が接
続されていることが好ましい。メモリセルが複数形成さ
れている場合、Ｘ方向に隣接する２つのメモリセルの間
で、一方の第１電極（第１電極トランジスタ）が共有さ
れていることが好ましく、この共有された第１電極（第
１電極トランジスタ）がソース領域に接続されているこ
とが好ましい。
【００１５】なお、メモリセルが複数形成されており、
Ｘ方向に隣接する２つのメモリセル間で第１電極を共有
している場合、各メモリセルの他方の第１電極（第１電
極トランジスタ）がドレイン領域に接続されることとな
るが、このドレイン領域に接続された第１電極が、全て
同じ電圧を印加できるように電気的に接続されていても
よいし、全て異なる電圧を印加できるように電気的に分
離されていてもよいし、いくつかの第１電極ごとに同じ
又は異なる電圧を印加できるように電気的に接続又は分
離されていてもよい。いずれも場合においても、ドレイ
ン領域に接続され、隣接する第１電極の間に素子分離領
域が形成されていることが好ましい。
Ｘ方向に隣接する２つのメモリセル間で第１電極を共有
している場合、各メモリセルの他方の第１電極（第１電
極トランジスタ）がドレイン領域に接続されることとな
るが、このドレイン領域に接続された第１電極が、全て
同じ電圧を印加できるように電気的に接続されていても
よいし、全て異なる電圧を印加できるように電気的に分
離されていてもよいし、いくつかの第１電極ごとに同じ
又は異なる電圧を印加できるように電気的に接続又は分
離されていてもよい。いずれも場合においても、ドレイ
ン領域に接続され、隣接する第１電極の間に素子分離領
域が形成されていることが好ましい。
【００１６】第１電極は、例えば、アモルファス、単結
晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シ
リコン、ゲルマニウム等）又は化合物半導体（例えば、
ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、
銀、銅、アルミニウム等の金属；チタン、タンタル、タ
ングステン等の高融点金属；高融点金属とのシリサイ
ド、ポリサイド等の単層膜又は積層膜により形成するこ
とができる。なかでも、多結晶シリコンが好ましい。第
１電極の膜厚は、トレンチ深さ及び第１絶縁膜の膜厚に
より適宜調整することができ、例えば、５００〜２００
０Å程度が挙げられる。
晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シ
リコン、ゲルマニウム等）又は化合物半導体（例えば、
ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、
銀、銅、アルミニウム等の金属；チタン、タンタル、タ
ングステン等の高融点金属；高融点金属とのシリサイ
ド、ポリサイド等の単層膜又は積層膜により形成するこ
とができる。なかでも、多結晶シリコンが好ましい。第
１電極の膜厚は、トレンチ深さ及び第１絶縁膜の膜厚に
より適宜調整することができ、例えば、５００〜２００
０Å程度が挙げられる。
【００１７】第２電極は、トレンチ間であって半導体基
板上に第２絶縁膜を介して形成される。第２電極は、い
わゆる浮遊ゲートとして機能させることができる。第２
絶縁膜は、第１絶縁膜と同様の材料、膜厚で形成するこ
とができる。第２電極は、第１電極と同様の材料で形成
することができ、膜厚は、例えば、５０〜１５０ｎｍ程
度が適当である。
板上に第２絶縁膜を介して形成される。第２電極は、い
わゆる浮遊ゲートとして機能させることができる。第２
絶縁膜は、第１絶縁膜と同様の材料、膜厚で形成するこ
とができる。第２電極は、第１電極と同様の材料で形成
することができ、膜厚は、例えば、５０〜１５０ｎｍ程
度が適当である。
【００１８】第３電極は、第２電極上に第３絶縁膜を介
して形成される。第３電極は、いわゆる制御ゲートとし
て機能させることができる。第３絶縁膜は、第１絶縁膜
と同様の材料、膜厚で形成することができるが、なかで
もＯＮＯ膜により、酸化膜厚換算で１００〜２００ｎｍ
程度の膜厚で形成されることが好ましい。第３電極は、
第１電極と同様の材料で形成することができ、膜厚は、
例えば、１００〜３００ｎｍ程度が適当である。第３電
極は、メモリセルが複数形成される場合には、Ｘ方向に
おいて、複数のメモリセル間で接続されていることが好
ましい。
して形成される。第３電極は、いわゆる制御ゲートとし
て機能させることができる。第３絶縁膜は、第１絶縁膜
と同様の材料、膜厚で形成することができるが、なかで
もＯＮＯ膜により、酸化膜厚換算で１００〜２００ｎｍ
程度の膜厚で形成されることが好ましい。第３電極は、
第１電極と同様の材料で形成することができ、膜厚は、
例えば、１００〜３００ｎｍ程度が適当である。第３電
極は、メモリセルが複数形成される場合には、Ｘ方向に
おいて、複数のメモリセル間で接続されていることが好
ましい。
【００１９】また、本発明における動作方法において
は、以下の実施の形態において詳細に説明するが、印加
する電圧は以下に例示した値に限定されるものではな
く、以下の電圧により行われる動作を実現し得る電圧値
であればよい。以下に、不揮発性半導体記憶装置及びそ
の動作方法の実施の形態を図面に基づいて説明する。
は、以下の実施の形態において詳細に説明するが、印加
する電圧は以下に例示した値に限定されるものではな
く、以下の電圧により行われる動作を実現し得る電圧値
であればよい。以下に、不揮発性半導体記憶装置及びそ
の動作方法の実施の形態を図面に基づいて説明する。
【００２０】実施の形態１：単体メモリセル
図１及び図２は、本発明の不揮発性半導体記憶装置の単
体メモリセルを示す。
体メモリセルを示す。
【００２１】このメモリセルは、図１（ａ）〜（ｃ）に
示すように、Ｐ型シリコン基板１上に、トレンチが形成
され、トレンチ底部及び側壁にトレンチ選択ゲート酸化
膜６を介してポリシリコンからなる選択ゲート８（ＳＧ
１、ＳＧ２）が埋め込まれるとともに、トレンチに挟ま
れた平坦なシリコン基板１上にトンネル絶縁膜１０を介
してポリシリコンからなる浮遊ゲート１２（ＦＧ）と、
その上に形成されたＯＮＯ膜１４と、さらにその上に形
成された制御ゲート１５（ＣＧ）とから構成される。こ
のメモリセルの一端は、図２に示すように、選択ゲート
（ＳＧ１）を介してドレインにつながり、他端は選択ゲ
ート（ＳＧ２）を介してソースにつながっている。この
単体メモリセルの動作方法について、表１を用いて説明
する。
示すように、Ｐ型シリコン基板１上に、トレンチが形成
され、トレンチ底部及び側壁にトレンチ選択ゲート酸化
膜６を介してポリシリコンからなる選択ゲート８（ＳＧ
１、ＳＧ２）が埋め込まれるとともに、トレンチに挟ま
れた平坦なシリコン基板１上にトンネル絶縁膜１０を介
してポリシリコンからなる浮遊ゲート１２（ＦＧ）と、
その上に形成されたＯＮＯ膜１４と、さらにその上に形
成された制御ゲート１５（ＣＧ）とから構成される。こ
のメモリセルの一端は、図２に示すように、選択ゲート
（ＳＧ１）を介してドレインにつながり、他端は選択ゲ
ート（ＳＧ２）を介してソースにつながっている。この
単体メモリセルの動作方法について、表１を用いて説明
する。
【００２２】
【表１】
【００２３】読み出し時は、選択ゲートＳＧ１及びＳＧ
２に、しきい値電圧より高い電圧３Ｖを印加し、ＯＮ状
態にする。ドレインに１Ｖ、ソースをグランドにし、制
御ゲートに４Ｖを印加すると、制御ゲート下のトランジ
スタのしきい値電圧が、４Ｖ以上ならＯＦＦ状態とな
り、４Ｖ以下ならＯＮ状態となって読み出しを行うこと
ができる。
２に、しきい値電圧より高い電圧３Ｖを印加し、ＯＮ状
態にする。ドレインに１Ｖ、ソースをグランドにし、制
御ゲートに４Ｖを印加すると、制御ゲート下のトランジ
スタのしきい値電圧が、４Ｖ以上ならＯＦＦ状態とな
り、４Ｖ以下ならＯＮ状態となって読み出しを行うこと
ができる。
【００２４】消去時は、ソース／ドレイン及び選択ゲー
ト（ＳＧ１／ＳＧ２）共にグランドにした状態で、制御
ゲートに負の高電圧−２０Ｖを印加することにより、フ
ローティングゲートより半導体基板へ電子が抽出され、
メモリセルのしきい値が低くなり消去がなされる。
ト（ＳＧ１／ＳＧ２）共にグランドにした状態で、制御
ゲートに負の高電圧−２０Ｖを印加することにより、フ
ローティングゲートより半導体基板へ電子が抽出され、
メモリセルのしきい値が低くなり消去がなされる。
【００２５】書き込み時は、ドレイン側の選択ゲートＳ
Ｇ１に４Ｖを印加し、ソース側の選択ゲートＳＧ２及び
ソースをグランドにする。選択セルのドレインをグラン
ドにし、非選択セルのドレインを４Ｖにし、制御ゲート
に２０Ｖの電圧を印加することにより、選択セルでは、
選択ＴＲがＯＮ状態となり、トンネルネル酸化膜に高電
界が印加され、半導体基板から浮遊ゲートに電子が注入
され、セルのしきい値が高くなる。一方、非選択セルで
は、選択ＴｒがＯＦＦとなり、トンネル領域の半導体基
板表面上に形成された空乏層がフローティング状態とな
り、トンネル酸化膜に印加される電界が低く、電子の注
入がされないため、しきい値がシフトしない。以上の電
圧印加により、書きこみが行われる。
Ｇ１に４Ｖを印加し、ソース側の選択ゲートＳＧ２及び
ソースをグランドにする。選択セルのドレインをグラン
ドにし、非選択セルのドレインを４Ｖにし、制御ゲート
に２０Ｖの電圧を印加することにより、選択セルでは、
選択ＴＲがＯＮ状態となり、トンネルネル酸化膜に高電
界が印加され、半導体基板から浮遊ゲートに電子が注入
され、セルのしきい値が高くなる。一方、非選択セルで
は、選択ＴｒがＯＦＦとなり、トンネル領域の半導体基
板表面上に形成された空乏層がフローティング状態とな
り、トンネル酸化膜に印加される電界が低く、電子の注
入がされないため、しきい値がシフトしない。以上の電
圧印加により、書きこみが行われる。
【００２６】実施の形態２：メモリセルアレイ
図３及び図４は、本発明の不揮発性半導体記憶装置のメ
モリセルアレイを示す。このメモリセルアレイは、図３
（ａ）〜（ｃ）に示すように、図１（ａ）〜（ｃ）に示
す単位セルを複数個有し、Ｘ方向に隣接する２つのメモ
リセル間で選択ゲート８（ＳＧ２）を共有するととも
に、Ｘ方向に隣接する制御ゲート１５（ＣＧ）は、複数
のメモリセルにおいて接続されている。
モリセルアレイを示す。このメモリセルアレイは、図３
（ａ）〜（ｃ）に示すように、図１（ａ）〜（ｃ）に示
す単位セルを複数個有し、Ｘ方向に隣接する２つのメモ
リセル間で選択ゲート８（ＳＧ２）を共有するととも
に、Ｘ方向に隣接する制御ゲート１５（ＣＧ）は、複数
のメモリセルにおいて接続されている。
【００２７】また、図４に示したように、選択ゲート８
（ＳＧ１）のゲート電圧を同電位にし、各セルに異なる
ドレイン電圧を印加することができる。なお、図４にお
いては、二重線はトランジスタのチャネルを示す。この
メモリセルの動作方法について、表２を用いて説明す
る。
（ＳＧ１）のゲート電圧を同電位にし、各セルに異なる
ドレイン電圧を印加することができる。なお、図４にお
いては、二重線はトランジスタのチャネルを示す。この
メモリセルの動作方法について、表２を用いて説明す
る。
【００２８】
【表２】
【００２９】なお、この実施の形態では説明を簡単にす
るために、メモリセルが２行２列の場合について説明す
る。また、選択セルをＣ１１とする。読み出し時は、選
択ゲート（ＳＧ１）及び選択ゲート（ＳＧ２）に、しき
い値電圧より高い電圧３Ｖを印加し、ＯＮ状態にする。
選択セルＣ１１のドレインに１Ｖを印加し（ドレイン２
は０Ｖ）、ソースを接地した状態にして、制御ゲートＣ
Ｇ１に４Ｖを印加すると（ＣＧ２は０Ｖ）、セルのしき
い値が４Ｖより低い場合（消去状態）はＯＮ状態とな
り、高い場合は（書き込み状態）ＯＦＦ状態となり、選
択セルＣ１１の状態が読み出される。
るために、メモリセルが２行２列の場合について説明す
る。また、選択セルをＣ１１とする。読み出し時は、選
択ゲート（ＳＧ１）及び選択ゲート（ＳＧ２）に、しき
い値電圧より高い電圧３Ｖを印加し、ＯＮ状態にする。
選択セルＣ１１のドレインに１Ｖを印加し（ドレイン２
は０Ｖ）、ソースを接地した状態にして、制御ゲートＣ
Ｇ１に４Ｖを印加すると（ＣＧ２は０Ｖ）、セルのしき
い値が４Ｖより低い場合（消去状態）はＯＮ状態とな
り、高い場合は（書き込み状態）ＯＦＦ状態となり、選
択セルＣ１１の状態が読み出される。
【００３０】消去時は、制御ゲートに負の高電圧−２０
Ｖを印加する（ＳＧ１、ＳＧ２、ＣＧ２、ソースは０Ｖ
及びドレイン１、２はオープン）ことにより、浮遊ゲー
トより半導体基板へ電子が引き抜かれ、セルしきい値が
低くなる。この動作により行単位の消去が行われる。書
き込み時は、選択セルＣ１１のドレイン１を接地、非選
択セルのドレイン２に４Ｖを印加した状態にて、選択ゲ
ート（ＳＧ１）に４Ｖを印加する。この時、選択ゲート
（ＳＧ２）は接地し、ＯＦＦ状態にしておく。このバイ
アス条件にて選択セルの制御ゲート（ＣＧ１）に２０Ｖ
の高電圧を印加すると、選択セルＣ１１のみトンネル酸
化膜に高電界が印加され、基板から浮遊ゲートに電子が
注入され、高いしきい値に書き込まれる。以上の電圧印
加により、書きこみが行われる。
Ｖを印加する（ＳＧ１、ＳＧ２、ＣＧ２、ソースは０Ｖ
及びドレイン１、２はオープン）ことにより、浮遊ゲー
トより半導体基板へ電子が引き抜かれ、セルしきい値が
低くなる。この動作により行単位の消去が行われる。書
き込み時は、選択セルＣ１１のドレイン１を接地、非選
択セルのドレイン２に４Ｖを印加した状態にて、選択ゲ
ート（ＳＧ１）に４Ｖを印加する。この時、選択ゲート
（ＳＧ２）は接地し、ＯＦＦ状態にしておく。このバイ
アス条件にて選択セルの制御ゲート（ＣＧ１）に２０Ｖ
の高電圧を印加すると、選択セルＣ１１のみトンネル酸
化膜に高電界が印加され、基板から浮遊ゲートに電子が
注入され、高いしきい値に書き込まれる。以上の電圧印
加により、書きこみが行われる。
【００３１】実施の形態３：メモリセルアレイ
このメモリセルアレイは、図３及び図５に示したよう
に、単位セルを複数個有し、Ｘ方向に隣接する２つのメ
モリセル間で選択ゲート８（ＳＧ２）を共有していると
ともに、Ｘ方向に隣接する制御ゲート１５（ＣＧ）は、
複数のメモリセルにおいて接続されている。また、ドレ
インに接続された隣接選択ゲート間には、列分離をする
ために、素子分離領域が形成されている。さらに、隣接
するメモリセル間でドレインを共有し、図５に示したよ
うに、異なる選択ゲート（ＳＧ１：ＳＧ１ａ及びＳＧ２
ｂに分割）電圧を印加することができる。なお、図５に
おいては、二重線はトランジスタのチャネルを示す。こ
のメモリセルの動作方法について、表３を用いて説明す
る。
に、単位セルを複数個有し、Ｘ方向に隣接する２つのメ
モリセル間で選択ゲート８（ＳＧ２）を共有していると
ともに、Ｘ方向に隣接する制御ゲート１５（ＣＧ）は、
複数のメモリセルにおいて接続されている。また、ドレ
インに接続された隣接選択ゲート間には、列分離をする
ために、素子分離領域が形成されている。さらに、隣接
するメモリセル間でドレインを共有し、図５に示したよ
うに、異なる選択ゲート（ＳＧ１：ＳＧ１ａ及びＳＧ２
ｂに分割）電圧を印加することができる。なお、図５に
おいては、二重線はトランジスタのチャネルを示す。こ
のメモリセルの動作方法について、表３を用いて説明す
る。
【００３２】
【表３】
【００３３】読み出し時は、選択ゲート（ＳＧ１ａ）及
び選択ゲート（ＳＧ２）にしきい値電圧より高い電圧３
Ｖを印加し、ＯＮ状態にする。選択セルＣ１１ａ、Ｃ１
２ａのドレインに１Ｖ（ドレイン１及びドレイン２に１
Ｖを印加）を印加し、ソースを接地した状態にて、制御
ゲート（ＣＧ１）に４Ｖを印加（ＣＧ２は０Ｖ）する
と、セルのしきい値電圧が４Ｖより低い場合（消去状
態）はＯＮ状態となり、高い場合（書き込み状態）はＯ
ＦＦ状態となり、選択セルＣ１１ａ、Ｃ１１ｂのデータ
が読み出される。
び選択ゲート（ＳＧ２）にしきい値電圧より高い電圧３
Ｖを印加し、ＯＮ状態にする。選択セルＣ１１ａ、Ｃ１
２ａのドレインに１Ｖ（ドレイン１及びドレイン２に１
Ｖを印加）を印加し、ソースを接地した状態にて、制御
ゲート（ＣＧ１）に４Ｖを印加（ＣＧ２は０Ｖ）する
と、セルのしきい値電圧が４Ｖより低い場合（消去状
態）はＯＮ状態となり、高い場合（書き込み状態）はＯ
ＦＦ状態となり、選択セルＣ１１ａ、Ｃ１１ｂのデータ
が読み出される。
【００３４】消去時は、制御ゲート（ＣＧ１）に負の高
電圧−２０Ｖを印加することにより（ＳＧ１、ＳＧ２、
ＣＧ２、ソースは０Ｖ及びドレイン１、２はオープ
ン）、浮遊ゲートより半導体基板へ電子が抽出され、セ
ルしきい値が低くなる。この動作により行単位の消去が
行われる。書き込み時は、選択ゲート（ＳＧ２）は常に
接地し、ＯＦＦ状態にしておき、以下の２ステップにて
書き込み動作を行う。図５では、同一制御ゲート上に２
ページのセル（Ｃ１１ａ、Ｃ１１ｂ）が存在している
が、ここでは、Ｃ１１ａのセルに書き込みを行う場合に
ついて説明する。ステップ１として、両セルの選択ゲー
トＳＧ１（ＳＧ１ａ、ＳＧ１ｂ）に６Ｖを印加した状態
にて、ドレイン１及びドレイン２に４Ｖ、制御ゲート
（ＣＧ１、ＣＧ２）に６Ｖを印加し、セルのチャンネル
を４Ｖ近くまで充電しておく。
電圧−２０Ｖを印加することにより（ＳＧ１、ＳＧ２、
ＣＧ２、ソースは０Ｖ及びドレイン１、２はオープ
ン）、浮遊ゲートより半導体基板へ電子が抽出され、セ
ルしきい値が低くなる。この動作により行単位の消去が
行われる。書き込み時は、選択ゲート（ＳＧ２）は常に
接地し、ＯＦＦ状態にしておき、以下の２ステップにて
書き込み動作を行う。図５では、同一制御ゲート上に２
ページのセル（Ｃ１１ａ、Ｃ１１ｂ）が存在している
が、ここでは、Ｃ１１ａのセルに書き込みを行う場合に
ついて説明する。ステップ１として、両セルの選択ゲー
トＳＧ１（ＳＧ１ａ、ＳＧ１ｂ）に６Ｖを印加した状態
にて、ドレイン１及びドレイン２に４Ｖ、制御ゲート
（ＣＧ１、ＣＧ２）に６Ｖを印加し、セルのチャンネル
を４Ｖ近くまで充電しておく。
【００３５】ステップ２として、非選択ページセル（Ｃ
１１ｂ、Ｃ１２ｂ）に接続された選択ゲートＳＧ１ｂを
接地させた後に、選択ページのセル（Ｃ１１ａ、Ｃ１２
ａ）において、選択セルのドレイン１を接地状態、非選
択セルのドレイン２を４Ｖのままで維持し、選択セル
（Ｃ１１ａ）の制御ゲート（ＣＧ１）を２０Ｖまで高く
する。このとき、選択セル（Ｃ１１ａ）のトンネル酸化
膜にのみ高電界が印加され、基板より浮遊ゲートに電子
が注入され、そのセルのしきい値は高くなる。このと
き、非選択セルのチャンネル領域は、４Ｖ近くまで充電
されたままであり、かつ、フローティング状態となって
いるため、トンネル酸化膜に印加される電界は低く、ト
ンネル酸化膜を介した電子のやりとりはなく、しきい値
は低いままである。これにより、ビット単位で選択セル
（Ｃ１１ａ）に書き込みが行われる。
１１ｂ、Ｃ１２ｂ）に接続された選択ゲートＳＧ１ｂを
接地させた後に、選択ページのセル（Ｃ１１ａ、Ｃ１２
ａ）において、選択セルのドレイン１を接地状態、非選
択セルのドレイン２を４Ｖのままで維持し、選択セル
（Ｃ１１ａ）の制御ゲート（ＣＧ１）を２０Ｖまで高く
する。このとき、選択セル（Ｃ１１ａ）のトンネル酸化
膜にのみ高電界が印加され、基板より浮遊ゲートに電子
が注入され、そのセルのしきい値は高くなる。このと
き、非選択セルのチャンネル領域は、４Ｖ近くまで充電
されたままであり、かつ、フローティング状態となって
いるため、トンネル酸化膜に印加される電界は低く、ト
ンネル酸化膜を介した電子のやりとりはなく、しきい値
は低いままである。これにより、ビット単位で選択セル
（Ｃ１１ａ）に書き込みが行われる。
【００３６】実施の形態４：製造方法
まず、図６に示したように、第１導電型のシリコン基板
１上に９００℃の熱酸化によって膜厚２０ｎｍの酸化膜
２及び膜厚１００ｎｍの窒化膜３を堆積し、所定形状の
フォトレジスト４をマスクとして用いて、シリコン基板
１をエッチングして深さ３００ｎｍのトレンチ５を形成
する。
１上に９００℃の熱酸化によって膜厚２０ｎｍの酸化膜
２及び膜厚１００ｎｍの窒化膜３を堆積し、所定形状の
フォトレジスト４をマスクとして用いて、シリコン基板
１をエッチングして深さ３００ｎｍのトレンチ５を形成
する。
【００３７】次いで、フォトレジスト４を除去し、図７
に示したように、トレンチ５内に膜厚２０ｎｍの熱酸化
によるトレンチ選択ゲート酸化膜６を形成する。得られ
たシリコン基板１に対して、注入角度０°にてボロン注
入を行い、トレンチ５底部のみにボロンの不純物拡散層
７を形成する。これにより、トレンチ５底面のしきい値
をトレンチ５側面のしきい値よりも高くし、トレンチ５
側面が左右で電気的に分離される。その後、図８に示し
たように、トレンチ５が埋まる程度、例えば３００ｎｍ
のポリシリコン膜８ａを堆積し、ＣＭＰ法により窒化膜
３の表面が露出するまで平坦化する。
に示したように、トレンチ５内に膜厚２０ｎｍの熱酸化
によるトレンチ選択ゲート酸化膜６を形成する。得られ
たシリコン基板１に対して、注入角度０°にてボロン注
入を行い、トレンチ５底部のみにボロンの不純物拡散層
７を形成する。これにより、トレンチ５底面のしきい値
をトレンチ５側面のしきい値よりも高くし、トレンチ５
側面が左右で電気的に分離される。その後、図８に示し
たように、トレンチ５が埋まる程度、例えば３００ｎｍ
のポリシリコン膜８ａを堆積し、ＣＭＰ法により窒化膜
３の表面が露出するまで平坦化する。
【００３８】次いで、図９に示したように、トレンチ５
内に埋め込まれたポリシリコン膜８ａを熱酸化すること
により、ポリシリコン膜８ａ表面に熱酸化膜９を形成す
るとともに、選択ゲート８を形成する。その後、図１０
に示したように、窒化膜３及び酸化膜２を除去したシリ
コン基板１上に、８００℃の熱酸化により、膜厚７ｎｍ
のトンネル酸化膜１０を形成する。これによって、ポリ
シリコン膜の側面及び上には、膜厚１４ｎｍ程度の酸化
膜１１、熱酸化膜９が配置することになる。
内に埋め込まれたポリシリコン膜８ａを熱酸化すること
により、ポリシリコン膜８ａ表面に熱酸化膜９を形成す
るとともに、選択ゲート８を形成する。その後、図１０
に示したように、窒化膜３及び酸化膜２を除去したシリ
コン基板１上に、８００℃の熱酸化により、膜厚７ｎｍ
のトンネル酸化膜１０を形成する。これによって、ポリ
シリコン膜の側面及び上には、膜厚１４ｎｍ程度の酸化
膜１１、熱酸化膜９が配置することになる。
【００３９】続いて、図１１に示したように、得られた
シリコン基板１上に、ポリシリコン膜を堆積し、フォト
レジスト１３をマスクとして用いて、ポリシリコン膜を
パターニングして、浮遊ゲート（ＦＧ）１２を形成す
る。最後に、図１２に示したように、酸化膜換算で１４
ｎｍに相当するＯＮＯ膜１４及びシリサイド膜を堆積
し、ワードラインパターンのパターニングにより、シリ
サイド膜、ＯＮＯ膜１４及び浮遊ゲート１２を連続して
エッチングし、自己整合的に制御ゲート１５を形成し、
トランジスタを作製する。
シリコン基板１上に、ポリシリコン膜を堆積し、フォト
レジスト１３をマスクとして用いて、ポリシリコン膜を
パターニングして、浮遊ゲート（ＦＧ）１２を形成す
る。最後に、図１２に示したように、酸化膜換算で１４
ｎｍに相当するＯＮＯ膜１４及びシリサイド膜を堆積
し、ワードラインパターンのパターニングにより、シリ
サイド膜、ＯＮＯ膜１４及び浮遊ゲート１２を連続して
エッチングし、自己整合的に制御ゲート１５を形成し、
トランジスタを作製する。
【００４０】実施の形態５：製造方法
図６と同様に、シリコン基板１にトレンチ５を形成す
る。その後、フォトレジスト４を除去し、図１３に示し
たように、得られたシリコン基板１上に酸化膜を形成
し、エッチバックすることにより、トレンチ底面にのみ
酸化膜６ａを形成する。次いで、図１４に示したよう
に、トレンチ側壁に、トレンチ底面の酸化膜６ａよりも
薄膜状の熱酸化膜６ｂを形成する。これ以後の工程は、
実施の形態４と同様に行う。
る。その後、フォトレジスト４を除去し、図１３に示し
たように、得られたシリコン基板１上に酸化膜を形成
し、エッチバックすることにより、トレンチ底面にのみ
酸化膜６ａを形成する。次いで、図１４に示したよう
に、トレンチ側壁に、トレンチ底面の酸化膜６ａよりも
薄膜状の熱酸化膜６ｂを形成する。これ以後の工程は、
実施の形態４と同様に行う。
【００４１】この方法によれば、トレンチ側面に形成さ
れるチャンネル領域を、トレンチ底面の酸化膜６ａを、
トレンチ側面の熱酸化膜６ｂより厚くすることによっ
て、トレンチ底面におけるしきい値を高くすることがで
き、チャネル領域をトレンチの左右で電気的に分離する
ことができる。
れるチャンネル領域を、トレンチ底面の酸化膜６ａを、
トレンチ側面の熱酸化膜６ｂより厚くすることによっ
て、トレンチ底面におけるしきい値を高くすることがで
き、チャネル領域をトレンチの左右で電気的に分離する
ことができる。
【００４２】
【発明の効果】本発明によれば、第１電極が半導体基板
に形成されたトレンチに埋め込み形成され、第１電極に
よって構成される選択トランジスタのチャネル領域を介
して、ソース／ドレイン領域に接続することが可能とな
り、メモリセルのチャネル領域と不純物拡散層であるソ
ース／ドレイン領域が直接接続する必要がなくなるた
め、不純物拡散層とメモリセルの浮遊ゲートとの間のオ
ーバーラップ領域がなく、ゲート長のスケーラビリティ
を大幅に改善することができる。これにより、大容量・
低ビットコストの不揮発性半導体記憶装置を提供するこ
とができる。
に形成されたトレンチに埋め込み形成され、第１電極に
よって構成される選択トランジスタのチャネル領域を介
して、ソース／ドレイン領域に接続することが可能とな
り、メモリセルのチャネル領域と不純物拡散層であるソ
ース／ドレイン領域が直接接続する必要がなくなるた
め、不純物拡散層とメモリセルの浮遊ゲートとの間のオ
ーバーラップ領域がなく、ゲート長のスケーラビリティ
を大幅に改善することができる。これにより、大容量・
低ビットコストの不揮発性半導体記憶装置を提供するこ
とができる。
【００４３】また、上記不揮発性半導体記憶装置を、Ｆ
Ｎトンネル電流や、チャンネルホットエレクトロンを用
いて書き込み、消去等を行うことができるため、高信頼
性、高速書き込み可能な不揮発性半導体記憶装置を提供
することができる。
Ｎトンネル電流や、チャンネルホットエレクトロンを用
いて書き込み、消去等を行うことができるため、高信頼
性、高速書き込み可能な不揮発性半導体記憶装置を提供
することができる。
【図１】本発明の不揮発性半導体記憶装置の一実施の形
態を示す概略平面図及び概略断面図である。
態を示す概略平面図及び概略断面図である。
【図２】図１の不揮発性半導体記憶装置の等価回路図で
ある。
ある。
【図３】本発明の不揮発性半導体記憶装置の別の実施の
形態を示す概略平面図及び概略断面図である。
形態を示す概略平面図及び概略断面図である。
【図４】図３の不揮発性半導体記憶装置の等価回路図で
ある。
ある。
【図５】本発明の不揮発性半導体記憶装置のさらに別の
実施の形態を示す等価回路図である。
実施の形態を示す等価回路図である。
【図６】本発明の不揮発性半導体記憶装置の製造方法を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図７】本発明の不揮発性半導体記憶装置の製造方法を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図８】本発明の不揮発性半導体記憶装置の製造方法を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図９】本発明の不揮発性半導体記憶装置の製造方法を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図１０】本発明の不揮発性半導体記憶装置の製造方法
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図１１】本発明の不揮発性半導体記憶装置の製造方法
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図１２】本発明の不揮発性半導体記憶装置の製造方法
を説明するための要部の概略断面工程図である。
を説明するための要部の概略断面工程図である。
【図１３】本発明の不揮発性半導体記憶装置の別の製造
方法を説明するための要部の概略断面工程図である。
方法を説明するための要部の概略断面工程図である。
【図１４】本発明の不揮発性半導体記憶装置の別の製造
方法を説明するための要部の概略断面工程図である。
方法を説明するための要部の概略断面工程図である。
【図１５】従来の不揮発性半導体記憶装置を示す等価回
路図及び概略断面図である。
路図及び概略断面図である。
１ シリコン基板（半導体基板）
２ 酸化膜
３ 窒化膜
４、１３ フォトレジスト
５ トレンチ
６ トレンチ選択ゲート酸化膜（第１絶縁膜）
６ａ 酸化膜（第１絶縁膜）
６ｂ 熱酸化膜（第１絶縁膜）
７ 不純物拡散層
８ 選択ゲート（第１電極）
８ａ ポリシリコン膜
９ 熱酸化膜
１０ トンネル絶縁膜（第２絶縁膜）
１１ 酸化膜
１２ 浮遊ゲート（第２電極）
１４ ＯＮＯ膜（第３絶縁膜）
１５ 制御ゲート（第３電極）
ＳＧ１、ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２ 選択ゲート
ＦＧ 浮遊ゲート
ＣＧ、ＣＧ１、ＣＧ２ 制御ゲート
Ｃ１１、Ｃ１１ａ、Ｃ１１ｂ、Ｃ１２ａ、Ｃ１２ｂ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B025 AA03 AB01 AC01 AC03 AD04
AD05 AD08 AE00 AE05 AE08
5F083 EP02 EP23 EP27 EP33 EP34
EP35 EP44 EP49 ER03 ER09
ER14 ER19 ER21 ER29 GA09
HA02 JA02 JA19 JA33 JA34
JA35 JA36 JA37 JA38 JA51
JA53 NA01 PR40
5F101 BA19 BA23 BA26 BA35 BB05
BB08 BC02 BD22 BD30 BE02
BE05 BE07
Claims (14)
- 【請求項１】 半導体基板表面に、形成された一対のト
レンチ内にそれぞれ第１絶縁膜を介して形成された第１
電極と、 トレンチ間であって半導体基板上に、第２絶縁膜を介し
て形成された第２電極と、 該第２電極上に、第３絶縁膜を介して形成された第３電
極とからなるメモリセルを有することを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 メモリセルが、第１電極によって構成さ
れる選択トランジスタのそれぞれを介して一対のソース
／ドレイン領域に接続されてなる請求項１に記載の不揮
発性半導体記憶装置。 - 【請求項３】 第１絶縁膜が、トレンチの底部と側部と
で膜厚が異なる請求項１又は２に記載の不揮発性半導体
記憶装置。 - 【請求項４】 半導体基板に形成されたトレンチの底部
表面及び側部表面に不純物がドーピングされてなり、ト
レンチ底部表面及び側部表面の一部表面で不純物濃度が
異なる請求項１又は２に記載の不揮発性半導体記憶装
置。 - 【請求項５】 一対の第１電極のそれぞれに、該第１電
極によって構成される選択トランジスタのしきい値より
高い電圧を印加して、これら２つの選択トランジスタを
ＯＮ状態にすることによりメモリセルの読み出しを行う
請求項１〜４のいずれか１つに記載の不揮発性半導体記
憶装置の読み出し方法。 - 【請求項６】 一対の第１電極の一方に、該第１電極に
よって構成される選択トランジスタのしきい値より高い
電圧を印加して、該選択トランジスタをＯＮ状態にし、
一対の第１電極の他方に、該第１電極によって構成され
る選択トランジスタのしきい値より低い電圧を印加し
て、該選択トランジスタをＯＦＦ状態にすることにより
メモリセルの書き込みを行う請求項１〜４のいずれか１
つに記載の不揮発性半導体記憶装置の書き込み方法。 - 【請求項７】 メモリセルが、複数個マトリクス状に配
列されて構成され、Ｘ方向に配列された複数のメモリセ
ルが、Ｘ方向に配設した第３電極に連接され、 Ｙ方向に配列された複数のメモリセルが、Ｙ方向に配設
した第１電極に連接され、 複数のメモリセルが、第１電極によって構成される選択
トランジスタのそれぞれを介して一対のソース／ドレイ
ン領域に接続されて、ソース／ドレイン領域を共有する
請求項１〜４のいずれか１つに記載の不揮発性半導体記
憶装置。 - 【請求項８】 Ｘ方向に隣接する２個のメモリセルが一
方の第１電極を共有し、該一方の第１電極によって構成
される選択トランジスタを介してソース領域に接続され
てなる請求項７に記載の不揮発性半導体記憶装置。 - 【請求項９】 ソース領域に接続される選択トランジス
タを構成する全ての第１電極が、共有接続されてなる請
求項７又は８に記載の不揮発性半導体装置。 - 【請求項１０】 ドレイン領域に接続される選択トラン
ジスタを構成する全ての第１電極が、共有接続されてな
る請求項７〜９のいずれか１つに記載の不揮発性半導体
記憶装置。 - 【請求項１１】 ドレイン領域に接続される選択トラン
ジスタを構成する第１電極が、異なる電圧が印加可能と
なるように電気的に分離されてなる請求項７〜９のいず
れか１つに記載の不揮発性半導体記憶装置。 - 【請求項１２】 選択トランジスタを介してドレイン領
域に接続され、隣接する第１電極間に、素子分離領域が
形成されてなる請求項７〜１１のいずれか１つに記載の
不揮発性半導体記憶装置。 - 【請求項１３】 ソース領域が、常に接地状態に設定さ
れてなる請求項７〜１２のいずれか１つに記載の不揮発
性半導体記憶装置。 - 【請求項１４】（１）ソース領域に接続される選択トラ
ンジスタを構成する第１電極に、該選択トランジスタの
しきい値より低い電圧を印加し、ドレイン領域に所定の
電圧を印加し、ドレイン領域に接続される選択トランジ
スタを構成する第１電極の全てに、該選択トランジスタ
のしきい値より高い電圧を印加することにより、メモリ
セルの第２電極直下のチャンネル領域をドレイン電圧に
より充電する第１ステップと、 （２）非選択メモリセルのドレイン領域に接続される選
択トランジスタを構成する第１電極に、該選択トランジ
スタのしきい値より低い電圧を印加した後に、選択メモ
リセルに接続されたドレイン領域を接地し、選択メモリ
セルを構成する第３電極に、選択メモリセルのしきい値
電圧より高い電圧を印加する第２のステップとにより、
書き込み動作を行う請求項１１に記載の不揮発性半導体
記憶装置の書き込み方法。
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