JP2003318289A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細化が進行した場合においても高い信頼性
を有する半導体記憶装置と、その製造方法を提供するこ
と。 【解決手段】 絶縁膜３４２上に、一方向に延在すると
共に一方向の直行方向に並ぶ複数の素子分離領域３１６
と、この複数の素子分離領域３１６の各々の間に延在す
る複数のＰ型ウェル領域３３２を形成する。Ｐ型ウェル
領域３３２と、このＰ型ウェル領域３３２に直交するコ
ントロールゲート３１１とが交わる領域に、絶縁膜３２
２，３２３を介してフローティングゲート３２１を配置
する。Ｐ型ウェル領域３３２は、素子分離領域３１６と
絶縁膜３４２とで確実に絶縁されて、第３ビット線とし
て機能する。従来の第３ビット線間の耐圧不足が回避で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば不揮発性メ
モリなどの半導体記憶装置および半導体記憶装置の製造
方法に関する。

【０００２】

【従来の技術】従来、フローティングゲートを有する不
揮発性メモリとして、素子分離領域によって区分された
ウェル領域をビット線として用いたものが開示されてい
る（特開平１１−１７７０６８号公報参照）。この不揮
発性メモリのメモリセルアレイは、図２５の回路図で示
すように、第１ビット線（ドレイン線）Ｂ０，Ｂ１，Ｂ
２と、第２ビット線（ソース線）Ｓ０，Ｓ１，Ｓ２と、
上記第１および第２ビット線に関して略平行に延びる第
３ビット線ＰＷ０，ＰＷ１，ＰＷ２とを備える。上記第
１ビット線と第２ビット線との間に、メモリトランジス
タ９３１と選択トランジスタ９３２とを直列に接続して
いる。上記メモリトランジスタ９３１のコントロールゲ
ートに、メモリトランジスタワード線ＭＷ０，ＭＷ１，
ＭＷ２を接続すると共に、上記選択トランジスタ９３２
の選択ゲート電極に、選択トランジスタワード線ＳＷ
０，ＳＷ１，ＳＷ２を接続している。

【０００３】図２６は、上記従来の不揮発性メモリをメ
モリトランジスタワード線に沿って切断した様子を示す
断面図であり、図２７は、上記従来の不揮発性メモリを
ビット線方向に切断した様子を示す断面図である。図２
６に示すように、半導体基板９１１内にＮ型ウェル領域
９１２を形成し、このＮ型ウェル領域９１２上に形成し
たＰ型ウェル領域をビット線方向に延びる複数の素子分
離絶縁膜９１４によって分割して、複数の第３ビット線
を構成する分割Ｐ形ウェル領域９１３を構成している。

【０００４】上記分割Ｐ形ウェル領域９１３上に、ゲー
ト絶縁膜９１７、フローテイングゲート９１５、電極間
絶縁膜９１８、およびコントロールゲート９１６を形成
して、メモリトランジスタ９３１を構成している。上記
コントロールゲート９１６は、上記第１乃至第３ビット
線と直角方向に延びて複数のメモリトランジスタ９３１
に接続されて、メモリトランジスタワード線ＭＷ０，Ｍ
Ｗ１，ＭＷ２を構成している。

【０００５】また、上記分割Ｐ形ウェル領域９１３上
に、ゲート絶縁膜９１７、選択ゲート電極９１９、電極
間絶縁膜９１８、およびダミー電極９２０を形成して、
選択トランジスタ９３２を構成している。上記選択ゲー
ト電極９１９とダミー電極９２０とは、図示しないが電
気的に接続されており、上記第１乃至第３ビット線と直
角方向に延びて複数の選択トランジスタ９３２の部分を
構成すると共に、選択トランジスタワード線ＳＷ０，Ｓ
Ｗ１，ＳＷ２を構成している。

【０００６】上記メモリトランジスタ９３１のソース領
域であるソース拡散層９２１は、図示しないが、上記メ
モリトランジスタワード線ＭＷ０，ＭＷ１，ＭＷ２およ
び選択トランジスタワード線ＳＷ０，ＳＷ１，ＳＷ２と
垂直方向に延びる第２ビット線Ｓ０，Ｓ１，Ｓ２に接続
されている。また、選択トランジスタ９３２のドレイン
領域であるドレイン拡散層９２２は、図示しないが、上
記メモリトランジスタワード線ＭＷ０，ＭＷ１，ＭＷ２
および選択トランジスタワード線ＳＷ０，ＳＷ１，ＳＷ
２と垂直方向に延びる第１ビット線Ｂ０，Ｂ１，Ｂ２に
接続されている。上記メモリトランジスタ９３１と選択
トランジスタ９３２との間に位置する中間拡散層９２３
は、上記メモリトランジスタ９３１のドレイン領域と、
上記選択トランジスタ９３２のソース領域とを兼ねてい
る。

【０００７】上記従来の不揮発性メモリでは、複数の第
３ビット線の電位が各々制御可能であるので、この第３
ビット線を構成する分割Ｐ型ウェル領域９１３と、ソー
ス拡散層９２１とを同じ電位にすることができる。例え
ば、メモリセルＭ１２への書込み時（ここでは、フロー
テイングゲートヘの電子注入を書込みとする）には、選
択されたメモリトランジスタワード線ＭＷ１に十９Ｖ、
選択されていないメモリトランジスタワード線ＭＷ０，
ＭＷ２および全ての選択トランジスタワード線ＳＷ０，
ＳＷ１，ＳＷ２に０Ｖ、選択された第２ビット線Ｓ１お
よび選択された第３ビット線ＰＷ１に−３．５Ｖ、選択
されていない第２ビット線Ｓ０，Ｓ２および選択されて
いない第３ビット線ＰＷ０，ＰＷ２に０Ｖをそれぞれ印
加し、全ての第１ビット線Ｂ０，Ｂ１，Ｂ２をオープン
にすればよい。このとき、全てのメモリセルで、ソース
拡散層９２１の電位と分割Ｐ型ウェル領域９１３の電位
とは同じである。したがって、Ｐ型ウェル領域を厚み方
向に完全に分割しないで、Ｐ型ウェル領域の基板側が素
子分離領域の幅方向に互いに接続しているものにおける
ような、ソース拡散層とＰ型ウェル領域との間に生じる
電位差に対する耐圧確保の必要性がなくなる。これによ
って、上記従来の不揮発メモリの微細化の促進を実現し
ようとしている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性メモリは、第３ビット線を構成するウェル
領域９１３間の絶縁性が悪いという問題がある。すなわ
ち、上記第３ビット線を構成するＰ型ウェル領域９１３
は、基板側がＮ型ウエル領域９１２に接しているので、
このＰ型ウェル領域とＮ型ウェル領域との接合部に生じ
る電位差に応じて、上記Ｎ型ウェル領域９１２内に空乏
層が延びる。したがって、メモリアレイの微細化の進行
に伴って素子分離領域９１４の深さおよび幅が縮小する
と、隣合う接合部に生じる空乏層が互いに接して、上記
ウェル領域９１３間の絶縁性が悪化するのである。

【０００９】さらに、上記Ｐ型ウェル領域９１３の上記
素子分離領域９１４に近接する部分の不純物濃度が減少
し、これによって、上記ソース、ドレイン、および中間
拡散層９２１，９２２，９２３と、Ｎ型ウェル領域９１
２との間でパンチスルーが発生する虞がある。

【００１０】そこで、本発明の目的は、微細化が進行し
た場合においても高い信頼性を有する半導体記憶装置
と、その製造方法を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、支持基板上に形成され
た絶縁膜上に、複数の絶縁性を有する素子分離領域と、
複数のウェル領域を備える。上記複数の絶縁性を有する
素子分離領域は、一方向に延びると共に上記一方向の直
交方向に並んで形成され、上記複数のウェル領域は、隣
り合う上記素子分離領域の間にそれぞれ形成される。こ
の複数のウェル領域は、下面が上記絶縁膜に接すると共
に、側面が上記絶縁性の素子分離領域に接するので、互
いに絶縁物によって電気的に分離されている。したがっ
て、この半導体記憶装置の微細化が進み、上記複数のウ
ェル領域の寸法が縮小した場合であっても、上記複数の
ウェル領域は、従来におけるように空乏層が拡大して互
いの絶縁性が低下することが無く、絶縁性が良好に保持
される。その結果、この半導体記憶装置は、上記ウェル
領域をメモリセルのビット線に用いて半導体記憶装置を
構成した場合、高い信頼性を保持しつつ微細化が可能に
なる。

【００１２】１実施形態の半導体記憶装置では、上記絶
縁膜とウェル領域との境界の近傍に、半導体と金属とか
らなる合金層またはメタル層を備えので、このウェル領
域を低抵抗にできる。この低抵抗のウェル領域をメモリ
セルのビット線などに用いることによって、半導体記憶
装置を高速動作にできる。また、上記半導体と金属とか
らなる合金層またはメタル層は、上記絶縁膜とウェル領
域との境界の近傍に設けられるので、上記ウェル領域の
上記絶縁膜から遠い側、すなわちウェル領域の上部への
不純物の導入が回避できる。したがって、上記ウェル領
域の上部の結晶性が良好に保たれるので、このウェル領
域の上部に、例えばメモリトランジスタなどのソース領
域、ドレイン領域、および中間領域を形成する際、高精
度に不純物濃度が制御できる。その結果、良好な特性の
メモリトランジスタが得られ、良好な特性の半導体記憶
装置が構成できる。

【００１３】また、上記半導体と金属とからなる合金層
およびメタル層に換えて、上記ウェル領域に１×１０
^２０ｃｍ^−３以上の不純物濃度を有する導電層を形成し
てもよい。これによって、メタル層に起因する例えば熱
処理時の不純物汚染の虞を回避できる。

【００１４】１実施形態の半導体記憶装置では、上記複
数の素子分離領域は、一方向に蛇行して延びると共に上
記一方向の直交方向に並んで形成されている。また、上
記複数のウェル領域は、隣り合う上記素子分離領域の間
にそれぞれ上記一方向に蛇行して延びている。このウェ
ル領域内の蛇行の各折り返し個所に、それぞれソース領
域またはドレイン領域として働く不純物拡散領域が形成
されて、同一のウェル領域内で隣り合う上記不純物拡散
領域の間にそれぞれチャネル領域が定められる。これに
よって、従来よりもメモリセルの面積が縮小され、高集
積の半導体記憶装置が得られる。複数のワード線は、上
記一方向の直交方向に延びると共に、それぞれメモリ機
能を有する膜を介して各ウェル領域内のチャネル領域上
を通るように設けられる。また、第１のビット線は上記
一方向に延びると共に、同一のウェル領域内で蛇行の一
方の側の折り返し個所に設けられた上記不純物拡散領域
上を通るように設けられる。さらに、第２のビット線は
上記一方向に延びると共に、同一のウェル領域内で蛇行
の他方の側の折り返し個所に設けられた上記不純物拡散
領域上を通るように設けられる。上記第１のビット線と
第２のビット線は、それぞれ直下に存する上記不純物拡
散領域と接続されている。したがって、上記ワード線、
第１および第２ビット線、ならびにウェル領域を介し
て、上記複数のメモリセルのうちの所望の１つのメモリ
セルについて、電荷の注入および消去ができるので、ラ
ンダムアクセス動作の半導体記憶装置が得られる。その
結果、高集積化が可能でランダムアクセスができ、しか
も高信頼の半導体記憶装置が得られる。

【００１５】１実施形態の半導体記憶装置は、複数のワ
ード線が上記一方向の直交方向に延びると共に上記一方
向に並んで形成される。上記ウェル領域は上記各ワード
線の間に位置し、このウェル領域内に、それぞれソース
領域またはドレイン領域として機能する不純物拡散領域
が形成される。同一のウェル領域内で隣り合う上記不純
物拡散領域の間にそれぞれチャネル領域が定められる。
上記ワード線は、それぞれメモリ機能を有する膜を介し
て各チャネル領域上に配置される。上記一方向に延びる
複数のビット線が、上記各ウェル領域の上方に形成され
る。この複数のビット線は、下方に位置する上記各ウェ
ル領域内の上記不純物拡散領域に１つおきにコンタクト
孔を介して接続される。上記ビット線の下側にプレート
電極が形成され、このプレート電極は、上記ビット線が
接続されていない不純物拡散領域に接続されている。上
記コンタクト孔は、上記プレート電極に設けられた孔あ
るいはスリット部を通るように設けられている。したが
って、メモリセルの上方に２つのビット線を形成するよ
りも構造が簡易になる。また、上記プレート電極は、常
に所定の電位を与えるのみで電位を変える必要がないか
ら、メモリセルの駆動回路が単純にできて、半導体記憶
装置が高集積および低コストにできる。

【００１６】上記メモリ機能を有する膜の一例は、シリ
コン窒化膜とシリコン酸化膜との積層膜である。このシ
リコン窒化膜とシリコン酸化膜との積層膜は、電荷をト
ラップする働きを有するので、導電体膜を用いてメモリ
機能膜を構成するよりも、記憶電荷の漏れの問題が軽減
される。

【００１７】また、上記メモリ機能を有する膜は、半導
体または導体からなる微粒子を含んだ絶縁膜であっても
よい。この半導体または導体からなる微粒子を含んだ絶
縁膜は、電荷をトラップする働きを有し、各微粒子は絶
縁膜によって隔てられているので、記憶電荷の漏れが生
じ難い。

【００１８】また、上記メモリ機能を有する膜は、半導
体または導体からなる膜と、半導体または導体からなる
微粒子とを含んだ絶縁膜であってもよい。この構成のメ
モリ機能を有する膜は、電荷の書込み時および消去時に
おけるビット線とワード線との間の電位差が比較的小さ
くてよいので、低電圧駆動の半導体記憶装置が得られ
る。

【００１９】ここにおいて、微粒子とは、ｎｍ（ナノメ
ートル）オーダーの寸法を有する粒子を意味する。

【００２０】本発明の半導体記憶装置の製造方法は、半
導体基板の表面部分に、一方向に延びると共に上記一方
向の直交方向に並ぶ複数の絶縁性の素子分離領域を形成
する工程と、上記半導体基板の裏面部分を、上記素子分
離領域の下部が露出するように除去する工程と、上記素
子分離領域の下部が露出した半導体基板の裏面に、絶縁
膜を形成する工程と、上記半導体基板にメモリセルを形
成する工程とを備える。したがって、上記半導体基板の
上記複数の素子分離領域の間の部分が、互いに分離され
て電気的に絶縁されるので、例えば上記複数の素子分離
領域の間の半導体基板の部分を上記メモリセルのビット
線として用いることによって、高信頼の半導体記憶装置
が製造できる。

【００２１】１実施形態の半導体記憶装置の製造方法
は、上記素子分離領域の下部が露出した半導体基板の裏
面に、かつ隣合う上記素子分離領域の間の部分に、半導
体と金属とからなる合金層またはメタル層を形成する。
この半導体と金属とからなる合金層またはメタル層は、
上記半導体基板が形成された後に裏面に形成されるか
ら、上記半導体基板の表側部分への不純物汚染などの悪
影響が回避できる。また、他の実施形態の半導体装置の
製造方法では、上記半導体基板の隣合う上記素子分離領
域の間の部分に、１×１０^２０ｃｍ^−３以上の不純物濃
度を有する導電層を形成し、この導電層は上記半導体基
板の裏面から形成されるので、上記半導体基板の表側部
分の汚染が回避できる。

【００２２】１実施形態の半導体記憶装置の製造方法
は、上記半導体基板の裏面部分を除去する前に、半導体
基板上に第１の支持基板を貼り合せる工程を備えるの
で、上記半導体基板の裏面が除去されても半導体記憶装
置の強度不足などの不都合が回避される。また、上記絶
縁膜の裏面に、第２の支持基板を貼り合わせる工程と、
上記第２の支持基板を貼り合わせた後に、上記第１の支
持基板を除去する工程とを備えるので、上記半導体基板
中に形成された配線を、外部に引き出すための孔などを
第１の支持基板に空ける必要がない。したがって、半導
体記憶装置が容易に製造できる。また、上記第１の支持
基板が除去されても、第２の支持基板によって、半導体
記憶装置の強度が保持される。

【００２３】１実施形態の半導体記憶装置の製造方法
は、上記半導体基板にメモリセルを形成する工程は、上
記半導体基板の表面に第１の支持基板を貼り合せる工程
よりも前に行われるので、上記半導体基板の厚みと上記
第１の支持基板の厚みとの合計の厚みがバラついて、こ
のバラツキによってメモリセルの加工精度が悪化する虞
が回避できる。また、上記第１支持基板の貼り合わせ工
程によって半導体基板に不純物汚染が生じ、不純物によ
ってメモリセルの特性が悪化することが回避できる。

【００２４】１実施形態の半導体記憶装置の製造方法
は、上記半導体基板の裏面部分を、上記素子分離領域の
下部が露出するように除去する工程は、上記半導体基板
中に水素イオンを注入する工程と、上記半導体基板を熱
処理して上記水素イオンを注入した領域を破断する工程
と、上記半導体基板の上記破断した部分から上記素子分
離領域の下部までを研磨して除去する工程とを備える。
この製造方法によれば、上記半導体基板の除去すべき裏
面部分の多くの部分が容易に除去できるので、半導体記
憶装置の製造効率が向上する。また、上記半導体基板の
上記破断した部分から上記素子分離領域の下部までの研
磨すべき部分が比較的小さくなるので、研磨作業が高精
度に実行できる。したがって、上記素子分離領域の下部
に位置する研磨面をより平坦にできて、上記半導体基板
の上記素子分離領域の間の部分の厚みを厚くすることが
でき、その結果、半導体記憶装置の微細化が容易にな
る。

【００２５】

【発明の実施の形態】以下、本発明を図示の実施形態に
より詳細に説明する。

【００２６】本発明に使用する半導体基板は、特に限定
されないが、シリコン基板が好ましい。また、上記半導
体基板は、Ｐ型またはＮ型の導電型を有していても良
い。なお、以下の各実施形態では、Ｎチャネル型の半導
体記憶装置について説明するが、各実施形態で用いる不
純物をその導電型と逆の導電型の不純物に換えて、Ｐチ
ャネル型の半導体記憶装置を形成してもよい。

【００２７】（第１実施形態）図１は、本発明の第１実
施形態の半導体記憶装置を示す断面図であり、メモリト
ランジスタワード線に沿って切断した様子を示してい
る。図２は、ビット線方向に切断した様子を示す断面図
であり、層間絶縁膜および上部メタル配線（ビット線）
を省略している。

【００２８】まず、図１および図２を用いて、第１実施
形態の半導体記憶装置の構成を説明する。なお、本実施
形態の半導体記憶装置の回路図は、図２５に示した回路
図と同じである。

【００２９】この半導体記憶装置は、第２の支持基板と
してのシリコン基板３５３上に絶縁膜３４２を備え、こ
の絶縁膜３４２上に、一方向に延在すると共に上記一方
向の直行方向に並ぶ複数の素子分離領域３１６を備え
る。上記絶縁膜３４２上に、かつ上記複数の素子分離領
域３１６の各々の間には、上記一方向に延在する複数の
シリサイド層３３５およびＰ型ウェル領域３３２が、こ
の順に積層されている。上記シリサイド層３３５および
Ｐ型ウェル領域３３２によって、第３ビット線ＰＷ０，
ＰＷ１，ＰＷ２を構成している。なお、上記シリサイド
層３３５は、メタル層であってもよく、あるいは、上記
Ｐ型ウェル領域内に高濃度のＰ型不純物で形成した導電
層を設けてもよい。さらに、上記Ｐ型ウェル領域内に、
シリサイド層、メタル層、および高濃度不純物導電層の
いずれか２つ以上を組み合わせて配置してもよい。

【００３０】上記Ｐ型ウェル領域３３２上には、ゲート
絶縁膜３２２を介して導電体膜からなるフローティング
ゲート３２１が形成されている。上記フローティングゲ
ート３２１上には、絶縁膜３２３を介してコントロール
ゲート３１１が形成されている。上記コントロールゲー
ト３１１は、上記第３ビット線が延在する方向の直交方
向に延びて、メモリトランジスタワード線ＭＷ０，ＭＷ
１，ＭＷ２を構成している。上記第３ビット線と上記コ
ントロールゲート３１１とが交わる領域で、メモリトラ
ンジスタ３９１が形成されている。

【００３１】また、上記Ｐ型ウェル領域３３２上には、
ゲート絶縁膜３２２を介して選択ゲート電極３６１が形
成されている。上記選択ゲート電極３６１上には、絶縁
膜３２３を介してダミー電極３６２が形成されている。
上記選択ゲート電極３６１と上記ダミー電極３６２と
は、図示しないが、電気的に接続されて一体となってお
り、上記メモリトランジスタワード線と平行に延びて選
択トランジスタワード線ＳＷ０，ＳＷ１，ＳＷ２を構成
している。上記第３ビット線と上記ダミー電極とが交わ
る領域で、選択トランジスタ３９２が形成されている。

【００３２】上記メモリトランジスタ３９１のソース拡
散層３６４は、第１層のメタル配線であるソース線３１
２（第２ビット線）に接続されている。また、上記選択
トランジスタ３９２のドレイン拡散層３６３は、第２層
のメタル配線であるドレイン線３１３（第１ビット線）
に接続されている。なお、図１に示す断面では、ドレイ
ン線３１３は、素子分離領域３１６上にあり、このまま
ではドレイン拡散層３６３にコンタクトを介して接続で
きない。したがって、ソース線３１２およびドレイン線
３１３を適宜蛇行させて、ドレイン拡散層３６３上にド
レイン線３１３を通過させるようにする必要がある。上
記ソース拡散層３６４とドレイン拡散層３６３との間に
位置する中間拡散層３６５は、メモリトランジスタ３９
１のドレイン領域と、選択トランジスタ３９２のソース
領域とを兼ねている。これにより、第１ビット線と第２
ビット線との間に、上記メモリトランジスタ３９１と上
記選択トランジスタ３９２とを直列に接続できる。

【００３３】上記構成の半導体記憶装置は、複数のＰ型
ウェル領域３３２が、側部が素子分離領域３１６に接す
ると共に底部が絶縁膜３４２に接しているので、互いに
電気的に絶縁されている。したがって、この半導体記憶
装置の微細化が進み、上記複数のＰ型ウェル領域の寸法
が縮小した場合であっても、上記複数のＰ型ウェル領域
は、確実に互いに電気的に分離されて良好な絶縁性を有
する。これによって、複数のウェル領域間の耐圧が従来
よりも大幅に向上する。また、上記Ｐ型ウェル領域３３
２の下には、従来におけるようなＮ型ウェル領域が存在
しないから、ウェル領域のＰＮ接合部のパンチスルーは
起こり得ない。その結果、微細化が進んだ場合において
も、従来よりも高い信頼性を有する半導体記憶装置が得
られる。

【００３４】また、上記第３ビット線を構成するＰ型ウ
ェル領域３３２と上記絶縁膜３４２との境界近傍であっ
て上記Ｐ型ウェル領域３３２の下部に、シリサイド層３
３５を設けているので、上記第３ビット線の電気抵抗を
大幅に低減することができる。この第３ビット線の電気
抵抗の低減は、上記シリサイド層３３５に換えてメタル
層、あるいはＰ型高濃度不純物層によっても得られる。

【００３５】ここで、上記Ｐ型ウェル領域３３２中に、
上記シリサイド層３３５に換えてＰ型高濃度不純物層を
形成する場合は、この高濃度不純物層の不純物濃度は、
１×１０^２０ｃｍ^−３以上であるのが好ましい。その理
由を以下に記す。

【００３６】例えば、１組のビット線に１０^３個のメモ
リセルが接続されているメモリセルアレイについて考え
る。このメモリセルを形成する際の最小加工寸法をＦと
したとき、第３ビット線の幅（図１におけるＷ）は概ね
Ｆとなる。一方、メモリセルのビット線方向の寸法を、
例えば６Ｆとすると、第３ビット線の長さは約６×１０
^３Ｆとなる。

【００３７】この構成のメモリセルアレイにおいて、上
記Ｐ型ウェル領域３３２中に形成された高濃度不純物層
の不純物濃度が１×１０^２０ｃｍ^−３であるとき、比抵
抗は約１０^−３Ωｃｍとなるので、この高濃度不純物層
の層厚が１００ｎｍとするとシート抵抗は１×１０^２Ω
／□となる。したがって、上記第３ビット線の抵抗は約
６×１０^５Ωとなる。さらに、メモリセル当りの第３ビ
ット線に纏わる容量を１×１０^−１４Ｆとすれば、第３
ビット線には１本当り約１×１０^−１１Ｆの容量が存在
することになる。この時、第３ビット線の遅延時間は、
抵抗と容量の積で表されるから、約６×１０^−６秒（６
マイクロ秒）となって、フラッシュメモリの書き込み速
度（例えば１０マイクロ秒）に比べて十分短くなる。す
なわち、メモリセルへの書込み動作速度を十分高速にす
ることができる。以上の理由により、Ｐ型ウェル領域３
３２中に形成する高濃度不純物層の不純物濃度は、１×
１０^２０ｃｍ^−３以上であるのが好ましいのである。

【００３８】また、上記第３ビット線としてのＰ型ウェ
ル領域３３２にシリサイド層３３５を形成した場合のシ
ート抵抗は、例えば、５Ω／□とすることができるの
で、この第３ビット線の遅延時間は約３×１０^−７秒
（３００ナノ秒）とすることができる。また、上記Ｐ型
ウェル領域にメタル層を形成した場合のシート抵抗は、
例えば、０．１Ω／□とすることができるので、この第
３ビット線の遅延時間は約６×１０^−９秒（６ナノ秒）
とすることができる。したがって、フラッシュメモリに
比べて書込み動作および消去動作が高速な半導体記憶装
置（例えば、量子ドットメモリや強誘電体膜メモリな
ど）に上記構成の第３ビット線を用いた場合において
も、その半導体記憶装置の書込み動作および消去動作が
遅くなることがない。

【００３９】次に、本実施形態の半導体記憶装置を製造
する方法を、図３乃至７を用いて説明する。なお、図３
乃至７は、図１と同じ位置の断面を示している。

【００４０】まず、図３に示すように、半導体基板３５
１にＰ型ウェル領域３３２、シリコン酸化膜からなる素
子分離領域３１６を形成し、さらに、ゲート絶縁膜３２
２、フローティングゲート３２１（選択ゲート電極３６
１）、絶縁膜３２３、コントロールゲート３１１（ダミ
ー電極３６２）、層間絶縁膜３４１、ソース線３１２、
ドレイン線３１３、およびその他の図示しない上部配線
を、公知の方法で形成する。なお、図３ではメモリトラ
ンジスタ３９１を形成する部分の断面を示すが、選択ト
ランジスタ３９２を形成する部分の断面では、フローテ
ィングゲート３２１に換えて選択ゲート電極３６１を形
成すると共に、コントロールゲート３１１に換えてダミ
ー電極３６２を形成する。

【００４１】なお、次の工程である第１の支持基板の貼
り合せ工程の前には、図３で示した部分のうち、上記半
導体基板３５１にＰ型ウェル領域３３２および素子分離
領域３１６を形成しておけばよく、その他の部分は、後
に記す第２の支持基板の貼り合せ工程および第１の支持
基板の除去工程の後に形成してもよい。しかしながら、
第１の支持基板の貼り合せ工程の前に、ゲート絶縁膜３
２２、フローティングゲート３２１（あるいは選択ゲー
ト電極３６１）、絶縁膜３２３、およびコントロールゲ
ート３１１（あるいはダミー電極３６２）を形成してお
くのが好ましい。なぜなら、これらの部分は、形成時に
比較的高い加工精度を要すると共に、不純物汚染に敏感
だからである。これらの部分を、第２の支持基板貼り合
せ工程および第１の支持基板除去工程の後に形成する
と、支持基板を含めた基板厚さのばらつき等に起因して
加工精度が落ちたり、不純物汚染の機会が増してしま
う。したがって、第１の支持基板の貼り合せ工程の前
に、ゲート絶縁膜３２２、フローティングゲート３２１
（あるいは選択ゲート電極３６１）、絶縁膜３２３、お
よびコントロールゲート３１１（あるいはダミー電極３
６２）を形成しておくことによって、加工精度を高く保
ち、不純物汚染を最小限に抑えることができる。

【００４２】次に、図４に示すように、上記半導体基板
３５１上に形成された層のうちの最上層である層間絶縁
膜３４１上に、第１の支持基板としてのシリコン基板３
５２を貼り合せる。このシリコン基板３５２は、他の半
導体基板、金属基板、あるいは絶縁体基板などのいずれ
の基板であってもよく、半導体記憶装置の製造工程にお
いて必要な強度を有するものであればよい。

【００４３】次に、ＣＭＰ（Chemica1 Mechanical Poli
shing）法によって、半導体基板３５１の図４における
下側部分を研磨する。そして、図５に示すように、素子
分離領域３１６の上側部分を露出させる。ここで、図５
は、図３および図４に対して、上下方向を逆に図示して
いる。したがって、図５において露出している素子分離
領域３１６の上側部分は、図３および図４では素子分離
領域３１６の下側部分に該当する。上記半導体基板３５
１の部分を研磨する際、上記素子分離領域３１６がスト
ッパーとして働くので、上記半導体基板３５１は素子分
離領域３１６の部分が露出する厚みに略平坦に研磨する
ことができる。上記ＣＭＰ法を用いた研磨工程によっ
て、Ｐ型ウェル領域３３２が素子分離領域３１６を隔て
て複数の領域に分断されて、夫々が第３ビット線として
機能可能になる。

【００４４】上記ＣＭＰ法による研磨は、以下のように
して効率的に行なえる。まず、第１の支持基板の貼り合
せ工程の前に、上記半導体基板３５１に水素イオンを注
入する。この水素イオンは、図３の半導体基板３５１の
素子分離領域３１６よりやや深い領域に、例えば１×１
０^１６〜２×１０^１７ｃｍ^−３のドーズ量で注入する。
そして、上記半導体基板３５１上に形成した層間絶縁膜
３４１上に、第１の支持基板３５２を貼り合わせ、その
後、４００℃〜６００℃でアニールする。これによっ
て、上記注入した水素の濃度が最も濃い位置（図４では
素子分離領域３１６よりやや深い位置）に破断が生じ
る。そして、半導体基板３５１の上記破断部分から、上
記第１の支持基板３５２側に向って、ＣＭＰ法によって
素子分離領域３１６が露出するまで研磨すればよい。こ
れによって、ＣＭＰ法による研磨量が大幅に少なくなる
ので、半導体基板３５１の研磨工程の効率が向上し、ま
た、研磨面をより平坦にすることができる。したがっ
て、素子分離領域３１６の深さを浅くすることができる
ので、素子の微細化が容易になる。

【００４５】次に、図６に示すように、Ｐ型ウェル領域
３３２の露出面をシリサイド化し、シリサイド層３３５
を形成する。このシリサイド層３３５は、公知のサリサ
イド工程を用いて、Ｐ型ウェル領域３３２の露出面のみ
に自己整合的に形成することができる。ここで、上記シ
リサイド層３３５に換えてメタル層を形成してもよい。
また、イオン注入等の方法により、Ｐ型ウェル領域３３
２中に高濃度不純物層を形成して、上記シリサイド層３
３５に換えてもよい。上記Ｐ型ウェル領域３３２にシリ
サイド層３３５、メタル層、あるいは高濃度不純物層を
形成することによって、第３ビット線を著しく低抵抗化
することができる。なお、上記高濃度不純物層は、Ｐ型
ウェル領域３３２の露出面に面して形成する以外に、上
記Ｐ型ウェル領域３３２の露出面よりも図５において深
い位置であってＰ型ウェル領域３３２内に形成してもよ
い。

【００４６】次に、図７に示すように、素子分離領域３
１６およびシリサイド層３３５上に、絶縁膜３４２を形
成する。これにより、複数のＰ型ウェル領域３３２は、
素子分離領域３１６と絶縁膜３４２とによって互いに電
気的に分離される。

【００４７】さらに、上記絶縁膜３４２上に、第２の支
持基板としてのシリコン基板３５３を貼り合せ、その後
に、第１の支持基板３５２を除去する。上記第２の支持
基板は、シリコン基板の他、金属基板または絶縁体基板
などであってもよく、半導体記憶装置全体の強度を高め
るものであればよい。上記第１の支持基板３５２を貼り
合せる前に、ゲート絶縁膜３２２、フローティングゲー
ト３２１（あるいは選択ゲート電極３６１）、絶縁膜３
２３、コントロールゲート３１１（あるいはダミー電極
３６２）、層間絶縁膜３４１、ソース線３１２、および
ドレイン線３１３などのうち、形成されていない部分が
あれば、その形成されていない部分を、上記第１の支持
基板３５２を除去した後に形成する。上記第１支持基板
を除去することによって、上記ソース線３１２、および
ドレイン線３１３などの上部配線から外部に配線を引き
出す際、厚い第１の支持基板に孔を開けることなく、上
部配線に設けたパッドを容易に露出させることができ
る。

【００４８】以上のようにして、上記複数のＰ型ウェル
領域３３２を、複数の素子分離領域３１６と絶縁膜３４
２とで互いに効果的に絶縁して、第３ビット線として機
能させることができる。したがって、従来の半導体記憶
装置におけるようなウェル領域間の耐圧の不足が確実に
回避できる。

【００４９】さらに、上記Ｐ型のウェル領域３３２と絶
縁膜３４２との境界近傍にシリサイド層またはメタル層
を配置し、あるいは、Ｐ型ウェル領域３３２内に高濃度
不純物層を形成するので、第３ビット線を低抵抗化がで
き、したがって第３ビット線の遅延を著しく小さくでき
るので、高速動作可能な半導体記憶装置が得られる。

【００５０】さらに、上記Ｐ型ウェル領域３３２の上
部、すなわちドレイン拡散層３６３、ソース拡散層３６
４、および中間拡散層３６５を形成する部分は、イオン
注入が行なわれないので、良好な結晶性に保つことがで
き、また、汚染源となる不純物濃度を低く保つことがで
きる。したがって、メモリセルの閾値を適正に保ち、上
記ウエル領域３３２と上記ドレインおよびソース拡散層
３６３，３６４との間の接合容量を小さく保つことがで
きる。また、上記Ｐ型ウェル領域３２２の上部には、下
部に形成したシリサイド層３３５やメタル層などから不
純物が殆ど導入されないので、不純物濃度の制御が容易
になる。したがって、比較的容易に、特性が良好な半導
体記憶装置が得られる。

【００５１】上記実施形態において、第１ビット線をド
レイン線とし、第２ビット線をソース線としているが、
第１ビット線をソース線とし、第２ビット線をドレイン
線としてもよい。

【００５２】（第２実施形態）図８は、本発明の第２実
施形態の半導体記憶装置としてのメモリセルアレイを示
した概略平面図である。図９は、図８のＡ−Ａ’線にお
ける断面図であり、図１０は、図８のＢ−Ｂ’線におけ
る断面図であり、図１１は、図８のＣ−Ｃ’線における
断面図である。図１２は、本実施形態のメモリセルアレ
イの回路図である。

【００５３】図９に示すように、このメモリセルアレイ
は、支持基板１５３上に絶縁膜１４２が設けられてい
る。この絶縁膜１４２上には、シリサイド層１３５およ
びＰ型ウェル領域１３２が、この順に積層されている。
なお、上記シリサイド層１３５は、メタル層であっても
よい。あるいは、シリサイド層１３５に換えて、上記Ｐ
側ウェル領域１３２内にＰ型の高濃度不純物層を形成し
てもよい。さらに、シリサイド層、メタル層、および高
濃度不純物層のいずれか２つ以上を組み合わせてもよ
い。

【００５４】図８に示すように、複数の素子分離領域１
１６が横方向に延びると共に蛇行して形成されている。
この素子分離領域１１６の縦方向のピッチは２Ｆ（Ｆは
最小加工ピッチである）に設定されている。上記シリサ
イド層１３５およびＰ型ウェル領域１３２は、素子分離
領域１１６および絶縁膜１４２によって互いに絶縁さ
れ、図８における横方向に延びると共に蛇行している。
このシリサイド層１３５およびＰ型ウェル領域１３２に
よって、第３ビット線を構成している。

【００５５】上記Ｐ型のウェル領域１３２の蛇行の各折
り返し個所、すなわち、コンタクト１１４，１１５に対
応する部分に、不純物拡散領域としてのＮ^＋拡散層１３
３がそれぞれ形成されている。このＮ^＋拡散層１３３
は、このメモリアレイの動作時に、ビット線による選択
に応じてソース領域またはドレイン領域として働く。そ
の時、隣り合うＮ^＋拡散層１３３の間の部分がチャネル
領域として働く。

【００５６】図８に示すように、ポリシリコンからなる
複数のワード線１１１は、素子分離領域１１６が延びる
方向と直角方向に、ストレートに延びるている。上記ワ
ード線１１１の横方向のピッチは２Ｆに設定されてい
る。上記Ｐ型ウェル領域１３２は、上記ワード線１１１
の下方に位置する部分の上部が、チャネル領域になって
いる。このチャネル領域とワード線１１１とは、トンネ
ル酸化膜１２２、フローティングゲート１２１、および
シリコン酸化膜１２３からなる積層膜によって隔てられ
ている。上記チャネル領域の上で、ワード線１１１がコ
ントロールゲートとして働く。

【００５７】第１層メタルからなる複数の第１ビット線
１１２が、上記ワード線１１１の延在方向の直角方向
（図８における横方向）にストレートに延びると共に、
上記ワード線１１１の延在方向（図８における縦方向）
に２Ｆのピッチで並んでいる。この第１ビット線１１２
は、同一のＰ型のウェル領域１３２について、蛇行の片
側（図８では山側）の折り返し個所に設けられたＮ^＋拡
散層１３３上を通るように設けられている。この第１ビ
ット線１１２とその直下に存するＮ^＋拡散層１３３と
は、第１ビット線コンタクトｌ１４によって接続されて
おり、この第１ビット線コンタクトｌ１４は第１ビット
線１１２の延在方向に４Ｆのピッチをおいて形成されて
いる。また、第２層メタルからなる複数の第２ビット線
１１３が、第１ビット線１１２と同じ延在方向を向いて
延在すると共に、平面において、複数の第１ビット線１
１２の間に配置するように形成されている。上記複数の
第２ビット線１１３は、互いに２Ｆのピッチをして延在
方向の直交方向に並んでおり、平面において、同一のＰ
型のウェル領域１３２について、蛇行の他方の側（図８
では谷側）の折り返し個所に設けられたＮ^＋拡散層１３
３上を通るように設けられている。この第２ビット線１
３３とその直下に存するＮ^＋拡散層１３３とは、第２ビ
ット線コンタクト１１５によって接続されており、この
第２ビット線コンタクト１１５は第２ビット線の延在方
向に４Ｆのピッチをおいて形成されている。

【００５８】上記構成の半導体記憶装置は、図６の平行
四辺形１９１で示す領域が１つのメモリセルを構成し、
この１つのメモリセルの面積は４Ｆ^２である。

【００５９】次に、第２実施形態の半導体記憶装置の回
路構成を、図１２を用いて説明する。このメモリセルア
レイは、いわゆるＡＮＤ型で配列されている。すなわ
ち、−本の第１ビット線と一本の第２ビット線とで１つ
の対をなしており、この１対のビット線の間にｎ個のメ
モリセルが並列に接続されている。図１２では、上側と
下側とで２つのビット線対に、ｎ個のメモリセルが各々
接続されている。上側のビット線対について、第１ビッ
ト線がＢａ１であり、第２ビット線がＢｂ１である。こ
のビット線対に接続されたｎ個のメモリセルが共有する
Ｐ型のウェル領域が、第３ビット線として働く。図１２
では、上側のビット線対に第３ビット線Ｂｗ１が接続さ
れている。そして、上側のビット線対について、図１２
の左側から順に、メモリセルＭ１１，Ｍ１２，・・・が
接続されている。ここで、左側からｎ番目のメモリセル
はＭ１ｎである。上記第１、第２、第３ビット線Ｂａ
１，Ｂｂ１，Ｂｗ１には、選択トランジスタが各々設け
られている。すなわち、上側のビット線対の第１ビット
線Ｂａ１には選択トランジスタＳＴＢａ１が接続されて
おり、第２ビット線Ｂｂ１には選択トランジスタＳＴＢ
ｂ１が接続されており、第３ビット線Ｂｗ１には選択ト
ランジスタＳＴＢｗ１が接続されている。また、ｎ本の
ワード線Ｗ１，Ｗ２，・・・Ｗｎが、各ビット線に対し
て直角方向に延在し、メモリセルのゲート間を接続して
いる。

【００６０】本実施形態の半導体記憶装置の動作の様子
を、図１２を用いて説明する。ここで、メモリセルの閥
値が低い状態を書き込み状態とすると共に、メモリセル
の閾値が高い状態を消去状態とする。また、第１ビット
線にメモリセルのドレイン領域が接続されていると共
に、第２ビット線にメモリセルのソース領域が接続され
ているとする。図１２において、メモリセルＭ１２に書
込む場合、このメモリセルＭ１２が接続されたワード線
Ｗ２に負電圧（例えば−８Ｖ）を印加すると共に、上記
メモリセルＭ１２が接続された上段の第１ビット線Ｂａ
１および第３ビット線Ｂｗ１に正電圧（例えば６Ｖ）を
印加し、さらに、第１ビット線の選択トランジスタＳＴ
Ｂａ１および第３ビット線の選択トランジスタＳＴＢｗ
１を、各々オン状態にする。この時、第２ビット線の選
択トランジスタＳＴＢｂ１はオフ状態として、上記第２
ビット線に接続されたメモリセルのソース領域をオープ
ンにする。これによって、メモリセルＭ１２のコントロ
ールゲートとドレイン領域およびチャネル領域との間に
高電圧がかかり、ＦＮ（ファウラーノルドハイム）トン
ネリングによりフローティングゲートから電子が引き抜
かれ、書込みが行なわれる。

【００６１】一方、上記メモリセルＭｌ２を消去する場
合、ワード線Ｗ２に正電圧（例えば１０Ｖ）を印加する
と共に、第２ビット線Ｂｂ１に負電圧（例えば−８Ｖ）
を印加し、この第２ビット線が接続された選択トランジ
スタＳＴＢｂ１をオン状態にする。この時、第１ビット
線が接続された選択トランジスタＳＴＢａ１をオフ状態
にして、メモリセルＭ１２のドレイン領域をオープンに
する。この時さらに、第３ビット線Ｂｗ１には−８Ｖを
印加し、この第３ビット線が接続された選択トランジス
タＳＴＢｗ１をオン状態にする。ここで、例えば他の第
３ビット線および他の第２ビット線は接地電位にし、そ
れぞれに接続された選択トランジスタをオンにする。こ
れによって、メモリセルＭ１２のコントロールゲート
と、ソース領域およびチャネル領域との間のみに高電圧
がかかり、ＦＮトンネリングによりフローティングゲー
トヘ電子が注入され、メモリセルＭ１２が消去される。

【００６２】また、上記メモリセルＭ１２のデータを読
出す際は、上記ワード線Ｗ２に正電圧（例えば３Ｖ）を
印加し、上記第１ビット線Ｂａ１に正電圧（例えば１
Ｖ）を印加すると共に選択トランジスタＳＴＢａ１をオ
ン状態にする。この時、上記第２ビット線Ｂｂ１を接地
電位にすると共に選択トランジスタＳＴＢｂ１をオン状
態にして、メモリセルＭ１２のソース領域を接地電位に
する。こうすることにより、メモリセルＭ１２のデータ
が読み出される。

【００６３】本実施形態の半導体記憶装置は、第１実施
形態で説明した製造方法と同様の製造方法で製造され
る。

【００６４】本実施形態の半導体記憶装置は、絶縁膜１
４２上に形成されて素子分離領域１１６で互いに分離さ
れた複数のＰ型ウェル領域１３２によって、第３ビット
線Ｂｗ１，Ｂｗ２，・・・を構成している。この複数の
Ｐ型ウェル領域１３２は、各々の間の耐圧が従来よりも
大幅に向上できるので、半導体記憶装置の信頼性が向上
できる。また、上記第３ビット線Ｂｗ１，Ｂｗ２，・・
・毎に独立して電位を与えることができるので、メモリ
セル毎に電子の書込みおよび消去ができる。その結果、
微細化した場合においても第３ビット線毎の絶縁性が確
実に保持されて、高信頼でランダムアクセス可能な半導
体記憶装置が得られる。

【００６５】また、上記Ｐ型ウェル領域１３２は、絶縁
膜１４２との境界にシリサイド層またはメタル層を備
え、あるいは、そのＰ型ウェル領域１３２内に高濃度不
純物層を備えるので、低抵抗化できる。したがって、こ
のＰ型ウェル領域１３２を用いたビット線は、遅延を著
しく小さくすることができるので、書込み動作および消
去動作の高速化の阻害要因を確実に除去できる。したが
って、高信頼で高速動作可能な半導体記憶装置が得られ
る。

【００６６】さらに、本実施形態の半導体記憶装置は、
１つのメモリセルの面積が４Ｆ^２と非常に小さいので、
高集積化が可能である。したがって、高速動作可能でラ
ンダムアクセス可能な半導体記憶装置が高集積化でき
る。

【００６７】なお、上記実施形態において、メモリセル
への書込み、消去、および読出し時に対応する各々のノ
ードの電圧設定は、上記の電圧に限られるものではな
い。

【００６８】（第３実施形態）図１３は、第３実施形態
の半導体記憶装置であるメモリセルアレイを示す平面図
である。図１４は、図１３のＡ−Ａ’線における断面図
であり、図１５はＢ−Ｂ’線における断面図である。

【００６９】図１４および１５に示すように、支持基板
２５３上に絶縁膜２４２を備え、この絶縁膜２４２上
に、シリサイド層２３５およびＰ型のウエル領域２３２
を順に積層している。なお、上記シリサイド層２３５
は、メタル層であってもよく、あるいは、上記Ｐ型のウ
ェル領域２３２中にＰ型の高濃度不純物層を形成しても
よい。

【００７０】上記絶縁膜２４２上には、図１３の平面図
に示すように、複数の素子分離領域２１６が、横方向に
ストレートに延在すると共に縦方向に並んで形成されて
いる。この複数の素子分離領域２１６は、２Ｆ（Ｆは最
小加工ピッチである）のピッチをなして縦方向に並んで
いる。上記シリサイド層２３５およびＰ型のウェル領域
２３２は、上記素子分離領域２１６によって分割され
て、図１３における横方向にストレートに延在してい
る。このウェル領域２３２は、メモリセルの第３ビット
線を構成している。

【００７１】上記ウェル領域２３２および素子分離領域
２１６の上には、ポリシリコンからなる複数のワード線
２１１が、素子分離領域２１６の延在方向の直交方向
（図１３における縦方向）に、ストレートに延在するよ
うに形成されている。上記複数のワード線２１１は、延
在方向の直交方向に、互いに２Ｆのピッチをなして並ん
でいる。このワード線２１１と、上記Ｐ型のウェル領域
２３２とが平面において重なる部分は、そのウェル領域
２３２の上部がチャネル領域になっている。上記チャネ
ル領域とワード線２１１とは、フローティングゲート２
２１を含む絶縁膜２２４によって隔てられている。上記
ワード線２１１のチャネル領域の上方部分が、コントロ
ールゲートの役割を果たしている。上記ワード線２１１
の表面は、絶縁膜２２５で覆われている。

【００７２】図１３乃至１５から分かるように、Ｐ型の
ウェル領域２３２の上部であってチャネル領域以外の領
域には、Ｎ^＋拡散層２３３が形成されている。このＮ^＋
拡散層２３３は、このメモリセルアレイの動作時にビッ
ト線に印加される電位に応じて、ソース領域またはドレ
イン領域として働く。

【００７３】図１４および１５に示すように、上記ワー
ド線２１１の上方に、第１層メタルからなる複数の第１
ビット線２１２が、上記ワード線２１１の延在方向の直
交方向（図１３における横方向）に、ストレートに延在
している。この第１ビット線２１２は、上記ワード線２
１１の延在方向（図１３における縦方向）に、２Ｆのピ
ッチをなして並んでおり、上記Ｐ型ウェル領域２３２の
上を通るように形成されている。上記第１ビット線２１
２と、その下方にあって上記Ｐ型ウェル領域２３２に形
成されたＮ^＋拡散層２３３とは、第１ビット線２１２の
延在方向に４Ｆのピッチをおいて、第１ビット線コンタ
クト２１４を介して互いに接続されている。上記Ｎ^＋拡
散層２３３の上記第１ビット線コンタクト２１４に接続
された部分は、ソース領域およびドレイン領域のうちの
いずれか一方になる。また、上記第１ビット線コンタク
ト２１４が接続されていないＮ^＋拡散層２３３は、ポリ
シリコン膜からなるプレート電極２１７によって互いに
接続されている。このプレート電極２１７に接続された
Ｎ^＋拡散層２３３は、ソース領域およびドレイン領域の
うちの他方となる。上記プレート電極２１７は、上記Ｎ
^＋拡散層２３３、素子分離領域２１６、およびワード線
２１１の絶縁膜２２５上を覆っていると共に、上記第１
ビット線コンタクト２１４が接続されたＮ^＋拡散層２３
３の上部に貫通孔２１８が開口している。

【００７４】このように、本実施形態の半導体記憶装置
は、第２実施形態の半導体記憶装置における第２ビット
線をプレート電極によって代用しているから、素子分離
領域および第３ビット線を直線状にすることができる。
その結果、メモリセルアレイの構造を単純化することが
できる。上記構成によれば、１つのメモリセルは図１３
中に２点鎖線で示す矩形２９１で表され、その面積は４
Ｆ^２である。なお、上記プレート電極は、第２実施形態
の第２ビット線におけるようにワード線方向に互いに分
離していない。

【００７５】図１６は、他のプレート電極を備える半導
体記憶装置を示す平面図である。この半導体記憶装置
は、第１ビット線コンタクト２１４に接続されたＮ^＋拡
散層２３３がワード線２１１方向に揃って位置している
と共に、短冊状のプレート電極２１７が、上記ワード線
２１１方向に延在して、上記第１ビット線コンタクト２
１４に接続されていないＮ^＋拡散層２３３に接続されて
いる。この短冊状のプレート電極２１７は、ビット線２
１２方向に４Ｆのピッチをなして互いに平行に配列され
ている。図１７は、図１６のＡ−Ａ’線における断面図
であり、図１８はＢ−Ｂ’線における断面図である。図
１６乃至１８において、図１３乃至１５と同一の機能を
有する部分には同一の参照番号を付している。

【００７６】本実施形態の半導体記憶装置の回路構成
を、図１９の回路図に基づいて説明する。本実施形態の
メモリセルアレイの回路構成は、第２実施形態のメモリ
セルアレイの回路構成と比較して、第２ビット線が共通
のプレート電極Ｐｌｔになっている点が異なる。なお、
図１９では選択トランジスタは省略している。本実施形
態の半導体記憶装置においても、第２実施形態と同様に
回路駆動されて、メモリセルに関して、データが書き込
み、読出し、および消去できる。

【００７７】本実施形態の半導体記憶装置は、第１実施
形態と同様の製造方法によって製造される。

【００７８】本実施形態の半導体記憶装置は、第２実施
形態の半導体記憶装置における第２ビット線を共通のプ
レート電極Ｐｌｔとしているので、構造を単純化するこ
とができる。したがって、第２実施形態の半導体記憶装
置で得られる効果に加えて歩留りの向上が達成できる。
なお、上記プレート電極Ｐｌｔは、第１ビット線に換え
て設けてもよく、この場合、第２ビット線を素子分離領
域の上方に形成する。

【００７９】（第４実施形態）本実施形態の半導体記憶
装置は、メモリ機能を有する膜として電荷をトラップす
る膜が設けられたメモリセルを備える。このメモリセル
は、上記第２実施形態および第３実施形態のいずれの半
導体記憶装置にも採用できる。

【００８０】図２０は、第４実施形態の半導体記憶装置
のメモリセルの模式的な断面図である。図２０に示すよ
うに、支持基板５３上に絶縁膜４２が形成されている。
この絶縁膜４２上に、２つの素子分離領域１６と、この
素子分離領域１６の間に配置されたシリサイド層３５お
よびＰ型ウェル領域３２が形成されている。このＰ型ウ
ェル領域３２の表面部分には、２つのＮ^＋拡散層３３が
形成され、この２つのＮ^＋拡散層３３は、第１ビット線
Ｂａ１と、第２ビット線Ｂｂ１（またはプレート電極Ｐ
ｌｔ）とに各々接続されている。上記２つのＮ^＋拡散層
３３の間に、かつ上記Ｐ型ウェル領域３２の表面に、メ
モリ機能膜として機能する電荷トラップ膜５８が配置さ
れており、この電荷トラップ膜５８の上にコントロール
ゲート１１が配置されている。このコントロールゲート
１１はワード線Ｗ２に接続されている。上記Ｐ型ウェル
領域３２は第３ビット線Ｂｗ１に接続されている。

【００８１】上記電荷トラップ膜５８は、Ｓｉ_２Ｎ_４／
ＳｉＯ_２膜や、ＳｉＯ_２／Ｓｉ_２Ｎ _４／ＳｉＯ_２膜（Ｏ
ＮＯ膜）などによって形成される。このような電荷トラ
ップ膜５８を用いて、ＭＮＯＳ、ＳＮＯＳ、ＳＯＮＯＳ
などを構成して、メモリセルを形成している。なお、各
膜を構成する元素の成分比は他のものであってもよい。

【００８２】本実施形態の半導体記憶装置は、上記電荷
トラップ膜５８によって電荷を保持してメモリ動作をす
るので、第２および第３実施形態におけるようなメモリ
機能を有する膜として導電体膜を用いた場合よりも、デ
ータとして保持される電荷の漏れが効果的に防止でき
る。したがって、このメモリセルを備える半導体記憶装
置の信頼性を向上することができる。なお、上記電荷ト
ラップ膜５８に換えて、ヒステリシス特性を有する強誘
電メモリ膜を用いても、同様の効果が得られる。

【００８３】（第５実施形態）本実施形態の半導体記憶
装置のメモリセルは、第４実施形態のメモリセルと異な
る構成のメモリ機能を有する膜を備える。このメモリセ
ルは、上記第２実施形態および第３実施形態のいずれの
半導体装置にも採用できる。

【００８４】上記メモリ機能を有する膜は、絶縁膜中
に、ナノメートルオーダーの寸法を有する半導体または
導体から成る微粒子（以下離散ドットという）が分散さ
れてなる。図２１は、第５実施形態の半導体記憶装置が
備えるメモリセルを模式的に示した断面図である。図２
０と同一の機能を有する部分には同一の参照番号を付し
て詳細な説明を省略する。Ｐ型ウェル領域３２のチャネ
ル領域とコントロールゲート１１との間に配置されたメ
モリ機能膜５５は、絶縁膜５７中に、離散ドット５６が
分散されている。上記絶縁膜５７は、例えばシリコン酸
化膜で形成する。また、上記離散ドット５６は、例えば
シリコンドットや金属ドットなど、導体および半導体の
いずれによっても形成できる。

【００８５】本実施形態の半導体記憶装置のメモリセル
は、第２および第３実施形態におけるのと同様の製造方
法によって、支持基板５３上に絶縁膜４２を形成し、こ
の絶縁膜４２上に、２つの素子分離領域１６と、シリサ
イド層３５と、Ｐ型ウェル領域３２とを形成する。この
Ｐ型ウェル領域３２の表面部分に、２つのＮ^＋拡散層３
３を形成する。そして、２つのＮ^＋拡散層３３の間、す
なわちチャネル領域の上方であってＰ型ウェル領域３２
の表面に、シリコン酸化膜を形成し、このシリコン酸化
膜上に、ＬＰＣＶＤ法によってシリコン微結晶からなる
離散ドット５６を形成する。続いて、ＣＶＤ法によって
シリコン酸化膜を成膜する。これによって、シリコン酸
化膜からなる絶縁膜５７中に、離散ドット５６が分散し
てなるメモリ機能膜５５が形成される。ここにおいて、
上記離散ドット５６は、規則正しく配列されていてもよ
いし、ランダムに配置されていてもよい。また、図２２
のように３次元的に配列されていてもよい。あるいは、
図２３に示すように、絶縁膜５７中に、分散された離散
ドット５６と導電体膜５９とを配置してメモリ機能膜５
５を構成してもよい。

【００８６】図２４は、図２３に示すメモリセルが備え
るメモリ機能膜５５について、コントロールゲート１１
への印加電圧に対応して容量を測定して得られたＣＶ特
性を示す図である。図２４において、横軸はＰ型のウェ
ル領域３２に対してコントロールゲート１１に印加した
電圧Ｖｇ（Ｖ）であり、縦軸は、単位ゲート面積当りの
容量Ｃ（Ｆ）である。上記コントロールゲート１１への
印加電圧Ｖｇを＋３Ｖから−３Ｖまで減少させた際、上
記メモリ機能膜５５の容量Ｃは矢印Ａで示すように変化
した一方、上記コントロールゲート１１への印加電圧Ｖ
ｇを−３Ｖから＋３Ｖまで減少させた際、上記メモリ機
能膜５５の容量Ｃは矢印Ｂで示すように変化した。すな
わち、上記メモリ機能膜５５は明瞭なヒステリシス特性
を有することが判明した。したがって、このメモリ機能
膜５５を用いたメモリセルは、メモリ動作が可能であ
る。

【００８７】以上のように、本実施形態の半導体記憶装
置によれば、フローティングゲートとして用いられるメ
モリ機能膜５５は、離散ドット５６を有するので、フロ
ーティングゲートに導電体膜を用いた半導体記憶装置と
比べて、記憶電荷の漏れの問題が軽減できる。したがっ
て、半導体記憶素子の信頼性を向上することができる。
また、上記離散ドット５６の直径を数ｎｍ程度に形成し
て量子ドット構造のメモリ機能膜を構成した場合、電荷
の書込みおよび消去が直接トンネリングによって行なえ
るので、メモリセルを低電圧動作にでき、その結果、メ
モリセルの劣化を抑制して、半導体記憶装置の信頼性を
向上することができる。ここで、直接トンネリングを用
いて電荷の書込みおよび消去を行なう場合、メモリセル
においては、書込みおよび消去に要する時間が大幅に減
少する。これに伴い、半導体記憶装置全体としての読み
書き速度は、ビット線の遅延時間で支配される。そこ
で、本発明によれば、ウェル領域で形成されるビット線
は遅延時間が大幅に減少できるので、量子ドット効果を
有効に適用して高速動作の半導体記憶装置が得られる。

【００８８】

【発明の効果】以上より明らかなように、本発明の半導
体記憶装置によれば、支持基板上に形成された絶縁膜上
に、一方向に延びると共に上記一方向の直交方向に並ん
だ複数の絶縁性を有する素子分離領域を備え、隣り合う
上記素子分離領域の間に複数のウェル領域をそれぞれ備
えるので、この複数のウェル領域を絶縁物によって互い
に効果的に絶縁できる。したがって、上記複数のウェル
領域の絶縁を良好に保持しつつ、半導体記憶装置が微細
化できるので、半導体記憶装置の信頼性と微細化とが効
果的に両立できる。

【００８９】また、本発明の半導体記憶装置の製造方法
によれば、半導体基板に、一方向に延びると共に上記一
方向の直交方向に並ぶ絶縁性の複数の素子分離領域が形
成され、この素子分離領域の下部が露出するように上記
半導体基板の裏面部分が除去され、上記素子分離領域の
下部が露出した上記半導体基板の裏面に絶縁膜が形成さ
れるので、互いに良好に絶縁された複数の素子分離領域
を備える半導体記憶装置が製造できる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態の半導体記憶装置につ
いて、メモリトランジスタワード線に沿って切断した様
子を示す断面図である。

【図２】 第１実施形態の半導体記憶装置について、ビ
ット線方向に切断した様子を示す断面図である。

【図３】 第１実施形態の半導体記憶装置を製造する工
程を示す図である。

【図４】 図３に続いて、第１実施形態の半導体記憶装
置を製造する工程を示す図である。

【図５】 図４に続いて、第１実施形態の半導体記憶装
置を製造する工程を示す図である。

【図６】 図５に続いて、第１実施形態の半導体記憶装
置を製造する工程を示す図である。

【図７】 図６に続いて、第１実施形態の半導体記憶装
置を製造する工程を示す図である。

【図８】 第２実施形態の半導体記憶装置の概略平面図
である。

【図９】 図８のＡ−Ａ’線における断面図である。

【図１０】 図８のＢ−Ｂ’線における断面図である。

【図１１】 図８のＣ−Ｃ’線における断面図である。

【図１２】 図１２は、第２実施形態の半導体記憶装置
の回路図である。

【図１３】 第３実施形態の半導体記憶装置を示す平面
図である。

【図１４】 図１３のＡ−Ａ’線における断面図であ
る。

【図１５】 図１３のＢ−Ｂ’線における断面図であ
る。

【図１６】 図１３の半導体記憶装置が備えるプレート
電極と異なるプレート電極を備える半導体記憶装置を示
す平面図である。

【図１７】 図１６のＡ−Ａ’線における断面図であ
る。

【図１８】 図１６のＢ−Ｂ’線における断面図であ
る。

【図１９】 第３実施形態の半導体記憶装置の回路図で
ある。

【図２０】 第４実施形態の半導体記憶装置のメモリセ
ルの模式的な断面図である。

【図２１】 第５実施形態の半導体記憶装置のメモリセ
ルの模式的な断面図である。

【図２２】 離散ドットを３次元的に配列したメモリ機
能膜を備えるメモリセルの模式的断面図である。

【図２３】 離散ドットと導電体膜とを有するメモリ機
能膜を備えるメモリセルの模式的断面図である。

【図２４】 図２３のメモリセルが備えるメモリ機能膜
５５のＣＶ特性を示す図である。

【図２５】 従来の半導体記憶装置の回路図である。

【図２６】 従来の半導体記憶装置をメモリトランジス
タワード線に沿って切断した様子を示す断面図である。

【図２７】 従来の半導体記憶装置をビット線方向に切
断した様子を示す断面図である。

【符号の説明】

３１１ コントロールゲート ３１２ ソース線 ３１３ ドレイン線 ３１６ 素子分離領域 ３２１ フローティングゲート ３２２ ゲート絶縁膜 ３２３ 絶縁膜 ３３２ Ｐ型ウェル領域 ３３５ シリサイド層 ３４２ 絶縁膜 ３５３ シリコン基板 ３９１ メモリトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (71)出願人 501073851 酒井 朗 愛知県名古屋市緑区篠の風３−252 滝の 水住宅６−205 (72)発明者 岩田 浩 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 柴田 晃秀 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 安田 幸夫 愛知県愛知郡長久手町五合池130 (72)発明者 財満 鎭明 愛知県春日井市高座台５丁目５番64号 (72)発明者 酒井 朗 愛知県名古屋市緑区篠の風３−252 滝の 水住宅６−205 Ｆターム(参考） 5F032 AA06 AA44 BA01 BA05 CA03 CA17 CA23 DA33 DA60 DA71 5F033 HH07 MM01 QQ48 UU01 VV16 XX03 XX10 XX27 5F083 EP02 EP17 EP18 EP23 EP75 EP79 ER14 ER15 ER21 GA02 HA02 JA32 JA35 KA19 NA01 NA10 PR29 PR33 PR36 5F101 BA01 BA45 BA54 BB05 BC02 BD30 BD33 BD34 BD35 BE02 BE05 BE07

Claims (15)

【特許請求の範囲】
1. 【請求項１】 支持基板上に形成された絶縁膜と、 上記絶縁膜上に形成され、一方向に延びると共に上記一
   方向の直交方向に並んだ複数の絶縁性を有する素子分離
   領域と、 上記絶縁膜上に、かつ隣り合う上記素子分離領域の間に
   それぞれ形成された複数のウェル領域と、 上記複数のウェル領域上に行列状に形成された複数のメ
   モリセルとを備えることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、 上記絶縁膜とウェル領域との境界の近傍に、半導体と金
   属とからなる合金層を備えることを特徴とする半導体記
   憶装置。
3. 【請求項３】 請求項１に記載の半導体記憶装置におい
   て、 上記絶縁膜とウェル領域との境界の近傍に、メタル層を
   備えることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１に記載の半導体記憶装置におい
   て、 上記ウェル領域内に、１×１０^２０ｃｍ^−３以上の不純
   物濃度を有する導電層を備えることを特徴とする半導体
   記憶装置。
5. 【請求項５】 請求項１乃至４のいずれか１つに記載の
   半導体記憶装置において、 上記複数の素子分離領域は、一方向に蛇行して延びると
   共に上記一方向の直交方向に並んで形成されており、 上記複数のウェル領域は、隣り合う上記素子分離領域の
   間にそれぞれ上記一方向に蛇行して延びており、 上記各ウェル領域内の蛇行の各折り返し個所に、それぞ
   れソース領域またはドレイン領域として働く不純物拡散
   領域が形成されて、同一のウェル領域内で隣り合う上記
   不純物拡散領域の間にそれぞれチャネル領域が定めら
   れ、 上記一方向の直交方向に延びる複数のワード線が、それ
   ぞれメモリ機能を有する膜を介して各ウェル領域内のチ
   ャネル領域上を通るように設けられ、 上記一方向に延びる第１のビット線が、同一のウェル領
   域内で蛇行の一方の側の折り返し個所に設けられた上記
   不純物拡散領域上を通るように設けられると共に、 上記一方向に延びる第２のビット線が、同一のウェル領
   域内で蛇行の他方の側の折り返し個所に設けられた上記
   不純物拡散領域上を通るように設けられ、 上記第１のビット線と第２のビット線は、それぞれ直下
   に存する上記不純物拡散領域と接続されていることを特
   徴とする半導体記憶装置。
6. 【請求項６】 請求項１乃至４のいずれか１つに記載の
   半導体記憶装置において、 上記一方向の直交方向に延びる複数のワード線が上記一
   方向に並んで形成されると共に、各ワード線の間に位置
   する上記ウェル領域内に、それぞれソース領域またはド
   レイン領域として機能する不純物拡散領域が形成され、
   同一のウェル領域内で隣り合う上記不純物拡散領域の間
   にそれぞれチャネル領域が定められ、 上記ワード線は、それぞれメモリ機能を有する膜を介し
   て各チャネル領域上に配置されており、 上記一方向に延びる複数のビット線が、上記各ウェル領
   域の上方に形成されると共に、下方に位置する上記各ウ
   ェル領域内の上記不純物拡散領域に１つおきにコンタク
   ト孔を介して接続され、 上記ビット線の下側にプレート電極が形成され、このプ
   レート電極は上記ビット線が接続されていない不純物拡
   散領域に接続されており、 上記コンタクト孔は、上記プレート電極に設けられた孔
   あるいはスリット部を通るように設けられていることを
   特徴とする半導体記憶装置。
7. 【請求項７】 請求項５または６に記載の半導体記憶装
   置において、 上記メモリ機能を有する膜は、シリコン窒化膜とシリコ
   ン酸化膜との積層膜であることを特徴とする半導体記憶
   装置。
8. 【請求項８】 請求項５または６に記載の半導体記憶装
   置において、 上記メモリ機能を有する膜は、半導体または導体からな
   る微粒子を含んだ絶縁膜であることを特徴とする半導体
   記憶装置。
9. 【請求項９】 請求項５または６に記載の半導体記憶装
   置において、 上記メモリ機能を有する膜は、半導体または導体からな
   る膜と、半導体または導体からなる微粒子とを含んだ絶
   縁膜であることを特徴とする半導体記憶装置。
10. 【請求項１０】 半導体基板の表面部分に、一方向に延
    びると共に上記一方向の直交方向に並ぶ複数の絶縁性の
    素子分離領域を形成する工程と、 上記半導体基板の裏面部分を、上記素子分離領域の下部
    が露出するように除去する工程と、 上記素子分離領域の下部が露出した半導体基板の裏面
    に、絶縁膜を形成する工程と、 上記半導体基板にメモリセルを形成する工程とを備える
    ことを特徴とする半導体記憶装置の製造方法。
11. 【請求項１１】 請求項１０に記載の半導体記憶装置の
    製造方法において、 上記素子分離領域の下部が露出した半導体基板の裏面
    に、かつ隣合う上記素子分離領域の間の部分に、半導体
    と金属とからなる合金層またはメタル層を形成する工程
    を備えることを特徴とする半導体記憶装置の製造方法。
12. 【請求項１２】 請求項１０に記載の半導体記憶装置の
    製造方法において、 上記半導体基板の隣合う上記素子分離領域の間の部分
    に、１×１０^２０ｃｍ^{− ３}以上の不純物濃度を有する導
    電層を形成する工程を備えることを特徴とする半導体記
    憶装置の製造方法。
13. 【請求項１３】 請求項１０乃至１２のいずれか１つに
    記載の半導体記憶装置の製造方法において、 上記半導体基板の裏面部分を除去する前に、半導体基板
    上に第１の支持基板を貼り合せる工程と、 上記絶縁膜の裏面に、第２の支持基板を貼り合わせる工
    程と、 上記第２の支持基板を貼り合わせた後に、上記第１の支
    持基板を除去する工程とを備えることを特徴とする半導
    体記憶装置の製造方法。
14. 【請求項１４】 請求項１０乃至１２のいずれか１つに
    記載の半導体記憶装置の製造方法において、 上記半導体基板にメモリセルを形成する工程は、上記半
    導体基板上に第１の支持基板を貼り合せる工程よりも前
    に行うことを特徴とする半導体記憶装置の製造方法。
15. 【請求項１５】 請求項１０乃至１２のいずれか１つに
    記載の半導体記憶装置の製造方法において、 上記半導体基板の裏面部分を、上記素子分離領域の下部
    が露出するように除去する工程は、 上記半導体基板中に水素イオンを注入する工程と、 上記半導体基板を熱処理して上記水素イオンを注入した
    部分を破断する工程と、 上記半導体基板の上記破断した部分から上記素子分離領
    域の下部までを研磨して除去する工程とを備えることを
    特徴とする半導体記憶装置の製造方法。